JP2008028908A - 利得可変型低雑音増幅器 - Google Patents
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Abstract
【課題】雑音指数を良好に保ち、かつ、入力3次インターセプトポイント及び1dB利得圧縮時入力電力を劣化させることなく、多段ステップでの利得可変を可能とする。
【解決手段】
増幅回路101の後段には、可変減衰回路104が直列に設けられる一方、増幅回路101と可変減衰回路104との段間には、第1の整合回路8が設けられると共に、この第1の整合回路8と可変減衰回路104との段間と、外部からの電源電圧が印加されるドレイン電圧端子3との間に第2の整合回路9が設けられ、第1の整合回路8と第2の整合回路9は、増幅回路101の出力インピーダンスと可変減衰回路104の入力インピーダンスを共役にすると共に整合を図るよう構成されたものとなっている。
【選択図】図1
【解決手段】
増幅回路101の後段には、可変減衰回路104が直列に設けられる一方、増幅回路101と可変減衰回路104との段間には、第1の整合回路8が設けられると共に、この第1の整合回路8と可変減衰回路104との段間と、外部からの電源電圧が印加されるドレイン電圧端子3との間に第2の整合回路9が設けられ、第1の整合回路8と第2の整合回路9は、増幅回路101の出力インピーダンスと可変減衰回路104の入力インピーダンスを共役にすると共に整合を図るよう構成されたものとなっている。
【選択図】図1
Description
本発明は、携帯無線端末に代表される各種移動体無線通信機器などにおいて用いられる利得可変型低雑音増幅器に係り、特に、雑音指数の向上と共に大信号入力時の特性改善等を図ったものに関する。
近年の移動体通信においては、基地局と移動局との距離により受信信号の電界強度が大きく変化するため、受信器には広いダイナミックレンジが必要とされる。このため、受信機用増幅器には、高利得特性、低雑音特性と共に、利得可変機能が求められるが、受信信号レベルの変動を、高精度に抑制する必要があるため、固定可変方式の利得可変回路が好適とされる。さらに、データ通信速度を高速化するHSDPA(High Speed Downlink Packet Access)技術を導入した場合、受信信号の電界強度により変調方式を可変するため、利得可変ステップを、例えば、3段階、4段階等に可変できる増幅器が所望される場合がある。
このような利得可変を多段ステップで行うと共に、それぞれのステップにおける利得可変量が固定の利得可変型増幅器の一例としては、例えば、特許文献1等に開示されたものがある。
図5には、このような従来の利得可変型増幅器の回路構成例が示されており、以下、同図を参照しつつ、かかる従来回路について概括的に説明する。
この可変利得増幅器は、信号増幅用電界効果トランジスタ(以下、「FET」と称する)65を中心に増幅回路が構成され、その入力側には、経路切替用SPDTスイッチ62,63を用いて、減衰素子64が入力端子61と信号増幅用FET65との間に、選択的に挿入可能に設けられたものとなっている。また、信号増幅用FET65のソースとグランドとの間には、バイアス抵抗器71〜74と、このバイアス抵抗器71〜74に対応して設けられたバイアススイッチ75〜78が、それぞれ直列接続されると共に、バイアス抵抗器71〜74とバイアススイッチ75〜78の直列部分が相互に並列となるように設けられたものとなっている。
図5には、このような従来の利得可変型増幅器の回路構成例が示されており、以下、同図を参照しつつ、かかる従来回路について概括的に説明する。
この可変利得増幅器は、信号増幅用電界効果トランジスタ(以下、「FET」と称する)65を中心に増幅回路が構成され、その入力側には、経路切替用SPDTスイッチ62,63を用いて、減衰素子64が入力端子61と信号増幅用FET65との間に、選択的に挿入可能に設けられたものとなっている。また、信号増幅用FET65のソースとグランドとの間には、バイアス抵抗器71〜74と、このバイアス抵抗器71〜74に対応して設けられたバイアススイッチ75〜78が、それぞれ直列接続されると共に、バイアス抵抗器71〜74とバイアススイッチ75〜78の直列部分が相互に並列となるように設けられたものとなっている。
かかる構成においては、経路切替用SPDTスイッチ62,63を操作することにより、入力信号に対して減衰素子64による減衰を与えずに信号増幅用FET65のゲートに印加する場合と、減衰素子64を介して入力信号を信号増幅用FET65のゲートに印加する場合との選択が可能となっている。
また、バイパススイッチ75〜78のオン/オフを切り替えることにより、バイアス抵抗器71〜74の大きさに応じて、増幅利得を4段階に可変可能となっている。
したがって、この利得可変型増幅器では、入力側における減衰素子64の挿入の有無と、バイパススイッチ75〜78のオン/オフの切り替えとの組み合わせにより、全体として8段階の利得制御が可能となっている。
また、バイパススイッチ75〜78のオン/オフを切り替えることにより、バイアス抵抗器71〜74の大きさに応じて、増幅利得を4段階に可変可能となっている。
したがって、この利得可変型増幅器では、入力側における減衰素子64の挿入の有無と、バイパススイッチ75〜78のオン/オフの切り替えとの組み合わせにより、全体として8段階の利得制御が可能となっている。
ところで、上述の従来回路においては、入力側に経路切替用SPDTスイッチ62,63が、減衰素子64を介して2段直列に設けられた構成であるため、このSPDTスイッチ2個分の挿入損失が、利得可変型増幅器の雑音指数(以下、「NF」と称する)に加算されることとなる。また、増幅器の電流を可変させて利得調整を行う構成であるため、電流が低下する利得可変状態においては、NF、入力3次インターセプトポイント(以下、「IIP3」と称する)、1dB利得圧縮時入力電力(以下、「P1dB」と称する)等の特性劣化を招くという問題がある。
本発明は、上記実状に鑑みてなされたもので、良好な雑音指数を有すると共に、入力3次インターセプトポイント及び1dB利得圧縮時入力電力を劣化させることなく、多段ステップでの利得可変を可能とする利得可変型低雑音増幅器を提供するものである。
本発明は、上記実状に鑑みてなされたもので、良好な雑音指数を有すると共に、入力3次インターセプトポイント及び1dB利得圧縮時入力電力を劣化させることなく、多段ステップでの利得可変を可能とする利得可変型低雑音増幅器を提供するものである。
上記本発明の目的を達成するため、本発明に係る利得可変型低雑音増幅器は、
増幅回路と、前記増幅回路の入出力間に並列接続されて当該増幅回路に入力される信号を制御信号に応じて当該増幅器の出力側へ迂回せしめるバイパス回路と、前記増幅回路から出力される信号に対して減衰を与える可変減衰回路とを具備してなる利得可変型低雑音増幅器であって、
前記可変減衰回路は、前記増幅回路の後段に直列に設けられる一方、前記増幅回路と前記可変減衰回路との段間には、第1の整合回路が設けられると共に、当該第1の整合回路と前記可変減衰回路との段間と、外部からの電源電圧が印加される電源供給端子との間に第2の整合回路が設けられ、
前記第1の整合回路と第2の整合回路は、前記増幅回路の出力インピーダンスと前記可変減衰回路の入力インピーダンスを共役にすると共に整合を図るよう構成されてなるものである。
かかる構成において、可変減衰回路は、T型固定減衰器を用いてなると共に、経路切替用SPDTスイッチにより前記T型固定減衰器をバイパス可能に構成しても好適である。
増幅回路と、前記増幅回路の入出力間に並列接続されて当該増幅回路に入力される信号を制御信号に応じて当該増幅器の出力側へ迂回せしめるバイパス回路と、前記増幅回路から出力される信号に対して減衰を与える可変減衰回路とを具備してなる利得可変型低雑音増幅器であって、
前記可変減衰回路は、前記増幅回路の後段に直列に設けられる一方、前記増幅回路と前記可変減衰回路との段間には、第1の整合回路が設けられると共に、当該第1の整合回路と前記可変減衰回路との段間と、外部からの電源電圧が印加される電源供給端子との間に第2の整合回路が設けられ、
前記第1の整合回路と第2の整合回路は、前記増幅回路の出力インピーダンスと前記可変減衰回路の入力インピーダンスを共役にすると共に整合を図るよう構成されてなるものである。
かかる構成において、可変減衰回路は、T型固定減衰器を用いてなると共に、経路切替用SPDTスイッチにより前記T型固定減衰器をバイパス可能に構成しても好適である。
本発明によれば、可変減衰回路を増幅回路の後段に直列に設けると共に、増幅回路の出力インピーダンスと可変減衰回路の入力インピーダンスが共役となるよう構成したので、従来と異なり、可変減衰回路の雑音指数が利得可変型低雑音増幅器全体の雑音指数に加算されることがなく、そのため、良好な雑音指数を有し、しかも、利得可変時における入力3次インターセプトポイントや、1dB利得圧縮時入力電力の劣化が抑圧された利得可変型低雑音増幅器を提供することができる。
以下、本発明の実施の形態について、図1乃至図4を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型低雑音増幅器の第1の構成例について、図1を参照しつつ説明する。
この利得可変型低雑音増幅器は、信号増幅用電界効果トランジスタ(以下、電界効果トランジスタを「FET」と称する)20,21を中心に構成された増幅回路101と、この増幅回路101のバイアスの供給を制御するバイアス回路102と、信号入力端子1と信号出力端子2との間で増幅回路101を迂回せしめるバイパス回路103と、増幅回路101の後段に設けられた可変減衰回路104と、第1及び第2の回路制御用ロジック回路(図1においては、それそれ「CONT-1」、「CONT-2」と表記)10,11とを主たる構成要素として構成されたものとなっている。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型低雑音増幅器の第1の構成例について、図1を参照しつつ説明する。
この利得可変型低雑音増幅器は、信号増幅用電界効果トランジスタ(以下、電界効果トランジスタを「FET」と称する)20,21を中心に構成された増幅回路101と、この増幅回路101のバイアスの供給を制御するバイアス回路102と、信号入力端子1と信号出力端子2との間で増幅回路101を迂回せしめるバイパス回路103と、増幅回路101の後段に設けられた可変減衰回路104と、第1及び第2の回路制御用ロジック回路(図1においては、それそれ「CONT-1」、「CONT-2」と表記)10,11とを主たる構成要素として構成されたものとなっている。
増幅回路101は、第1及び第2の信号増幅用FET20,21によるスタック接続を中心に構成されたものとなっている。
すなわち、第1及び第2の信号増幅用FET20,21は、第1の信号増幅用FET20のドレインと第2の信号増幅用FET21のソースが相互に接続される一方、第1の信号増幅用FET20のゲートが、結合キャパシタ44及び入力整合回路7を介して信号入力端子1に接続されたものとなっている。また、第1の信号増幅用FET20のゲートは、バイアス接続用抵抗器29を介してバイアス回路102を構成するバイアス回路用FET19のゲートに接続されている。
さらに、結合キャパシタ44と入力整合回路7との接続点は、後述するバイパス回路103を構成する構成部品の1つである結合キャパシタ46を介してバイパス回路用FET22のソースに接続されている。
すなわち、第1及び第2の信号増幅用FET20,21は、第1の信号増幅用FET20のドレインと第2の信号増幅用FET21のソースが相互に接続される一方、第1の信号増幅用FET20のゲートが、結合キャパシタ44及び入力整合回路7を介して信号入力端子1に接続されたものとなっている。また、第1の信号増幅用FET20のゲートは、バイアス接続用抵抗器29を介してバイアス回路102を構成するバイアス回路用FET19のゲートに接続されている。
さらに、結合キャパシタ44と入力整合回路7との接続点は、後述するバイパス回路103を構成する構成部品の1つである結合キャパシタ46を介してバイパス回路用FET22のソースに接続されている。
一方、第1の信号増幅用FET20のソースは、ソースインダクタ51を介してグランドに接続される一方、第2の信号増幅用FET21のドレインは、第1の出力整合回路8及びキャパシタ48を介して後述する可変減衰回路104の入力段に接続されると共に、後述するバイパス回路103に接続されている。すなわち、具体的には、キャパシタ48の一端(第1の出力整合回路8との接続端と反対側)は、後述するように可変減衰回路104を構成する入力側抵抗器37の一端に接続されている。
また、第1の出力整合回路8とキャパシタ48の接続点は、第2の出力整合回路9を介してドレイン電圧端子3に接続されている。そして、ドレイン電圧端子3とグランドとの間には、バイパスキャパシタ50が接続されている。このドレイン電圧端子3は、外部から所定の電源電圧が印加されるものとなっている。
さらに、第2の信号増幅用FET21のドレインは、バイパス回路103を構成する1つの構成部品である結合キャパシタ47を介して、バイパス回路用FET22のドレインに接続されている。
そして、第2の信号増幅用FET21のゲートは、キャパシタ45を介してグランドに接続されると共に、抵抗器33を介して第1の回路制御用ロジック回路10の第1の出力端子OUT-1に接続されている。
さらに、第2の信号増幅用FET21のドレインは、バイパス回路103を構成する1つの構成部品である結合キャパシタ47を介して、バイパス回路用FET22のドレインに接続されている。
そして、第2の信号増幅用FET21のゲートは、キャパシタ45を介してグランドに接続されると共に、抵抗器33を介して第1の回路制御用ロジック回路10の第1の出力端子OUT-1に接続されている。
さらに、増幅回路101には、増幅器OFF用FET23が設けられており、そのドレインは、第1の信号増幅用FET20のドレインと第2の信号増幅用FET21のソースとの接続点に接続される一方、ソースは、グランドに接続されたものとなっている。
そして、増幅器OFF用FET23のゲートは、抵抗器34を介して第1の回路制御用ロジック回路10の第2の出力端子OUT-2に接続されている。
そして、増幅器OFF用FET23のゲートは、抵抗器34を介して第1の回路制御用ロジック回路10の第2の出力端子OUT-2に接続されている。
バイアス回路102は、バイアス回路用FET19を中心に構成されており、このバイアス回路用FET19は、そのドレインとゲートとが相互に接続されて、いわゆるダイオード接続状態とされると共に、そのドレインは、抵抗器28を介して第1の回路制御用ロジック回路10の第1の出力端子OUT-1に接続される一方、ソースは、グランドに接続されている。そして、バイアス回路用FET19のゲートは、先に述べたようにバイアス接続用抵抗器29を介して第1の信号増幅用FET20のゲートに接続されている。
バイパス回路103は、バイパス回路用FET22を中心に構成されており、バイパス回路用FET22のドレインは、抵抗器32を介して、また、ソースは、抵抗器30を介して、共に第1の回路制御用ロジック回路10の第1の出力端子OUT-1に接続されたものとなっている。
また、バイパス回路用FET22のドレインは、先に述べたように、結合キャパシタ47を介して、第2の信号増幅用FET21のドレインに接続される一方、ソースは、結合キャパシタ46を介して入力整合回路7と結合キャパシタ44の相互の接続点に接続されたものとなっている。
そして、バイパス回路用FET22のゲートは、抵抗器31を介して第1の回路制御用ロジック回路10の第2の出力端子OUT-2に接続されている。
また、バイパス回路用FET22のドレインは、先に述べたように、結合キャパシタ47を介して、第2の信号増幅用FET21のドレインに接続される一方、ソースは、結合キャパシタ46を介して入力整合回路7と結合キャパシタ44の相互の接続点に接続されたものとなっている。
そして、バイパス回路用FET22のゲートは、抵抗器31を介して第1の回路制御用ロジック回路10の第2の出力端子OUT-2に接続されている。
可変減衰回路104は、シャント用FET24、パス用FET25、入力側抵抗器37及び出力側抵抗器38を主たる構成要素として、T型ブリッジ可変減衰回路が構成されたものとなっている。
具体的には、まず、入力側抵抗器37と出力側抵抗器38は、直列に接続され、入力側抵抗器37の他端は、先に述べたようにキャパシタ48に接続される一方、出力側抵抗器38の他端は、結合キャパシタ49を介して信号出力端子2に接続されている。
具体的には、まず、入力側抵抗器37と出力側抵抗器38は、直列に接続され、入力側抵抗器37の他端は、先に述べたようにキャパシタ48に接続される一方、出力側抵抗器38の他端は、結合キャパシタ49を介して信号出力端子2に接続されている。
シャント用FET24は、そのドレインが入力側抵抗器37と出力側抵抗器38の接続点に接続されると共に、抵抗器39を介してソースと接続される一方、ソースは、グランドに接続されている。
また、シャント用FET24のゲートは、抵抗器40を介して第2の回路制御用ロジック回路11の第2の出力端子OUT-2に接続されている。
また、シャント用FET24のゲートは、抵抗器40を介して第2の回路制御用ロジック回路11の第2の出力端子OUT-2に接続されている。
一方、パス用FET25は、そのドレインがキャパシタ48と入力側抵抗器37の接続点に接続される一方、ソースは、出力側抵抗器38と結合キャパシタ49との接続点に接続されている。
そして、パス用FET25のゲートは、抵抗器36を介して第2の回路制御用ロジック回路11の第1の出力端子OUT-1に接続されている。
そして、パス用FET25のゲートは、抵抗器36を介して第2の回路制御用ロジック回路11の第1の出力端子OUT-1に接続されている。
第1の回路制御用ロジック回路10は、第1の切替電圧端子5に外部から印加される電圧に応じて後述するよう増幅回路101、バイアス回路102及びバイパス回路103の動作を制御する信号を出力するよう構成されたものとなっている。
また、第2の回路制御用ロジック回路11は、第2の切替電圧端子6に外部から印加される電圧に応じて後述するよう可変減衰回路104の動作を制御する信号を出力するよう構成されたものとなっている。
そして、第1の回路制御用ロジック回路10は、抵抗器35を介して、第2の回路制御用ロジック回路11は、抵抗器41を介して、共に第2の出力整合回路9に接続されており、この第2の出力整合回路9を介してドレイン電圧端子3に外部から印加された電圧による電源供給を受けるようになっている。
また、第2の回路制御用ロジック回路11は、第2の切替電圧端子6に外部から印加される電圧に応じて後述するよう可変減衰回路104の動作を制御する信号を出力するよう構成されたものとなっている。
そして、第1の回路制御用ロジック回路10は、抵抗器35を介して、第2の回路制御用ロジック回路11は、抵抗器41を介して、共に第2の出力整合回路9に接続されており、この第2の出力整合回路9を介してドレイン電圧端子3に外部から印加された電圧による電源供給を受けるようになっている。
次に、かかる構成における動作について説明する。
最初に、増幅回路101の出力インピーダンスは、第1及び第2の出力整合回路8,9により整合されるが、出力インピーダンスが50Ωとならない場合には、可変減衰回路104の各素子の定数を調整することにより可変減衰回路104の入力インピーダンスが、増幅回路101の出力インピーダンスの共役となるように構成するのが好ましい。
通常、可変減衰回路104の入力側抵抗器37と出力側抵抗器38は、共に50Ωに設定するが、増幅回路101の出力インピーダンスに応じて入力側抵抗器37の値を設定する。
最初に、増幅回路101の出力インピーダンスは、第1及び第2の出力整合回路8,9により整合されるが、出力インピーダンスが50Ωとならない場合には、可変減衰回路104の各素子の定数を調整することにより可変減衰回路104の入力インピーダンスが、増幅回路101の出力インピーダンスの共役となるように構成するのが好ましい。
通常、可変減衰回路104の入力側抵抗器37と出力側抵抗器38は、共に50Ωに設定するが、増幅回路101の出力インピーダンスに応じて入力側抵抗器37の値を設定する。
これにより、増幅回路101の出力インピーダンスが50Ωにならない場合においても、可変減衰回路104の入力インピーダンスが増幅回路101の出力インピーダンスと共役になるため、増幅回路101と可変減衰回路104の段間は、不整合状態にはならず、信号出力端子2から見たインピーダンスは50Ωに整合されることとなる。したがって、増幅回路101と可変減衰回路104の段間(図1のA−A線参照)において、不整合を生ずることはない。
また、可変減衰回路104は、制御電圧をリニアに変化させると減衰量もほぼリニアに変化するが、利得可変を固定式にするため、制御電圧は、第2の回路制御用ロジック回路11による固定電圧で制御するものとしている。
かかる前提の下、本発明の実施の形態における利得可変型低雑音増幅器の利得可変動作について、図4を参照しつつ説明する。
本発明の実施の形態における利得可変型低雑音増幅器においては、以下、順次説明するように、第1及び第2の回路制御用ロジック回路10,11の出力の組み合わせによって、利得を、「High Gain State(最大利得状態)」、「Medium Gain State(中利得状態)」、「Low Gain State(小利得状態)」及び「Very Low Gain State(最小利得状態)」の4段階に可変できるものとなっている(図4参照)。
かかる前提の下、本発明の実施の形態における利得可変型低雑音増幅器の利得可変動作について、図4を参照しつつ説明する。
本発明の実施の形態における利得可変型低雑音増幅器においては、以下、順次説明するように、第1及び第2の回路制御用ロジック回路10,11の出力の組み合わせによって、利得を、「High Gain State(最大利得状態)」、「Medium Gain State(中利得状態)」、「Low Gain State(小利得状態)」及び「Very Low Gain State(最小利得状態)」の4段階に可変できるものとなっている(図4参照)。
最初に、利得をHigh Gain Stateとするには、第1の回路制御用ロジック回路10の第1の出力端子OUT-1から論理値Highに相当する電圧が、第2の出力端子OUT-2から論理値Lowに相当する電圧が、それぞれ出力されるよう第1の切替電圧端子5に所定の電圧を印加する。
また、第2の回路制御用ロジック回路11も同様に、第1の出力端子OUT-1から論理値Highに相当する電圧が、第2の出力端子OUT-2から論理値Lowに相当する電圧が、それぞれ出力されるよう第2の切替電圧端子6に所定の電圧を印加する。
また、第2の回路制御用ロジック回路11も同様に、第1の出力端子OUT-1から論理値Highに相当する電圧が、第2の出力端子OUT-2から論理値Lowに相当する電圧が、それぞれ出力されるよう第2の切替電圧端子6に所定の電圧を印加する。
その結果、第1の回路制御用ロジック回路10の第1の出力端子OUT-1からの論理値Highに相当する電圧は、抵抗器28を介してダイオード接続されているバイアス回路用FET19に電源電圧として印加されるため、第1の信号増幅用FET20に所望のゲート電圧が印加されることとなる。
ここで、第1の回路制御用ロジック回路10から出力される論理値Highに相当する電圧は、FETのピンチオフ電圧よりも十分大きく設定されており、そのようなHigh電圧が第1の信号増幅用FET20のゲートに印加されるため、増幅回路101の動作電流は、この第1の信号増幅用FET20のゲート電圧により決定され、増幅回路101は、所望の動作状態となる。
ここで、第1の回路制御用ロジック回路10から出力される論理値Highに相当する電圧は、FETのピンチオフ電圧よりも十分大きく設定されており、そのようなHigh電圧が第1の信号増幅用FET20のゲートに印加されるため、増幅回路101の動作電流は、この第1の信号増幅用FET20のゲート電圧により決定され、増幅回路101は、所望の動作状態となる。
また、第1の回路制御用ロジック回路10の第2の出力端子OUT-2から出力される論理値Lowに相当する電圧は、バイパス回路用FET22のゲートに印加されると共に、増幅器OFF用FET23のゲートに印加されるため、バイパス回路103は非動作状態となる。この際、増幅器OFF用FET23は、OPEN(非導通状態)となるため、増幅回路101のバイアス設定や動作に影響を与えることは無い。
一方、第2の回路制御用ロジック回路11の第1の出力端子OUT-1から出力された論理値Highに相当する電圧は、可変減衰回路104のパス用FET25のゲートに印加され、また、第2の出力端子OUT-2から出力された論理値Lowに相当する電圧は、可変減衰回路104のシャント用FET24のゲートに印加されるため、可変減衰回路104は、パス用FET25による通過経路が形成される状態となる。
したがって、回路全体の利得は、増幅回路101の利得から可変減衰回路104の最小減衰量、すなわち、換言すれば、パス用FET25の通過損失を差し引いた値となり、NF(雑音指数)、IIP3(入力3次インターセプトポイント)及びP1dB(1dB利得圧縮時入力電力)は、増幅回路101本来の値とほぼ同等の値が得られることとなる。
かかる動作状態において、非動作状態にあるバイパス回路103は、一種の帰還回路となり、利得、NFに影響を及ぼすが、従来例にあるように増幅回路101の入力側にSPDTスイッチを設ける構成に比して、NFに対する影響度は確実に小さなものとなる。
なお、増幅回路101に帰還回路を付加することは、歪み特性や直線線の改善手段となるため、大信号特性の弊害にはならない。
なお、増幅回路101に帰還回路を付加することは、歪み特性や直線線の改善手段となるため、大信号特性の弊害にはならない。
次に、High Gain Stateから利得を一段落としたMedium Gain Stateにするには、第1の回路制御用ロジック回路10の第1及び第2の出力端子OUT-1,OUT-2は、上述のHigh Gain Stateの場合と同一の出力状態に設定する一方、第2の回路制御用ロジック回路11は、第1の出力端子OUT-1から論理値Lowに相当する電圧が、第2の出力端子OUT-2から論理値Highに相当する電圧が、それぞれ出力される状態とする(図4参照)。
その結果、バイパス回路103、バイアス回路102及び増幅器OFF用FET23は、先のHigh Gain Stateの場合と同じバイアス条件に設定されるため、増幅回路101は動作状態となり、バイパス回路103と増幅器OFF用FET23は、非動作状態となる。
また、第2の回路制御用ロジック回路11の第1の出力端子OUT-1から出力される論理値Lowに相当する電圧は、可変減衰回路104のパス用FET25のゲートに印加される一方、第2の回路制御用ロジック回路11の第2の出力端子OUT-2から出力される論理値Highに相当する電圧は、可変減衰回路104のシャント用FET24のゲートに印加されるため、可変減衰回路104は、入力側抵抗器37及び出力側抵抗器38とシャント用FET24による減衰経路が形成されることとなる。
また、第2の回路制御用ロジック回路11の第1の出力端子OUT-1から出力される論理値Lowに相当する電圧は、可変減衰回路104のパス用FET25のゲートに印加される一方、第2の回路制御用ロジック回路11の第2の出力端子OUT-2から出力される論理値Highに相当する電圧は、可変減衰回路104のシャント用FET24のゲートに印加されるため、可変減衰回路104は、入力側抵抗器37及び出力側抵抗器38とシャント用FET24による減衰経路が形成されることとなる。
したがって、回路全体の利得は、増幅回路101本体の利得から可変減衰回路104の最大減衰量、すなわち、入力側抵抗器37及び出力側抵抗器38とシャント用FET24により形成されるT型減衰器の減衰量を差し引いた値となる。
回路全体のNF(Ftotal)は、増幅回路101の後段の可変減衰回路104が損失分となり、下記する如くに表すことができる。
回路全体のNF(Ftotal)は、増幅回路101の後段の可変減衰回路104が損失分となり、下記する如くに表すことができる。
Ftotal=F1+(F2−1)/G1
ここで、F1は、増幅回路101の雑音指数、F2は、可変減衰回路104の雑音指数、G1は、増幅回路101の利得である。
かかる式から、可変減衰回路104の減衰量を大きくしても、回路全体のNFには大きく影響しないことが理解できる。
一方、従来のように、増幅回路101の前段に減衰器を設けた場合には、減衰量がそのままNFに加算されるため、上述の本発明の実施の形態の利得可変型低雑音増幅器におけるNFと比較すると、その差は歴然である。
IIP3やP1dBに関しては、可変減衰回路104の大信号特性は、増幅回路101のそれより優れるため、回路全体のIIP3、P1dBは、増幅回路101本来の特性で決まることとなる。
一方、従来のように、増幅回路101の前段に減衰器を設けた場合には、減衰量がそのままNFに加算されるため、上述の本発明の実施の形態の利得可変型低雑音増幅器におけるNFと比較すると、その差は歴然である。
IIP3やP1dBに関しては、可変減衰回路104の大信号特性は、増幅回路101のそれより優れるため、回路全体のIIP3、P1dBは、増幅回路101本来の特性で決まることとなる。
次に、Medium Gain Stateから一段利得を落としたLow Gain Stateにするには、第1の回路制御用ロジック回路10の第1の出力端子OUT-1から論理値Lowに相当する電圧を、第2の出力端子OUT-2から論理値Highに相当する電圧を、それぞれ出力するようにする。また、第2の回路制御用ロジック回路11の第1の出力端子OUT-1から論理値Highに相当する電圧を、第2の出力端子OUT-2から論理値Lowに相当する電圧を、それぞれ出力するようにする(図4参照)。
この場合、第1の回路制御用ロジック回路10の第1の出力端子OUT-1から出力された論理値Lowに相当する電圧は、抵抗器28を介してバイアス回路用FET19に電源電圧として印加されるため、バイアス回路102への電源電圧の供給が遮断されることとなり、第1の信号増幅用FET20のゲートは零バイアス状態となり、増幅回路101は非動作状態となる。
一方、第1の回路制御用ロジック回路10の第2の出力端子OUT-2から出力された論理値Highに相当する電圧は、バイパス回路103のバイパス回路用FET22のゲート及び増幅器OFF用FET23のゲートに印加され、バイパス回路103が動作状態となると共に、増幅器OFF用FET23が導通状態となる。
このため、第1の信号増幅用FET20のドレインが増幅器OFF用23により強制的に接地されることとなるため、強電界の入力信号により第1の信号増幅FET20のゲート電位が持ち上がることが防止されることとなる。
このため、第1の信号増幅用FET20のドレインが増幅器OFF用23により強制的に接地されることとなるため、強電界の入力信号により第1の信号増幅FET20のゲート電位が持ち上がることが防止されることとなる。
可変減衰回路104のバイアス条件は、先に説明したHigh Gain Stateの場合と同一となるため(図4参照)、可変減衰回路104は、パス用FET25による通過経路が形成される状態となる。
したがって、回路全体の利得は、バイパス回路用FET22の通過損失と、可変減衰回路104の最小減衰量(パス用FET25の通過損失)との和となる。IIP3、P1dBについては、バイパス回路用FET22により定まるが、増幅回路101の動作時のIIP3、P1dBよりも高い値となる。
したがって、回路全体の利得は、バイパス回路用FET22の通過損失と、可変減衰回路104の最小減衰量(パス用FET25の通過損失)との和となる。IIP3、P1dBについては、バイパス回路用FET22により定まるが、増幅回路101の動作時のIIP3、P1dBよりも高い値となる。
最後に、Low Gain Stateから一段利得を落としたVery Low Gain Stateとするには、第1の回路制御用ロジック回路10の第1の出力端子OUT-1から論理値Lowに相当する電圧を、第2の出力端子OUT-2から論理値Highに相当する電圧を、それぞれ出力するようにする(図4参照)。
また、第2の回路制御用ロジック回路11の第1の出力端子OUT-1から論理値Lowに相当する電圧を、第2の出力端子OUT-2から論理値Highに相当する電圧を、それぞれ出力するようにする(図4参照)。
また、第2の回路制御用ロジック回路11の第1の出力端子OUT-1から論理値Lowに相当する電圧を、第2の出力端子OUT-2から論理値Highに相当する電圧を、それぞれ出力するようにする(図4参照)。
この場合、増幅回路101、バイアス回路102及びバイパス回路103並びに増幅器OFF用FET23は、先に説明したLow Gain Stateの場合と同じバイアス条件に設定されるため、増幅回路101は非動作状態となる一方、バイパス回路103と増幅器OFF用FET23は、動作状態となる。
また、可変減衰回路104のバイアス条件は、先に説明したMedium Gain Stateの場合と同一であるため、可変減衰回路104は、入力側抵抗器37及び出力側抵抗器38とシャント用FET24による減衰経路が形成された状態となる。
また、可変減衰回路104のバイアス条件は、先に説明したMedium Gain Stateの場合と同一であるため、可変減衰回路104は、入力側抵抗器37及び出力側抵抗器38とシャント用FET24による減衰経路が形成された状態となる。
したがって、回路全体の利得は、バイパス回路用FET22の通過損失と可変減衰回路104の最大減衰量、すなわち、入力側抵抗器37及び出力側抵抗器38とシャント用FET24により形成されるT型減衰器の減衰量との和となる。
さらに、IIP3やP1dBは、入力側抵抗器37及び出力側抵抗器38とシャント用FET24のON抵抗からなるT型減衰器により定まるため、増幅回路101の動作時のIIP3やP1dBよりも高い値となる。
このように、第1の構成例においては、4段階の利得可変ステップを有しながらも、最大利得時のNFと利得は、増幅回路101自体が有する低雑音特性と高利得特性が得られ、かつ、いずれの利得可変状態においても、IIP3やP1dBという大信号特性に優れた利得可変型低雑音増幅器が実現される。
このように、第1の構成例においては、4段階の利得可変ステップを有しながらも、最大利得時のNFと利得は、増幅回路101自体が有する低雑音特性と高利得特性が得られ、かつ、いずれの利得可変状態においても、IIP3やP1dBという大信号特性に優れた利得可変型低雑音増幅器が実現される。
次に、本発明の実施の形態における第2の構成例について、図2を参照しつつ説明する。なお、図1に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点について説明する。
この第2の構成例は、増幅回路101AがSingle Gate FETにより構成された点が、先の第1の構成例と異なるものである。
すなわち、増幅回路101Aは、図1における第2の信号増幅用FET21が削除されて、第1の信号増幅用FET20によって増幅動作がなされるように構成されたものとなっている。
この第2の構成例は、増幅回路101AがSingle Gate FETにより構成された点が、先の第1の構成例と異なるものである。
すなわち、増幅回路101Aは、図1における第2の信号増幅用FET21が削除されて、第1の信号増幅用FET20によって増幅動作がなされるように構成されたものとなっている。
図1の場合と回路構成上異なる点は、まず、第1の信号増幅用FET20のソースと増幅器OFF用FET23のドレインとがソースインダクタ51を介して接続されている点にある。
そして、増幅器OFF用FET23のゲートは、抵抗器33に接続され、この抵抗器33を介して第1の回路制御用ロジック回路10の第1の出力端子OUT-1に接続されたものとなっている。
そして、増幅器OFF用FET23のゲートは、抵抗器33に接続され、この抵抗器33を介して第1の回路制御用ロジック回路10の第1の出力端子OUT-1に接続されたものとなっている。
回路全体の動作は、図1に示された第1の構成例と基本的に同様であるので、ここでの再度の詳細な動作説明は省略することとする。
かかる第2の構成例においては、増幅回路101Aがスタック構成の第1の構成例に比べて利得は低下するものの、P1dBに優れるため、最大利得時の目標特性によっては、第1の構成例よりも好適な場合がある。
かかる第2の構成例においては、増幅回路101Aがスタック構成の第1の構成例に比べて利得は低下するものの、P1dBに優れるため、最大利得時の目標特性によっては、第1の構成例よりも好適な場合がある。
次に、本発明の実施の形態における第3の構成例について、図3を参照しつつ説明する。なお、図1に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点について説明する。
この第3の構成例は、可変減衰回路104Aが2つのSPDT(Single Pole Double Throw)スイッチ105,106と固定減衰器107とから構成された点が、先の第1の構成例と異なるものである。
以下、具体的に説明すれば、まず、第1のSPDTスイッチ(図3においては、「SPDT1」と表記)105は、第1スイッチ用第1及び第2のFET24A,25Aを主たる構成要素として構成されたものとなっている。すなわち、第1スイッチ用第1のFET24Aと第1スイッチ用第2のFET25Aは、相互にドレイン(又はソース)が接続されると共に、キャパシタ48に接続されている。
この第3の構成例は、可変減衰回路104Aが2つのSPDT(Single Pole Double Throw)スイッチ105,106と固定減衰器107とから構成された点が、先の第1の構成例と異なるものである。
以下、具体的に説明すれば、まず、第1のSPDTスイッチ(図3においては、「SPDT1」と表記)105は、第1スイッチ用第1及び第2のFET24A,25Aを主たる構成要素として構成されたものとなっている。すなわち、第1スイッチ用第1のFET24Aと第1スイッチ用第2のFET25Aは、相互にドレイン(又はソース)が接続されると共に、キャパシタ48に接続されている。
また、第1スイッチ用第1のFET24Aのゲートは、抵抗器36Aを介して第2の回路制御用ロジック回路11の第1の出力端子OUT-1に、第1スイッチ用第2のFET25Aのゲートは、抵抗器41を介して第2の回路制御用ロジック回路11の第2の出力端子OUT-2に、それぞれ接続されたものとなっている。
そして、第1スイッチ用第1のFET24Aのソース(又はドレイン)は、後述する第2のSPDTスイッチ106を構成する第2スイッチ用第1のFET26のドレイン(又はソース)に接続されており、この第1スイッチ用第1のFET24Aと第2スイッチ用第1のFET26との間は、他の素子を介することなく第1のSPDTスイッチ105と第2のSPDTスイッチ106が直接接続される経路(図3参照)となっている(以下、「経路1」と称する)。
一方、第1スイッチ用第2のFET25Aのソース(又はドレイン)は、後述する固定減衰器107を構成する抵抗器38Aの一端に接続されている。
そして、第1スイッチ用第1のFET24Aのソース(又はドレイン)は、後述する第2のSPDTスイッチ106を構成する第2スイッチ用第1のFET26のドレイン(又はソース)に接続されており、この第1スイッチ用第1のFET24Aと第2スイッチ用第1のFET26との間は、他の素子を介することなく第1のSPDTスイッチ105と第2のSPDTスイッチ106が直接接続される経路(図3参照)となっている(以下、「経路1」と称する)。
一方、第1スイッチ用第2のFET25Aのソース(又はドレイン)は、後述する固定減衰器107を構成する抵抗器38Aの一端に接続されている。
一方、第2のSPDTスイッチ106は、第2スイッチ用FET26,27を主たる構成要素として構成されたものとなっている。すなわち、第2スイッチ用第1のFET26と第2スイッチ用第2のFET27は、相互にソース(又はドレイン)が接続されると共に、結合キャパシタ49に接続されている。
また、第2スイッチ用第1のFET26のゲートは、抵抗器37Aを介して第2の回路制御用ロジック回路11の第1の出力端子OUT-1に、第2スイッチ用第2のFET27のゲートは、抵抗器42を介して第2の回路制御用ロジック回路11の第2の出力端子OUT-2に、それぞれ接続されたものとなっている。
さらに、第2スイッチ用第2のFET27のドレイン(又はソース)は、次述する固定減衰器107を構成する抵抗器39Aの一端に接続されている。
さらに、第2スイッチ用第2のFET27のドレイン(又はソース)は、次述する固定減衰器107を構成する抵抗器39Aの一端に接続されている。
固定減衰器107は、3つの抵抗器38A,39A,40AによりT型減衰器が構成されたものとなっている。
すなわち、抵抗器38A,39A,40Aは、それぞれの一端が相互に接続されたものとなっている。一方、抵抗器38Aの他端は、先に述べたように、第1スイッチ用第1のFET25Aのソースに接続され、抵抗器39Aの他端は、第2スイッチ用FET27のドレイン(又はソース)に接続され、さらに、抵抗器40Aの他端は、グランドに接続されたものとなっている。
かかる構成の固定減衰器107は、第1のSPDTスイッチ105と第2のSPDTスイッチ106との間を接続する第2の経路(以下「経路2」と称する)となっている(図3参照)。
すなわち、抵抗器38A,39A,40Aは、それぞれの一端が相互に接続されたものとなっている。一方、抵抗器38Aの他端は、先に述べたように、第1スイッチ用第1のFET25Aのソースに接続され、抵抗器39Aの他端は、第2スイッチ用FET27のドレイン(又はソース)に接続され、さらに、抵抗器40Aの他端は、グランドに接続されたものとなっている。
かかる構成の固定減衰器107は、第1のSPDTスイッチ105と第2のSPDTスイッチ106との間を接続する第2の経路(以下「経路2」と称する)となっている(図3参照)。
次に、かかる構成における動作について、図3及び図4を参照しつつ説明する。
最初に、利得をHigh Gain Stateとするには、第1の回路制御用ロジック回路10の第1の出力端子OUT-1に論理値Highに相当する電圧を、第2の出力端子OUT-2に論理値Lowに相当する電圧を、それぞれ出力させる一方、第2の回路制御用ロジック回路11も同様に、第1の出力端子OUT-1に論理値Highに相当する電圧を、第2の出力端子OUT-2に論理値Lowに相当する電圧を、それぞれ出力させるようにする(図4参照)。
最初に、利得をHigh Gain Stateとするには、第1の回路制御用ロジック回路10の第1の出力端子OUT-1に論理値Highに相当する電圧を、第2の出力端子OUT-2に論理値Lowに相当する電圧を、それぞれ出力させる一方、第2の回路制御用ロジック回路11も同様に、第1の出力端子OUT-1に論理値Highに相当する電圧を、第2の出力端子OUT-2に論理値Lowに相当する電圧を、それぞれ出力させるようにする(図4参照)。
この場合、増幅回路101が動作状態となる一方、バイパス回路103は非動作状態となる。また、可変減衰回路104Aは、ON状態の第1スイッチ用第1のFET24Aと第2スイッチ用第1のFET26とが直接接続される経路1が形成されることとなる。換言すれば、固定減衰器107がバイパスされる状態となる。
したがって、回路全体の利得は、増幅回路101Aの利得から可変減衰回路104Aの最小減衰量、すなわち、換言すれば、第1スイッチ用第1のFET24Aと第2スイッチ用第1のFET26の通過損失を差し引いた値となり、NF、IIP3及びP1dBは、増幅回路101本来の値とほぼ同等の値が得られることとなる。
したがって、回路全体の利得は、増幅回路101Aの利得から可変減衰回路104Aの最小減衰量、すなわち、換言すれば、第1スイッチ用第1のFET24Aと第2スイッチ用第1のFET26の通過損失を差し引いた値となり、NF、IIP3及びP1dBは、増幅回路101本来の値とほぼ同等の値が得られることとなる。
次に、High Gain Stateから利得を一段落としたMedium Gain Stateにするには、第1の回路制御用ロジック回路10の第1及び第2の出力端子OUT-1,OUT-2は、上述のHigh Gain Stateの場合と同一の出力状態に設定する一方、第2の回路制御用ロジック回路11は、第1の出力端子OUT-1から論理値Lowに相当する電圧が、第2の出力端子OUT-2から論理値Highに相当する電圧が、それぞれ出力される状態とする(図4参照)。
この場合、増幅回路101は動作状態となり、バイパス回路103は非動作状態となる。また、可変減衰回路104Aは、経路2がON状態となり、抵抗器38A,39A,40Aからなる減衰経路が形成されることとなる。
したがって、回路全体の利得は、増幅回路101本体の利得から可変減衰回路104Aの最大減衰量、すなわち、抵抗器38A,39A,40AによるT型減衰器の減衰量を差し引いた値となる。
したがって、回路全体の利得は、増幅回路101本体の利得から可変減衰回路104Aの最大減衰量、すなわち、抵抗器38A,39A,40AによるT型減衰器の減衰量を差し引いた値となる。
また、回路全体のNF(Ftotal)は、増幅回路101の後段において抵抗器38A,39A,40AによるT型減衰器が形成されるため、第1の構成例と同様、増幅回路101の利得とNFにより定まり、可変減衰回路104Aの減衰量を大きく設定したとしても、回路全体のNFへ及ぼす影響は僅かである。
次に、Medium Gain Stateから一段利得を落としたLow Gain Stateにするには、第1の回路制御用ロジック回路10の第1の出力端子OUT-1から論理値Lowに相当する電圧を、第2の出力端子OUT-2から論理値Highに相当する電圧を、それぞれ出力するようにする。また、第2に回路制御用ロジック回路11の第1の出力端子OUT-1から論理値Highに相当する電圧を、第2の出力端子OUT-2から論理値Lowに相当する電圧を、それぞれ出力するようにする(図4参照)。
この場合には、増幅回路101が非動作状態、バイパス回路103は動作状態となり、可変減衰回路104Aは、経路1がON状態、すなわち、第1スイッチ用第1のFET24Aと第2スイッチ用第1のFET26のON状態による通過経路が形成されることとなる。したがって、回路全体の利得は、バイパス回路用FET22の通過損失と、可変減衰回路104Aの最小減衰量(第1スイッチ用第1のFET24A及び第2スイッチ用第1のFET26の通過損失)との和となる。IIP3、P1dBについては、バイパス回路用FET22により定まるが、増幅回路101のIIP3、P1dBよりも高い値となる。
最後に、Low Gain Stateから一段利得を落としたVery Low Gain Stateとするには、第1の回路制御用ロジック回路10の第1の出力端子OUT-1から論理値Lowに相当する電圧を、第2の出力端子OUT-2から論理値Highに相当する電圧を、それぞれ出力するようにする(図4参照)。
この場合には、増幅回路101が非動作状態、バイパス回路103は動作状態となり、可変減衰回路104Aは、抵抗器38A,39A,40AからなるT型減衰器の通過経路が形成されることとなる。
この場合には、増幅回路101が非動作状態、バイパス回路103は動作状態となり、可変減衰回路104Aは、抵抗器38A,39A,40AからなるT型減衰器の通過経路が形成されることとなる。
したがって、回路全体の利得は、バイパス回路用FET22の通過損失と可変減衰回路104Aの最大減衰量、すなわち、抵抗器38A,39A,40AによるT型減衰器の減衰量との和となる。
IIP3やP1dBは、抵抗器38A,39A,40AによるT型減衰器により定まるため、増幅回路101のIIP3やP1dBよりも高い値となる。
IIP3やP1dBは、抵抗器38A,39A,40AによるT型減衰器により定まるため、増幅回路101のIIP3やP1dBよりも高い値となる。
このように、第3の構成例における動作は、第1の構成例と同一となる。なお、理解を容易とする等の観点から、第3の構成例においても、第1の構成例同様、利得可変ステップを4段階の例としたが、SPDTスイッチに代えてSPnTスイッチを用いるようにすると共に、これに対応して、減衰量の異なる固定減衰器をn−1個設ける構成とすることで、2×n段の利得可変ステップを有する利得可変型低雑音増幅器を容易に実現することができる。
8…第1の出力整合回路
9…第2の出力整合回路
10…第1の回路制御用ロジック回路
11…第2の回路制御用ロジック回路
101…増幅回路
102…バイアス回路
103…バイパス回路
104…可変減衰回路
105…第1のSPDTスイッチ
106…第2のSPDTスイッチ
107…固定減衰器
9…第2の出力整合回路
10…第1の回路制御用ロジック回路
11…第2の回路制御用ロジック回路
101…増幅回路
102…バイアス回路
103…バイパス回路
104…可変減衰回路
105…第1のSPDTスイッチ
106…第2のSPDTスイッチ
107…固定減衰器
Claims (2)
- 増幅回路と、前記増幅回路の入出力間に並列接続されて当該増幅回路に入力される信号を制御信号に応じて当該増幅器の出力側へ迂回せしめるバイパス回路と、前記増幅回路から出力される信号に対して減衰を与える可変減衰回路とを具備してなる利得可変型低雑音増幅器であって、
前記可変減衰回路は、前記増幅回路の後段に直列に設けられる一方、前記増幅回路と前記可変減衰回路との段間には、第1の整合回路が設けられると共に、当該第1の整合回路と前記可変減衰回路との段間と、外部からの電源電圧が印加される電源供給端子との間に第2の整合回路が設けられ、
前記第1の整合回路と第2の整合回路は、前記増幅回路の出力インピーダンスと前記可変減衰回路の入力インピーダンスを共役にすると共に整合を図るよう構成されてなることを特徴とする利得可変型低雑音増幅器。 - 可変減衰回路は、T型固定減衰器を用いてなると共に、経路切替用SPDTスイッチにより前記T型固定減衰器をバイパス可能に構成されてなることを特徴とする請求項1記載の利得可変型低雑音増幅器。
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