KR102133926B1 - 낮은 위상 변화를 갖는 광대역 가변 이득 증폭기 - Google Patents

낮은 위상 변화를 갖는 광대역 가변 이득 증폭기 Download PDF

Info

Publication number
KR102133926B1
KR102133926B1 KR1020180136013A KR20180136013A KR102133926B1 KR 102133926 B1 KR102133926 B1 KR 102133926B1 KR 1020180136013 A KR1020180136013 A KR 1020180136013A KR 20180136013 A KR20180136013 A KR 20180136013A KR 102133926 B1 KR102133926 B1 KR 102133926B1
Authority
KR
South Korea
Prior art keywords
variable
variable gain
amplifier
gain
amplification
Prior art date
Application number
KR1020180136013A
Other languages
English (en)
Other versions
KR20200052696A (ko
Inventor
박철순
김승훈
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020180136013A priority Critical patent/KR102133926B1/ko
Priority to US16/215,864 priority patent/US10700656B2/en
Publication of KR20200052696A publication Critical patent/KR20200052696A/ko
Application granted granted Critical
Publication of KR102133926B1 publication Critical patent/KR102133926B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3036—Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/42—Modifications of amplifiers to extend the bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
    • H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
    • H03G1/0082—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using bipolar transistor-type devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/222—A circuit being added at the input of an amplifier to adapt the input impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/36—Indexing scheme relating to amplifiers the amplifier comprising means for increasing the bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/387—A circuit being added at the output of an amplifier to adapt the output impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G2201/00—Indexing scheme relating to subclass H03G
    • H03G2201/10—Gain control characterised by the type of controlled element
    • H03G2201/103—Gain control characterised by the type of controlled element being an amplifying element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G2201/00—Indexing scheme relating to subclass H03G
    • H03G2201/70—Gain control characterized by the gain control parameter

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

낮은 위상 변화를 갖는 광대역 가변 이득 증폭기(VGA)가 개시된다. 제1 VGA는 증폭 이득이 가변되게 입력신호를 전류 조종 방식으로 증폭하여 출력하되, 그 증폭된 제1 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 양의 방향과 음의 방향 중 어느 한 가지 방향으로 점차 증가하는 특성을 나타낸다. 제2 VGA는 제1 VGA로부터 증폭된 제1 출력신호를 입력받아 증폭 이득이 가변되게 전류 조종 방식으로 더 증폭하여 출력하되, 그 증폭된 제2 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 제1 가변 이득 증폭기의 변화 방향과는 반대 방향으로 점차 증가하는 특성을 나타낸다. 제1 VGA와 제2 VGA 상호간의 상반된 위상 변화가 상쇄되어 낮은 위상 변화량을 가지면서 광대역 주파수 범위에 걸쳐서 입력신호에 대한 가변적인 증폭 이득을 제공한다. 제1 VGA의 입력단과 제2 VGA의 출력단에 입력단 임피던스 매칭 증폭기와 출력단 임피던스 매칭 증폭기가 각각 부가되어, 광대역 증폭에서도 입출력단의 임피던스 매칭 변화를 줄일 수 있고, 증폭 이득을 강화할 수 있으며, 증폭된 최종 출력의 선형성을 높일 수 있다.

Description

낮은 위상 변화를 갖는 광대역 가변 이득 증폭기 {Wideband Variable Gain Amplifier with Low Phase Variation}
본 발명은 가변 이득 증폭기 분야에 관한 것으로, 보다 상세하게는 무선 통신 시스템에서 자주 사용되는 광대역 가변 이득 증폭기에 관한 것이다.
가변 이득 증폭기(Variable Gain Amplifier: VGA)는 오디오 레벨 압축, 신서사이저, 진폭 변조, 자동 레벨 제어 루프 및 위상 배열 시스템과 같은 전자 시스템 또는 무선 통신 시스템에 자주 사용되는 구성 요소들 중 하나이다.
전류 조종(current steering: CS) 방식의 VGA가 알려져 있다. 그 전류 조종 구조의 VGA는 바이어스 조절을 통해 이득을 제어함에 따라 입출력 임피던스가 적게 변한다는 장점을 가진다. 이런 점 때문에 전류 조종 구조의 VGA가 많이 사용되고 있다. 하지만, CS 구조의 VGA는 가변 이득이 커질수록 위상 변화 또한 급격하게 증가하는 단점이 있다.
VGA에 대한 중요한 파라미터들 중 하나는 이득 제어 동안 관련된 위상 변화이다. 예컨대 위상 어레이 시스템과 벡터 합 변조기에서는 이득 제어 동안 일정 위상이 필요하다. 위상 변화를 최소화하기 위해 전력 소모량이 높아지거나 또는 증폭 이득의 손실을 감수해야 하는 문제가 생길 수 있다. 이런 문제들은 VGA의 설계에 있어서 해결해야 할 과제가 되고 있다. 하지만, 기존의 VGA들은 높은 DC 전력을 소비하거나 작은 이득 제어 범위에서만 낮은 위상 변동을 달성할 수 있다.
VGA는 이득 제어 범위가 넓은 것이 요구되기도 한다. 하지만 기존의 VGA들은 넓은 이득 제어 범위를 제공할 수 있지만, 위상 변화를 최소화하는 메커니즘을 가지고 있지 못한 한계도 있다.
대한민국 특허공개번호 10-2017-0117550호
본 발명은 전류 조종(current steering) VGA 구조와 축퇴 인덕터를 사용한 전류 조종 VGA를 결합하여 서로 간의 위상 변화를 상쇄시켜 보상함으로써 광 주파수 대역에서도 낮은 위상 변화를 갖는 VGA를 제공하기 위한 것이다.
본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 본 발명의 목적을 실현하기 위한 실시예들에 따른 광대역 가변 이득 증폭장치는 제1 가변 이득 증폭기와 제2 가변 이득 증폭기를 포함한다. 상기 제1 가변 이득 증폭기는 증폭 이득이 가변되게 입력신호를 전류 조종 방식으로 증폭하여 출력하되, 그 증폭된 제1 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 양의 방향과 음의 방향 중 어느 한 가지 방향으로 점차 증가하는 특성을 나타내도록 상기 증폭을 수행한다. 상기 제2 가변 이득 증폭기는 입력단이 상기 제1 가변 이득 증폭기의 출력단에 연결되어, 상기 제1 가변 이득 증폭기로부터 상기 증폭된 제1 출력신호를 입력받아 증폭 이득이 가변되게 전류 조종 방식으로 더 증폭하여 출력하되, 그 증폭된 제2 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 상기 제1 가변 이득 증폭기의 변화 방향과는 반대 방향으로 점차 증가하는 특성을 나타내도록 상기 증폭을 수행한다. 상기 제1 가변 이득 증폭기와 상기 제2 가변 이득 증폭기 상호간의 상반된 위상 변화가 상쇄되어 낮은 위상 변화량을 가지면서 광대역 주파수 범위에 걸쳐서 상기 입력신호에 대한 가변적인 증폭 이득을 제공한다.
예시적인 실시예들에 있어서, 상기 제2 가변 이득 증폭기는 이득 가변량이 커질수록 상대적 위상 변화량이 양의 방향으로 점차 증가하도록 축퇴인덕터를 이용하여 상기 제2 가변 이득 증폭기의 출력신호의 위상 변화량을 조절하기 위한 위상조절부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 가변 이득 증폭기는 전류 조종을 통해 증폭 동작을 제어하기 위한 적어도 제1 및 제2 가변 이득 트랜지스터를 포함하고, 상기 제2 가변 이득 증폭기는 전류 조종을 통해 증폭 동작을 제어하기 위한 적어도 제3 및 제4 가변 이득 트랜지스터를 포함할 수 있다. 또한, 상기 제1 및 제3 가변 이득 트랜지스터는 공통의 제1 제어 바이어스 전압을 제공받도록 구성되고, 상기 제2 및 제4 가변 이득 트랜지스터는 공통의 제2 제어 바이어스 전압을 제공받도록 구성되어, 상기 제1 제어 바이어스 전압과 상기 제2 제어 바이어스 전압 중 적어도 어느 하나를 변화시키면 상기 제1 가변 이득 증폭기와 상기 제2 가변 이득 증폭기가 동시에 가변 이득을 만들어내도록 증폭 동작을 할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 제어 바이어스 전압과 상기 제2 제어 바이어스 전압 각각이 온에 대응되는 전압과 오프에 대응되는 전압 중 어느 한 가지 전압으로 설정되도록 함으로써, 상기 제1 가변 이득 증폭기와 상기 제2 가변 이득 증폭기 각각에서 얻어지는 가변 이득이 아날로그적으로 변하는 것이 아니라 디지털적으로 변할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 가변 이득 증폭기는, 제1 및 제2 트랜지스터가 캐스코드 증폭기를 구성하도록 결합되며, 상기 제1 가변 이득 증폭기의 입력을 2단 증폭시켜(multi-stage amplifying) 출력하되, 전류 조종(current steering) 제어에 의해 가변적인 증폭 이득이 얻어지도록 구성된 제1 2단 가변 증폭부; 상기 제1 2단 가변 증폭부의 입력단에 위치하는 상기 제1 트랜지스터에 바이어스 전압과 상기 제1 가변 이득 증폭기의 임피던스 매칭된 입력신호를 함께 제공하는 제1 입력부; Vdd와 접지 사이에 연결되어 교류(AC) 성분이 제거된 바이어스 전압을 상기 제1 2단 가변 증폭부의 출력단에 위치하는 상기 제2 트랜지스터에 제공하는 제1 바이어스 전압 입력부; 상기 제1 트랜지스터와 상기 제2 트랜지스터의 접속지점에 연결되어 전류 조종(current steering)을 통해 상기 제1 2단 증폭기부의 증폭 이득을 가변시키는 제1 전류 조종 가변 이득 증폭부; 및 Vdd와 상기 제1 2단 가변 증폭부의 출력단 사이에 연결되어, 상기 제1 2단 가변 증폭부에 의해 증폭된 출력신호를 직류성분 차단과 임피던스 매칭 및 이득 특성이 확보되도록 출력하는 제1 출력부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 2단 가변 증폭부는, 공통-소스(CS) 증폭기로서 기능하는 제1 전계효과 트랜지스터; 공통-게이트(CG) 증폭기로서 기능하며 상기 제1 전계효과 트랜지스터와 캐스코드 증폭기를 구성하도록 결합되는 제2 전계효과 트랜지스터; 및 상기 제1 전계효과 트랜지스터의 출력단인 드레인과 상기 제2 전계효과 트랜지스터의 입력단인 소스 사이에 연결되어, 광대역 캐스코드 대역폭을 확보하도록 작용하는 제3 인덕터를 포함할 수 있다. 상기 제1 입력부는, 상기 제1 가변 이득 증폭기의 입력단에 연결되어, 상기 제1 2단 가변 증폭부로 인가되는 입력신호에 포함된 직류성분(DC)을 차단하는 제1 캐패시터; 상기 제1 가변 이득 증폭기의 입력단과 접지 사이 및 상기 제1 캐패시터와 상기 제1 전계효과 트랜지스터의 게이트 사이에 각각 연결되어, 공액(conjugate) 입출력 임피던스 매칭을 제공하는 제1 및 제2 인덕터; 및 상기 제2 인턱터와 상기 제1 전계효과 트랜지스터의 게이트의 접속점과 접지 사이에 연결되어, 상기 제1 전계효과 트랜지스터에 게이트 바이어스 전압을 공급하는 제1 저항을 포함할 수 있다. 상기 제1 바이어스 전압 입력부는, Vdd와 상기 제2 전계효과 트랜지스터의 공통 게이트 사이에 연결되어 게이트 바이어스 전압을 공급하는 제2 저항; 및 상기 제2 저항과 상기 제2 전계효과 트랜지스터의 공통 게이트의 접속점과 접지 사이에 연결되어, 상기 제2 전계효과 트랜지스터의 상기 게이트 바이어스 전압에 포함된 교류 성분을 접지로 단락(gate signal AC shorting)하기 위한 제2 캐패시터를 포함할 수 있다. 상기 제1 전류조종 가변 이득 증폭부는, 제1 바이어스 제어 전압에 연결된 디지털 제어 바이어스 입력용 제3 저항; 제2 바이어스 제어 전압에 연결된 디지털 제어 바이어스 입력용 제4 저항; 소스가 상기 제2 전계효과 트랜지스터의 소스에 연결되고, 게이트가 상기 제3 저항에 연결되는 제3 전계효과 트랜지스터; 및 소스가 상기 제2 전계효과 트랜지스터의 소스에 연결되고, 게이트가 상기 제4 저항에 연결되는 제4 전계효과 트랜지스터를 포함할 수 있다. 그리고 상기 제1 출력부는, Vdd와 상기 제1 2단 가변 증폭부의 출력단인 상기 제2 전계효과 트랜지스터의 드래인 사이에 직렬로 연결되어 임피던스 매칭과 이득 특성을 확보해주는 제4 및 제5 인덕터; 및 상기 제4 인덕터와 상기 제5 인덕터의 접속점과 상기 제1 가변 이득 증폭기의 출력단 사이에 연결되어 직류성분을 차단하는 제3 캐패시터를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 가변 이득 증폭기는, 제3 및 제4 트랜지스터가 캐스코드 증폭기를 구성하도록 결합되며, 상기 제1 가변 이득 증폭기의 출력신호를 입력받아 2단 증폭시켜 출력하되, 전류 조종(current steering) 제어에 의해 가변적인 증폭 이득이 얻어지도록 구성된 제2 2단 가변 증폭부; 상기 제2 2단 가변 증폭부의 입력단에 위치하는 상기 제3 트랜지스터에 바이어스 전압과 상기 제2 가변 이득 증폭기의 임피던스 매칭된 입력신호를 함께 제공하는 제2 입력부; Vdd와 접지 사이에 연결되어 교류(AC) 성분이 제거된 바이어스 전압을 상기 제2 2단 가변 증폭부의 출력단에 위치하는 상기 제4 트랜지스터에 제공하는 제2 바이어스 전압 입력부; 상기 제1 트랜지스터와 상기 제2 트랜지스터의 접속지점에 연결되어 전류 조종(current steering)을 통해 상기 제2 2단 증폭기부의 증폭 이득을 가변시키는 제2 전류 조종 가변 이득 증폭부; Vdd와 상기 제2 2단 가변 증폭부의 출력단 사이에 연결되어, 상기 제2 2단 가변 증폭부에 의해 증폭된 출력신호를 직류성분 차단과 임피던스 매칭 및 이득 특성이 확보되도록 출력하는 제2 출력부; 그리고 축퇴인덕터를 이용하여, 상기 제2 2단 가변 증폭부의 이득 가변량이 커질수록 상대적인 위상 변화량이 양의 방향으로 점차 증가하도록 상기 제2 가변 이득 증폭기의 출력신호의 위상 변화량을 조절하는 위상조절부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 2단 가변 증폭부는, 공통-소스(CS) 증폭기로서 기능하는 제5 전계효과 트랜지스터; 및 공통-게이트(CG) 증폭기로서 기능하며 상기 제5 전계효과 트랜지스터와 캐스코드 증폭기를 구성하도록 결합되는 제6 전계효과 트랜지스터를 포함할 수 있다. 상기 제2 입력부는, 상기 제2 가변 이득 증폭기의 입력단에 연결되어, 상기 제2 2단 가변 증폭부로 인가되는 입력신호에 포함된 직류성분(DC)을 차단하는 제4 캐패시터; 상기 제1 가변 이득 증폭기의 출력단과 접지 사이 및 상기 제4 캐패시터와 상기 제5 전계효과 트랜지스터의 게이트 사이에 각각 연결되어, 공액(conjugate) 입출력 임피던스 매칭을 제공하는 제6 및 제7 인덕터; 및 상기 제7 인턱터와 상기 제5 전계효과 트랜지스터의 게이트의 접속점과 접지 사이에 연결되어, 상기 제5 전계효과 트랜지스터에 게이트 바이어스 전압을 공급하는 제5 저항을 포함할 수 있다. 상기 제2 바이어스 전압 입력부는, Vdd와 상기 제6 전계효과 트랜지스터의 공통 게이트 사이에 연결되어 게이트 바이어스 전압을 공급하는 제6 저항; 및 상기 제6 저항과 상기 제6 전계효과 트랜지스터의 공통 게이트의 접속점과 접지 사이에 연결되어, 상기 제6 전계효과 트랜지스터의 상기 게이트 바이어스 전압에 포함된 교류 성분을 접지로 단락(gate signal AC shorting)하기 위한 제5 캐패시터를 포함할 수 있다. 상기 제2 전류조종 가변 이득 증폭부는, 제1 바이어스 제어 전압에 연결된 디지털 제어 바이어스 입력용 제7 저항; 제2 바이어스 제어 전압에 연결된 디지털 제어 바이어스 입력용 제8 저항; 소스가 상기 제6 전계효과 트랜지스터의 소스에 연결되고, 게이트가 상기 제7 저항에 연결되는 제7 전계효과 트랜지스터; 및 소스가 상기 제5 전계효과 트랜지스터의 소스에 연결되고, 게이트가 상기 제8 저항에 연결되는 제8 전계효과 트랜지스터를 포함할 수 있다. 상기 제2 출력부는, Vdd와 상기 제2 2단 가변 증폭부의 출력단인 상기 제6전계효과 트랜지스터의 드레인 사이에 직렬로 연결되어 임피던스 매칭과 이득 특성을 확보해주는 제9 및 제10 인덕터; 및 상기 제9 인덕터와 상기 제10 인덕터의 접속점과 상기 제2 가변 이득 증폭기의 출력단 사이에 연결되어 직류성분을 차단하는 제6 캐패시터를 포함할 수 있다. 그리고 상기 위상 조절부는 상기 제2 가변 이득 증폭기의 출력신호의 위상 변화량을 조절하는 축퇴 인덕터; 및 상기 축퇴 인덕터로 인해 생기는 직류 단락을 막기 위한 직류 차단용(DC blocking) 제7 캐패시터를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 광대역 가변 이득 증폭기 장치는 상기 제1 가변 이득 증폭기의 앞단에 부가되어, 상기 제1 가변 이득 증폭기의 입력을 선제적으로 증폭하여 부족한 이득을 보강해주고, 상기 가변 이득 증폭기 장치의 입력과 출력 간의 임피던스 매칭이 확보되도록 해주는 입력단 임피던스 매칭 증폭기를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 광대역 가변 이득 증폭기 장치는 상기 제2 가변 이득 증폭기의 뒷단에 부가되어 상기 제2 가변 이득 증폭기로부터 얻어지는 2단 증폭된 출력을 다시 증폭하여 부족한 이득을 보강해주고, 상기 가변 이득 증폭기 장치의 입력과 출력 간의 임피던스 매칭이 확보되도록 해주고 출력 전압의 선형성을 강화하는 출력단 임피던스 매칭 증폭기를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 가변 이득 증폭기는 상기 제1 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 음의 방향으로 점차 증가하는 특성을 나타내도록 증폭을 수행하고, 상기 제2 가변 이득 증폭기는 제2 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 양의 방향으로 점차 증가하는 특성을 나타내도록 증폭을 수행할 수 있다.
한편, 상기 본 발명의 목적을 실현하기 위한 다른 실시예들에 따른 광대역 가변 이득 증폭장치는 제1 가변 이득 증폭기, 제2 가변 이득 증폭기, 입력단 임피던스 매칭 증폭기, 그리고 출력단 임피던스 매칭 증폭기를 포함한다. 상기 제1 가변 이득 증폭기는 증폭 이득이 가변되게 입력신호를 전류 조종 방식으로 증폭하여 출력하되, 그 증폭된 제1 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 양의 방향과 음의 방향 중 어느 한 가지 방향으로 점차 증가하는 특성을 나타내도록 상기 증폭을 수행한다. 상기 제2 가변 이득 증폭기는 입력단이 상기 제1 가변 이득 증폭기의 출력단에 연결되어, 상기 제1 가변 이득 증폭기로부터 상기 증폭된 제1 출력신호를 입력받아 증폭 이득이 가변되게 전류 조종 방식으로 더 증폭하여 출력하되, 그 증폭된 제2 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 상기 제1 가변 이득 증폭기의 변화 방향과는 반대 방향으로 점차 증가하도록 축퇴인덕터를 이용하여 위상 변화량을 조절하면서 상기 증폭을 수행한다. 상기 입력단 임피던스 매칭 증폭기는, 상기 제1 가변 이득 증폭기의 앞단에 부가되어, 상기 제1 가변 이득 증폭기의 입력을 선제적으로 증폭하여 부족한 이득을 보강해주고, 상기 가변 이득 증폭기 장치의 입력과 출력 간의 임피던스 매칭이 확보되도록 해준다. 그리고 출력단 임피던스 매칭 증폭기는, 상기 제2 가변 이득 증폭기의 뒷단에 부가되어 상기 제2 가변 이득 증폭기로부터 얻어지는 2단 증폭된 출력을 다시 증폭하여 부족한 이득을 보강해주고, 상기 가변 이득 증폭기 장치의 입력과 출력 간의 임피던스 매칭이 확보되도록 해주고 출력 전압의 선형성을 강화해준다. 상기 제1 가변 이득 증폭기와 상기 제2 가변 이득 증폭기 상호간의 상반된 위상 변화가 상쇄되어 낮은 위상 변화량을 가지면서 광대역 주파수 범위에 걸쳐서 상기 입력신호에 대한 가변적인 증폭 이득을 제공한다.
본 발명의 예시적인 실시예들에 따르면, 이득의 변화량에 따라 음의 위상 변화를 갖는 VGA와 양의 위상 변화를 갖는 VGA를 종속결합(cascade connection) 하여 두 VGA의 위상변화량이 서로 상쇄되도록 함으로써 기존의 VGA에 비해 위상 변화를 크게 줄일 수 있다. 인덕터의 추가에 의해 넓은 주파수 대역에서 캐스코드 증폭이득을 얻을 수 있다.
입출력단에 임피던스 매칭 증폭기를 부가함으로써 광대역 증폭에서도 입출력단의 임피던스 매칭 변화를 줄일 수 있고, 증폭 이득을 강화할 수 있으며, 증폭된 최종 출력의 선형성을 높일 수 있다.
본 발명의 예시적인 실시예들에 따른 광대역 VGA 장치는 넓은 주파수 범위에서 낮은 위상 변화를 고르게 가질 수 있는 동작 특성을 얻을 수 있으므로, 고속 무선통신 시스템 설계에 있어 다방면에서 사용될 수 있을 것으로 판단된다.
도 1은 본 발명의 예시적인 일 실시예에 따른 광대역 가변 이득 증폭 장치의 블록도이다.
도 2는 본 발명의 예시적인 일 실시예에 따라 증폭용 트랜지스터를 금속-산화물-반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor: MOSFET)로 구현한 광대역 가변 이득 증폭 장치의 회로도이다.
도 3은 본 발명의 예시적인 다른 실시예에 따라 증폭용 트랜지스터를 바이폴라 접합 트랜지스터(Bipolar Junction Transistor: BJT)로 구현한 광대역 가변 이득 증폭 장치의 회로도이다.
도 4는 본 발명의 예시적인 또 다른 실시예에 따라 도 2의 광대역 가변 이득 증폭 장치의 입출력단에 임피던스 매칭 증폭부가 추가된 광대역 가변 이득 증폭 장치의 회로도이다.
도 5는 본 발명의 예시적인 또 다른 실시예에 따라 도 3의 광대역 가변 이득 증폭 장치의 입출력단에 임피던스 매칭 증폭기가 추가된 광대역 가변 이득 증폭 장치의 회로도이다.
도 6은 기본적인 전류 조정 캐스코드 2단 VGA의 회로 구성을 예시한다.
도 7은 도 6에 도시된 전류 조정 캐스코드 2단 VGA에서 전류 조종용 제어전압의 크기 별로 주파수에 따른 이득 변화와 위상 변화를 각각 예시한다.
도 8은 도 6의 전류 조정 캐스코드 2단 VGA의 회로에 축퇴인덕터를 이용한 위상조절부가 부가된 전류 조정 캐스코드 2단 VGA의 회로 구성을 예시한다.
도 9는 도 8에 도시된 전류 조정 캐스코드 2단 VGA에서 전류 조종용 제어전압의 크기별로 주파수에 따른 이득 변화와 위상 변화를 각각 예시한다.
도 10의 (A)와 (B)는 도 2에 도시된 광대역 가변 이득 증폭 장치에서 전류 조종용 바이어스 전압의 조절에 따른 S11 파라미터와 S22 파라미터의 특성을 예시적으로 도시한다.
도 11의 (A)와 (B)는 도 2에 도시된 광대역 가변 이득 증폭 장치에서 전류 조종용 바이어스 전압의 조절에 따른 S21 파라미터의 특성과 주파수 변화에 따른 상대적 위상 변화를 예시한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것이다. 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며, 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다. 즉, 본 발명은 다양한 변경을 가할 수 있고, 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는 데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 본 발명의 일 실시예에 따른 낮은 위상 변화를 가지는 광대역 가변 이득 증폭 장치(10)의 블록도를 나타낸다.
도 1을 참조하면, 광대역 가변 이득 증폭 장치(10)는 제1 VGA(30)와 제2 VGA(40)를 포함하는 가변 이득 2단 증폭부(20)를 포함할 수 있다. 제1 VGA(30)의 출력단은 제2 VGA(40)의 입력단에 연결되어, 광대역 가변 이득 증폭 장치(10)는 제1 VGA(30)에서 1차 증폭한 신호를 제2 VGA(40)에서 한 번 더 증폭하여 전체적으로 입력신호를 2단 증폭하여 출력할 수 있다.
제1 VGA(30)은 캐스코드 증폭기에 대한 전류 조정을 통해 이득을 가변적으로 조종할 수 있는 일반적인 전류 조종 구조의 VGA일 수 있다. 제1 VGA(30)은 증폭 이득이 가변되게 입력신호를 전류 조종 방식으로 증폭하여 출력할 수 있다. 제1 VGA(30)은 기본적으로 그 증폭된 제1 출력신호의 이득 가변량이 커질수록 상대적인 위상 변화량이 음의 방향으로 점차 증가하도록 증폭 동작을 수행할 수 있다.
제2 VGA(40)는 제1 VGA(30)로부터 상기 증폭된 제1 출력신호를 입력받아 캐스코드 증폭기로 더 증폭하되 그 증폭 이득이 가변되게 전류 조종 방식으로 증폭 이득을 조종하여 출력할 수 있다. 제2 VGA(40)는 그 증폭된 제2 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 양의 방향으로 점차 증가하도록 증폭 동작을 수행할 수 있다. 제2 VGA(40)는 축퇴 인덕터 전류 조종 구조의 VGA일 수 있다. 축퇴 인덕터 전류 조종 구조에 의해, 제2 VGA(40)는 제1 VGA(30)의 이득 가변량에 따른 상대적 위상 변화량의 변화와는 반대되는 위상 변화량 특성을 제공할 수 있다.
이처럼, 광대역 가변 이득 증폭 장치(10)는 이득 가변에 따른 상반된 위상 변화를 가지는 제1 VGA(30)과 제2 VGA(40)를 합하여 동시에 이득을 가변하면, 광대역 주파수 범위에서 가변 이득에 따른 제1 VGA(30)과 제2 VGA(40) 간의 상반된 위상 변화가 상쇄되어 낮은 위상 변화를 확보할 수 있다.
도 2는 본 발명의 예시적인 일 실시예에 따라 증폭용 트랜지스터를 MOSFET로 구현한 광대역 가변 이득 증폭 장치(70)의 상세 회로도이다.
도 2를 참조하면, 광대역 가변 이득 증폭 장치(70)는 제1 VGA(300)와 제2 VGA(400)을 포함할 수 있다. 제1 VGA(300)의 출력단은 제2 VGA(400)의 입력단과 연결될 수 있다. 광대역 가변 이득 증폭 장치(70)의 입력신호(Vin)는 제1 VGA(300)와 제2 VGA(400)에 의해 2단 증폭되어 출력될 수 있다.
상기 제1 VGA(300)는 제1 2단 가변 증폭부(375), 제1 입력부(370), 제1 바이어스 전압 입력부(380), 제1 전류 조종 가변 이득 증폭부(385), 그리고 제1 출력부(390)를 포함할 수 있다.
예시적인 실시예에 따르면, 제1 2단 가변 증폭부(375)는 두 개의 신호증폭용 트랜지스터가 캐스코드 결합을 이루어, 상기 제1 VGA(300)의 입력(Vin)을 2단 증폭시켜(multi-stage amplifying) 출력하되, 후술할 제1 전류 조종 가변 이득 증폭부(385)에 의한 전류 조종(current steering) 제어에 의해 낮은 입출력 매친변화로 가변적인 증폭 이득이 얻어지도록 구성될 수 있다. 이를 위한 예시적인 제1 2단 가변 증폭부(375)의 회로는 제1 전계효과 트랜지스터(310), 제2 전계효과 트랜지스터(320), 그리고 제3 인덕터(312)를 포함할 수 있다. 상기 제1 전계효과 트랜지스터(310)는 입력신호에 대한 공통-소스(CS) 증폭기로서 기능할 수 있다. 상기 제2 전계효과 트랜지스터(320)는 공통-게이트(CG) 증폭기로서 기능하며 상기 제1 전계효과 트랜지스터(310)와 캐스코드 형태로 결합될 수 있다. 나아가, 상기 제1 전계효과 트랜지스터(310)의 출력단인 드레인과 상기 제2 전계효과 트랜지스터(320)의 입력단인 소스 사이에 추가된 상기 제3 인덕터(312)는 제1 전계효과 트랜지스터(310)와 제2 전계효과 트랜지스터(320)에 의한 캐스코드 2단 증폭 동작 시 광대역 캐스코드 대역폭을 확보하도록 작용할 수 있다.
예시적인 실시예에 따르면, 제1 입력부(370)는 상기 제1 2단 가변 증폭부(375)의 입력단에 위치하는 상기 제1 트랜지스터 (310)에 바이어스 전압과 상기 제1 VGA(300)의 임피던스 매칭된 입력신호를 함께 제공하도록 구성될 수 있다. 이를 위한 예시적인 상기 제1 입력부(370)의 회로는 제1 캐패시터(304), 제1 및 제2 인덕터(302, 306), 그리고 제1 저항(308)을 포함할 수 있다. 상기 제1 캐패시터(304)는 상기 제1 VGA(300)의 입력단에 연결되어, 상기 제1 2단 가변 증폭부(375)로 인가되는 입력신호에 포함된 직류성분(DC)을 차단할 수 있다. 상기 제1 및 제2 인덕터(302, 306)는 상기 제1 VGA(300)의 입력단과 접지 사이 및 상기 제1 캐패시터(304)와 상기 제1 전계효과 트랜지스터(310)의 게이트 사이에 각각 연결되어, 공액(conjugate) 입입력단 임피던스 매칭을 제공할 수 있다. 상기 제1 저항(308)은 상기 제2 인턱터(306)와 상기 제1 전계효과 트랜지스터(310)의 게이트의 접속점과 접지 사이에 연결되어, 상기 제1 전계효과 트랜지스터(310)에 게이트 바이어스 전압을 공급할 수 있다.
예시적인 실시예에 따르면, 제1 바이어스 전압 입력부(380)는 Vdd와 접지 사이에 연결되어 교류(AC) 성분이 제거된 바이어스 전압을 상기 제1 2단 가변 증폭부(375)의 출력단에 위치하는 상기 제2 트랜지스터(320)에 제공할 수 있다. 이를 위한 예시적인 제1 바이어스 전압 입력부(380)의 회로는 제2 저항(322)과 제2 캐패시터(324)를 포함할 수 있다. 상기 제2 저항(322)은 Vdd와 상기 제2 전계효과 트랜지스터(320)의 공통 게이트 사이에 연결되어 게이트 바이어스 전압을 공급할 수 있다. 상기 제2 캐패시터(324)는 상기 제2 저항(322)과 상기 제2 전계효과 트랜지스터(320)의 공통 게이트의 접속점과 접지 사이에 연결되어, 상기 제2 전계효과 트랜지스터(320)의 상기 게이트 바이어스 전압에 포함된 교류 성분을 접지로 단락(gate signal AC shorting)할 수 있다.
예시적인 실시예에 따르면, 상기 제1 전류 조종 가변 이득 증폭부(385)는 상기 제1 트랜지스터(310)와 상기 제2 트랜지스터(320)의 접속지점에 연결되어 전류 조종(current steering)을 통해 상기 제1 2단 증폭기부(375)의 증폭 이득을 가변시킬 수 있다. 이를 위한 예시적인 상기 제1 전류 조종 가변 이득 증폭부(385)의 회로는 디지털 제어 바이어스 입력용 제3 저항(332) 및 제4 저항(342), 제3 전계효과 트랜지스터(330), 그리고 제4 전계효과 트랜지스터(340)를 포함할 수 있다. 상기 제3 저항(332)은 제1 바이어스 제어 전압(Vctrl1)에 연결되어 제3 전계효과 트랜지스터(330)의 게이트에 디지털 제어 바이어스 전압을 입력할 수 있다. 상기 제4 저항(334)는 제2 바이어스 제어 전압(Vctrl2)에 연결되어 제4 전계효과 트랜지스터(340)의 게이트에 디지털 제어 바이어스 전압을 입력할 수 있다. 제3 전계효과 트랜지스터(330)는 소스가 상기 제2 전계효과 트랜지스터(320)의 소스에 연결되고, 게이트가 상기 제3 저항(332)에 연결될 수 있다. 제4 전계효과 트랜지스터(340)는 소스가 상기 제2 전계효과 트랜지스터(320)의 소스에 연결되고, 게이트가 상기 제4 저항(342)에 연결될 수 있다.
예시적인 실시예에 따르면, 제1 출력부(390)는 Vdd와 상기 제1 2단 가변 증폭부(375)의 출력단 사이에 연결되어, 상기 제1 2단 가변 증폭부(375)에 의해 증폭된 출력신호를 직류성분 차단과 임피던스 매칭 및 이득 특성이 확보되도록 출력할 수 있다. 이를 위한 예시적인 제1 출력부(390)의 회로는 제4 및 제5 인덕터(326, 328), 그리고 제3 캐패시터(329)를 포함할 수 있다. 상기 제4 및 제5 인덕터(326, 328)는 Vdd와 상기 제1 2단 가변 증폭부(375)의 출력단인 상기 제2 전계효과 트랜지스터(320)의 드레인 사이에 직렬로 연결되어 임피던스 매칭과 이득 특성을 확보해 줄 수 있다. 상기 제3 캐패시터(329)는 상기 제4 인덕터(326)와 상기 제5 인덕터(328)의 접속점과 상기 제1 VGA(300)의 출력단 사이에 연결되어 직류성분을 차단할 수 있다.
상기 제2 VGA(400)는 제2 2단 가변 증폭부(475), 제2 입력부(470), 제2 바이어스 전압 입력부(480), 제2 전류 조종 가변 이득 증폭부(485), 제2 출력부(490), 그리고 위상조절부(495)를 포함할 수 있다.
예시적인 실시예에 따르면, 상기 제2 2단 가변 증폭부(475)는 제3 및 제4 트랜지스터가 캐스코드 증폭기를 구성하도록 결합되며, 상기 제1 VGA(300)의 출력신호를 입력받아 2단 증폭시켜 출력하되, 전류 조종(current steering) 제어에 의해 가변적인 증폭 이득이 얻어지도록 구성될 수 있다. 이를 위한 예시적인 상기 제2 2단 가변 증폭부(475)의 회로는, 공통-소스(CS) 증폭기로서 기능하는 제5 전계효과 트랜지스터(410)와, 공통-게이트(CG) 증폭기로서 기능하며 상기 제5 전계효과 트랜지스터(410)와 캐스코드 구조로 결합되는 제6 전계효과 트랜지스터(420)를 포함할 수 있다.
예시적인 실시예에 따르면, 상기 제2 입력부(470)는 상기 제2 2단 가변 증폭부(475)의 입력단에 위치하는 상기 제3 트랜지스터 (410)에 바이어스 전압과 상기 제2 VGA(400)의 임피던스 매칭된 입력신호를 함께 제공할 수 있다.이를 위한 예시적인 상기 제2 입력부(470)의 회로는 제4 캐패시터(404), 제6 및 제7 인덕터(302, 306), 그리고 제5 저항(408)을 포함할 수 있다. 상기 제4 캐패시터(404)는 상기 제2 VGA(400)의 입력단에 연결되어, 상기 제2 2단 가변 증폭부(475)로 인가되는 입력신호에 포함된 직류성분(DC)을 차단할 수 있다. 상기 제6 및 제7 인덕터(302, 306)는 상기 제1 VGA(300)의 출력단과 접지 사이 및 상기 제4 캐패시터(404)와 상기 제5 전계효과 트랜지스터(410)의 게이트 사이에 각각 연결되어, 공액(conjugate) 입출력 임피던스 매칭을 제공할 수 있다. 상기 제5 저항(408)은 상기 제7 인턱터(306)와 상기 제5 전계효과 트랜지스터(410)의 게이트의 접속점과 접지 사이에 연결되어, 상기 제5 전계효과 트랜지스터(410)에 게이트 바이어스 전압을 공급할 수 있다.
예시적인 실시예에 따르면, 상기 제2 바이어스 전압 입력부(480)의 회로는 Vdd와 접지 사이에 연결되어 교류(AC) 성분이 제거된 바이어스 전압을 상기 제2 2단 가변 증폭부(475)의 출력단에 위치하는 상기 제4 트랜지스터(420)에 제공할 수 있다. 이를 위한 예시적인 상기 제2 바이어스 전압 입력부(480)는 제6 저항(422)과 제5 캐패시터(424)를 포함할 수 있다. 상기 제6 저항(422)은 Vdd와 상기 제6 전계효과 트랜지스터(420)의 공통 게이트 사이에 연결되어 게이트 바이어스 전압을 공급할 수 있다. 상기 제5 캐패시터(424)는 상기 제6 저항(422)과 상기 제6 전계효과 트랜지스터(420)의 공통 게이트의 접속점과 접지 사이에 연결되어, 상기 제6 전계효과 트랜지스터(420)의 상기 게이트 바이어스 전압에 포함된 교류 성분을 접지로 단락(gate signal AC shorting)할 수 있다.
예시적인 실시예에 따르면, 상기 제2 전류 조종 가변 이득 증폭부(485)는 상기 제1 트랜지스터(410)와 상기 제2 트랜지스터(420)의 접속지점에 연결되어 전류 조종(current steering)을 통해 상기 제2 2단 증폭기부(475)의 증폭 이득을 가변시킬 수 있다. 이를 위한 예시적인 상기 제2 전류조종 가변 이득 증폭부(485)의 회로는, 디지털 제어 바이어스 입력용 제7 저항(432)과 제8 저항(442), 제7 전계효과 트랜지스터(430), 그리고 제8 전계효과 트랜지스터(440)를 포함할 수 있다. 상기 제7 저항(432)은 제1 바이어스 제어 전압(Vctrl1)에 연결되어 디지털 제어 바이어스 전압을 상기 제7 전계효과 트랜지스터(430)의 게이트에 입력할 수 있다. 상기 제8 저항(442)은 제2 바이어스 제어 전압(Vctrl2)에 연결되어 디지털 제어 바이어스 전압을 상기 제8 전계효과 트랜지스터(440)의 게이트에 입력할 수 있다. 상기 제7 전계효과 트랜지스터(430)는 소스가 상기 제6 전계효과 트랜지스터(420)의 소스에 연결되고, 게이트가 상기 제7 저항(432)에 연결될 수 있다. 상기 제8 전계효과 트랜지스터(440)는 소스가 상기 제5 전계효과 트랜지스터(420)의 소스에 연결되고, 게이트가 상기 제8 저항(442)에 연결될 수 있다.
예시적인 실시예에 따르면, 상기 제2 출력부(490)는 상기 Vdd와 상기 제2 2단 가변 증폭부(475)의 출력단 사이에 연결되어, 상기 제2 2단 가변 증폭부(475)에 의해 증폭된 출력신호를 직류성분 차단과 임피던스 매칭 및 이득 특성이 확보되도록 출력할 수 있다. 이를 위한 예시적인 상기 제2 출력부(490)의 회로는 제9 및 제10 인덕터(426, 428)와 제6 캐패시터(429)를 포함할 수 있다. 상기 제9 및 제10 인덕터(426, 428)는 Vdd와 상기 제2 2단 가변 증폭부(475)의 출력단인 상기 제6전계효과 트랜지스터(420)의 드레인 사이에 직렬로 연결되어 임피던스 매칭과 이득 특성을 확보해줄 수 있다. 상기 제6 캐패시터(429)는 상기 제9 인덕터(426)와 상기 제10 인덕터(428)의 접속점과 상기 제2 VGA(400)의 출력단 사이에 연결되어 직류성분을 차단할 수 있다.
예시적인 실시예에 따르면, 상기 위상조절부(495)는 상기 제2 2단 가변 증폭부(475)의 이득 가변량이 커질수록 상대적인 위상 변화량이 양의 방향으로 점차 증가하도록 상기 제2 VGA(400)의 출력신호의 위상 변화량을 조절할 수 있다. 이를 위한 예시적인 위상 조절부(495)의 회로는 축퇴 인덕터(450)와 제7 캐패시터(452)를 포함할 수 있다. 상기 축퇴 인덕터(450)는 상기 제2 VGA(400)의 출력신호의 위상 변화량을 조절할 수 있다. 상기 제7 캐패시터(452)는 상기 축퇴 인덕터(450)로 인해 생기는 직류 단락을 막기 위한 직류 차단용(DC blocking) 캐패시터로서 기능할 수 있다. 축퇴 인덕터(450)가 공통 소스 구조의 제7 전계효과 트랜지스터(430)의 공통 소스단과 제6 전계효과 트랜지스터(420)의 공통 게이트단 사이에 배치되어, 가변 이득에 따른 위상 변화가 전류 조종과는 반대로 변화하도록 작용할 수 있다. 축퇴 인덕터(450)의 이와 같은 작용을 통해 제1 및 제2 VGA(300, 400)의 바이어스를 동시에 조절하여 광대역에서도 낮은 위상 변화를 얻을 수 있다.
캐스코드 2단 증폭기를 구성하는 제1 및 제2 전계효과 트랜지스터(310, 320)과 제3 및 제4 전계효과 트랜지스터(410, 420)는 예컨대 CMOS MOSFET으로 구현될 수 있다.
위와 같은 가변 이득 증폭 장치(70)에 따르면, 제1 VGA(300)에서는 제1 입력부(370)를 통해 제공되는 교류 성분의 입력신호(Vin)가 제1 저항(308)을 통해 제공되는 바이어스 전압과 함께 제1 전계효과 트랜지스터(310)의 게이트로 인가되어 제1 전계효과 트랜지스터(310)와 제2 전계효과 트랜지스터(320)에 의해 캐스코드 2단 증폭이 이루어질 수 있다. 제1 전계효과 트랜지스터(310)와 제2 전계효과 트랜지스터(320)의 사이에 추가된 제3 인덕터(312)에 의해 캐스코드 2단 증폭의 주파수 대역폭은 광대역일 수 있다. 제2 전계효과 트랜지스터(320)에서의 증폭 시, 상기 제1 VGA(300)의 제3 전계효과 트랜지스터(330)와 제4 전계효과 트랜지스터(340)는 제2 전계효과 트랜지스터(320)에 흐르는 전류를 조종하여 가변 이득량을 조절하는 가변 이득 트랜지스터로서 동작할 수 있다. 전류 조종은 저항(332, 342)을 통해 제3 및 제4 전계효과 트랜지스터(330, 340)의 게이트에 각각 인가되는 제어전압(Vctrl1, Vctrl2)의 크기에 따라 이루어질 수 있다.
도 6은 기본적인 전류 조정 캐스코드 2단 VGA(300-1)의 회로 구성을 예시한다. 도 7은 도 6에 도시된 전류 조정 캐스코드 2단 VGA(300-1)에서 전류 조종용 제어전압(Vctrl)의 크기 별로 주파수에 따른 이득 변화와 위상 변화를 각각 예시한다. 도 6에 도시된 전류 조정 캐스코드 2단 VGA(300-1) 회로는 도 2에 도시된 제1 VGA(300)의 회로에서 전류 조정용 제어전압을 Vctrl1과 Vctrl2 중 어느 하나(그 하나의 바이어스 전압을 도면에서는 Vctrl로 나타냄)만을 사용하는 회로 구성이다.
도 6과 7을 참조하면, 도 6에 도시된 전류 조정 캐스코드 2단 VGA(300-1) 회로는 낮은 입출력 매칭 변화로 가변 이득을 얻을 수 있는 장점이 있다. 한 가지 주목할 것은 도 7의 그래프는 도 6에 도시된 전류 조정 캐스코드 2단 VGA(300-1) 회로가 이득을 조절할수록 상대적으로 음의 위상 변화를 가짐을 보여준다는 점이다. 이런 상대적인 음의 위상 변화 특성은 전류 조정용 제어전압으로 두 가지 전압(Vctrl1과 Vctrl2 )을 사용하도록 구성된 제1 VGA(300)에도 똑같이 나타날 수 있다. 상기 제1 VGA(300)의 위상은 회로의 각 노드의 극(pole)과 제로(zero) 특성에 의해 결정될 수 있다. 제1 VGA(300)는 이득을 가변하지 않았을 때에 비하여 이득을 가변하였을 때의 상대적인 위상 변화량이 음의 값을 가진다. 예컨대, 이득을 가변하지 않았을 때(즉, 0dB 제어 시) 위상은 90도라면, 이득 제어를 4dB 변경하였을 때 위상은 95도가 될 수 있다. 따라서 상대적인 위상 변화량은 -5도(=90-95도)가 될 수 있다.
제2 VGA(400)는 제1 VGA(300)에 비해 위상조절부(495)를 더 포함할 뿐 나머지 다른 회로 구성은 동일하다. 그러므로 제2 VGA(400)는 기본적으로 제1 VGA(300)와 유사한 증폭동작을 수행한다. 즉, 제2 VGA(400)는 제1 입력부(470)를 통해 제1 VGA(300)의 출력신호를 입력으로 받아 제2 2단 가변 증폭부(475)에서 캐스코드 2단 증폭시킨다. 그 증폭 시 제2 전류 조종 가변 이득 증폭부(485)의 제7 전계효과 트랜지스터(430)와 제8 전계효과 트랜지스터(440)가 제2 2단 가변 증폭부(475)의 제6 전계효과 트랜지스터(420)에 흐르는 전류를 조종하여 가변 이득량을 조절하는 가변 이득 트랜지스터로서 동작할 수 있다. 그 전류 조종은 저항(432, 442)을 통해 제7 및 제8 전계효과 트랜지스터(430, 440)의 게이트에 각각 인가되는 제어전압(Vctrl1, Vctrl2)의 크기에 따라 이루어질 수 있다.
도 8은 도 6의 전류 조정 캐스코드 2단 VGA(300-1)의 회로에 축퇴인덕터(450)를 이용한 위상조절부(495)가 부가된 전류 조정 캐스코드 2단 VGA(400-1)의 회로 구성을 예시한다. 도 9는 도 8에 도시된 전류 조정 캐스코드 2단 VGA(400-1)에서 전류 조종용 제어전압(Vctrl)의 크기별로 주파수에 따른 이득 변화와 위상 변화를 각각 예시한다. 도 8에 도시된 전류 조정 캐스코드 2단 VGA(400-1) 회로는 2에 도시된 제2 VGA(400)의 회로에서 전류 조정용 제어전압을 Vctrl1과 Vctrl2 중 어느 하나(그 하나의 바이어스 전압을 도면에서는 Vctrl로 나타냄)만을 사용하는 회로 구성이다.
도 8 및 9를 참조하면, 축퇴 인덕터(450)의 값을 조정하면 추가적인 위상 변화 조절이 가능해진다. 이를 통해 이득을 가변함에 따라 위상을 감소시킬 수 있다. 따라서 이득을 가변시키지 않았을 때에 비해 가변시켰을 때의 상대적 위상 변화량이 양의 값을 가진다. 예컨대, 이득을 가변하지 않았을 때(즉, 0dB 제어 시) 위상은 90도라면, 이득 제어를 4dB 변경하였을 때 위상은 85도가 될 수 있다. 따라서 상대적인 위상 변화량은 5도(=90-85도)가 될 수 있다. 이와 같은 전류 조정 캐스코드 2단 VGA(400-1)의 상대적 양의 위상 변화 특성은 전류 조정용 제어전압으로 두 가지 전압(Vctrl1과 Vctrl2)을 사용하도록 구성된 제2 VGA(400)에도 똑같이 나타날 수 있다. 주목할 점은 도 9의 (B)와 같이 축퇴 인덕터(450)의 크기를 조절하면 위상 변화의 교차점(Crossing Point)의 위치를 조절할 수 있다. 이를 이용하면 원하는 주파수 대역에서 이득 변화에 따른 양의 위상 변화를 만들 수 있다.
도 2에 도시된 광대역 가변 이득 증폭 장치(70)는 기본적인 전류 조종 방식으로 캐스코드 2단 증폭을 하는 제1 VGA(300)와 이것에 축퇴 인덕터 구조를 더 결합한 제2 VGA(400)를 앞뒷단이 되도록 결합하고, 이들 두 VGA(300, 400)의 전류 조종용 바이어스 전압(Vctrl1과 Vctrl2)을 동시에 조절할 수 있도록 구성된다. 이런 구성에 따르면, 전류 조종용 바이어스 전압(Vctrl1과 Vctrl2)을 동시에 조절함으로써 이득 가변에 따른 전체적인 위상 변화를 최소화 할 수 있다.
도 10의 (A)와 (B)는 이와 같이 설계된 광대역 가변 이득 증폭 장치(70) 칩에 있어서 전류 조종용 바이어스 전압(Vctrl1과 Vctrl2)의 조절에 따른 S11 파라미터와 S22 파라미터의 특성을 예시적으로 도시한다. 또한 도 11의 (A)와 (B)는 상기 광대역 가변 이득 증폭 장치(70) 칩에 있어서 전류 조종용 바이어스 전압(Vctrl1과 Vctrl2)의 조절에 따른 S21 파라미터의 특성과 주파수 변화에 따른 상대적 위상 변화를 예시한다.
도 10과 도 11을 참조하면, 상기 광대역 가변 이득 증폭 장치(70)는 105 GHz부터 135 GHz까지 넓은 주파수 범위에서 -10 dB 이하의 S11 및 S22 삽입 손실을 가지며, 13dB의 최대 이득과 함께 4 dB의 이득 가변이 가능하다. 4 dB의 최대 이득을 가변했을 때의 위상 변화는 120 GHz 중심주파수에서 거의 0도에 가까우며, 105 GHz부터 135 GHz까지의 초광대역 주파수 범위(30GHz)에서 2도 미만의 낮은 대역내 위상변화(in band ΔPhase)를 가지는 것을 알 수 있다. 이는 매우 훌륭한 가변 이득 증폭에 따른 위상 변화 특성이다. 따라서 광대역 가변 이득 증폭 장치(70)는 미세한 가변 이득 조절에 대하 낮은 위상 변화가 요구되는 다양한 시스템에 적용할 수 있다. 예컨대 빔포밍용 VGA로도 사용될 수 있다. 빔포밍을 하기 위해서는 정교한 위상 천이기의 위상 조절이 필요하다. 위상 조절 과정에서 추가적인 이득 오차가 발생할 수 있다. 이를 보상하는 가변 이득 증폭기 또한 모든 주파수 대역 범위에서 낮은 위상 변화를 가져야 한다. 본 발명에 따른 광대역 가변 이득 증폭 장치(70)는 이러한 요구를 훌륭히 만족시킬 수 있다.
한편, 제1 VGA(300)와 제2 VGA(400)의 회로 구성에 따르면, 제1 VGA(300)의 전류 조종용 제어 바이어스 전압(Vctrl1, Vctrl2)이 제2 VGA(400)의 전류 조종용 제어 바이어스 전압(Vctrl1, Vctrl2)으로도 사용될 수 있다. 즉, 제1 VGA(300)의 제3 전계효과 트랜지스터(330)와 제2 VGA(400)의 제7 전계효과 트랜지스터(430)는 공통의 제1 제어 바이어스 전압(Vctrl1)제공받을 수 있고, 제1 VGA(300)의 제4 전계효과 트랜지스터(340)와 제2 VGA(400)의 제8 전계효과 트랜지스터(440)는 공통의 제2 제어 바이어스 전압(Vctrl2)을 제공받을 수 있다. 상기 제1 제어 바이어스 전압(Vctrl1))과 상기 제2 제어 바이어스 전압(Vctrl2) 중 적어도 어느 하나를 변화시키면, 상기 제1 VGA(300)와 상기 제2 VGA(400)가 동시에 가변 이득을 만들어낼 수 있다. 상기 제1 제어 바이어스 전압(Vctrl1)과 상기 제2 제어 바이어스 전압(Vctrl1) 각각이 온(ON)에 대응되는 전압과 오프(OFF)에 대응되는 전압 중 어느 한 가지 전압으로 설정되도록 함으로써, 상기 제1 VGA(300)와 상기 제2 VGA(400) 각각에서 얻어지는 가변 이득이 아날로그적으로 변하는 것이 아니라 디지털적으로 변하는 값이 될 수 있다. 이러한 동작 특성을 이용하면, 아래 표 1에 정리한 것과 같은 온/오프 디지털 제어가 가능하다. 즉, 아날로그적인 제어 없이 전류 조종용 제어 바이어스 전압(Vctrl1, Vctrl2)을 0[V]('오프'에 해당) 또는 1.1[V]('온'에 해당)로 설정하면, 각각의 경우에 따라 아래 표와 같이 디지털하게 0, 1, 3, 4dB 만큼 이득을 가변시킬 수 있다. 이는 2-비트로 전류 조종용 제어 바이어스 전압(Vctrl1, Vctrl2)을 조절하여 광대역 가변 이득 증폭 장치(70)의 가변 이득량을 조절할 수 있음을 의미한다.
제어 Vctrl1 Vctrl2
0dB 제어 0V 0V
1dB 제어 1.1V 0V
3dB 제어 0V 1.1V
4dB 제어 1.1V 1.1V
다음으로, 도 3은 본 발명의 예시적인 다른 실시예에 따라 증폭용 트랜지스터를 BJT로 구현한 광대역 가변 이득 증폭 장치(1070)의 블록도이다.
도 3을 참조하면, 광대역 가변 이득 증폭 장치(1070)는, 도 2에 도시된 광대역 가변 이득 증폭 장치(70)와 비교할 때, 증폭 작용과 전류 조정 작용을 하는 트랜지스터들이 모두 MOSFET 대신 바이폴라접합 트랜지스터(BJT)로 구현되는 점에서만 다를 뿐(그에 따른 제조 공정이나 회로 소자의 레이아웃에서 차이가 부수적으로 있을 수 있음), 나머지 부분의 회로의 구성에 있어서는 실질적으로 동일할 수 있다. 즉, 광대역 가변 이득 증폭 장치(1070)는 제1 VGA(1300)와 제2 VGA(1400)를 포함하며, 그 제1 VGA(1300)의 출력단이 제2 VGA(1400)의 입력단에 연결되어, 입력신호(Vin)는 제1 VGA(1300)와 제2 VGA(1400)에 의해 2단 증폭된 출력신호(Vout)를 생성할 수 있다.
상기 제1 VGA(1300)는 제1 2단 가변 증폭부(1375), 제1 입력부(1370), 제1 바이어스 전압 입력부(1380), 제1 전류 조종 가변 이득 증폭부(1385), 그리고 제1 출력부(1390)를 포함할 수 있다. 상기 제2 VGA(1400)는 제2 2단 가변 증폭부(1475), 제2 입력부(1470), 제2 바이어스 전압 입력부(1480), 제2 전류 조종 가변 이득 증폭부(1485), 제2 출력부(1490), 그리고 위상조절부(1495)를 포함할 수 있다. 상기 제1 VGA(1300)의 제1 2단 가변 증폭부(1375)의 캐스코드 증폭기를 구성하는 제1 및 제2 트랜지스터(1310, 1320)와, 제1 전류 조종 가변 이득 증폭부(1385)의 전류 조종용 제3 및 제4 트랜지스터(1330, 1340)는 모두 BJT로 구현될 수 있다. 마찬가지로, 상기 제2 VGA(1400)의 제2 2단 가변 증폭부(1475)의 캐스코드 증폭기를 구성하는 제5 및 제6 트랜지스터(1410, 1420)와, 제2 전류 조종 가변 이득 증폭부(1485)의 전류 조종용 제7 및 제8 트랜지스터(1430, 1440) 역시 모두 BJT로 구현될 수 있다. 마찬가지로, 상기 제2 VGA(1400)의 위상조절부(1495)도 양의 위상 변화량을 얻기 위한 위상 조절용 축퇴 인덕터(1450)를 포함한다.
도 3에 도시된 광대역 가변 이득 증폭 장치(1070)의 제1 VGA(1300) 및 제2 VGA(1400)의 각 구성요소의 기능과 동작은, 도 2에서 설명한 광대역 가변 이득 증폭 장치(70)의 제1 VGA(300) 및 제2 VGA(400)의 대응 구성요소들의 기능과 동작과 실질적으로 동일하므로, 여기서는 그에 관한 설명은 생략하기로 한다.
한편, 도 1을 다시 참조하면, 광대역 가변 이득 증폭 장치(10)가 캐스코드 결합된 제1 VGA(30)과 제2 VGA(40)의 2단으로 구성되어 이득을 가변하면, 이득의 가변량이 따라 입력단과 출력단의 임피던스 매칭이 점차 크게 변화할 수 있다. 입력단과 출력단에 임피던스 매칭을 위한 회로들을 부가함으로써 그 입력단과 출력단의 임피던스 매칭 변화를 줄일 수 있다.
이를 위해, 광대역 가변 이득 증폭 장치(10)는 입력단 임피던스 매칭 증폭기(50)를 더 포함할 수 있다. 입력단 임피던스 매칭 증폭기(50)는 제1 VGA(30)의 앞단에 부가되어, 그 제1 VGA(30)의 입력을 선제적으로 증폭하여 부족한 이득을 보강해줄 수 있고, 또한 광대역 가변 이득 증폭 장치(10)의 입력과 출력 간의 임피던스 매칭이 확보되도록 해줄 수 있다.
광대역 가변 이득 증폭 장치(10)는 또한, 출력단 임피던스 매칭 증폭기(60)를 더 포함할 수 있다. 출력단 임피던스 매칭 증폭기(60)는 제2 VGA(40)의 뒷단에 부가되어, 그 제2 VGA(40)로부터 얻어지는 2단 증폭된 출력을 다시 증폭하여 부족한 이득을 보강해줄 수 있다. 또한, 출력단 임피던스 매칭 증폭기(60)는 광대역 가변 이득 증폭 장치(10)의 입력과 출력 간의 임피던스 매칭이 확보되도록 해주고 출력 전압의 선형성을 강화해줄 수 있다.
도 4는 본 발명의 예시적인 또 다른 실시예에 따라 도 2의 광대역 가변 이득 증폭 장치(70)의 입출력단 임피던스 매칭 증폭부(500, 600)가 추가된 광대역 가변 이득 증폭 장치(100)의 회로도이다.
도 4를 참조하면, 광대역 가변 이득 증폭 장치(100)는, 도 2에 도시된 광대역 가변 이득 증폭 장치(70)의 제1 VGA(300)와 제2 VGA(400) 외에, 입력단 임피던스 매칭 증폭기(500)와 출력단 임피던스 매칭 증폭기(600)를 더 포함할 수 있다.
입력단 임피던스 매칭 증폭기(500)는 도 1의 입력단 임피던스 매칭 증폭기(50)의 예시적인 회로이다. 입력단 임피던스 매칭 증폭기(500)는 제1 VGA(300)의 앞단에 부가될 수 있다. 입력단 임피던스 매칭 증폭기(500)는 입력부(570), 증폭부(575), 그리고 출력부(590)를 포함할 수 있다.
증폭부(575)는 공통 소스 증폭기로 작용하는 전계효과 트랜지스터(510)와, 인덕터(512)를 포함할 수 있다. 인덕터(512)는 전계효과 트랜지스터(510)의 소스와 접지 사이에 연결될 수 있다. 전계효과 트랜지스터(510)는 CMOS MOSFET으로 구현될 수 있다.
입력부(570)는 각 단의 공액 입출력 매칭을 위한 인덕터(502, 506)와, 직류 성분을 차단하기 위한 커패시터(504), 그리고 게이트 바이어스 전압을 공급하기 위한 저항(508)을 포함할 수 있다. 인덕터(502)는 입력단과 접지 사이에 연결될 수 있고, 커패시터(504)와 인덕터(506)는 서로 직렬 연결되어 입력단과 증폭부(575)의 전계효과 트랜지스터(510)의 게이트 사이에 연결될 수 있다. 저항(508)은 전계효과 트랜지스터(510)의 게이트에 연결되어, 게이트 바이어스 전압을 공급할 수 있다.
출력부(590)는 Vdd와 전계효과 트랜지스터(510)의 드레인 사이에 직렬로 연결된 인덕터(514, 516)와, 두 인덕터(514)와 (516)의 접속점 사이에 연결되어 출력신호에 포함된 직류 성분을 차단해주는 캐패시터(518)를 포함할 수 있다.
입력단 임피던스 매칭 증폭기(500)는 제1 VGA(300)의 앞단에 배치되어 가변 이득 2단 증폭부(200)의 부족한 증폭 이득을 보충해주고, 추가적인 선형성과 안정된 입출력 매칭 특성을 확보해줄 수 있다.
출력단 임피던스 매칭 증폭기(600)는 도 1의 출력단 임피던스 매칭 증폭기(60)의 예시적인 회로이다. 출력단 임피던스 매칭 증폭기(600)는 제2 VGA(400)의 뒷단에 부가될 수 있다. 출력단 임피던스 매칭 증폭기(600)도 입력부(670), 증폭부(675), 그리고 출력부(690)를 포함할 수 있다.
증폭부(675)는 공통 소스 증폭기로 작용하는 전계효과 트랜지스터(610)와, 인덕터(612)를 포함할 수 있다. 인덕터(612)는 전계효과 트랜지스터(610)의 소스와 접지 사이에 연결될 수 있다. 전계효과 트랜지스터(610)는 예컨대 CMOS MOSFET으로 구현될 수 있다.
입력부(670)는 각 단의 공액 입출력 매칭을 위한 인덕터(602, 606)와, 직류 성분을 차단하기 위한 커패시터(604), 그리고 게이트 바이어스 전압을 공급하기 위한 저항(608)을 포함할 수 있다. 인덕터(602)는 입력단과 접지 사이에 연결될 수 있고, 커패시터(604)와 인덕터(606)는 서로 직렬 연결되어 입력단과 증폭부(675)의 전계효과 트랜지스터(610)의 게이트 사이에 연결될 수 있다. 저항(608)은 전계효과 트랜지스터(610)의 게이트에 연결되어, 게이트 바이어스 전압을 공급할 수 있다.
출력부(690)는 Vdd와 전계효과 트랜지스터(610)의 드레인 사이에 직렬로 연결된 인덕터(614, 616)와, 두 인덕터(614)와 (616)의 접속점 사이에 연결되어 출력신호에 포함된 직류 성분을 차단해주는 캐패시터(618)를 포함할 수 있다.
출력단 임피던스 매칭 증폭기(600)는 제2 VGA(400)의 뒷단에 배치되어 가변 이득 2단 증폭부(200)의 부족한 증폭 이득을 보충해주고, 출력신호(Vout)의 추가적인 선형성과 안정된 입출력 매칭 특성을 확보해줄 수 있다.
이처럼 광대역 가변 이득 증폭 장치(100)는 기본 전류 조종 구조인 제1 VGA(300)와 축퇴 인덕터(450)를 사용한 전류 조종 구조의 제2 VGA(400)가 2단 증폭기(200)를 구성하고, 그 2단 증폭기(200)의 앞단과 뒷단에 각각 부가되어 임피던스 매칭 및 증폭 이득을 보강하는 입출력단 임피던스 매칭 증폭기(500)를 더 포함하여, 총 4단으로 연결된 증폭기를 포함할 수 있다. 입력단 임피던스 매칭 증폭기(500)와 출력단 임피던스 매칭 증폭기(600)는 입출력단에 각각 추가되어 입출력단의 임피던스 매칭 변화를 줄일 수 있다. 나아가, 가변 이득 2단 증폭부(200)의 부족한 증폭 이득을 확보해주고 안정된 입출력 매칭 특성을 제공할 수 있다. 즉, 광대역 가변 이득 증폭 장치(70)의 제1 VGA(300)와 제2 VGA(400)는 위상 변화를 줄이는 것에 초점을 맞춘 회로 구성일 수 있다. 그러므로 상대적으로 광대역 가변 이득 증폭 장치(70)의 전체 회로의 이득이 충분하지 않을 수 있다. 입력단 임피던스 매칭 증폭기(500)와 출력단 임피던스 매칭 증폭기(600)는 광대역 가변 이득 증폭 장치(70)의 증폭 이득을 더 강화해줄 수 있다. 또한, 출력단 임피던스 매칭 증폭기(600)는 공통 소스 증폭기(610)를 사용하여 전체 회로의 출력 선형성을 높여줄 수 있다.
도 5는 본 발명의 예시적인 또 다른 실시예에 따라 도 3의 광대역 가변 이득 증폭 장치(1070)의 입출력단에 임피던스 매칭 증폭기(1500, 1600)가 추가된 광대역 가변 이득 증폭 장치(1100)의 회로도이다.
도 5를 참조하면, 광대역 가변 이득 증폭 장치(1100)는, 도 4에 도시된 광대역 가변 이득 증폭 장치(100)와 비교할 때, 증폭 작용과 전류 조정 작용을 하는 트랜지스터들이 모두 MOSFET 대신 바이폴라접합 트랜지스터(BJT)로 구현되는 점에서만 다를 뿐(그에 따른 제조 공정이나 회로 소자의 레이아웃에서 차이가 부수적으로 있을 수 있음), 나머지 부분의 회로의 구성에 있어서는 실질적으로 동일할 수 있다.
구체적으로, 광대역 가변 이득 증폭 장치(1100)는 제1 VGA(1300), 제2 VGA(1400), 입력단 임피던스 매칭 증폭기(1500), 그리고 출력단 임피던스 매칭 증폭기(1600)를 포함할 수 있다. 광대역 가변 이득 증폭 장치(1100)의 상기 제1 VGA(1300) 및 제2 VGA(1400)는 도 3에 도시된 광대역 가변 이득 증폭 장치(1070)의 와 동일한 제1 VGA(1300) 및 제2 VGA(1400)일 수 있다. 즉, 제1 VGA(1300)의 출력단이 제2 VGA(1400)의 입력단에 연결될 수 있고, 입력단 임피던스 매칭 증폭기(1500)의 출력단이 제1 VGA(1300)의 입력단에 연결되고, 제2 VGA(1400)의 출력단이 출력단 임피던스 매칭 증폭기(1600)의 입력단에 연결될 수 있다. 또한, 제1 VGA(1300)는 제1 2단 가변 증폭부(1375), 제1 입력부(1370), 제1 바이어스 전압 입력부(1380), 제1 전류 조종 가변 이득 증폭부(1385), 그리고 제1 출력부(1390)를 포함할 수 있다. 상기 제2 VGA(1400)는 제2 2단 가변 증폭부(1475), 제2 입력부(1470), 제2 바이어스 전압 입력부(1480), 제2 전류 조종 가변 이득 증폭부(1485), 제2 출력부(1490), 그리고 위상조절부(1495)를 포함할 수 있다. 특히, 모든 트랜지스터(1310, 1320, 1330, 1340, 1410, 1420, 1430, 1440)는 BJT로 구현될 수 있고, 상기 제2 VGA(1400)의 위상조절부(1495)도 양의 위상 변화량을 얻기 위한 위상 조절용 축퇴 인덕터(1450)를 포함할 수 있다.
나아가, 광대역 가변 이득 증폭 장치(1100)는 제1 VGA(1300)의 앞단에 부가되는 입력단 임피던스 매칭 증폭기(1500)와 제2 VGA(1400)의 뒷단에 부가되는 출력단 임피던스 매칭 증폭기(1600)를 더 포함할 수 있다. 입력단 임피던스 매칭 증폭기(1500)와 출력단 임피던스 매칭 증폭기(1600)의 기능과 작용은 도 4에 도시된 입력단 임피던스 매칭 증폭기(500)와 출력단 임피던스 매칭 증폭기(600)와 실질적으로 동일하다.
위에서 설명한 전체 실시예들에 있어서, 제1 VGA(30, 300, 1300)와 제2 VGA(40, 400, 1400)는 위치를 서로 맞바꿀 수도 있다. 즉, 제2 VGA(40, 400, 1400)를 앞단에 배치하고, 제1 VGA(30, 300, 1300)를 제2 VGA(40, 400, 1400)의 뒷단에 배치할 수도 있다. 그와 같은 변형 실시예에 따르면, 앞단의 제2 VGA(40, 400, 1400)는 입력을 증폭 이득이 가변되게 입력신호를 전류 조종 방식으로 증폭하여 출력하되, 그 증폭된 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 양의 방향으로 점차 증가하는 특성을 나타내도록 증폭을 수행할 수 있다. 뒷단의 제1 VGA(30, 300, 1300)는 제2 VGA(40, 400, 1400)에 의해 증폭된 출력신호를 입력으로 받아, 증폭 이득이 가변되게 전류 조종 방식으로 더 증폭하여 출력하되, 증폭된 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 음의 방향으로 점차 증가하는 특성을 나타내도록 증폭을 수행할 수 있다. 결국, 이러한 구성을 갖는 변형 실시예에 따른 VGA 장치 역시, 제2 VGA(40, 400, 1400)와 제1 VGA(30, 300, 1300) 상호간의 상반된 위상 변화가 상쇄되어, 낮은 위상 변화량을 가지면서 광대역 주파수 범위에 걸쳐서 입력신호에 대한 가변적인 증폭 이득을 제공할 수 있다.
본 발명은 가변 이득 제어가 필요로 하는 무선 통신 시스템이나 오디오 레벨 압축, 신서사이저, 진폭 변조, 자동 레벨 제어 루프 및 위상 배열 시스템과 같은 전자 시스템 등에 다양하게 이용될 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
10, 70, 100, 1070, 1100: 광대역 가변 이득 증폭 장치
200: 가변 이득 2단 증폭부
30, 300, 1300: 제1 가변 이득 증폭기
40, 400, 1400: 제2 가변 이득 증폭기
50, 500, 1500: 입력단 임피던스 매칭 증폭기
60, 600, 1600: 출력단 임피던스 매칭 증폭기

Claims (15)

  1. 증폭 이득이 가변되게 입력신호를 전류 조종 방식으로 증폭하여 출력하되, 그 증폭된 제1 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 양의 방향과 음의 방향 중 어느 한 가지 방향으로 점차 증가하는 특성을 나타내도록 상기 증폭을 수행하는 제1 가변 이득 증폭기; 그리고
    입력단이 상기 제1 가변 이득 증폭기의 출력단에 연결되어, 상기 제1 가변 이득 증폭기로부터 상기 증폭된 제1 출력신호를 입력받아 증폭 이득이 가변되게 전류 조종 방식으로 더 증폭하여 출력하되, 그 증폭된 제2 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 상기 제1 가변 이득 증폭기의 변화 방향과는 반대 방향으로 점차 증가하는 특성을 나타내도록 상기 증폭을 수행하는 제2 가변 이득 증폭기를 구비하고,
    상기 제1 가변 이득 증폭기는 전류 조종을 통해 증폭 동작을 제어하기 위한 적어도 제1 및 제2 가변 이득 트랜지스터를 포함하고, 상기 제2 가변 이득 증폭기는 전류 조종을 통해 증폭 동작을 제어하기 위한 적어도 제3 및 제4 가변 이득 트랜지스터를 포함하며,
    상기 제1 및 제3 가변 이득 트랜지스터는 공통의 제1 제어 바이어스 전압을 제공받도록 구성되고, 상기 제2 및 제4 가변 이득 트랜지스터는 공통의 제2 제어 바이어스 전압을 제공받도록 구성되어, 상기 제1 제어 바이어스 전압과 상기 제2 제어 바이어스 전압 중 적어도 어느 하나를 변화시키면 상기 제1 가변 이득 증폭기와 상기 제2 가변 이득 증폭기가 동시에 가변 이득을 만들어내도록 증폭 동작을 하며,
    상기 제1 가변 이득 증폭기와 상기 제2 가변 이득 증폭기 상호간의 상반된 위상 변화가 상쇄되어 낮은 위상 변화량을 가지면서 광대역 주파수 범위에 걸쳐서 상기 입력신호에 대한 가변적인 증폭 이득을 제공하도록 구성된 것을 특징으로 하는 광대역 가변 이득 증폭 장치.
  2. 제1항에 있어서, 상기 제2 가변 이득 증폭기는 이득 가변량이 커질수록 상대적 위상 변화량이 양의 방향으로 점차 증가하도록 축퇴인덕터를 이용하여 상기 제2 가변 이득 증폭기의 출력신호의 위상 변화량을 조절하기 위한 위상조절부를 포함하는 것을 특징으로 하는 광대역 가변 이득 증폭 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 제1 제어 바이어스 전압과 상기 제2 제어 바이어스 전압 각각이 온에 대응되는 전압과 오프에 대응되는 전압 중 어느 한 가지 전압으로 설정되도록 함으로써, 상기 제1 가변 이득 증폭기와 상기 제2 가변 이득 증폭기 각각에서 얻어지는 가변 이득이 아날로그적으로 변하는 것이 아니라 디지털적으로 변하는 것을 특징으로 하는 광대역 가변 이득 증폭 장치.
  5. 제1항에 있어서, 상기 제1 가변 이득 증폭기는, 제1 및 제2 트랜지스터가 캐스코드 증폭기를 구성하도록 결합되며, 상기 제1 가변 이득 증폭기의 입력을 2단 증폭시켜(multi-stage amplifying) 출력하되, 전류 조종(current steering) 제어에 의해 가변적인 증폭 이득이 얻어지도록 구성된 제1 2단 가변 증폭부; 상기 제1 2단 가변 증폭부의 입력단에 위치하는 상기 제1 트랜지스터에 바이어스 전압과 상기 제1 가변 이득 증폭기의 임피던스 매칭된 입력신호를 함께 제공하는 제1 입력부; Vdd와 접지 사이에 연결되어 교류(AC) 성분이 제거된 바이어스 전압을 상기 제1 2단 가변 증폭부의 출력단에 위치하는 상기 제2 트랜지스터에 제공하는 제1 바이어스 전압 입력부; 상기 제1 트랜지스터와 상기 제2 트랜지스터의 접속지점에 연결되어 전류 조종(current steering)을 통해 상기 제1 2단 가변 증폭기부의 증폭 이득을 가변시키는 제1 전류 조종 가변 이득 증폭부; 및 Vdd와 상기 제1 2단 가변 증폭부의 출력단 사이에 연결되어, 상기 제1 2단 가변 증폭부에 의해 증폭된 출력신호를 직류성분 차단과 임피던스 매칭 및 이득 특성이 확보되도록 출력하는 제1 출력부를 포함하는 것을 특징으로 하는 광대역 가변 이득 증폭 장치.
  6. 제5항에 있어서, 상기 제1 2단 가변 증폭부는, 공통-소스(CS) 증폭기로서 기능하는 제1 전계효과 트랜지스터; 공통-게이트(CG) 증폭기로서 기능하며 상기 제1 전계효과 트랜지스터와 캐스코드 증폭기를 구성하도록 결합되는 제2 전계효과 트랜지스터; 및 상기 제1 전계효과 트랜지스터의 출력단인 드레인과 상기 제2 전계효과 트랜지스터의 입력단인 소스 사이에 연결되어, 광대역 캐스코드 대역폭을 확보하도록 작용하는 제3 인덕터를 포함하고,
    상기 제1 입력부는, 상기 제1 가변 이득 증폭기의 입력단에 연결되어, 상기 제1 2단 가변 증폭부로 인가되는 입력신호에 포함된 직류성분(DC)을 차단하는 제1 캐패시터; 상기 제1 가변 이득 증폭기의 입력단과 접지 사이 및 상기 제1 캐패시터와 상기 제1 전계효과 트랜지스터의 게이트 사이에 각각 연결되어, 공액(conjugate) 입출력 임피던스 매칭을 제공하는 제1 및 제2 인덕터; 및 상기 제2 인덕터와 상기 제1 전계효과 트랜지스터의 게이트의 접속점과 접지 사이에 연결되어, 상기 제1 전계효과 트랜지스터에 게이트 바이어스 전압을 공급하는 제1 저항을 포함하며,
    상기 제1 바이어스 전압 입력부는, Vdd와 상기 제2 전계효과 트랜지스터의 공통 게이트 사이에 연결되어 게이트 바이어스 전압을 공급하는 제2 저항; 및 상기 제2 저항과 상기 제2 전계효과 트랜지스터의 공통 게이트의 접속점과 접지 사이에 연결되어, 상기 제2 전계효과 트랜지스터의 상기 게이트 바이어스 전압에 포함된 교류 성분을 접지로 단락(gate signal AC shorting)하기 위한 제2 캐패시터를 포함하고,
    상기 제1 전류조종 가변 이득 증폭부는, 제1 바이어스 제어 전압에 연결된 디지털 제어 바이어스 입력용 제3 저항; 제2 바이어스 제어 전압에 연결된 디지털 제어 바이어스 입력용 제4 저항; 소스가 상기 제2 전계효과 트랜지스터의 소스에 연결되고, 게이트가 상기 제3 저항에 연결되는 제3 전계효과 트랜지스터; 및 소스가 상기 제2 전계효과 트랜지스터의 소스에 연결되고, 게이트가 상기 제4 저항에 연결되는 제4 전계효과 트랜지스터를 포함하며, 그리고
    상기 제1 출력부는, Vdd와 상기 제1 2단 가변 증폭부의 출력단인 상기 제2 전계효과 트랜지스터의 드래인 사이에 직렬로 연결되어 임피던스 매칭과 이득 특성을 확보해주는 제4 및 제5 인덕터; 및 상기 제4 인덕터와 상기 제5 인덕터의 접속점과 상기 제1 가변 이득 증폭기의 출력단 사이에 연결되어 직류성분을 차단하는 제3 캐패시터를 포함하는 것을 특징으로 하는 것을 광대역 가변 이득 증폭 장치.
  7. 제1항에 있어서, 상기 제2 가변 이득 증폭기는, 제3 및 제4 트랜지스터가 캐스코드 증폭기를 구성하도록 결합되며, 상기 제1 가변 이득 증폭기의 출력신호를 입력받아 2단 증폭시켜 출력하되, 전류 조종(current steering) 제어에 의해 가변적인 증폭 이득이 얻어지도록 구성된 제2 2단 가변 증폭부; 상기 제2 2단 가변 증폭부의 입력단에 위치하는 상기 제3 트랜지스터에 바이어스 전압과 상기 제2 가변 이득 증폭기의 임피던스 매칭된 입력신호를 함께 제공하는 제2 입력부; Vdd와 접지 사이에 연결되어 교류(AC) 성분이 제거된 바이어스 전압을 상기 제2 2단 가변 증폭부의 출력단에 위치하는 상기 제4 트랜지스터에 제공하는 제2 바이어스 전압 입력부; 상기 제3 트랜지스터와 상기 제4 트랜지스터의 접속지점에 연결되어 전류 조종(current steering)을 통해 상기 제2 2단 가변 증폭기부의 증폭 이득을 가변시키는 제2 전류 조종 가변 이득 증폭부; Vdd와 상기 제2 2단 가변 증폭부의 출력단 사이에 연결되어, 상기 제2 2단 가변 증폭부에 의해 증폭된 출력신호를 직류성분 차단과 임피던스 매칭 및 이득 특성이 확보되도록 출력하는 제2 출력부; 그리고 축퇴인덕터를 이용하여, 상기 제2 2단 가변 증폭부의 이득 가변량이 커질수록 상대적인 위상 변화량이 양의 방향으로 점차 증가하도록 상기 제2 가변 이득 증폭기의 출력신호의 위상 변화량을 조절하는 위상조절부를 포함하는 것을 특징으로 하는 광대역 가변 이득 증폭 장치.
  8. 제7항에 있어서, 상기 제2 2단 가변 증폭부는, 공통-소스(CS) 증폭기로서 기능하는 제5 전계효과 트랜지스터; 및 공통-게이트(CG) 증폭기로서 기능하며 상기 제5 전계효과 트랜지스터와 캐스코드 증폭기를 구성하도록 결합되는 제6 전계효과 트랜지스터를 포함하고,
    상기 제2 입력부는, 상기 제2 가변 이득 증폭기의 입력단에 연결되어, 상기 제2 2단 가변 증폭부로 인가되는 입력신호에 포함된 직류성분(DC)을 차단하는 제4 캐패시터; 상기 제1 가변 이득 증폭기의 출력단과 접지 사이 및 상기 제4 캐패시터와 상기 제5 전계효과 트랜지스터의 게이트 사이에 각각 연결되어, 공액(conjugate) 입출력 임피던스 매칭을 제공하는 제6 및 제7 인덕터; 및 상기 제7 인덕터와 상기 제5 전계효과 트랜지스터의 게이트의 접속점과 접지 사이에 연결되어, 상기 제5 전계효과 트랜지스터에 게이트 바이어스 전압을 공급하는 제5 저항을 포함하며,
    상기 제2 바이어스 전압 입력부는, Vdd와 상기 제6 전계효과 트랜지스터의 공통 게이트 사이에 연결되어 게이트 바이어스 전압을 공급하는 제6 저항; 및 상기 제6 저항과 상기 제6 전계효과 트랜지스터의 공통 게이트의 접속점과 접지 사이에 연결되어, 상기 제6 전계효과 트랜지스터의 상기 게이트 바이어스 전압에 포함된 교류 성분을 접지로 단락(gate signal AC shorting)하기 위한 제5 캐패시터를 포함하고,
    상기 제2 전류조종 가변 이득 증폭부는, 제1 바이어스 제어 전압에 연결된 디지털 제어 바이어스 입력용 제7 저항; 제2 바이어스 제어 전압에 연결된 디지털 제어 바이어스 입력용 제8 저항; 소스가 상기 제6 전계효과 트랜지스터의 소스에 연결되고, 게이트가 상기 제7 저항에 연결되는 제7 전계효과 트랜지스터; 및 소스가 상기 제5 전계효과 트랜지스터의 소스에 연결되고, 게이트가 상기 제8 저항에 연결되는 제8 전계효과 트랜지스터를 포함하며,
    상기 제2 출력부는, Vdd와 상기 제2 2단 가변 증폭부의 출력단인 상기 제6전계효과 트랜지스터의 드레인 사이에 직렬로 연결되어 임피던스 매칭과 이득 특성을 확보해주는 제9 및 제10 인덕터; 및 상기 제9 인덕터와 상기 제10 인덕터의 접속점과 상기 제2 가변 이득 증폭기의 출력단 사이에 연결되어 직류성분을 차단하는 제6 캐패시터를 포함하고, 그리고
    상기 위상 조절부는 상기 제2 가변 이득 증폭기의 출력신호의 위상 변화량을 조절하는 축퇴 인덕터; 및 상기 축퇴 인덕터로 인해 생기는 직류 단락을 막기 위한 직류 차단용(DC blocking) 제7 캐패시터를 포함하는 것을 특징으로 하는 것을 광대역 가변 이득 증폭 장치.
  9. 제1항에 있어서, 상기 제1 가변 이득 증폭기의 앞단에 부가되어, 상기 제1 가변 이득 증폭기의 입력을 선제적으로 증폭하여 부족한 이득을 보강해주고, 상기 가변 이득 증폭기 장치의 입력과 출력 간의 임피던스 매칭이 확보되도록 해주는 입력단 임피던스 매칭 증폭기를 더 포함하는 것을 특징으로 하는 광대역 가변 이득 증폭 장치.
  10. 제1항에 있어서, 상기 제2 가변 이득 증폭기의 뒷단에 부가되어 상기 제2 가변 이득 증폭기로부터 얻어지는 2단 증폭된 출력을 다시 증폭하여 부족한 이득을 보강해주고, 상기 가변 이득 증폭기 장치의 입력과 출력 간의 임피던스 매칭이 확보되도록 해주고 출력 전압의 선형성을 강화하는 출력단 임피던스 매칭 증폭기를 더 포함하는 것을 특징으로 하는 광대역 가변 이득 증폭 장치.
  11. 제1항에 있어서, 상기 제1 가변 이득 증폭기는 상기 제1 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 음의 방향으로 점차 증가하는 특성을 나타내도록 증폭을 수행하고, 상기 제2 가변 이득 증폭기는 제2 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 양의 방향으로 점차 증가하는 특성을 나타내도록 증폭을 수행하는 것을 특징으로 하는 광대역 가변 이득 증폭 장치.
  12. 증폭 이득이 가변되게 입력신호를 전류 조종 방식으로 증폭하여 출력하되, 그 증폭된 제1 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 양의 방향과 음의 방향 중 어느 한 가지 방향으로 점차 증가하는 특성을 나타내도록 상기 증폭을 수행하는 제1 가변 이득 증폭기;
    입력단이 상기 제1 가변 이득 증폭기의 출력단에 연결되어, 상기 제1 가변 이득 증폭기로부터 상기 증폭된 제1 출력신호를 입력받아 증폭 이득이 가변되게 전류 조종 방식으로 더 증폭하여 출력하되, 그 증폭된 제2 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 상기 제1 가변 이득 증폭기의 변화 방향과는 반대 방향으로 점차 증가하도록 축퇴인덕터를 이용하여 위상 변화량을 조절하면서 상기 증폭을 수행하는 제2 가변 이득 증폭기;
    상기 제1 가변 이득 증폭기의 앞단에 부가되어, 상기 제1 가변 이득 증폭기의 입력을 선제적으로 증폭하여 부족한 이득을 보강해주고, 상기 가변 이득 증폭기 장치의 입력과 출력 간의 임피던스 매칭이 확보되도록 해주는 입력단 임피던스 매칭 증폭기; 그리고
    상기 제2 가변 이득 증폭기의 뒷단에 부가되어 상기 제2 가변 이득 증폭기로부터 얻어지는 2단 증폭된 출력을 다시 증폭하여 부족한 이득을 보강해주고, 상기 가변 이득 증폭기 장치의 입력과 출력 간의 임피던스 매칭이 확보되도록 해주고 출력 전압의 선형성을 강화하는 출력단 임피던스 매칭 증폭기를 구비하고,
    상기 제1 가변 이득 증폭기는 전류 조종을 통해 증폭 동작을 제어하기 위한 적어도 제1 및 제2 가변 이득 트랜지스터를 포함하고, 상기 제2 가변 이득 증폭기는 전류 조종을 통해 증폭 동작을 제어하기 위한 적어도 제3 및 제4 가변 이득 트랜지스터를 포함하며,
    상기 제1 및 제3 가변 이득 트랜지스터는 공통의 제1 제어 바이어스 전압을 제공받도록 구성되고, 상기 제2 및 제4 가변 이득 트랜지스터는 공통의 제2 제어 바이어스 전압을 제공받도록 구성되어, 상기 제1 제어 바이어스 전압과 상기 제2 제어 바이어스 전압 중 적어도 어느 하나를 변화시키면 상기 제1 가변 이득 증폭기와 상기 제2 가변 이득 증폭기가 동시에 가변 이득을 만들어내도록 증폭 동작을 하며,
    상기 제1 가변 이득 증폭기와 상기 제2 가변 이득 증폭기 상호간의 상반된 위상 변화가 상쇄되어 낮은 위상 변화량을 가지면서 광대역 주파수 범위에 걸쳐서 상기 입력신호에 대한 가변적인 증폭 이득을 제공하도록 구성된 것을 특징으로 하는 광대역 가변 이득 증폭 장치.
  13. 삭제
  14. 제12항에 있어서, 상기 제1 제어 바이어스 전압과 상기 제2 제어 바이어스 전압 각각이 온에 대응되는 전압과 오프에 대응되는 전압 중 어느 한 가지 전압으로 설정되도록 함으로써, 상기 제1 가변 이득 증폭기와 상기 제2 가변 이득 증폭기 각각에서 얻어지는 가변 이득이 아날로그적으로 변하는 것이 아니라 디지털적으로 변하는 것을 특징으로 하는 광대역 가변 이득 증폭 장치.
  15. 제12항에 있어서, 상기 제1 가변 이득 증폭기는 상기 제1 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 음의 방향으로 점차 증가하는 특성을 나타내도록 증폭을 수행하고, 상기 제2 가변 이득 증폭기는 제2 출력신호의 이득 가변량이 커질수록 상대적 위상 변화량이 양의 방향으로 점차 증가하는 특성을 나타내도록 증폭을 수행하는 것을 특징으로 하는 광대역 가변 이득 증폭 장치.
KR1020180136013A 2018-11-07 2018-11-07 낮은 위상 변화를 갖는 광대역 가변 이득 증폭기 KR102133926B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020180136013A KR102133926B1 (ko) 2018-11-07 2018-11-07 낮은 위상 변화를 갖는 광대역 가변 이득 증폭기
US16/215,864 US10700656B2 (en) 2018-11-07 2018-12-11 Wideband variable gain amplifier with low phase variation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180136013A KR102133926B1 (ko) 2018-11-07 2018-11-07 낮은 위상 변화를 갖는 광대역 가변 이득 증폭기

Publications (2)

Publication Number Publication Date
KR20200052696A KR20200052696A (ko) 2020-05-15
KR102133926B1 true KR102133926B1 (ko) 2020-07-15

Family

ID=70458739

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180136013A KR102133926B1 (ko) 2018-11-07 2018-11-07 낮은 위상 변화를 갖는 광대역 가변 이득 증폭기

Country Status (2)

Country Link
US (1) US10700656B2 (ko)
KR (1) KR102133926B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112187193A (zh) * 2020-09-27 2021-01-05 北京无线电测量研究所 一种功率放大电路
US11888453B2 (en) 2021-03-23 2024-01-30 Qualcomm Incorporated Wideband low-noise amplifier
CN114513169B (zh) * 2022-01-12 2024-02-09 电子科技大学 一种采用退化电感技术的宽带低相位误差可变增益放大器
CN117879517A (zh) * 2024-03-11 2024-04-12 成都通量科技有限公司 一种优化有源移相器线性度波动的可变增益放大器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6628170B2 (en) * 1998-06-04 2003-09-30 Analog Devices, Inc. Low noise amplifier
US8340223B2 (en) * 2007-10-05 2012-12-25 Nec Corporation Receiver and wireless communication system equipped with the same
US9899961B2 (en) 2015-02-15 2018-02-20 Skyworks Solutions, Inc. Enhanced amplifier efficiency through cascode current steering
TWI644512B (zh) * 2017-12-08 2018-12-11 財團法人工業技術研究院 可變增益放大器及其方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
B. Wang 외, "A 60 GHz Low Noise Variable Gain Amplifier with Small Noise Figure and IIP3 variation in a 40-nm CMOS Technology," 2018 IEEE MTT-S International Wireless Symposium (IWS), 2018. 05.*
D.-S. Siao 외, "A 60 GHz Low Phase Variation Variable Gain Amplifier in 65 nm CMOS," IEEE Microwave and Wireless Components Letters, vol. 24, no. 7, 2014. 07.*
K.-Y. Kao 외, "A 60 GHz Variable-Gain Low-Noise Amplifier with Low Phase Variation," 2016 IEEE International Symposium on Radio-Frequency Integration Technology (RFIT), 2016. 08.*

Also Published As

Publication number Publication date
KR20200052696A (ko) 2020-05-15
US20200144978A1 (en) 2020-05-07
US10700656B2 (en) 2020-06-30

Similar Documents

Publication Publication Date Title
KR102133926B1 (ko) 낮은 위상 변화를 갖는 광대역 가변 이득 증폭기
US7633337B2 (en) Feedback-type variable gain amplifier and method of controlling the same
US7420423B2 (en) Active balun device
US7839217B2 (en) High-frequency amplifier, high-frequency module, and mobile wireless apparatus using the same
US7274257B2 (en) Variable gain wideband amplifier
KR102320461B1 (ko) 송수신 회로
US11201595B2 (en) Cascode power amplifier with switchable output matching network
US11342891B2 (en) Amplifier circuit
US7405626B2 (en) Distributed amplifier having a variable terminal resistance
JP2002141759A (ja) 利得可変増幅器
KR100499787B1 (ko) 스위치 모드 동작을 하는 선형성이 우수한 광대역 가변이득 증폭기
JP2008125044A (ja) 増幅器
JP2003060456A (ja) 利得可変増幅回路
KR20150001800A (ko) 증폭 회로
US20070018727A1 (en) Variable gain amplifier and wireless communication apparatus including the same
JP2009225342A (ja) 利得可変型低雑音増幅器
JP2019197968A (ja) 利得可変型増幅器
KR20150096193A (ko) 다중이득 모드를 지원하는 저잡음 증폭기
JP2007243830A (ja) 利得可変型増幅器
US8847687B2 (en) Multi-path broadband amplifier
US10270411B2 (en) Amplifier
JP2006005637A (ja) 可変利得増幅器
JP2011023841A (ja) 広帯域利得可変型増幅器
JP2021182713A (ja) 電力増幅回路
JP2020017801A (ja) 増幅器

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant