JP4956059B2 - 可変利得増幅器 - Google Patents

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Description

本発明は、可変利得増幅器に関する。
近年のゲートの微細加工技術によりCMOSトランジスタがギガヘルツのRF帯へ適用され、RF-IC、BaseBand-ICが一体となったCMOSプロセスでワンチップの無線システムICを作ることが可能となってきた。
図11は、一般的な無線通信端末のシステム構成例を示すブロック図である。送信回路、受信回路での利得のバラツキ吸収およびTotal利得の可変、確保等の役割を持つように要所に可変利得増幅器が用いられている。中でも受信回路における初段の増幅器に関して言えば、アンテナから出力される信号が小さい時には低雑音且つ高利得特性を有し増幅器により信号を増大させ、またアンテナから出力される信号が強いときには低利得で高線形性を持つ増幅器として信号を減衰させなければならない。特に希望波に対して隣接チャネル妨害波、次隣接チャネル妨害波、帯域内Blocker等の信号強度の強い妨害波により希望波が劣化しない様に通信規格が厳しく定められているのが一般的である。この様に受信回路の初段で使用する増幅器は特に広い可変範囲と低い雑音、高い線形性を両立することが必要となる場合が多い。
図12は、特許文献1に記載された可変利得増幅器を示す回路図である。この増幅器は、信号を増幅するための3つのバイポーラトランジスタQ1,Q2,Q3と、ベース電流制御回路201と、を備えている。トランジスタQ1,Q2,Q3のコレクタは、出力端子Outputに接続されているとともに、共通の負荷抵抗である抵抗器RLの一端に接続されている。抵抗器RLの他端は、電源電圧が印加された電源線Vccに接続されている。また入力端子Inputは、キャパシタCsr1を経由して、トランジスタQ1のベースに接続されている。入力端子Inputは、キャパシタCsr1と入力信号を減衰させるための減衰器AT1とを経由して、トランジスタQ2のベースに接続されている。
減衰器AT1は、トランジスタQ1のベースに対して直列に接続されたキャパシタCsr2と、キャパシタCsh2とで構成されている。キャパシタCsh2は、キャパシタCsr2の後の信号経路(すなわちキャパシタCsr2とトランジスタQ2のベースとをつなぐ信号経路)とグラウンドとの間にシャント接続されている。同様にして、入力端子Inputは、キャパシタCsr1および減衰器AT1と、入力信号を減衰させるための減衰器AT2とを経由して、トランジスタQ3のベースに接続されている。減衰器AT2は、トランジスタQ2のベースに対して直列に接続されたキャパシタCsr3と、キャパシタCsh3とで構成されている。キャパシタCsh3は、キャパシタCsr3の後の信号経路(すなわちキャパシタCsr3とトランジスタQ3のベースとをつなぐ信号経路)とグラウンドとの間にシャント接続されている。
このように信号入力端と信号出力端との間に並列に接続された複数の減衰器と単位増幅器を切り替えて使用することにより、可変増幅器全体の利得および線形性を変化させる構成となっている。切り替え段数は、2段以上の任意の段数を選ぶことができるが、図12においては3段である。
図13は、図12中のベース電流制御回路201を示す回路図である。同図を参照しつつ、図12の回路の動作原理を説明する。制御電圧Vctrlを変化させていったときの可変利得増幅器の動作について、制御電圧Vctrlが参照電圧Vr1,Vr2に対して充分に高い状態では、ベース電流制御回路201のトランジスタQb2およびトランジスタQb4がオフ状態となる。そのため、総電流設定用のカレントミラー回路で設定された総ベース電流のすべてがトランジスタQb1を経由して増幅器のトランジスタQ1のベースに供給される。したがって、それ以外のトランジスタQ2,Q3はオフ状態となる。
この状態では、トランジスタQ1には入力端子Inputに入力された信号が減衰器を経由せずに入力される。そのため、最も利得が高くなり、可変増幅器全体の線形性の指標であるIIP3には、トランジスタQ1そのものの線形性がそのまま現れる。
制御電圧Vctrlが低くなるに従い、トランジスタQ1のベースに供給されていた電流の一部がトランジスタQ2のベースに供給される。すなわち、制御電圧Vctrlが低くなるに従い、トランジスタQ1のベース電流が徐々に減少する一方、トランジスタQ2のベース電流が徐々に増加する。これにより、トランジスタQ1はコレクタ電流が減少し徐々に利得が低下していく。一方、トランジスタQ2はコレクタ電流が増加し徐々に利得が高くなる。トランジスタQ2経由の信号経路は前述したようにトランジスタQ1経由の信号経路よりも同一のベース電流である場合の利得が低いため、可変増幅器全体の利得は低下していく(特許文献1の図4参照)。
また、トランジスタQ2経由の信号経路は前述したようにトランジスタQ1経由の信号経路よりも同一のベース電流である場合の線形性が高いため、可変増幅器全体の線形性は上昇していく。やがて、制御電圧Vctrlが低くなると、トランジスタQ2のコレクタ電流の増加に伴い、トランジスタQ2の利得が高くなり、トランジスタQ1がほとんどオフ状態となる。この場合にはトランジスタQ2の入力に減衰器AT1が入っているため、可変増幅器全体の利得が低くなるが、可変増幅器全体のIIP3はトランジスタQ2そのものの特性にデシベル(dB)表記した減衰率を加えたものになる。
さらに制御電圧Vctrlが低くなると、トランジスタQb1およびトランジスタQb3がオフ状態となる。そのためベース電流制御回路201の抵抗器RrefおよびトランジスタQref・Qbcsで設定された総ベース電流のすべてがトランジスタQb1を経由してトランジスタQ3のベースに供給され、他のトランジスタQ1,Q2はすべてオフ状態となる。この状態では、トランジスタQ3には入力端子Inputに入力された信号が減衰器AT1,AT2を経由して入力されるため、可変増幅器全体の利得は最も低くなり、反対に可変増幅器全体のIIP3は最も高くなるという動作をする。
本発明に関連する先行技術文献としては、特許文献1の他に、特許文献2が挙げられる。
特開2005−136846号公報 特開平5−259765号公報
ところで、可変利得増幅器においては、入力端子と出力端子間のアイソレーション特性を充分に確保する必要がある。初段の単位増幅器(図12ではトランジスタQ1)の入出力端子のアイソレーション量により減衰量がどれだけ確保できるかが決定される。例えば、図12においてトランジスタQ1が持つベース−コレクタ間のアイソレーション量が周波数1GHzで−20dBであったとする。減衰器と単位増幅器の組み合わせで可変利得増幅器全体として最低利得を−30dBとしたい。しかしながら、トランジスタQ1の入出力アイソレーション量が1GHzで−20dBであるため、最低利得が−30dBにまで下がらず、トランジスタQ1のアイソレーション量−20dB程度で最低利得が決定されてしまう。このように減衰量を充分に確保しようとすると初段の単位増幅器の入出力アイソレーション量がどれだけとれるかが重要となる。
図14は、特許文献1に記載された他の可変利得増幅器を示す回路図である。また、図15は、図14の増幅器の利得およびIIP3特性の制御電圧依存性の比較を示すグラフである。このように多段にカスコード接続を行なうことでアイソレーションを稼ぐことが可能である。ところが、バイポーラトランジスタが用いられているため、トランジスタを縦積みにした分、電源電圧を上げないと動作が困難になり、充分な特性が得られない。
本発明による可変利得増幅器は、カスコード接続された複数の電界効果トランジスタによって構成されたn個(nは2以上の整数)のカスコード型増幅器と、減衰器とを備え、上記複数のカスコード型増幅器は、上記減衰器を介して、互いに並列に接続されていることを特徴とする。
この可変利得増幅器においては、単位増幅器としてのカスコード型増幅器が多段に設けられている。これにより、アイソレーション特性を向上させることができる。このとき、カスコード接続されている電界効果トランジスタは、飽和ドレイン電圧程度の電位で動作していれば良く、バイポーラトランジスタよりも低電圧で動作可能である。このため、電源電圧を大きく上げる必要はなくなる。
本発明によれば、低い電源電圧でも高いアイソレーション特性を得ることが可能な可変利得増幅器が実現される。
以下、図面を参照しつつ、本発明による可変利得増幅器の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
(第1実施形態)
図1(a)は、本発明による可変利得増幅器の第1実施形態を示す回路図である。可変利得増幅器1は、n個のカスコード型増幅器10,20、および減衰器111を備えている。nは、2以上の整数であり、本実施形態においては2に等しい。これらのカスコード型増幅器10,20は、減衰器111を介して、互いに並列に接続されている。
1番目のカスコード型増幅器10は、キャパシタC0を介して、可変利得増幅器1の入力端子Vinに接続されている。2番目のカスコード型増幅器20は、キャパシタC0および減衰器111を介して、入力端子Vinに接続されている。減衰器111は、キャパシタC1およびキャパシタC2によって構成されている。キャパシタC1は、入力端子Vinおよびカスコード型増幅器20間の信号経路中に設けられている。キャパシタC2は、キャパシタC1およびカスコード型増幅器20間の信号経路と、グラウンドとの間に設けられている。
各カスコード型増幅器10,20は、カスコード接続された複数の電界効果トランジスタ(FET)によって構成されている。カスコード型増幅器10は、FET11、FET12およびFET13によって構成されている。これらのFET11,12,13は、MOS型のFETである。FET11は、ソースが接地されるとともに、ゲートがゲート制御端子VG11に接続されている。FET12は、ソースがFET11のドレインに接続されるとともに、ゲートがゲート制御端子VG12に接続されている。FET13は、ソースがFET12のドレインに接続されるとともに、ゲートがゲート制御端子VG12に接続されている。FET13のドレインは、負荷121の一端に接続されている。負荷121の他端は、電源VDDに接続されている。
なお、負荷121としては、図示した抵抗負荷に限らず、インダクタ等の受動素子を用いてもよいし、能動素子を用いてもよい。また、本実施形態においてはFET12およびFET13のゲートバイアスを共通にしているが、FET12のゲートバイアス(V)≧FET13のゲートバイアス(V)である限り、それぞれ独立に制御してもよい。
カスコード型増幅器20は、FET21、FET22、FET23(第1のFET)およびFET24(第2のFET)によって構成されている。これらのFET21,22,23,24も、MOS型のFETである。FET21は、ソースが接地されるとともに、ゲートがゲート制御端子VG21に接続されている。FET22は、ソースがFET21のドレインに接続され、ゲートには固定電位が与えられる。FET23は、ソースがFET22のドレインに接続されるとともに、ゲートがゲート制御端子VG23に接続されている。FET24は、ソースがFET22のドレインに接続されるとともに、ゲートがゲート制御端子VG24に接続されている。
すなわち、これらのFET23およびFET24は、ソースどうしが接続されている。また、FET23およびFET24のドレインは、それぞれ、負荷121および電源VDDに接続されている。FET23は共通負荷である負荷121に利得として寄与し、FET24は利得として寄与しない。かかる構成により、カスコード型増幅器20は、出力電流可変型の増幅器となっている。
カスコード型増幅器10の出力端(FET13のドレイン)およびカスコード型増幅器20の出力端(FET23のドレイン)は、共に可変利得増幅器1の出力端子Voutに接続されている。
図1(b)は、ゲートバイアス制御回路を示すブロック図である。このゲートバイアス制御回路130の出力電圧が、上述の各ゲート制御端子VG11,VG12,VG21,VG23,VG24に印加される。
続いて、可変利得増幅器1の動作を説明する。ここでは、電源電圧Vdd=2.5V、C1=1pF、C2=10pF、各FETのゲート長L=0.25um、動作周波数=800MHzとしている。
<A.高利得設定時の場合>
最大利得設定時(この条件の場合、制御電圧:2〜2.5V)の場合は初段のカスコード型増幅器10のみ動作する。初段のカスコード型増幅器10の出力インピーダンスおよび利得を向上させるとともに、入力端子および出力端子間のアイソレーションを向上させるために、各々多段構成のカスコード型増幅器(カスコード型増幅器10,20)設置した。理論上、段数が増えるにつれてアイソレーションおよび利得は向上していく。しかし、実際には3段、4段と積み重ねた場合、電源電圧に対しては直流的動作範囲が減少するので電源電圧を上げるしかない。また、実装面積が拡大するので寄生容量増大による周波数特性劣化が生じる。これら双方を考慮すると、低電圧且つ高周波帯域で動作させる上では、図1(a)に示したような段カスコード接続が好適である。
図2は、図1(a)の利得制御電圧に対する各ゲートバイアス電圧の制御特性を説明するためのグラフである。FET11のゲートバイアスVG11は、図2の様に一定電流を流すようにバイアスされている。また、利得および雑音指数が最も良好な状態になるようにするため、FET12,13のゲートバイアスVG12は、FET11が飽和領域で動作するようにバイアスする。このときFET21のゲートバイアスVG21は、閾値電圧Vtよりも低いGND(〜0V)付近の電圧が印加されているため電流は流れておらず、動作していない。
図2に示す利得制御電圧に対する各トランジスタのゲートバイアス状態を実現するための回路例を図3(a)および図3(b)に示す。図3(a)は、FET11のゲートバイアスを制御するバイアス回路である。これは利得制御電圧に対してあるリファレンス電圧Vrefを基準として、FET11,21のゲートバイアスをカレントミラー回路の折り返し回路で生成・供給している。図3(b)には、FET12,13のゲートバイアスVG12のバイアス回路を示している。
<B.中間利得(高利得)設定(1)時の場合(1.5〜2V程度の領域)>
最大利得設定時(この条件の場合、制御電圧:2〜2.5V)から制御電圧が降下するに伴いFET12,13のゲートバイアスVG12も降下する。この時FET11のゲートバイアスVG11は変化せず一定のバイアスを与えている。一方で、ソースドレイン間電圧については、飽和領域から線形領域に動作点が移行するに伴い初段の回路電流(FET11のドレイン電流IdsNM11)が減少し始め、利得も同様に減少していく。この場合、電流(IdsNM11)が減少するため出力端子のDC電位(Vdd−RL×IdsNM11)が上昇する(RLは共通負荷抵抗)。それにより、出力の線形ダイナミックレンジが減少し、出力側の線形性が劣化してしまう。このため初段において減少する電流と等価分の電圧が2段目のFET21のゲートバイアスに印加され、2段目のカスコード型増幅器20が動作し始める。このとき、カスコード接続されたFET22のゲートバイアスには、FET21を飽和領域で動作させるような固定電圧値が印加される。
また、ドレイン側の出力部で電流を可変し利得を可変するためFET23,24のゲートバイアスについてVG23>>VG24である。そのため、2段目の全ての電流はFET23を通じて共通負荷へ流れる。この時の出力端子のDC電位は、{Vdd−RL×(IdsNM11+ IdsNM21)}となる。IdsNM11が減少した分、IdsNM21を増加させるため、DC電位を変動させないように出力の線形ダイナミックレンジを補償し、出力側の線形性を確保する。この時入力信号は、初段のカスコード型増幅器10で消費される電流と共通負荷121の電力寄与との合算で特性が決定される。減衰器111を介して2段目のカスコード型増幅器20へ入力された信号は、そこで消費される電流と共通負荷121の電力寄与との合算で特性が決定される。この電流補償回路を図4に示す。
入力段増幅器のバイアス動作条件をコピーし、再現できるように入力段と同じ構成のダミー回路を作成している。この時のダミー回路の電流、トランジスタサイズ等は消費電流を抑えるため50から100分の一程度に変換する。印加されるバイアス条件によりダミー回路は50から100分の一程度に変換された電流を再現する。この電流Icomp1を図3のIcomp1端子へ供給することでゲートバイアスVG21を発生させる。
<C.中間利得(低利得)設定(2)時の場合(1〜1.5V程度の領域)>
さらに制御電圧を降下させることで初段のカスコード型増幅器10のFET12,13のゲートバイアスVG12をさらに降下させ、電流を減少、利得を減少させ、2段目のカスコード型増幅器20の電流を増加させることで、交流的動作を初段から2段目へと移行させる。このとき初段の電流が減少しているため入力端に強い信号が印加されると歪みが発生してしまうのが一般的である(特にバイポーラトランジスタでは線形性の劣化が顕著に見られる)。しかし、入力段のFET11の動作領域を飽和領域から線形領域へ動作点を移行させているので、この線形動作領域では歪みに強く、線形性を逸脱して劣化させないようにしている。また、2段目のカスコード型増幅器20の出力側のFET23,24のトランジスタサイズ比およびゲートバイアスの印加状態により利得の可変幅を調整している。
<D.低利得領域設定の場合(0〜1V程度の領域)>
さらに制御電圧を降下させることで初段のカスコード型増幅器10のFET12,13のゲートバイアスVG12をさらに降下させ、電流が流れない状態まで絞り込み、直流的、交流的な動作を停止させる。強入力信号が入力された場合、入力トランジスタが動作し線形性が劣化する要因を作り込んでしまうため、残留的なDCバイアスが無いよう、GNDレベルまで電位を落とすようにする
このとき、入力端子から減衰器を介して2段目のカスコード増幅器20のみが動作状態となっている。また、2段目のカスコード型増幅器20の出力側のFET23,24のゲートバイアスの状態はVG23<<VG24であり、出力部はFET23,24のトランジスタサイズ比で共通負荷に対する電流寄与が決まり最終的な最小利得が決定される。
本実施形態の効果を説明する。可変利得増幅器1においては、2段積みカスコード型増幅器10,20を用い、利得およびアイソレーション特性を向上させ、減衰量を大きく取ることが出来る。このとき、カスコード接続されているCMOSトランジスタは飽和ドレイン電圧程度の電位関係で動作していれば良く、バイポーラトランジスタより低電圧で動作可能なため、電源電圧を大きく上げる必要はなくなる。
ところで、図12に示した従来の可変利得増幅器には、上述したアイソレーション特性に関する問題の他にも、2つの問題がある。1つ目に関し、例えば利得が可変していく中間的な利得設定の中でトランジスタQ1,Q2との電流(動作)が移り変わるとき、初段トランジスタQ1の動作電流が微小の状態が必ず存在する。このトランジスタQ1が微小電流動作状態の時、強入力信号が印加されるとトランジスタQ1から大きな歪みが発生し、線形性、IIP3が劣化することが問題である。各増幅器の電流動作遷移の中で各トランジスタは微小電流動作領域を持ち、この領域では同じ問題を抱える。
2つ目は、低利得設定時の雑音特性が悪いことである。図12の従来技術は、減衰器と増幅器の並列接続された多段構成の回路であるため、低利得設定時の雑音特性が入力に加算される減衰量でほぼ決定される。そのため、低利得時の雑音指数が悪くなる。
上記1つ目の問題は、バイポーラでは非飽和、飽和領域に関わらず顕著に見られる。本実施形態ではこのような微小電流領域にあるとき顕著な歪みの劣化を発生させないよう初段のFET11の動作領域を線形領域VDS_NM11<Vtにあるように制御し、著しい劣化を防いでいる。このことは、上述の<C.中間利得(低利得)設定(2)時の場合(1〜1.5V程度の領域)>で説明したとおりである。
2つ目の問題に対しては、回路構成の上で最終段のカスコード型増幅器20に出力電流可変型の増幅器を適用することで一部の減衰可変量を持たせ、容量で構成する減衰器111の減衰量を小さくしている。そうすることで増幅器の頭に付く固定減衰量を小さくし、低利得時の雑音指数を改善した。
図5は、利得に対する雑音指数の特性を示すグラフである。同図において線L1および線L2は、それぞれ、可変利得増幅器1および従来例についての特性を示している。最大利得20dB、最小利得−20dB、利得可変幅40dBで設定した時の従来例との比較である。最大利得時の雑音指数は双方とも変わらないが、利得を下げた時に同じ可変利得幅が大きくことなることが分かる。
したがって、特許文献1にあるように、減衰器のみで可変幅を調整するものと比較すると、入力部の減衰器での加算された減衰量がそのまま雑音指数に反映されるため減衰量を大きくとろうとすると必然的に雑音指数が悪化する。しかし、可変利得増幅器1の場合、入力部の減衰器111と出力部での電流可変型の増幅器(カスコード型増幅器20)との組み合わせで低利得時の減衰量を決めているため、同じ値での低利特設定の時を比較すると、入力部の減衰量が小さいため雑音特性が良く、雑音特性と線形性が両立可能となる。
図6には、可変利得増幅器1について、利得制御電圧に対する線形利得特性を示している。また、図7には、可変利得増幅器1について、利得制御電圧に対する線形利得とIIP3特性を示している。
以上説明したように、本実施形態によれば、以下の効果がもたらされる。高周波帯域における可変利得増幅器は低雑音且つ広い範囲での利得可変を可能とし、小信号が入力されるような高利得設定時は低雑音特性を有し、大信号が入力されるような低利得設定時では信号入出力端での高アイソレーションを確保するとともに歪みの劣化を防ぎ高い線形性を実現できる。
また、電源電圧を上げることなく多段積みカスコードを構成でき、利得向上、アイソレーション向上を図ることが出来、またチップ上での面積を増大させることなくCMOSアナログ集積回路を実現することができる。
なお、特許文献2には、互いに並列に接続された複数のカスコード型増幅器を備える高周波高出力増幅装置が開示されている。この増幅装置においては、可変利得増幅器1とは異なり、カスコード型増幅器どうしが減衰器を介さずに接続されている。
しかしながら、この増幅装置には次のような問題がある。受信部では強入力時線形性を考慮し、負の大きな利得且つ高い線形性を確保しなければならないケースがしばしばある。この場合、上記増幅装置では、カスコード増幅器のベース接地側ゲートバイアスを下げ、電流を大きく絞った形で負の大きな利得を実現することが可能である。ところが、電流を大きく絞ったことが原因で、高電力の信号が入力されると入力側トランジスタで信号が大きく歪んでしまい、入力側線形性を確保することが困難になる。可変利得増幅器1によれば、かかる問題も回避することができる。
(第2実施形態)
図8は、本発明による可変利得増幅器の第2実施形態を示す回路図である。可変利得増幅器2は、3個のカスコード型増幅器30,40,50、および2個の減衰器112,113を備えている。これらのカスコード型増幅器30,40,50は、減衰器112,113を介して、互いに並列に接続されている。具体的には、カスコード型増幅器30およびカスコード型増幅器40間に減衰器112が設けられ、カスコード型増幅器40およびカスコード型増幅器50間に減衰器113が設けられている。
カスコード型増幅器30およびカスコード型増幅器40の回路構成は、共に図1で説明したカスコード型増幅器10と同様である。すなわち、FET31,41がカスコード型増幅器10のFET11に、FET32,42がFET12に、FET33,43がFET13に対応する。カスコード型増幅器50の回路構成は、図1のカスコード型増幅器20と同様である。すなわち、FET51,52,53,54がそれぞれ、カスコード型増幅器20のFET21,22,23,24に対応する。
FET31,51,53,54のゲートは、それぞれゲート制御端子VG31,VG51,VG53,VG54に接続されている。また、FET32,33のゲートはゲート制御端子VG32に、FET42,43のゲートはゲート制御端子VG42に接続されている。
減衰器112,113の回路構成も、図1の減衰器111と同様である。すなわち、キャパシタC11,13が減衰器111のキャパシタC1に、キャパシタC12,14が減衰キャパシタC2に対応する。可変利得増幅器2の動作原理は、可変利得増幅器1と同様である。
可変利得増幅器2によれば、減衰量および可変利得幅を一層増大させることができる。これを応用すれば原理上任意の段数が設定可能であるが、出力端子に接続されるトランジスタ数が多くなり、寄生容量成分が増加する。そのため、高周波帯での利得特性が劣化し、高周波特性に不向きとなる。よって、3段並列接続までが好適である。
また、集積化する際、容量受動素子の実装面積は、トランジスタに比べ一般的に大きい。そのため、従来技術と比較すると、同じ可変利得幅を実現しようとした場合、使用する容量の数もしくは容量値が減るため、集積化における面積も低減できる。本実施形態のその他の効果は、可変利得増幅器1と同様である。
(第3実施形態)
図9は、本発明による可変利得増幅器の第3実施形態を示す回路図である。可変利得増幅器3は、カスコード型増幅器60,70、および減衰器114を備えている。これらのカスコード型増幅器60,70は、減衰器114を介して、互いに並列に接続されている。
カスコード型増幅器60は、FET61〜66によって構成されている。FET61,63,65は、図1のFET11,12,13と同様にして、カスコード接続されている。FET61のゲートが非反転入力端子Vin+に接続されている。また、FET65のドレインが負荷122に接続されている。
FET62,64,66も、図1のFET11,12,13と同様にして、カスコード接続されている。FET62のゲートが反転入力端子Vin−に接続されている。また、FET66のドレインが負荷123に接続されている。
カスコード型増幅器70は、FET71〜78によって構成されている。FET71,73,75は、図1のFET21,22,23と同様にして、カスコード接続されている。FET77は、ソースがFET75のソースに接続されるとともに、ドレインが電源VDDに接続されている。FET71のゲートが減衰器114を介して非反転入力端子Vin+に接続されている。また、FET75のドレインが負荷122に接続されている。
FET72,74,76も、図1のFET21,22,23と同様にして、カスコード接続されている。FET78は、ソースがFET76のソースに接続されるとともに、ドレインが電源VDDに接続されている。FET72のゲートが減衰器114を介して反転入力端子Vin−に接続されている。また、FET76のドレインが負荷123に接続されている。
FET61,62,71,72,75,76,77,78のゲートは、それぞれゲート制御端子VG61,VG62,VG71,VG72,VG75,VG76,VG77,VG78に接続されている。また、FET63,65のゲートはゲート制御端子VG65に、FET64,66のゲートはゲート制御端子VG66に接続されている。
減衰器114は、キャパシタC31〜C34によって構成されている。キャパシタC31は、非反転入力端子Vin+およびカスコード型増幅器70間の信号経路中に設けられている。キャパシタC32は、キャパシタC31およびカスコード型増幅器70間の信号経路と、グラウンドとの間に設けられている。キャパシタC33は、反転入力端子Vin−およびカスコード型増幅器70間の信号経路中に設けられている。キャパシタC34は、キャパシタC33およびカスコード型増幅器70間の信号経路と、グラウンドとの間に設けられている。可変利得増幅器3の動作原理は、可変利得増幅器1と同様である。
可変利得増幅器3は、入出力インターフェイスが差動信号を欲しい場合に好適に用いることができる。特に携帯無線端末システムを考えた時、アンテナに直結した不要な信号を除去するためのバンドパスフィルタを接続することが一般的であるが、これらのバンドパスフィルタが入力単相信号出力差動信号のようなバランタイプのものも数多くあり、システムにあった信号インターフェイスを取ることが可能である。不要なロスを考慮する必要がなくシステムにあった回路を提供することができる。本実施形態のその他の効果は、可変利得増幅器1と同様である。
(第4実施形態)
図10は、本発明による可変利得増幅器の第4実施形態を示す回路図である。可変利得増幅器4は、カスコード型増幅器80,90,100、および減衰器115,116を備えている。これらのカスコード型増幅器80,90,100は、減衰器115,116を介して、互いに並列に接続されている。具体的には、カスコード型増幅器80およびカスコード型増幅器90間に減衰器115が設けられ、カスコード型増幅器90およびカスコード型増幅器100間に減衰器116が設けられている。
カスコード型増幅器80およびカスコード型増幅器90の回路構成は、共に図9で説明したカスコード型増幅器60と同様である。すなわち、FET81,91がカスコード型増幅器60のFET61に、FET82,92がFET62に、FET83,93がFET63に、FET84,94がFET64に、FET85,95がFET65に、FET86,96がFET66に対応する。カスコード型増幅器100の回路構成は、図9のカスコード型増幅器70と同様である。すなわち、FET101,102,103,104,105,106,107,108がそれぞれ、カスコード型増幅器70のFET71,72,73,74,75,76,77,78に対応する。
FET81,82,91,92,101,102,105,106,107,108のゲートは、それぞれゲート制御端子VG81,VG82,VG91,VG92,VG101,VG102,VG105,VG106,VG107,VG108に接続されている。また、FET83,85のゲートはゲート制御端子VG85に、FET84,86のゲートはゲート制御端子VG86に、FET93,95のゲートはゲート制御端子VG95に、FET94,96のゲートはゲート制御端子VG96に接続されている。
減衰器115,116の回路構成も、図9の減衰器114と同様である。すなわち、キャパシタC41,C51が減衰器114のキャパシタC31に、キャパシタC42,C52がキャパシタC32に、キャパシタC43,C53がキャパシタC33に、キャパシタC44,C54がキャパシタC34に対応する。可変利得増幅器4の動作原理は、可変利得増幅器1と同様である。
可変利得増幅器4によれば、減衰量および可変利得幅を一層増大させることができる。また、可変利得増幅器4は、入出力インターフェイスが差動信号を欲しい場合に好適に用いることができる。本実施形態のその他の効果は、可変利得増幅器1と同様である。
本発明による可変利得増幅器は、上記実施形態に限定されるものではなく、様々な変形が可能である。
本発明は、通信機、携帯電話端末等の移動体無線通信機器(例えば図11参照)における信号処理に用いられる可変利得増幅器に好適に適用することができる。中でも受信前段の信号処理に特に好適に用いることができる。
(a)は、本発明による可変利得増幅器の第1実施形態を示す回路図である。(b)は、ゲートバイアス制御回路を示すブロック図である。 図1(a)の利得制御電圧に対する各ゲートバイアス電圧の制御特性を説明するためのグラフである。 (a)および(b)は、図2に示す利得制御電圧に対する各トランジスタのゲートバイアス状態を実現するための回路例を示す回路図である。 回路電流補償回路の例を示す回路図である。 利得に対する雑音指数の特性を示すグラフである。 利得制御電圧に対する線形利得特性を示すグラフである。 利得制御電圧に対する線形利得とIIP3特性を示すグラフである。 本発明による可変利得増幅器の第2実施形態を示す回路図である。 本発明による可変利得増幅器の第3実施形態を示す回路図である。 本発明による可変利得増幅器の第4実施形態を示す回路図である。 一般的な無線通信端末のシステム構成例を示すブロック図である。 特許文献1に記載された可変利得増幅器を示す回路図である。 図12中のベース電流制御回路を示す回路図である。 特許文献1に記載された他の可変利得増幅器を示す回路図である。 図14の増幅器の利得およびIIP3特性の制御電圧依存性の比較を示すグラフである。
符号の説明
1〜4 可変利得増幅器
10 カスコード型増幅器
11〜13 FET
20 カスコード型増幅器
21〜24 FET
30 カスコード型増幅器
31〜33 FET
40 カスコード型増幅器
41〜43 FET
50 カスコード型増幅器
51〜54 FET
60 カスコード型増幅器
61〜66 FET
70 カスコード型増幅器
71〜78 FET
80 カスコード型増幅器
81〜86 FET
90 カスコード型増幅器
91〜96 FET
100 カスコード型増幅器
101〜108 FET
111〜116 減衰器
121〜123 負荷
130 ゲートバイアス制御回路

Claims (7)

  1. カスコード接続された複数の電界効果トランジスタによって構成されたn個(nは2以上の整数)のカスコード型増幅器と、減衰器とを備え、
    前記n個のカスコード型増幅器は、前記減衰器を介して、互いに並列に接続されており、
    前記n個のカスコード型増幅器のうちの初段カスコード型増幅器は、前記複数の電界効果トランジスタのうちの第1、第2及び第3の電界効果トランジスタを含み、
    前記第1の電界効果トランジスタのソースが接地され、前記第2の電界効果トランジスタのソースが前記第1の電界効果トランジスタのドレインに接続され、前記第3の電界効果トランジスタのソースが前記第2の電界効果トランジスタのドレインに接続され、
    交流的動作を前記初段カスコード型増幅器から他のカスコード型増幅器へと移行させる際に、前記第1の電界効果トランジスタのゲート電位を変化させずかつ前記第2及び前記第3の電界効果トランジスタのゲート電位を下げることにより、前記第1の電界効果トランジスタの動作点飽和領域から線形領域へ移行させる
    ことを特徴とする可変利得増幅器。
  2. 請求項1に記載の可変利得増幅器において、
    前記電界効果トランジスタは、MOS型である可変利得増幅器。
  3. 請求項1または2に記載の可変利得増幅器において、
    前記n個のカスコード型増幅器のうちの前記初段カスコード型増幅器は、当該可変利得増幅器の入力端子に接続されており、
    前記n個のカスコード型増幅器のうちj番目(jは2以上n以下の整数)のカスコード型増幅器は、(j−1)個の前記減衰器を介して、前記入力端子に接続されている可変利得増幅器。
  4. 請求項3に記載の可変利得増幅器において、
    n番目の前記カスコード型増幅器は、出力電流可変型の増幅器である可変利得増幅器。
  5. 請求項4に記載の可変利得増幅器において、
    前記各カスコード型増幅器の出力端が接続された負荷を備え、
    n番目の前記カスコード型増幅器は、ソースどうしが接続された第1および第2の電界効果トランジスタを含み、
    前記第1および第2の電界効果トランジスタのドレインは、それぞれ、前記負荷および電源に接続される可変利得増幅器。
  6. 請求項1乃至5いずれかに記載の可変利得増幅器において、
    前記nは2に等しい可変利得増幅器。
  7. 請求項1乃至6いずれかに記載の可変利得増幅器において、
    前記カスコード型増幅器は、差動型である可変利得増幅器。
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