JP2009004540A - Ｍｅｍｓ等のチップおよびその作製方法 - Google Patents

Abstract

【課題】作業性を向上して製造コストを低減する。
【解決手段】チップ（７Ａ〜７Ｉ）としての素子（１Ａ〜１Ｉ）と、素子（１Ａ〜１Ｉ）と隣接する隣接部（１Ａ〜１Ｉ）とが配列された第１の基板（１）と、第１の基板（１）を挟むようにして配設され、第１の基板（１）と接合された第２の基板及び第３の基板（２、３）と、を含むチップ配列体（６）を用意し、素子（１Ａ〜１Ｉ）と隣接部（１Ａ〜１Ｉ）の間において第２の基板及び第３の基板（２、３）を切断する。
【選択図】図４

Description

本願は、ＭＥＭＳ（Micro Electro Mechanical Systems）、電子デバイス等の個片化したチップ作製に適用されるチップ配列体のダイシング方法、チップ作製方法及びそのチップ等に関する。

近年、特に半導体微細加工技術を用いた、機械・電子・光・化学等の多様な機能を集積化したデバイスであるＭＥＭＳに注目が集まる。これらは半導体ウエハ内に複数のチップ領域に分けて多面付け配置され、１つのウエハから多数のデバイスを量産することが可能である。これまでに実用化されたＭＥＭＳとしては、例えば加速度センサ、角速度センサ等の力学量検出センサなどが挙げられる（特許文献１参照）。

特開２００４−１４４５９８号公報 特開２００４−２５３６９５号公報

ＭＥＭＳは、例えば、半導体基板を加工して形成される素子と、半導体基板を支持する支持体（ガラス、金属板など）から構成されている。支持体は、素子を支持する台座用途あるいは素子の可動部を真空封止するための用途として利用されている。加工基板と支持体とは接合されて一体の接合体となる。製品出荷の際、ウエハ面内の多数作成された素子は、ダイシング等の方法により素子ごとにチップ（個片）化することを必要される。しかし、加工基板と支持体とは材質がそれぞれ異なるため、それぞれ異なる切除手段（ダイシング用のブレード）を必要とし、切除対象となる層に合わせて切除手段（ブレード）を変更する。例えば、不適合なブレードで層を切除するとブレードの過度の磨耗や、チップの破損を引き起こす。そのため、ＭＥＭＳのチップ化工程において異種材料の接合体をダイシングする場合には、材質ごとに適合する刃を交換しなければならなかった。

一方、チップの破損を軽減する方法として、シリコン基板を微細加工して素子を形成し、この素子をダイシングしてチップ化する際、予めダイシング幅より広い切断補助溝をエッチングによって形成する（特許文献２参照）方法が提案されている。しかし、この方法において、半導体基板と少なくとも１つの支持基板からなる接合体のダイシング方法に関しては検討されていない。

そこで、本発明の目的は、作業性を向上して製造コストを低減するチップ配列体のダイシング方法、チップ作製方法、及びチップ配列体、特に、素子を形成した基板と該基板を支持する少なくとも一つの支持基板から構成されるＭＥＭＳを提供することにある。

以下、本発明の特徴を参照符号を用いて説明する。参照符号は、本発明を実施形態に限定するものでない。

本発明の第１の特徴は、次の工程を備えたチップ配列体（６）のダイシング方法を提供する。同方法は、チップ（７Ａ〜７Ｉ）としての素子（１Ａ〜１Ｉ）と、素子（１Ａ〜１Ｉ）と隣接する隣接部（１Ａ〜１Ｉ）とが配列された第１の基板（１）と、第１の基板（１）を挟むようにして配設され、第１の基板（１）と接合された第２の基板及び第３の基板（２、３）と、を含むチップ配列体（６）を用意する工程を含む。同方法は、素子（１Ａ〜１Ｉ）と隣接部（１Ａ〜１Ｉ）の間において第２の基板及び第３の基板（２、３）を切断する工程を含む。

ここで「素子」とは、チップとして機能するための構成単位を意味する。素子に隣接する「隣接部」とは、素子周囲に配置された別の素子もしくは素子の周囲に位置するフレームを意味する。例えば、素子（１Ｅ）に対して、その隣接部とはその外周領域に配列している１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｆ，１Ｇ，１Ｈ，１Ｉのそれぞれを表しているものとする。

本発明の第２の特徴は、次の工程を備えたチップ作製方法を提供する。同方法は、第１の基板（１）にチップ（７Ａ〜７Ｉ）としての素子（１Ａ〜１Ｉ）を形成する工程を含む。同方法は、第１の基板（１）と第２の基板（２）とを接合する工程を含む。同方法は、素子（１Ａ〜１Ｉ）と、素子（１Ａ〜１Ｉ）に隣接する隣接部（１Ａ〜１Ｉ）とを分離する工程を含む。同方法は、第１の基板（１）を第２の基板（２）と第３の基板（３）とで挟むようにして、第１の基板（１）と第３の基板（３）とを接合する工程を含む。同方法は、素子（１Ａ〜１Ｉ）と隣接部（１Ａ〜１Ｉ）との間において第２の基板（２）又は／及び第３の基板（３）を切断する工程を含む。

本発明の第３の特徴は、次の要素を備えたチップ（１００）を提供する。同チップは、少なくとも一つの素子（１Ａ〜１Ｉ）が形成された第１の基板（１３）を、第２の基板（１１）と第３の基板（１２）とで挟むようにして接合して構成される。第２の基板（１１）および第３の基板（１２）の外周部の少なくとも一部が第１の基板（１３）の外周部よりも張り出している。

本発明の第４の特徴は、次の工程を備えたチップ作製方法を提供する。同方法は、第１の基板（１）にチップとしての素子（１Ａ〜１Ｉ）を形成する工程を含む。同方法は、第１の基板（１）を第２の基板（２）と接合する工程を含む。同方法は、素子（１Ａ〜１Ｉ）と、素子（１Ａ〜１Ｉ）に隣接する隣接部（１Ａ〜１Ｉ）とを分離する工程を含む。同方法は、素子（１Ａ〜１Ｉ）と隣接部（１Ａ〜１Ｉ）との間において第２の基板（２）を切断する工程を含む。

以上の特徴において、第２の基板（２、１１）及び第３の基板（３、１２）は同じ材料から構成されてもよい。また、第２の基板（２、１１）及び第３の基板（３、１２）は異なる材料から構成されてもよい。また、チップ（７Ａ〜７Ｉ）はＭＥＭＳおよび、力学量を検出するセンサ（１００）を含んでもよい。

発明の特徴によれば、素子と該素子に隣接する隣接部との間において第２の基板又は／及び第３の基板を切断し、第１の基板を切断せずにチップ配列体からチップを分離する。この方法は、作業性を向上させ、製造コストを低減する。

以下、本願を実施するための最良の形態について、図面を用いて説明する。

図５に示すように、実施形態に係わる平面矩形のチップ７Ａ〜７Ｉは、素子１Ａ〜１Ｉと、素子１Ａ〜１Ｉの対向する両側に接合された基板２Ａ、３Ａとを含む。このチップ７Ａ〜７Ｉは、ＭＥＭＳ、電子デバイスを含む。本願明細書におけるＭＥＭＳとは、素子が形成された半導体基板と、該半導体基板を支持する少なくとも１つの支持基板より構成される構造体であって、例えば、プリンタヘッド、圧力センサ、加速度センサ、角速度センサ、光スキャナ、流路モジュール、デジタルミラーデバイス、ハードディスクドライブのヘッド、ＤＮＡチップ、光スイッチ、ボロメータ型赤外線撮像素子、波長可変レーザー、高周波スイッチ、フィルタ、シリコンマイク等を含む。

次に、チップ７Ａ〜７Ｉの作製方法を説明する。

図１を参照して、互いに異なる硬さを有した第1の基板１及び第２の基板２を用意する（同図の（Ａ）〜（Ｄ））。ここで、第1の基板１の材料は、例えば、シリコン（ＳＯＩ基板：Silicon on Insulator）、化合物半導体（ＧａＡｓ、ＧａＰ）、又は、酸化物（ＬｉＴａＯ₃）を用いてもよい。第２の基板２の材料は、例えば、硬脆材料（ガラス）、単結晶フェライト、ステンレス又はセラミックスを用いる。そして、第１の基板１と第２の基板２とは互いに接合されて、接合体４を作製する（同図の（Ｅ）、（Ｆ）参照）。

図２を参照して、接合体４の第１の基板１をエッチングし、チップの一部としての矩形の素子群１Ａ〜１Ｉを形成する。次に、隣り合う素子１Ａ〜１Ｉの間の各部位はエッチングされて、厚さ方向に貫通する。このエッチングは、隣り合う素子１Ａ〜１Ｉを互いに分離すると共にそれら間にダイシングスペース１Ｐ〜１Ｓを形成する。これにより、素子配列体５を作製する。エッチングは、ドライエッチング、ウェットエッチングを含む。ドライエッチングは、DRIE（Deep Reactive Ion Etching）のようなプラズマエッチングを含む。

図６を参照して、ＩＣＰ（Inductive Coupled Plasma）型エッチング装置を用いたプラズマエッチングについて説明する。エッチング装置６０は、減圧可能なチャンバ６１と、チャンバ６１に取り付けられた電磁コイル６２と、電磁コイル６２と電気的に接続した高周波電源６３を含む。エッチング装置６０は、チャンバ６１の周りに配置された磁場レンズ６４と、チャンバ６１の底に配置されると共に対象物Ｏ１を載せるステージ６６と、ステージ６６に対象Ｏ１を固定する静電チャック６７を含む。エッチング装置６０は、チャンバ６１を排気する真空ポンプ６８と、真空ポンプ６８を開閉する電磁バルブ６９を含む。

そして、対象物Ｏ１として接合体４をステージ６６の上に配置する。接合体４は静電チャック６７によってステージ６６に固定される。次に、真空ポンプ６８を作動し、電磁バルブ６９を開いて、チャンバ６１の内部を真空にする。プロセスガスをチャンバ６１内に導入し、高周波電源６３をオンにする。プロセスガスは電磁コイル６２の高周波によって励起されて、プラズマを発生し、ラジカル、イオンを生成する。このラジカル、イオンは、接合体４の第１の基板１をエッチングする。例えば基板がシリコンよりなる場合、エッチングはＣＦ₄等のガスを用いたエッチングによりダイシング溝を形成することができる。また、エッチングガスとしてＳＦ₆、デポジションガスとしてＣ₄Ｆ₈を用い、エッチング工程とデポジション工程を交互に繰り返す異方性エッチングを用いることができる。

図３を参照して、素子配列体５と第３の基板３を用意する（同図（Ａ）〜（Ｄ））。第３の基板３は、第２の基板２と同じ材料又は硬脆材料（ガラス）、単結晶フェライト及びセラミックスから別の材料を選択してもよい。そして、第１の基板１を第２および第３の基板とで挟むように、第３の基板３を接合して、チップ配列体６を作成する（同図（Ｅ）、（Ｆ））。

図４、５を参照して、チップ配列体６をダイシングして、チップ７Ａ〜７Ｉを作製する。ダイシング以外には、サンドブラスト、エッチング、レーザーを適用することができる。

例えば、ブレードによるダイシングについて説明する。

ダイシング装置５０は、ダイシングステージ５１と、ダイシングステージ５１の上に配置されたダイシングテープ５２と、ダイシングテープ５２をダイシングステージ５１に固定するダイシングフレーム５３と、ダイシングステージ５１に対して移動可能なダイシングブレード５４を含む。ダイシングブレード５４は、第２及び第３の基板２、３用に所定数のダイヤモンド砥粒を含み、通常、切断する対象となる基板等によってダイヤモンド砥粒の粒径等が異なるブレードを用いる。

そして、図４を参照して、チップ配列体６をダイシングテープ５２の上に貼り付ける。図５を参照して、チップ配列体６を載せたダイシングテープ５２はダイシングステージ５１に真空吸着される。ダイシングブレード５４は、高速で回転されて、隣り合う素子１Ａ〜１Ｉの間の各ダイシングスペース１Ｐ〜１Ｓに沿って直線移動される。これにより、ダイシングブレード５４は、ダイシングスペース１Ｐ〜１Ｓの間を通過しながら第２及び第３の基板２、３の部位を切断し、チップ配列体６をチップ７Ａ〜７Ｉに分離する。

この実施の形態によれば、ダイシングブレード５４は、第１の基板１を切断せず、また、第１の基板１用のブレードと交換することを必要としないので、作業性を向上させ、製造コストを減少させる。第２及び第３の基板が同じ材料からなる場合には、両基板とを同時に切断することが可能となり、製造上更に好適である。

また、ダイシングブレード５４が基板１に接触しないため、ダイシングブレード５４の磨耗、破損を防止し、また、チップ７Ａ〜７Ｉの破損を軽減しチップ７Ａ〜７Ｉの品質を向上させる。なお、本発明に係るダイシング方法により個片化されたチップは、素子が形成された第１の基板１を一対の基板（第２の基板２及び第３の基板３）とで挟むように接合して構成されており、一対の基板の外周の少なくとも一部が第１の基板１の外周よりも張り出していることを特徴としている。

＜実施例＞
次に、本実施形態の一例を、図７を参照して力学量検出センサチップ１００について説明する。力学量検出センサチップ１００はその外形が、例えば、３〜５ｍｍ辺の略正方形状である。

センサチップ１００は、互いに対向する第１及び第２のガラス電極１１０、１２０と、第１及び第２のガラス電極１１０、１２０の間に配置された容量素子１３０を含む。

容量素子１３０は、フレーム１３１、１３２と、フレーム１３１、１３２の内側にスペース１３３、１３４をおいて配置されたシリコン電極１３５、１３６を含む。容量素子１３０は、シリコン電極１３５、１３６の内側に間隔をおいて配置された錘１３７と、シリコン電極１３５、１３６と錘１３７との間に渡された梁１３８、１３９を有する。錘１３７はシリコン層１３ｃから絶縁層１３ｂを貫通してシリコン層１３ａに達する配線孔を有する（図示なし）。この配線孔はシリコン層１３ａ、１３ｃ同士を導通する。容量素子１３０は、梁１３８、１３９と電気的に接続した配線孔１４２を含む。配線孔１４２は絶縁層１３ｂを貫通する。配線孔１４２はその表面に配線Ｗ３を有し、この配線Ｗ３はシリコン電極１３５のシリコン層同士を導通する。

第１のガラス基板１１０は、錘１３７と一致して中央部に形成された凹所１１１を有する。凹部１１１は底部に駆動電極Ｅ２及び検出電極Ｅ１、Ｅ３を有する。第1のガラス電極１１０は配線Ｗ１を有し、この配線Ｗ１は駆動電極Ｅ２及び検出電極Ｅ１、Ｅ３とシリコン電極１３５とを接続する。

第２のガラス電極１２０は、錘１３７と対向する部位に駆動電極Ｅ５及び検出電極Ｅ４、Ｅ６を有する。第２のガラス電極１２０は配線Ｗ２を有し、この配線Ｗ２は駆動電極Ｅ５及び検出電極Ｅ４、Ｅ６とシリコン電極１３６とを接続する。

第２のガラス基板１２は、シリコン電極１３５、１３６に一致し、取り出し用の配線を形成した配線孔１２１、１１２を有する。配線孔１２１、１２２は、それぞれ電極Ｅ８、Ｅ９を有する。

錘１３７と各第１のガラス電極１１０、第２のガラス電極１２０、シリコン電極１３５、１３６は、容量結合される。

このセンサチップ１００を加速度センサとして使用する場合、検出電極Ｅ１、Ｅ３は錘１３７とガラス電極１１との間の静電容量の変化を検出する。この検出信号は配線Ｗ１、Ｗ３及びシリコン電極１３５を経由して、電極Ｅ８から出力される。検出電極Ｅ４、Ｅ６は、錘１３７とガラス電極１２との間の静電容量の変化を検出する。この検出信号は配線Ｗ２及びシリコン電極１３６を経由して電極Ｅ９から出力される。すなわち、加速度による錘１３７の変位は、錘１３７と各電極１１０、１２０、１３５、１３６間の距離を変化させ、各静電容量を変化させる。よって、各静電容量の変化を検出すれば、加速度の大きさが測定される。

また、センサチップ１００を角速度センサとして使用する場合、例えば、第１軸方向として第１及び第２のガラス電極１１０、１２０に交流電圧を印加して錘１３７を振動させ、外力によって生じた第２軸方向として錘１３７と各シリコン電極１３５、１３６間の各静電容量の変化を測定する。これにより、第２軸方向のコリオリ力が検出され、第１及び第２の軸方向に直交する第３の軸方向のまわりの角速度が検出される。

次に、センサチップ１００の製作方法を説明する。

図８（Ａ）に示すように、シリコン基板１３を用意する（図１１のステップＳ１）。シリコン基板１３は、シリコン／酸化シリコン／シリコンの３層構造をなすＳＯＩ（Silicon on Insulator）基板を用いる。すなわち、このシリコン基板１３は、シリコンからなる支持層１３ａと、この支持層１３ａの上に酸化シリコン（ＳｉＯ₂）の絶縁層１３ｂと、絶縁層１３ｂの上にシリコンからなる活性層１３ｃを有する。支持層１３ａ、活性層１３ｃを構成するシリコンには、全体に例えばボロン等の不純物が含まれるシリコン材料（例えば、０．００１〜０．０１Ω・ｃｍ）を使用することが好ましい。例えば支持層１３ａは、３００〜６００μｍの厚さを有し、絶縁層１３ｂは２μｍの厚さを有し、活性層１３ａは、１０μｍの厚さを有する。支持層１３ａの厚さは、錘として検出に必要な質量を付与するために設定される。活性層１３ｃの厚さは、梁として利用するために可撓性を付与するために設定される。

図８（Ｂ）に示すように、活性層１３ｃをエッチングにより、フレーム１３１、１３２の一部１３１ａ、１３２ａ、配線孔１４２、梁１３８、１３９の一部１３８ａ、１３９ａ、ダイシングスペースの一部１４１ａを形成する（図１１のステップＳ２）。

図８（Ｃ）に示すように、第１のガラス基板１１をエッチングして凹所１１１を形成する。このようなエッチングとして周知のウェットエッチング方法もしくは、ＲＩＥ（Reactive Ion Etching）等を挙げることができる。この凹所１１１の底部に駆動電極及び検出電極（符号なし）を形成し、第１のガラス電極１１０を完成する。第１の基板１１の各凹所１１１をシリコン基板１３の梁部１３８ａ、１３９ａの間に位置決めする。この第１のガラス電極１１０としての第１のガラス基板１１をシリコン基板１３の活性層１３ｃに陽極接合によって接合する（図１１のステップＳ３）。

図９（Ａ）に示すように、シリコン基板１３の支持層１３ａをエッチングし、さらに、絶縁層１３ｂをエッチングしてシリコン電極１３５、１３６、錘１３７を形成し、梁１３８、１３９を完成する（図９（Ｂ）参照）。これにより、シリコン基板１３にセンサチップ１００の容量素子１３０が完成する。図においては錘部１３７をその変位量（例えば５〜１０μｍ）に対応したギャップをフレーム１３１およびシリコン電極１３５に対して設けている。この態様に限られず、例えば、第１のガラス基板１１に設けたような凹所を、第２のガラス基板の錘部に対応する位置に設けてもよい。

さらに、容量素子１３０同士の間のシリコン基板１３の支持層１３ａをエッチングし、さらに、絶縁層１３ｂをエッチングしてダイシングスペース１４１を完成する（図９（Ｂ）参照、以上、図１１のステップＳ４）。このようなエッチング方法として上述したＤＲＩＥ（Deep Reactive Ion Etching）を用いることができる。ダイシングスペース１４１の形成は、錘１３７の形成前後に個別のエッチングにより形成することができる。また錘１３７の形成と同時にエッチングを施してもよく、この場合、生産効率の上で好適である。このような態様の場合、フレーム部、シリコン電極、錘部に対応した加工マスクに対して、ダイシングスペース１４１に対応した開口を設けておけばよい。

ダイシングスペース１４１の幅は、例えば１００〜３００μｍであり、ブレード幅よりも１０〜３０μｍ程度大きいものとする。また、ダイシングスペース１４１の幅がブレード幅に近いほど、ウエハ内のデッドスペースが少なくなり、より多くのチップをウエハ内に設計可能となり、好適である。ダイシングスペース１４１はシリコン基板１３を貫通し、隣り合う容量素子１３０を互いに分離し、素子配列体５Ａを完成する。

図９（Ｂ）に示すように、第２のガラス基板１２をエッチングして、配線孔１２１、１２２を形成する。配線孔１２１、１２２に配線を形成して、錘１３７に対向する部位に駆動電極及び検出電極を形成して第２のガラス電極１２０を完成させる。駆動電極及び検出電極を錘１３７に位置決めし、配線孔１２１、１２２をシリコン電極１３５、１３６に位置決めする。第２のガラス電極１２０としての第２のガラス基板１２は、容量素子１３０としてのシリコン基板１３の支持層１３ａに陽極接合によって接合される（図１０のステップＳ５）。これにより、センサチップ１００が配列されたチップ配列体６Ａが完成する。このチップ配列体６Ａは、そのまま市場へ出荷してもよい。

図１０に示すように、チップ配列体６Ａをダイシングする（図１１のステップＳ６）。すなわち、ガラス基板用のダイシングブレードは、ダイシングスペース１４１を通過しながら第１及び第２のガラス基板１１、１２の部位を切断する。これにより、チップ配列体６Ａはセンサチップ１００に分離される。このように、ガラス基板用のダイシングブレードがシリコン基板１１に接することなくガラス基板を切断できるため、ガラス切断用のブレードでシリコン層を切断することがないため、センサチップ１００の破損が低減される。また、通常ブレード交換する際には、先のブレードと後のブレード幅を同一とすることができず、先のブレード幅を後のブレード幅よりも広く設定する必要がある。しかし、本願ではブレードの交換が必要ないため、ウエハに占めるダイシングスペースの面積を縮小することができ、より多くのデバイスを設計配置することが可能となる。

本発明に係るダイシング方法により個片化された力学量検出センサは、素子（センサ部）が形成されたシリコン基板１３を一対のガラス基板（第１のガラス基板１１及び第２のガラス基板１２）とで挟むように接合して構成されており、一対のガラス基板の外周の少なくとも一部がシリコン基板１３の外周よりも張り出していることを特徴とする。

本発明に係るチップ化された力学量検出センサは、例えば、ＩＣ等の能動素子を搭載した回路基板上に実装される。ワイヤボンディング法等の周知の接続方法および材料によってガラス電極と、電子回路基板もしくはIC等の能動素子とを電気的に接続し、一つの電子部品として機能する。該電子部品は、例えば、携帯電話、ゲーム等のモバイル端末機、カメラ等に搭載されて市場に流通する。

本願発明は、上述の実施の形態に限られることはなく、半導体基板を一対の支持基板により挟持して封止されるＭＥＭＳ、また、少なくとも一つの支持基板により半導体基板を支持するＭＥＭＳ等に適用できる。

（Ａ）は第１の基板の平面図、（Ｂ）は同側面図、（Ｃ）は第２の基板の平面図、（Ｄ）は同側面図、（Ｅ）接合体の基板の平面図、（Ｆ）は同側面図であり、二点鎖線Ｃ１はチップの領域を示す。 （Ａ）は素子配列体の平面図、（Ｂ）は同側面図である。 （Ａ）はエッチングされた素子配列体の平面図、（Ｂ）は同側面図であり、（Ｃ）は第３の基板の平面図であり、（Ｄ）は同側面図であり、（Ｅ）はチップ配列体の平面図であり、（Ｆ）は同側面図である。 （Ａ）はダイシングテープ上のチップ配列体の平面図であり、（Ｂ）は同側面である。 （Ａ）はダイシング装置及びチップ群の平面図であり、（Ｂ）は同側面図である。 （Ａ）はエッチング装置の概略図である。 （Ａ）はセンサチップの断面図である。 （Ａ）はシリコン基板の断面図であり、（Ｂ）は活性層がエッチングされたシリコン基板の断面図であり、（Ｃ）は接合された第１のガラス基板及びシリコン基板の断面図である。 （Ａ）は接合された第１のガラス基板及びシリコン基板の断面図であり、シリコン基板の絶縁層及び支持層がエッチングされ、（Ｂ）はチップ配列体の断面図である。 分離されたセンサチップの断面図である。 センサチップの作製方法を表わすフローチャートである。

符号の説明

１ 第１の基板
２ 第２の基板
３ 第３の基板
４ 接合体
５ 素子配列体
６ チップ配列体
７ チップ
１１ 第１のガラス基板
１２ 第２のガラス基板
１３ シリコン基板
５０ ダイシング装置
６０ エッチング装置
１００ センサチップ
１１０ 第１のガラス電極
１２０ 第２のガラス電極
１３０ 容量素子

Claims (19)

1. チップとしての素子と、前記素子から分離して配設され、かつ前記素子と隣接する隣接部とが配列された第１の基板と、
   前記第１の基板を挟むようにして配設され、前記第１の基板と接合された第２の基板及び第３の基板と、を含むチップ配列体を用意し、
   前記素子と前記隣接部の間において前記第２の基板及び前記第３の基板を切断することを特徴とするチップ配列体のダイシング方法。
2. 前記第２の基板と前記前記第３の基板とは同じ材料からなることを特徴とする請求項１に記載のチップ配列体のダイシング方法。
3. 前記第２の基板と前記第３の基板とは異なる材料からなることを特徴とする請求項１に記載のチップ配列体のダイシング方法。
4. 前記第２の基板と前記第３の基板を同時に切断することを特徴とする請求項２に記載のチップ配列体のダイシング方法。
5. 第１の基板にチップとしての素子を形成する工程と、
   前記第１の基板と第２の基板とを接合する工程と、
   前記素子と、当該素子に隣接する隣接部とを分離する工程と、
   前記第１の基板を前記第２の基板と前記第３の基板とで挟むようにして、前記第１の基板と前記第３の基板とを接合する工程と、
   前記素子と前記隣接部との間において前記第２の基板又は／及び前記第３の基板を切断する工程と、
   を含むことを特徴とするチップ作製方法。
6. 前記素子と前記隣接部とを分離する工程が、素子の形成と同時に行われることを特徴とする請求項５に記載のチップ作製方法。
7. 請求項５または６に記載のチップがＭＥＭＳであることを特徴とするチップ作製方法。
8. 請求項５または６に記載のチップが力学量を検出する力学量検出センサであることを特徴とするチップ作製方法。
9. 前記第２の基板と前記第３の基板とは同じ材料からなる請求項５から８のいずれか１項に記載のチップ作製方法。
10. 前記第２の基板と前記第３の基板とは異なる材料からなる請求項５から８のいずれか１項に記載のチップ作製方法。
11. 前記第２の基板と前記第３の基板を同時に切断することを特徴とする請求項９に記載のチップ作製方法。
12. 少なくとも一つの素子が形成された第１の基板を、第２の基板と第３の基板とで挟むようにして接合して構成されるチップであって、
    前記第２の基板および前記第３の基板の外周部の少なくとも一部が前記第１の基板の外周部よりも張り出していることを特徴とするチップ。
13. チップはＭＥＭＳであることを特徴とする請求項１２に記載のチップ。
14. チップは力学量を検出する力学量検出センサであることを特徴とする請求項１２に記載のチップ。
15. 前記第２の基板と前記第３の基板とは同じ材料からなる請求項１２から１４のいずれか１項に記載のチップ。
16. 前記第２の基板と前記第３の基板とは異なる材料からなる請求項１２から１４のいずれか１項記載のチップ。
17. 第１の基板にチップとしての素子を形成する工程と、
    前記第１の基板を第２の基板と接合する工程と、
    前記素子と、当該素子に隣接する隣接部とを分離する工程と、
    前記素子と前記隣接部との間において前記第２の基板を切断する工程と
    を含むことを特徴とするチップ作製方法。
18. 請求項１６に記載のチップはＭＥＭＳであることを特徴とするチップ作製方法。
19. 請求項１６に記載のチップは力学量を検出する力学量検出センサであることを特徴とするチップの作製方法。

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