JP2008532326A - めっきレジストによるビア構造の同時かつ選択的な分割 - Google Patents

Abstract

ＰＣＢ積重体内でめっきレジストを使用することで、複数のビア構造を電気的に隔離された複数の部分に同時に分割するシステムおよび方法を開示する。ビア構造は、サブコンポジット構造内の１つ以上の場所にめっきレジストを選択的に堆積させることにより作られる。様々な場所にめっきレジストを堆積させた複数のサブコンポジット構造を積層して、所望のＰＣＢ設計のＰＣＢ積重体を形成する。ＰＣＢ積重体の導電層、誘電体層、めっきレジストを貫いて、スルーホールがドリリングされる。従って、ＰＣＢパネルは、ＰＣＢパネルをシード槽に入れ、無電解銅槽に浸漬することで、同時にめっきされ得る複数のスルーホールを有する。この分割ビアにより、配線密度が高まり、ビア構造のスタブ形成が制限される。この分割ビアにより、複数の電気信号が、互いに干渉することなく、電気的に隔離された各部分をトラバースできる。
【選択図】図３

Description

発明の分野

本発明は、プリント回路基板（ＰＣＢ）に関し、特に、ＰＣＢ積重体（stackup）内でめっきレジストを使用して、ビア構造を、電気的に隔離された複数の部分に同時に分割し、電気的に隔離された各部分を、複数の電気信号が互いに干渉せずにトラバースすることを可能にするシステムおよび方法に関する。

背景

消費者は、より高速であり、かつ、より小型である電子製品をますます求めている。ＰＣＢの使用は、新しい電子的応用が市場に投入されるにつれ、大きく伸びている。ＰＣＢは、複数の導電層と１つ以上の非導電層とを積層することによって形成される。ＰＣＢのサイズが小さくなるにつれ、その電気的相互接続の相対的な複雑度は高くなる。

信号がＰＣＢの層間を移動することを可能にするために、めっきビア構造が古くから用いられている。めっきビア構造は、電気信号の伝送媒体として動作する、ＰＣＢ内のめっきされた穴である。例えば、電気信号は、ＰＣＢの１つの層にあるパターンを通り、めっきビア構造の導電性材料を通って、そのＰＣＢの別の層にある第２のパターンに移動することが可能である。

残念ながら、先行技術における制約のため、めっきビア構造は、電気的接続の機能を実現するために必要な長さより長くなる場合がある。例えば、めっきビア構造は、ＰＣＢを貫通しても、最も近い隣接する２つの層にある２つのパターンを接続することしかできない。結果として、１つ以上のスタブが形成される可能性がある。スタブは、電気信号の搬送には不要な、めっきビア構造内の過剰な導電性材料である。

高速信号がめっきビア構造を通って伝わると、信号が「スタブ効果」によってひずむ可能性がある。スタブ効果は、めっきビア構造内に、使用されない過剰な導電性材料が存在する結果である。スタブ効果が発生するのは、信号の一部がパターン接続からそれて、めっきビア構造の１つ以上のスタブに入る場合である。その信号の一部は、スタブの末端で反射し、ある程度の遅延の後、パターン接続に戻ってくる可能性がある。この遅延した反射は、信号の保全性を妨げる可能性があり、例えば、信号のビットエラーレートを増やす可能性がある。スタブ効果の劣化作用は、スタブの長さとともに大きくなる可能性がある。１０ギガビット毎秒で伝わる信号における信号減衰のうち、めっきビア構造内のスタブを原因とするものは５０％ほどにもなる可能性がある。スタブが短いビア構造は、製造可能ではあるが、逐次プロセスが必要であり、かなりのコスト増になる。

図１は、めっきビア構造１１０およびスタブ１７０を有する、先行技術のＰＣＢ １００を示す。ＰＣＢ １００は、導電層１３０と、導電層１３０を区切る非導電性誘電体層１２０とからなる。典型的には、めっきビア構造１１０は、円筒形状であって導電性材料１８０でめっきされたバレル（すなわち、ビア構造のシャフト）を含む。めっきビア構造１１０では、電気信号１６０が、ＰＣＢ １００の第１の導電層１３０のパターン１４０から、第２の導電層１３０のパターン１５０に伝わることが可能である。めっきビア構造１１０のスタブ１７０は、めっきビア構造１１０の不要部分であって、スタブ効果を引き起こす可能性がある。

図２は、めっきビア構造１１０を有し、（図１に示された）スタブ１７０がバックドリリングによって除去された後の、先行技術のＰＣＢ １００を示す。めっきビア構造１１０の不要部分をバックドリリングしてスタブ１７０を削減または除去することは、スタブ効果を低減する１つの方法である。バックドリリングは、逐次層プロセスの代替として実行可能であるが、制限がある。典型的には、ドリルビットでスタブ１７０をバックドリリングして、めっきビア構造１１０の不要な余分の導電性材料の一部を除去する。ドリルビットによって、めっきビア構造１１０からスタブ１７０の一部を除去すると、バックドリリングされた穴２００ができる。ドリルビットは、一般には、コンピュータ数値制御（ＣＮＣ）ドリルマシンのカーバイドドリルビットである。バックドリリングの結果として、めっきビア構造１１０のスタブ１７０の一部が除去され、これによって、信号の保全性を妨げうる寄生容量、寄生インダクタンス、および時間遅延が低減されるが、完全になくなるわけではない。

ほとんどの場合は、ドリリング機器の精度の偏差を考慮に入れた、設計上の譲歩がなされる必要がある。バックドリリングが不正確であると（例えば、深すぎたり、中心からはずれたりすると）、めっきビア構造１１０の機能部分が除去されたり、ＰＣＢ １００が壊れたりするおそれがある。そうなった場合は、ＰＣＢ １００を新しく作り直してバックドリリングしなければならない。その結果、歩留まりが悪くなり、コストが上昇する。

バックドリリングプロセスはまた、確保可能な許容範囲に限界がある。バックドリリングは、典型的には、制御可能な深さの許容範囲が±５ミルでしかない。多くの場合は、層の強度および粘稠度に限界があることから、ドリリングの装着具合、幅、および方向のばらつきを考慮に入れた、さらなる設計上の譲歩がなされる必要がある。

さらに別の制限は、スタブ１７０の深さが様々でありうるために、複数のめっきビア構造１１０のバックドリリングを必要とする設計が多いことである。これには、ドリルツールファイルの特殊なプログラミングが必要であり、製造に時間およびコストがかかる。

さらに、複数のめっきビア構造１１０をバックドリリングすることは、典型的には逐次プロセスであるため、スタブ１７０の数が増えるにつれ、ＰＣＢ １００のバックドリリングに必要な時間が長くなる。スタブ１７０のいずれか１つが不適切にドリリングされると、ＰＣＢ １００が壊れるおそれがある。したがって、バックドリリングするスタブ１７０が複数になると、ＰＣＢ １００を損傷する確率が高くなる。

別の制限は、ＰＣＢ １００の両面からスタブを除去しなければならない設計も多いことである。これは、バックドリリングプロセスの途中でＰＣＢ １００の向きを変えることを必要とし、これによって、さらに時間がかかり、追加プログラミングが必要になり、バックドリリングプロセスの精度が損なわれる可能性が高まる。

さらに、ドリルビットが破損しやすく、それによって、歩留まりが悪くなり、ＰＣＢ １００の手直しが必要になる。個々のめっきビア構造１１０をそれぞれ手直しするプロセスは、サイクルタイムを追加し、製造コストを上昇させる。さらに、ドリルビットは高価であるため、さらにコストが上昇する。

バックドリリングの１つの結果として、除去されたスタブバレルの体積部分は、回路の引き回しに関しては機能しなくなる。他の、どの層にあるパターンまたは相互接続も、除去されたスタブの体積部分を通ることができない。回路パターンは、このような体積部分を避けるように引き直す必要がある。ほとんどの場合は、所与の設計におけるすべてのパターンを有効に引き回すために新たな層を追加することが必要になり、したがって、複雑度およびコストが追加になる。

逐次プロセス手法のような、当分野において既知の方法により、ＰＣＢを２つ以上のセクションに分割して、スタブの長さを減らすか、配線密度を高めることが可能である。逐次プロセスでは、２つの別々のＰＣＢサブアセンブリを個別に製造する。その後、この２つのサブアセンブリを積層し、スルーホールまたはビアをめっきすることによって、２つの別々のＰＣＢをつないで１つにする。このようにしてスタブを制御することが可能であるが、このようなスタブは、その２つの別々のサブアセンブリの間の層に限定される。このような積層プロセスの「逐次性」のため、追加のプロセス工程が必要になり、製造のコストおよびサイクルタイムが著しく増える。

発明の詳細な説明

信号劣化を最小限に抑える、費用対効果に優れ、効率的な一システムは、プリント回路基板（ＰＣＢ）のめっきビア構造の中での導電性材料の形成を制御することにより、スタブを電気的に隔離するか、低減するか、またはなくす。ビア構造内で、１つ以上のめっきレジスト領域を用いて、ビア構造内に１つ以上の空隙を計画的に作成することにより、導電性材料の形成を阻止する。結果として、ビア構造内での導電性材料の形成を、電気信号の伝送に必要な領域だけに限定することが可能である。特定の実施形態によれば、ビア構造を、電気的に隔離されたセグメントに分割することにより、ＰＣＢ設計のパターン引き回し性能または配線密度を大幅に高めることが可能である。これは、分割されたビアの、電気的に隔離された各セグメントを用いて、その特定のセグメントに関連する複数の層の信号を電気的に接続することが可能であるためである。

チップ基板、マザーボード、バックプレーン、バックパネル、センタープレーン、フレックス回路、リジッドフレックス回路などは、多層ＰＣＢであることが可能である。本発明は、ＰＣＢでの使用に限定されない。電気信号を１つの導電層から別の導電層に伝えるのに用いられるめっきスルーホールは、ビア構造であることが可能である。ＰＣＢ上で電気部品を別の電気部品と電気的に接続するための部品マウント穴も、めっきビア構造であることが可能である。

ＰＣＢのビア構造内でスタブを電気的に隔離するか、低減するか、またはなくす方法は、バックドリリングより高速かつ効果的であることが可能である。めっきレジストは、ＰＣＢの導電層および／または誘電体層の多くの間隙の中に同時に配置されることが可能である。ほとんどの場合、ＰＣＢは、ほぼ１００，０００個以上のスルーホールおよびビアを有することが可能である。同時に、多層ＰＣＢは、複数の層を有することが可能である。それらの各ビアを分割し、ビアごとにスタブを様々な程度に制御することは有利であろう。言い換えると、各ビアを、複数の異なる層で、かつ、複数の異なる場所で分割することが可能である。１つのパネルにあるすべてのビアを同時に分割できるように、パネル内のビアをドリリングしてめっきする前の、ＰＣＢ積重体の作成時に、各サブコンポジットコアの選択された層にめっきレジストを選択的に堆積させることが可能である。例えば、ＰＣＢの層の中のすべての間隙を同時に形成することが可能である。別の例では、ＰＣＢのすべてのビア構造の中に導電性材料を同時に形成することが可能である。これに対し、前述のように、バックドリリングは、一般に、一度に１つのビア構造に対してしか実行できない。したがって、めっきレジストを組み込んでスタブ形成を制限する方法は、バックドリリングより短時間でＰＣＢを製造できるという効果がある。

図３は、特定の実施形態によるＰＣＢ ３００を示す図であり、ＰＣＢ ３００は、めっきレジスト３７０を通って形成されためっきビア構造３３０を有する。ＰＣＢ ３００は、導電層３１０ａ〜３１０ｅと、それらを区切る誘電体層３２０ａ〜３２０ｅとを含む。めっきビア構造３３０は、シード導電性材料３９０がめっきされ、さらに導電性材料３９２の被膜がめっきされる。めっきビア３３０は、ＰＣＢ積重体を作成するためのサブコンポジット構造内にめっきレジストを選択的に堆積させることにより、電気的に隔離された複数の部分（３３０ａおよび３３０ｂ）に有効に分割される。本明細書では、めっきビア３３０のようなめっきビアを分割する方法を、図４〜８を参照して説明する。

図３では、めっきビアによって、電気信号３６０が、ビア３３０の隔離された部分３３０ａをトラバースして、ＰＣＢ ３００の第１の導電層３１０ａの１つのパターン３４０または部品マウントパッドから、第２の導電層３１０ｂの別のパターン３５０に伝わることが可能である。同様に、ビア３３０の隔離された部分３３０ｂにより、別の電気信号３６２が、信号３６０と干渉することなく、パターン３８０に伝わることが可能である。

一般に、めっきレジストは、導電層および誘電体層の１つ以上の間隙に堆積される非導電性材料である。例えば、図３では、めっきレジストは、導電層３１０ｄ内の間隙に堆積される。ＰＣＢ ３００がシード槽または触媒槽に浸けられると、ビア壁のすべての部分にシードが堆積するが、めっきレジストの上にはシードが堆積しない。万一少量のシードがめっきレジスト上に堆積しても、後処理操作によって、それらの残留堆積物を除去することが可能である。その後、パネルを無電解銅めっき槽または電解銅めっき槽に浸けると、シードまたは導通がある場所に銅がめっきされ、めっきレジストがある場所には銅がめっきされない（堆積しない）。めっきレジストは、ビアのバレルをセグメントに有効に分割する円筒型空隙を形成する。

めっきレジスト３７０は、ビア構造３３０内の導電層３１０ｄにおいて触媒材料３９０および導電性材料３９２の堆積を妨げる。結果として、ビア３３０は、電気的に隔離された部分３３０ａおよび３３０ｂに分割される。したがって、電気信号３６０は、第１の導電層３１０ａから第２の導電層３１０ｂに伝わり、セクション３３０ｂによって引き起こされる干渉によって信号の保全性が劣化することがない。めっきビア構造３３０の導電性材料３９２は、電気信号３６０がＰＣＢ ３００の第１の導電層３１０ａから第２の導電層３１０ｂに伝わる際に通る媒体である。同様に、電気信号３６２は、めっきビア３３０をトラバースして導電層３１０ｅに伝わる。めっきビア構造３３０は、任意の形状であってもよい。

導電性材料または触媒材料３９０の例としては、無電解銅、パラジウムシードなどがある。触媒シードプロセスはさらに、電気泳動めっきや直接メタライゼーションを含むことが可能である。導電性金属すなわち銅などの導電性材料３９２をビア構造３３０内に堆積させるめっきプロセスは、電解めっき、または無電解プロセスを含むことが可能である。

ＰＣＢ ３００は、任意の数の導電層および誘電体層を有することが可能である。図３は、簡潔にするために、５層の導電層３１０ａ〜３１０ｅおよび５層の誘電体層３２０ａ〜３２０ｅだけを示している。導電層３１０ａ〜３１０ｅの各層は、電源層またはグラウンド層のような部分層または全面層を含んでもよく、あるいは回路パターンの層を含んでもよく、あるいは、回路パターンと、グラウンド層のような部分層との両方を有する層を含んでもよい。導電層３１０ａ〜３１０ｅの限定的でない例として、銅がある。誘電体層３２０ａ〜３２０ｅの限定的でないいくつかの例として、ＦＲ−４、エポキシガラス、ポリイミドガラス、セラミック炭化水素、ポリイミドフィルム、樹脂含浸ガラス繊維、フィルム、樹脂含浸マット材料、ケブラー、紙、ナノパウダーが分散した樹脂誘電体などがある。特定の実施形態によれば、信頼性または機能性を高めるために、分割されたビアに絶縁ペーストまたは抵抗ペーストを充填する。

本明細書では、めっきビア３３０のようなめっきビアを分割する方法を、図４〜８を参照して説明する。本明細書にさらに記載されるように、間隙は、少なくとも１つの導電層３１０ａ〜３１０ｅおよび／または少なくとも１つの誘電体層３２０ａ〜３２０ｅの中にある穴である。例えば、導電層３１０ｃ内に間隙を形成することが可能である。各間隙の半径は、めっきビア構造３３０より大きい。以下では、図４〜８を参照して、エッチングプロセスによる間隙の形成について説明する。

図４〜８は、本発明の特定の実施形態による、導電層３１０ｄ内での間隙のエッチング、ならびにめっきレジスト３７０の配置および堆積の例を示す。図４〜８を参照して説明されるエッチングは、サブコンポジット構造の両導電層にも当てはまることに注意されたい。簡潔にするために、図４〜８の１つの層（３１０ｄ）に関してエッチングを説明する。さらに、簡潔にするために、図４〜８は、コアサブコンポジット構造内の１つの場所でのめっきレジストの選択的堆積を示している。しかしながら、ＰＣＢの設計に応じてサブコンポジット構造内の複数の場所にめっきレジストを選択的に堆積させることが可能であることを理解されたい。さらに、各サブコンポジット構造の、他のサブコンポジット構造の層とは異なる層に、めっきレジストを選択的に堆積させ、これらの様々なサブコンポジット構造を積層してＰＣＢ積重体を形成することによって、所望のＰＣＢ設計を達成することが可能である。

図４は、特定の実施形態による、電磁放射に選択的にさらされたエッチングレジストの層で覆われたコアサブコンポジット構造を示す図である。図４に示されたサブコンポジット構造４０２（本明細書ではコアとも称される）は、誘電体層３２０ｄと、これを挟む２つの導電層３１０ｄおよび３１０ｅとを含む。導電層３１０ｄは、エッチングレジスト４００に覆われている。エッチングレジストの一部は、マスク４１０に覆われている。

エッチングレジスト４００は、導電層３１０ｄの領域に塗布されて、その領域が電磁的、化学的、または電気化学的エッチングプロセスの間に反応しないようにする、任意の材料である。エッチングレジスト４００は、リソグラフィプロセス、選択的堆積、または直接レーザイメージングによって処理されることが可能である。エッチングレジスト４００の例としては、フォトレジスト、誘起材料、ドライフィルム、シート、ペースト、ポリマー厚膜、液体などがある。

マスク４１０は、電磁的、化学的、または電気化学的反応の間の反応を抑える領域を選択的に覆うフィルムまたはプレートである。マスク４１０の例としては、銀フィルム、ガラス、ジアゾフィルムなどがある。マスク４１０は、マスク４１０の配置を制御するように構成されたマスクアライナ（図示せず）を用いて、エッチングレジスト４００の上に位置決めされることが可能である。エッチングレジスト４００の露出部分は、電磁放射４２０（限定的でない例としては、レーザ）にさらされて、除去可能な状態に変質する。一方、覆われているエッチングレジストは、何も作用を受けないままである。レーザを用いる場合、マスク４１０は不要である。

図５は、本発明の特定の実施形態による、サブコンポジット構造４０２の導電層３１０ｄ、３１０ｅ、および誘電体層３２０ｄと、変質したエッチングレジストの領域５００とを示す図である。電磁放射４２０（図４）は終了しており、マスク４１０（図４）は除去され、それによって、変質していないエッチングレジスト４００が露出している。

図６は、特定の実施形態による、サブコンポジット構造４０２の導電層３１０ｄ、３１０ｅ、および誘電体層３２０ｂを示す図であり、変質したエッチングレジスト５００（図５）と導電層３１０ｄの一部とが除去されて、導電層３１０ｄの中に間隙６００が形成されている。変質したエッチングレジスト５００（図５）は、当分野において周知の方法で除去されており、それによって、導電層３１０ｄの一部が露出する。その後、導電層３１０ｄの露出部分がエッチングされ、間隙６００が形成されて、誘電体層３２０ｄが露出する。間隙６００は、１つの層の、グラウンド面の中、または電源面の中、または導電パッドまたは導電機構の中にあることが可能である。

図７は、特定の実施形態による、サブコンポジット構造４０２の導電層３１０ｄ、３１０ｅ、および誘電体層３２０ｂを示す図であり、変質していないエッチングレジスト４００が除去されている。変質していないエッチングレジスト４００（図４〜６）は、当分野において周知の方法によって除去されることが可能であり、それによって、導電層３１０ｄが露出する。

図８は、特定の実施形態による、サブコンポジット構造４０２の導電層３１０ｄ、３１０ｅ、および誘電体層３２０ｄを示す図であり、間隙６００の中にめっきレジスト８７０が堆積されている。

例えば、印刷、ステンシル印刷、ニードルディスペンシングなどにより、間隙内にめっきレジストを堆積させることが可能である。めっきレジストは、無電解金属堆積物に触媒作用を及ぼすことが可能な触媒種の堆積に抵抗する疎水性絶縁材料であることが可能である。また、めっきレジストは、コロイドグラファイトなどの他の「シード」堆積物の堆積に抵抗する材料であることも可能である。

めっきレジストは、エッチングされた間隙層と面一かそれより高く堆積されることが可能である。めっきレジストは、ペーストまたは粘稠液体であることが可能である。めっきレジストの限定的でない例として、シリコン樹脂、ポリエチレン樹脂、フルオロカーボン樹脂、ポリウレタン樹脂、アクリル樹脂などがある。このような絶縁疎水性樹脂系材料は、単独で用いることも可能であり、他の樹脂系材料との結合組成の形で用いることも、結合組成における疎水特性を維持するのに十分な量であれば可能である。

めっきレジストを堆積させた後、適切な方法により、めっきレジストを硬化させる。この時点で、めっきレジスト８７０が配置されたサブコンポジット構造４０２を、当分野において周知の手法により、多層ＰＣＢ積重体の他の部分と積層することが可能である。選択的に堆積されためっきレジストの領域が様々な場所にある、複数のサブコンポジット構造（コア）を積層して、ＰＣＢ積重体を形成することが可能である。ＰＣＢ積重体の導電層、誘電体層、およびめっきレジストを貫いて、スルーホールがドリリングされる。

したがって、ＰＣＢパネルは、パネルをシード槽に入れ、その後、無電解銅槽に浸漬することによって、同時にめっきされることが可能な、複数のスルーホールを有する。シード槽の限定的でない例として、銅パラジウムコロイドがある。表層めっきの一例が、米国特許第４６６８５３２号明細書に見られる。無電解銅は、パネルの各スルーホールのバレルの電解銅めっきの追加に備える、最初の導電経路を提供する。シード成分（無電解銅）は、スルーホール壁の表面に堆積するが、壁の、めっきレジストがある部分には有効には堆積しない。少量の無電解銅がめっきレジストの上に堆積することがあるが、このような量であれば、当分野において周知の後処理工程で除去することが可能である。例えば、めっきレジストの上に堆積する可能性がある少量の無電解銅を除去するには、基本的にすべての上記触媒種を疎水性めっきレジストから除去するのに十分な時間だけ、アルカリ溶液中のキレート剤に当該部分を接触させる。その後、パネルは、既知のプロセスに従って、パネルめっきまたはパターンめっきされる。例えば、電解めっきまたは無電解めっきを行うことが可能である。言い換えると、スルーホールの内壁を金属堆積物溶液に接触させて、壁の、疎水性めっきレジストで保護されていない、露出した触媒部分だけを金属化する。

ビア構造内の導電性材料のめっきは、シード材料があるところに形成される。同様に、めっきレジストがあるところには、導電性材料のめっきが形成されない。したがって、ビア構造内のめっきされた導電性材料の空隙部分によって、ビアが、電気的に隔離されたセクションに有効に分割される。ＰＣＢ積重体の特定の場所および特定の層にめっきレジストを計画的に配置することによって、ビア構造内の電気的に隔離された複数の部分を同時に形成することが可能である。

したがって、前述の方法を用いて、ビア構造を、電気的に隔離された複数のセグメントに構成することが可能である。このようなセグメントのそれぞれは、ＰＣＢ内のしかるべき層との相互接続経路を提供する。その後、信頼性または機能性を高めるために、このような分割されたビアに、エポキシなどの絶縁性ポリマーまたは抵抗性ポリマーのような絶縁材料を充填することが可能である。したがって、コストが高く、エラーが出やすく、時間がかかるバックドリリングを不要にすることが可能である。同様に、図３に示されたように、めっきレジスト３７０を用いることにより、バックドリリングの結果として可能性のあるＰＣＢ ３００の損傷が避けられる。さらなる利点として、バックドリリングの典型的に制御可能な深さの許容範囲が±５ミルであるのに対し、本明細書に記載のシステムおよび方法によれば、制御可能な深さの許容範囲を±１ミル以下にすることが可能である。結果として、めっきレジスト３７０と、誘電体層３２０ｂと、導電層３１０ｃとの整合性を、バックドリリングの場合より厳格な標準偏差で維持することが可能である。

特定の実施形態によれば、より厚いレジスト堆積物が好ましい場合がある。このような場合、サブコンポジット構造またはコアは、最終的なＰＣＢ積重体において、分割されたビア構造が必要になる部分に対応するスルーホールが機械的にドリリングされる。サブコンポジット構造の厚さは、約１〜５０ミルの範囲であることが可能である。したがって、めっきレジストの、より厚い堆積物を形成することが可能である。スルーホールには、特殊な穴充填機器、ステンシル、またはスクリーン印刷によって、めっきレジストが充填される。このようなプロセスは、穴埋めまたはビア穴埋めと呼ばれる。その後、適切なプロセスにより、めっきレジストを硬化させる。平坦化操作または洗浄操作により、サブコンポジット構造の表面から余分なめっきレジストを除去することが可能である。標準的なＰＣＢ工程により、サブコンポジット構造を処理して回路イメージを形成することが可能である。スルーホールにめっきレジストを充填することは、回路イメージを形成する前でも後でも可能であることに注意されたい。その後、サブコンポジット構造を積層して多層ＰＣＢ積重体にすることが可能であり、ＰＣＢ積重体の１つ以上のビア構造の内壁の無電解シーディングおよびその後のめっきのために、前述のプロセスを繰り返すことが可能である。特定の実施形態によれば、信頼性または機能性を高めるために、分割されたビアに、電気的絶縁材料、電気抵抗性ペースト、または電圧切換可能誘電体材料を充填することが可能である。電圧切換可能誘電体材料を用いる場合は、ＰＣＢ内の回路の引き回しをプログラマブルにすることが可能である。さらに、電圧切換可能誘電体材料は、トランジェント保護を提供することが可能である。本明細書で用いる「トランジェント」という用語は、静電放電イベントだけでなく、プリント回路基板内に電圧および電流を直接または間接的に誘起する現象であって、このような電圧および電流の振幅が、プリント回路基板上の電子部品の劣化または故障を引き起こすのに十分な大きさである、短時間の、あらゆる現象を包含する。

図９は、特定の実施形態によるＰＣＢ積重体を示す図であり、より厚いめっきレジストの層を用いて、分割されためっきビア構造が形成されている。図９は、導電層９１０ａ〜９ｌ０ｆと、それらを区切る誘電体層９２０ａ〜９２０ｆとを含むＰＣＢ ９００を示す。めっきビア構造９３０は、シード導電性材料９９０がめっきされ、さらに導電性材料９９２の被膜がめっきされる。めっきビア９３０は、ＰＣＢ積重体を作成するために使用されるサブコンポジット構造内にめっきレジストを選択的に堆積させることにより、電気的に隔離された複数の部分（９３０ａおよび９３０ｂ）に有効に分割される。

図９では、分割されためっきビアによって、電気信号９６０が、ビア９３０の隔離された部分９３０ａをトラバースして、ＰＣＢ ９００の第１の導電層９１０ａにある１つのパターン９４０から第２の導電層９１０ｂにある別のパターン９５０に伝わることが可能であり、この際、部分９３０ｂによって引き起こされる干渉によって信号の保全性が劣化することがないことを示す。めっきビア構造９３０の導電性材料９９２は、電気信号９６０がＰＣＢ ９００の第１の導電層９１０ａから第２の導電層９１０ｂに伝わる際に通る媒体である。同様に、ビア９３０の隔離された部分９３０ｂによって、別の電気信号９６２が、信号９６０と干渉することなく、パターン９８０に伝わることが可能である。めっきレジスト９７０は、導電層９１０ｃおよび９１０ｄにおいて、ビア構造９３０内に導電性材料９９０および９９２が堆積するのを防ぐ。結果として、ビア９３０は、電気的に隔離された部分９３０ａおよび９３０ｂに有効に分割される。

ＰＣＢ ９００は、任意の数の導電層および誘電体層を有することが可能である。図９は、簡潔にするために、６層の導電層９１０ａ〜９１０ｆおよび６層の誘電体層９２０ａ〜９２０ｆだけを示している。導電層９１０ａ〜９１０ｆの各層は、電源層またはグラウンド層のような部分層または全面層を含んでもよく、あるいは回路パターンの層を含んでもよく、あるいは、回路パターンと、グラウンド層のような部分層との両方を有する層を含んでもよい。導電層９１０ａ〜９１０ｆの限定的でない例としては銅があり、誘電体層９２０ａ〜９２０ｆの限定的でないいくつかの例としては、エポキシガラス、ポリイミドガラス、セラミック炭化水素、ポリイミドフィルム、テフロンフィルム、樹脂含浸マット材料、ケブラー、紙、ナノパウダーが分散した樹脂誘電体などがある。

特定の実施形態によれば、サブコンポジット構造の導電層および隣接する誘電体層の中に形成された間隙に、めっきレジストを選択的に堆積させる。このような場合は、サブコンポジット構造を機械的に、またはレーザでドリリングして、ブラインドホールを形成することが可能である。ブラインドホールは、サブコンポジット構造の１つの導電層から始まり、誘電体層の中を進み、サブコンポジット構造の別の導電層で終わる。しかしながら、ブラインドホールの深さは、ドリリングにより、サブコンポジット構造の導電層に届かない任意の深さにすることが可能である。その後、例えば、スキージ、ステンシル、スクリーン印刷などの操作により、ブラインドホール内にめっきレジストを堆積させる。その後、レジストを硬化させる。平坦化操作または洗浄操作により、ブラインドホールの開放端からレジストを除去することが可能である。標準的なＰＣＢ工程により、サブコンポジット構造を処理して回路イメージを形成することが可能である。めっきレジストを堆積させることは、回路イメージを形成する前でも後でも可能であることに注意されたい。その後、サブコンポジット構造を積層して多層ＰＣＢ積重体にすることが可能であり、ビア構造の内壁の無電解シーディングおよびその後のめっきのために、前述のプロセスを繰り返すことが可能である。このようなビア構造の利点は、めっきレジストがホールのブラインド端から出てこないこと、ならびにサブコンポジット構造（コア）の、ドリリングされていない導電層への接続が可能なことである。特定の実施形態によれば、信頼性または機能性を高めるために、分割されたビアに、電気的絶縁材料、電気抵抗性ペースト、または電圧切換可能誘電体材料を充填することが可能である。電圧切換可能誘電体材料を用いる場合は、ＰＣＢ内の回路の引き回しをプログラマブルにすることが可能である。さらに、電圧切換可能誘電体材料は、トランジェント保護を提供することが可能である。

図１０は、特定の実施形態によるＰＣＢ積重体を示す図であり、サブコンポジット構造の導電層および隣接する誘電体層の中に形成された間隙に、めっきレジストを選択的に堆積させることによって、分割されためっきビア構造が形成されている。図１０は、導電層１０１０ａ〜１０ｌ０ｆと、それらを区切る誘電体層１０２０ａ〜１０２０ｆとを含むＰＣＢ １０００を示す。めっきビア構造１０３０は、シード導電性材料１０９０がめっきされ、さらに導電性材料１０９２の被膜がめっきされる。めっきビア１０３０は、ＰＣＢ積重体を作成するために使用されるサブコンポジット構造内にめっきレジストを選択的に堆積させることにより、電気的に隔離された複数の部分（１０３０ａおよび１０３０ｂ）に有効に分割される。

図１０では、分割されためっきビアによって、電気信号１０６０が、ビア１０３０の隔離された部分１０３０ａをトラバースして、ＰＣＢ １０００の第１の導電層１０１０ａにある１つのパターン１０４０から別の導電層１０１０ｃにある別のパターン１０５０に伝わることが可能であり、この際、部分１０３０ｂによって引き起こされる干渉によって信号の保全性が劣化することがないことを示す。めっきビア構造１０３０の導電性材料１０９２は、電気信号１０６０がＰＣＢ １０００の第１の導電層１０１０ａから別の導電層１０１０ｃに伝わる際に通る媒体である。同様に、ビア１０３０の隔離された部分１０３０ｂにより、別の電気信号１０６２が、信号１０６０と干渉することなく、パターン１０８０に伝わることが可能である。めっきレジスト１０７０は、導電層１０１０ｄおよび誘電体層１０２０ｃにおいて、ビア構造１０３０内に導電性材料１０９０および１０９２が堆積するのを防ぐ。結果として、ビア１０３０は、電気的に隔離された部分１０３０ａおよび１０３０ｂに有効に分割される。

ＰＣＢ １０００は、任意の数の導電層および誘電体層を有することが可能である。図１０は、簡潔にするために、６層の導電層１０１０ａ〜１０１０ｆおよび６層の誘電体層１０２０ａ〜１０２０ｆだけを示している。導電層１０１０ａ〜１０１０ｆの各層は、電源層またはグラウンド層のような部分層または全面層を含んでもよく、あるいは回路パターンの層を含んでもよく、あるいは、回路パターンと、グラウンド層のような部分層との両方を有する層を含んでもよい。導電層１０１０ａ〜１０１０ｆの限定的でない例としては銅があり、誘電体層１０２０ａ〜１０２０ｆの限定的でないいくつかの例としては、エポキシガラス、ポリイミドガラス、セラミック炭化水素、ポリイミドフィルム、テフロンフィルム、樹脂含浸マット材料、ケブラー、紙、ナノパウダーが分散した樹脂誘電体などがある。

特定の実施形態によれば、サブコンポジット構造の一番上の導電層と同一平面にある面上の露出した誘電体の上の、サブコンポジット構造の面上にめっきレジストを選択的に堆積させる。このような場合、めっきレジストは、露出した誘電体の上のサブコンポジットコアのエッチングされた面に堆積する。めっきレジストの誘電体上への堆積は、スクリーン印刷、ステンシル、ニードルデポジッティング、または他の、当分野において既知の方法で行われる。めっきレジストの堆積物の厚さは、最大５ミルまでの範囲に調整されることが可能である。めっきレジストの堆積物は、任意の形状であってもよいが、典型的には、円形または矩形の形状であろう。堆積後、適切なプロセスにより、レジストを硬化させる。標準的なＰＣＢ工程により、サブコンポジット構造を処理して回路イメージを形成することが可能である。めっきレジストを堆積させることは、回路イメージを形成する前でも後でも可能であることに注意されたい。その後、サブコンポジット構造を積層して多層ＰＣＢ積重体にすることが可能であり、ビア構造の内壁の無電解シーディングおよびその後のめっきのために、前述のプロセスを繰り返すことが可能である。特定の実施形態によれば、信頼性または機能性を高めるために、分割されたビアに、電気的絶縁材料、電気抵抗性ペースト、または電圧切換可能誘電体材料を充填することが可能である。電圧切換可能誘電体材料を用いる場合は、ＰＣＢ内の回路の引き回しをプログラマブルにすることが可能である。さらに、電圧切換可能誘電体材料は、トランジェント保護を提供することが可能である。

図１１は、特定の実施形態によるＰＣＢ積重体を示す図であり、露出した誘電体の上のサブコンポジット構造の面上にめっきレジストを選択的に堆積させることにより、分割されためっきビア構造が形成されている。図１１は、導電層１１１０ａ〜１１１０ｅと、それらを区切る誘電体層１１２０ａ〜１１２０ｅとを含むＰＣＢ １１００を示す。めっきビア構造１１３０は、シード導電性材料１１９０がめっきされ、さらに導電性材料１１９２の被膜がめっきされる。めっきビア１１３０は、ＰＣＢ積重体を作成するために使用されるサブコンポジット構造内にめっきレジストを選択的に堆積させることにより、電気的に隔離された複数の部分（１１３０ａおよび１１３０ｂ）に有効に分割される。

図１１では、分割されためっきビアによって、電気信号１１６０が、ビア１１３０の隔離された部分１１３０ａをトラバースして、ＰＣＢ １１００の第１の導電層１１１０ａにある１つのパターン１１４０から別の導電層１１１０ｃにある別のパターン１１５０に伝わることが可能であり、この際、部分１１３０ｂによって引き起こされる干渉によって信号の保全性が劣化することがない。めっきビア構造１１３０の導電性材料１１９２は、電気信号１１６０がＰＣＢ １１００の第１の導電層１１１０ａから別の導電層１１１０ｃに伝わる際に通る媒体である。同様に、ビア１１３０の隔離された部分１１３０ｂによって、別の電気信号１１６２が、信号１１６０と干渉することなく、パターン１１８０に伝わることが可能である。めっきレジスト１１７０は、導電層１１１０ｃと別の導電層１１１０ｅとの間の領域において、ビア構造１１３０内に導電性材料１１９０および１１９２が堆積するのを防ぐ。結果として、ビア１１３０は、電気的に隔離された部分１１３０ａおよび１１３０ｂに有効に分割される。めっきビア構造１１３０は、任意の形状であってもよい。

ＰＣＢ １１００は、任意の数の導電層および誘電体層を有することが可能である。図１１は、簡潔にするために、５層の導電層１１１０ａ〜１１１０ｅおよび５層の誘電体層１１２０ａ〜１１２０ｅだけを示している。導電層１１１０ａ〜１１１０ｆの各層は、電源層またはグラウンド層のような部分層または全面層を備えてもよく、あるいは回路パターンの層を備えてもよく、あるいは、回路パターンと、グラウンド層のような部分層との両方を有する層を備えてもよい。導電層１１１０ａ〜１１１０ｅの限定的でない例としては銅があり、誘電体層１１２０ａ〜１１２０ｅの限定的でないいくつかの例としては、エポキシガラス、ポリイミドガラス、セラミック炭化水素、ポリイミドフィルム、テフロンフィルム、樹脂含浸マット材料、ケブラー、紙、ナノパウダーが分散した樹脂誘電体などがある。

特定の実施形態によれば、サブコンポジット構造の面上の導電領域または導電パッドの上の、サブコンポジット構造の面上にめっきレジストを選択的に堆積させる。この導電領域は、面としてパターン化されること、または個別のパッドまたは機構であることが可能である。パッドまたは機構の場合は、パッドの上にめっきレジストを重ねることが可能である。めっきレジストの導電領域への堆積は、スクリーン印刷、ステンシル、ニードルデポジッティング、または他の、当分野において既知の方法で行われる。めっきレジストの堆積物は、任意の形状であってもよいが、典型的には、円形または矩形の形状であろう。堆積後、適切なプロセスにより、レジストを硬化させる。標準的なＰＣＢ工程により、サブコンポジット構造を処理して回路イメージを形成することが可能である。めっきレジストを堆積させることは、回路イメージを形成する前でも後でも可能であることに注意されたい。その後、サブコンポジット構造を積層して多層ＰＣＢ積重体にすることが可能であり、ビア構造の内壁の無電解シーディングおよびその後のめっきのために、前述のプロセスを繰り返すことが可能である。特定の実施形態によれば、信頼性または機能性を高めるために、分割されたビアに、電気的絶縁材料、電気抵抗性ペースト、または電圧切換可能誘電体材料を充填することが可能である。電圧切換可能誘電体材料を用いる場合は、ＰＣＢ内の回路の引き回しをプログラマブルにすることが可能である。さらに、電圧切換可能誘電体材料は、トランジェント保護を提供することが可能である。

図１２は、特定の実施形態によるＰＣＢ積重体を示す図であり、サブコンポジット構造の面上の導電領域または導電パッドの上にめっきレジストを選択的に堆積させることによって、分割されためっきビア構造が形成されている。図１２は、導電層１２１０ａ〜１２１０ｅと、それらを区切る誘電体層１２２０ａ〜１２２０ｅとを含むＰＣＢ １２００を示す。めっきビア構造１２３０は、シード導電性材料１２９０がめっきされ、さらに導電性材料１２９２の被膜がめっきされる。めっきビア１２３０は、ＰＣＢ積重体を作成するために使用されるサブコンポジット構造内にめっきレジストを選択的に堆積させることにより、電気的に隔離された複数の部分（１２３０ａおよび１２３０ｂ）に有効に分割される。

図１２では、分割されためっきビアによって、電気信号１２６０が、ビア１２３０の隔離された部分１２３０ａをトラバースして、ＰＣＢ １２００の第１の導電層１２１０ａにある１つのパターン１２４０から導電パッド１２１０ｄにある別のパターン１２５０に伝わることが可能であり、この際、部分１２３０ｂによって引き起こされる干渉によって信号の保全性が劣化することがないことを示す。めっきビア構造１２３０の導電性材料１２９２は、電気信号１２６０がＰＣＢ １２００の第１の導電層１２１０ａから導電パッド１２１０ｄに伝わる際に通る媒体である。同様に、ビア１２３０の隔離された部分１２３０ｂによって、別の電気信号１２６２が、信号１２６０と干渉することなく、パターン１２８０に伝わることが可能である。めっきレジスト１２７０は、導電層１２１０ｅと導電パッド１２１０ｄとの間の領域において、ビア構造１２３０内に導電性材料１２９０および１２９２が堆積するのを防ぐ。結果として、ビア１２３０は、電気的に隔離された部分１２３０ａおよび１２３０ｂに有効に分割される。めっきビア構造１２３０は、任意の形状であってもよい。

ＰＣＢ １２００は、任意の数の導電層および誘電体層を有することが可能である。図１２は、簡潔にするために、５層の導電層１２１０ａ〜１２１０ｅおよび５層の誘電体層１１２０ａ〜１１２０ｅだけを示している。導電層１２１０ａ〜１２１０ｅの各層は、電源層またはグラウンド層のような部分層または全面層を含んでもよく、あるいは回路パターンの層を含んでもよく、あるいは、回路パターンと、グラウンド層のような部分層との両方を有する層を含んでもよい。導電層１２１０ａ〜１２１０ｆの限定的でない例としては銅があり、誘電体層１２２０ａ〜１２２０ｅの限定的でないいくつかの例としては、エポキシガラス、ポリイミドガラス、セラミック炭化水素、ポリイミドフィルム、テフロンフィルム、樹脂含浸マット材料、ケブラー、紙、ナノパウダーが分散した樹脂誘電体などがある。

めっきレジストの堆積およびビアの同時めっきの選択的性質によって、分割されたセクションが得られることから、ビアを、それぞれが他のセクションの信号を妨害せずに信号を伝えることが可能な複数のセクションに再分割することが可能である。これを有効に行うには、ＰＣＢレイアウトの設計時にコンピュータプログラムを使用するのが有利である。例えば、そのコンピュータプログラムを、Ｃａｄｅｎｃｅ Ａｌｌｅｇｒｏ（商標）やＭｅｎｔｏｒ Ｅｘｐｅｄｉｔｉｏｎ（商標）やＳｕｐｅｒｍａｘ（商標）などのＥＣＡＤソフトウェアにパッチすることが考えられる。そのコンピュータプログラムは、単独のソフトウェアモジュールとして実行されることも可能であり、その場合は、ＥＣＡＤシステムからデータをインポートし、ビアを分割し、その後、しかるべきファイルを、ＥＣＡＤまたはコンピュータ支援製造（ＣＡＭ）システムに出力する。このようなソフトウェアは、選択されたコアに適切な穴をドリリングすること、および／またはめっきレジストの選択的堆積のためのステンシルを製造するためのアートワークを生成することを行うよう製造機器をプログラムするために用いられるファイルを出力することも可能である。したがって、めっきレジストの位置、および最終的な分割されたビアの位置を決定することにより、パターン引き回しの密度を高め、保全性を向上させるように、ＰＣＢ設計を最適化することが可能である。ＰＣＢレイアウトの既存の設計がある場合は、コンピュータプログラムを用いて、例えばバックドリリングの位置と相互に関連する位置にめっきレジストを選択的に堆積させるように、位置を特定することが可能である。

先述の明細では、実装ごとに異なる可能性のある多数の具体的詳細を参照して、本発明の実施形態を説明してきた。したがって、本明細書および図面は、制限的な意味ではなく例示的な意味に考えられるべきである。本発明は、添付の特許請求項に記載されている程度に広義であるものとし、あらゆる等価物を包含する。

めっきビア構造およびスタブを有する、先行技術のＰＣＢを示す図である。 めっきビア構造を有し、スタブがバックドリリングによって除去された後の、先行技術のＰＣＢを示す図である。 めっきレジストを通って形成されためっきビア構造を有する、特定の実施形態によるＰＣＢを示す図である。 特定の実施形態による、電磁放射に選択的にさらされたエッチングレジストの層で覆われたコアサブコンポジット構造を示す図である。 本発明の特定の実施形態による、サブコンポジット構造の導電層および誘電体層と、変質したエッチングレジストの領域とを示す図である。 特定の実施形態による、サブコンポジット構造の導電層および誘電体層を示す図であり、変質したエッチングレジストと導電層の一部とが除去されて、導電層の中に間隙が形成されている図である。 特定の実施形態による、サブコンポジット構造の導電層および誘電体層を示す図であり、変質していないエッチングレジストが除去されている図である。 特定の実施形態による、サブコンポジット構造の導電層および誘電体層を示す図であり、間隙の中にめっきレジストが堆積されている図である。 特定の実施形態によるＰＣＢ積重体を示す図であり、より厚いめっきレジストの層を用いて、分割されためっきビア構造が形成されている図である。 特定の実施形態によるＰＣＢ積重体を示す図であり、サブコンポジット構造の導電層および隣接する誘電体層の中に形成された間隙に、めっきレジストを選択的に堆積させることによって、分割されためっきビア構造が形成されている図である。 特定の実施形態によるＰＣＢ積重体を示す図であり、サブコンポジット構造の一番上の導電層と同一平面にある面上の、パッドを設けない領域の上の、サブコンポジット構造の面上にめっきレジストを選択的に堆積させることにより、分割されためっきビア構造が形成されている図である。 特定の実施形態によるＰＣＢ積重体を示す図であり、サブコンポジット構造の面上の導電領域または導電パッドの上にめっきレジストを選択的に堆積させることによって、分割されためっきビア構造が形成されている図である。

Claims (24)

1. 第１の導電層と第２の導電層との間に挟まれた誘電体層を有する、少なくとも１つのサブコンポジット構造を備える、多層プリント回路基板であって、
   前記第１の導電層が、めっきレジストを充填された間隙を含み、
   当該多層プリント回路基板にドリリングされ、前記めっきレジストを貫通するスルーホールを備え、前記スルーホールの内側表面の、前記めっきレジストがない部分に導電性材料がめっきされて、前記多層プリント回路基板を通る、分割されたビア構造が形成された、多層プリント回路基板。
2. 多層プリント回路基板で使用されるサブコンポジット構造であって、
   ２つの導電層間に挟まれる誘電体層を備え、
   前記２つの導電層のうちの一方の導電層が、めっきレジストを充填された間隙を含む、サブコンポジット構造。
3. （１）第１の導電層と第２の導電層との間に挟まれた誘電体層と、
   第１のスルーホールと
   を有する、少なくとも１つのサブコンポジット構造、および、
   （２）第２のスルーホール
   を備える、多層プリント回路基板であって、
   前記第１のスルーホールが、前記少なくとも１つのサブコンポジット構造にドリリングされ、前記第１の導電層と前記誘電体層と前記第２の導電層とを貫通しており、かつ、めっきレジストが充填されており、
   前記第２のスルーホールが、当該多層プリント回路基板にドリリングされ、前記めっきレジストを貫通とおり、前記第２のスルーホールの内側表面の、前記めっきレジストがない部分に導電性材料がめっきされて、当該多層プリント回路基板を通る、分割されたビア構造が形成されている、多層プリント回路基板。
4. 多層プリント回路基板で使用されるサブコンポジット構造であって、
   第１の導電層と第２の導電層との間に挟まれた誘電体層と、
   当該サブコンポジット構造にドリリングされ、前記第１の導電層と前記誘電体層と前記第２の導電層とを貫通するスルーホールであり、めっきレジストが充填された前記スルーホールと
   を備えるサブコンポジット構造。
5. （１）第１の導電層と第２の導電層との間に挟まれた誘電体層と、
   前記第１の導電層および前記誘電体層にドリリングされ、めっきレジストを充填されたブラインドホールと
   を有する、少なくとも１つのサブコンポジット構造、および、
   （２）スルーホール
   を備える、多層プリント回路基板であって、
   前記スルーホールが、当該多層プリント回路基板にドリリングされ、前記めっきレジストを貫通しており、前記スルーホールの内側表面の、前記めっきレジストがない部分に導電性材料がめっきされて、当該多層プリント回路基板を通る、分割されたビア構造が形成されている、多層プリント回路基板。
6. 多層プリント回路基板で使用されるサブコンポジット構造であって、
   第１の導電層と第２の導電層との間に挟まれた誘電体層と、
   前記第１の導電層および前記誘電体層にドリリングされ、めっきレジストを充填されたブラインドホールと、
   を備えるサブコンポジット構造。
7. （１）第１の導電層と第２の導電層との間に挟まれた誘電体層と、
   めっきレジストの選択的堆積物と
   を有する、少なくとも１つのサブコンポジット構造、および、
   （２）スルーホール
   を備える多層プリント回路基板であって、
   前記第１の導電層が、前記誘電体層の一部を露出させる領域を含み、
   前記めっきレジストの前記選択的堆積物が、前記露出した誘電体の上に堆積されており、
   前記スルーホールが、当該多層プリント回路基板にドリリングされ、前記めっきレジストの堆積層を貫通しており、前記スルーホールの内側表面の、前記めっきレジストがない部分に導電性材料がめっきされて、前記多層プリント回路基板を通る、分割されたビア構造が形成されている、多層プリント回路基板。
8. 多層プリント回路基板で使用されるサブコンポジット構造であって、
   第１の導電層と第２の導電層との間に挟まれた誘電体層と、
   めっきレジストの選択的堆積物と
   を備え、
   前記第１の導電層が前記誘電体層の一部を露出させる領域を含み、
   前記めっきレジストの選択的堆積物が、前記露出した誘電体の上に堆積されている、サブコンポジット構造。
9. （１）導電パッドと導電層との間に挟まれた誘電体層と、
   前記導電パッドの上に堆積された、めっきレジストの選択的堆積物と
   を有する、少なくとも１つのサブコンポジット構造、および、
   （２）スルーホール
   を備える多層プリント回路基板であって、
   前記スルーホールが、当該多層プリント回路基板にドリリングされ、前記めっきレジストの堆積層を貫通しており、前記スルーホールの内側表面の、前記めっきレジストがない部分に導電性材料がめっきされて、当該多層プリント回路基板を通る、分割されたビア構造が形成されている、多層プリント回路基板。
10. 多層プリント回路基板で使用されるサブコンポジット構造であって、
    導電パッドと導電層との間に挟まれた誘電体層と、
    前記導電パッドの上に堆積された、めっきレジストの選択的堆積物と、
    を備えるサブコンポジット構造。
11. ビア構造を分割する方法であって、
    少なくとも１つのサブコンポジット構造の、第１の導電層、誘電体層、および第２の導電層のうちの１つ以上の中に、少なくとも１つの間隙を形成するステップと、
    前記少なくとも１つの間隙の中にめっきレジストを堆積させるステップと、
    を備える方法。
12. 前記少なくとも１つのサブコンポジット構造を積層して多層プリント回路基板積重体にするステップと、
    前記多層プリント回路基板積重体を通り、前記めっきレジストの各部分を貫通するスルーホールをドリリングするステップと、
    各スルーホールの内側表面の、前記めっきレジストがない部分に導電性材料をめっきして、前記多層プリント回路基板を通る、対応する分割されたビア構造を形成するよう、前記プリント回路基板積重体を処理するステップと、
    をさらに備える、請求項１１に記載の方法。
13. 前記めっきするステップが、電解めっき操作を行うステップを備える、請求項１２に記載の方法。
14. 前記めっきするステップが、無電解めっき操作を行うステップを備える、請求項１２に記載の方法。
15. 前記めっきレジストが、無電解金属堆積物に触媒作用を及ぼすことが可能な触媒種の堆積に抵抗する絶縁疎水性樹脂系材料を含む、請求項１１に記載の方法。
16. 前記絶縁疎水性樹脂系材料が、シリコン樹脂、ポリエチレン樹脂、フルオロカーボン樹脂、ポリウレタン樹脂、アクリル樹脂のうちの１つ以上を含む、請求項１５に記載の方法。
17. 前記絶縁疎水性樹脂系材料が、他の樹脂系材料との結合組成の形で、前記結合組成における疎水特性を維持するのに十分な量において用いられ、または、単独で用いられる、請求項１５に記載の方法。
18. 前記めっきレジストがドライフィルムである、請求項１１に記載の方法。
19. 前記めっきレジストが、ペーストまたは粘稠液体を含む、請求項１１に記載の方法。
20. 前記分割されたビア構造が、信頼性または機能性を高めるために、電気的絶縁材料、電気抵抗性ペースト、および電圧切換可能誘電体材料のうちの任意の１つを充填される、請求項１２に記載の方法。
21. 前記絶縁誘電体材料が、ＦＲ−４、エポキシガラス、ポリイミドガラス、セラミック炭化水素、ポリイミドフィルム、樹脂含浸ガラス繊維、テフロンフィルム、樹脂含浸マット材料、ケブラー、紙、ナノパウダーが分散した樹脂誘電体のうちの少なくとも１つである、請求項１２に記載の方法。
22. コンピュータプログラムを用いて、前記めっきレジストを選択的に堆積させる場所を決定し、前記めっきレジストの選択的堆積、ならびに前記分割されたビア構造を通る回路パターンの引き回しのために、プリント回路基板設計レイアウトプログラムおよびコンピュータ支援製造システムのうちの少なくとも１つで使用される情報を生成するステップをさらに備える、請求項１１に記載の方法。
23. ビア構造のバックドリリングを含む既存のプリント回路基板設計において、バックドリリングの場所に前記めっきレジストを堆積させるステップをさらに備える、請求項１１に記載の方法。
24. 逐次プロセスにおいて、２つ以上の別々のプリント回路基板サブアセンブリを分離する場所に前記めっきレジストを堆積させるステップをさらに備える、請求項１１に記載の方法。

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