JP3557612B2 - 低レーテンシ高速伝送システム - Google Patents
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Description
【発明の属する技術分野】
本発明は、情報処理装置に使用される低レーテンシ高速伝送システムに関し、特に高速に広帯域のデータ伝送を必要とする複数のプロセッサ間やプロセッサとメモリ間のデータ伝送に使用する伝送システムにおいて複数の伝送路を使用してシリアルデータ信号を伝送する高速伝送システムの改良に関する。
【0002】
【従来の技術】
従来、この種の広帯域の高速伝送システムは、一般的に、複数の伝送路を並列に使用して、同期したクロックを持つ装置間を1周期または複数周期でパラレルデータ信号の伝送を行っていた。
【0003】
近年、より広帯域の伝送が要求されるようになり、並列信号数が増加し、LSI(Large Scaled Integration)の入出力信号数が大幅に増加するに従って、信号数の削減が要請されている。
【0004】
この要請に応えるために、例えば、High Performance Parallel Interface 6400 Mbit/s Physical Layer (HIPPI―6400―PH ANSI X3xxx.199x)に開示されているように、シリアルデータ信号を複数の伝送路を使用して高速かつ広帯域に伝送することが提案されている。高速に動作するデータを正しく受け取るためには、ケーブル等の伝送媒体により歪んだ伝送波形となるデータ信号を、アイと呼ばれる狭いデータの確定領域においてサンプリングする必要がある。そのために、常に変化する立ち上がりまたは立ち下がりの位相変化を常時監視し、PLL(Phase Locked Loop)を使用してデータの変化点の中心にサンプリングクロックを調整し、データを受け取るようにする。しかし、この先行技術文献に開示された手法は、図14に示すように、データ信号4ビットに1ビットを付加し、1と0との割合が等しくなるように信号を反転させることにより、連続した0や1の発生を抑え、常時変化させるようにしている。
【0005】
また、単数の伝送路であるが、ファイバーチャネル(ANSI XT11 Fiber Channel Physical and Transmission Protocol)のように連続した1や0の個数を減らすために8ビットを10ビットに変換することも行われている。
【0006】
たとえば、特開平11−340839号公報には、送信側にパラレルデータ信号に同期信号を付加してシリアルデータ信号に変換するセパレータビット付加並直列変換手段を設け、受信側にシリアルデータ信号をセパレータビットを除去してパラレルデータ信号に変換するセパレータビット削除直並列変換手段を設けるようにしたパラレル信号シリアル伝送装置が開示されている。
【0007】
また、特開2000−216744号公報には、パラレルデータの特定の期間に同期コードを付加する同期コード付加手段と、同期コードが付加されたパラレルデータをシリアルデータに変換するパラレル/シリアル変換手段とを有するデータ伝送装置が開示されている。
【0008】
【発明が解決しようとする課題】
ところが、上述したような従来の技術では、たとえばデータ4ビット(または8ビット)に対してセパレータ1ビット(または2ビット)を付加することから、伝送したデータ信号の80%が実効データであり、同じデータ量を伝送するためには、1.25倍の回路量およびデータ線路を使用するか、伝送速度を1.25倍にする必要があるという問題点があった。
【0009】
また、1と0との割合が同じになるように4ビット(または8ビット)のデータを5ビット(または10ビット)に変換するための時間,および受け取った5ビット(または10ビット)のデータを4ビット(または8ビット)に変換する時間が必要なため、伝送するデータが入力されてから、受け取った側が元のデータ信号に戻して出力するまでの時間(以下、レーテンシと呼ぶ)がかかり、高速に伝送できるが、データとして使用するためには時間が遅くなるという問題点があった。
【0010】
しかし、4ビット(または8ビット)を5ビット(または10ビット)に変換しない場合には冗長のビットを持たず、データ信号は任意の値をとるため、特定信号列をデータの開始とする手段が採れず、かつ1,0に変化することが保証できないために、常時サンプリングクロックを調整することができないという課題が発生する。
【0011】
本発明の主な目的は、複数の伝送路を使用し、各々の伝送回路において、システムクロックを使用して送られて来たパラレルデータ信号をシリアルデータ信号に変換して伝送し、複数の伝送路にて伝送されたため、到達時間が異なったデータ信号に対し、受信側にて伝送回路毎にサンプリングクロックをデータの中心に調整してサンプリングするとともに、シリアルデータ信号をパラレルデータ信号に変換し、システムクロックに同期させて元のデータ信号を復元する高速伝送システムにおいて、データ信号に余分なビットを付加せずに、伝送データ信号に占める実効データ信号の割合を大きくすることにより、少ない回路量と低い伝送速度とを使用し、最大の伝送容量を実現するとともにレーテンシを最小にした低レーテンシ高速伝送システムを提供することにある。
【0012】
【課題を解決するための手段】
本発明の低レーテンシ高速伝送システムにおける課題を解決するための手段および本発明の特徴について、図1および図2を参照して示す。
【0013】
本発明の低レーテンシ高速伝送システムは、複数の伝送路800と;送信側において、入力パラレルデータ信号を分割して該入力パラレルデータ信号を作成したシステムクロックCLKSYSまたは同じ周波数のクロックによりデータを受け取るnビットレジスタ210と、システムクロックCLKSYSに同期したn/2逓倍の周波数の伝送用クロックまたは伝送用クロックを分周したクロックを用いてnビットレジスタ210の出力をシリアルデータ信号に変換するパラレル−シリアル変換回路(n/2:1マルチプレクサ220および2:1マルチプレクサ230)と、1データ分前のデータ信号と異なるときにドライバ240の出力振幅を大きくし、同じときに小さくするプリエンファシス機能を制御するプリエンファシス制御回路230(以下、図において同一ブロックで示される複数の回路については、同一符号を付して説明する)と、プリエンファシス制御回路230の出力に従いプリエンファシスしたデータ信号を発生するドライバ240を含む複数の第1のトランスミッタ回路200と;受信側において、第1のトランスミッタ回路200で使用した伝送用クロックに同期したシステムクロックCLKSYSのn/2逓倍の周波数である伝送用クロックを入力とするDLL回路620の出力とシリアルデータ信号とを比較し、シリアルデータ信号の中心にサンプリングタイミングを有するようにサンプリングクロックを調整するPLL(Phase
Locked Loop)回路の一種であるDLL(Delay Locked Loop)回路620と、シリアルデータ信号をサンプリングクロックによりサンプリングしてパラレルデータ信号に変換するサンプラ&シリアル−パラレル変換回路(サンプラ&1:2デマルチプレクサ630および1:nデマルチプレクサ640)と、調整開始信号がきたときに、DLL回路620の調整開始および調整終了を指示する調整制御信号strtをリセットし、先頭ビット位置を記憶したフリップフロップのホールドを解除し、第1の特定信号列とシリアル−パラレル変換回路の出力とを比較し、調整制御信号strtがリセットされているときに、一致した場合に調整制御信号strtをセットし、先頭ビット位置を記憶してホールドする第1の頭出し検出回路650と、リセットされた調整制御信号strtにより出力を無効にし、調整制御信号strtがセットされたときに、第1の頭出し検出回路650の先頭ビット位置の記憶結果に従い、一致した信号列の次のビットからnビットをnビット毎にデータとして出力する整列化回路650と、調整制御信号strtがリセットのときに停止し、セットのときにアドレス0からアドレス(m−1)までを循環するライトアドレスを発生するライトアドレス発生回路661(図10参照)と、ライトアドレス発生回路661の出力に従い、指示されたライトアドレスに整列化回路650の出力を順次書き込むmアドレスnビットFIFO回路660と、システムクロックCLKSYSに同期してリードアドレスにより指定されたアドレスのmアドレスnビットFIFO回路660に書かれたデータ信号を選択するmウェイnビットマルチプレクサ670と、mウェイnビットマルチプレクサ670の出力を書き込むnビットレジスタ680とから構成される複数の第1のデータ処理回路600とを備える高速伝送システムに;任意または一定の周期で入力されたパラレル信号列に対応して、第1のトランスミッタ回路200から無効データ列,確実に1,0に変化する第1の調整信号列,および第1の特定信号列を含むシリアルデータ信号が出力されるとき、第2のトランスミッタ回路300から無効データ列と第2の特定信号列との開始時期が同じで、第1の特定信号列と第3の特定信号列との終了時期が同じくなるように、第2の特定信号列,確実に1,0に変化する第2の調整信号列,および第3の特定信号列を発生する調整制御論理回路400と、第一のトランスミッタ回路200と同じ回路構成で、調整制御論理回路400の出力信号を受け取るnビットレジスタ310と、nビットレジスタ310の出力をシリアルデータ信号に変換するパラレル−シリアル変換回路(n/2:1マルチプレクサ320および2:1マルチプレクサ330)と、1データ分前のデータ信号と異なるときにドライバ340の出力振幅を大きくし、同じときに小さくするプリエンファシス機能を制御するプリエンファシス制御回路330と、プリエンファシス制御回路330の出力に従いプリエンファシスしたデータ信号を発生するドライバ340とを含む第2のトランスミッタ回路300と;第1のデータ処理回路600と同じ、DLL回路720,サンプラ&シリアル−パラレル変換回路(サンプラ&1:2デマルチプレクサ730および1:nデマルチプレクサ740)と、シリアル−パラレル変換回路の出力と第2の特定信号列とを比較し、一致したときにDLL回路620,720の調整を指示する一定のパルス幅の調整開始信号を作成して第1のデータ処理回路600に分配し、調整終了信号をリセットし、シリアル−パラレル変換回路の出力と第3の特定信号列とを比較し、一致したときに調整終了信号をセットする第2の頭出し検出回路750と、調整終了信号をシステムクロックCLKSYSに同期化し、全ての第1のデータ処理回路600のmアドレスnビットFIFO回路660において整列化回路650の出力をmアドレスnビットFIFO回路660に書き込んだ後、かつ同じアドレスに次のデータを書き込む前のタイミングになるようにリードアドレスの発生するタイミングを合わせるリードアドレス起動信号を出力する同期化回路760と、同期化回路760からのリードアドレス起動信号がリセットされると停止し、同期化回路760からのリードアドレス起動信号がセットされるとアドレス0からアドレス(m−1)まで循環して順次発生し、かつ複数の第1のデータ処理回路600のmアドレスnビットFIFO回路660に対して同時に同じアドレスを指定するリードアドレスを分配するリードアドレス発生回路770とから構成される第2のデータ処理回路700とを付加することを特徴とする。
【0014】
システムクロックCLKSYSに同期したn/2逓倍の周波数の伝送用クロックは、システムクロックCLKSYSまたはシステムクロックCLKSYSと一定の位相関係にある同じまたは正数分の1の周波数を持つ信号をREFクロック(参照クロック)入力とし、n/2周期毎にシステムクロックCLKSYSと同じ位相になるシステムクロックCLKSYSのn/2逓倍の周波数を有する伝送用クロックを発生するアナログPLL回路を使用し、図1に示すように、送信側に第1のアナログPLL回路100、受信側に第2のアナログPLL回路500を設置し、各々送信側および受信側の伝送用クロックを必要とする回路に分配する。
【0015】
また、図2に示すソースシンクロナス方式の低レーテンシ高速伝送システムのように、第2のアナログPLL回路500を省略し、第1のアナログPLL回路100からの伝送用クロックを、ドライバ140,伝送路1000,およびレシーバ540を介して受信側に伝送し、第1のデータ処理回路600および第2のデータ処理回路700に分配するようにしてもよい。
【0016】
このような構成をとることにより、データ信号列に余分のビットを持たず、任意の値をとるために特定信号列をデータの開始とする手段が採れず、かつ1,0に変化することが保証できないデータ信号に対して、一定もしくは任意の周期で、入力されたパラレル信号列に対応して、第1のトランスミッタ回路200から無効データ列,確実に1,0に変化する第1の調整信号列,および第1の特定信号列を含むシリアルデータ信号が出力されるとき、第2のトランスミッタ回路300から無効データ列と第2の特定信号列との開始時期が同じで、第1の特定信号列と第3の特定信号列との終了時期が同じように、第2の特定信号列(1ビットでも1になったらとしてもよい)、確実に1,0に変化する第2の調整信号列,および第3の特定信号列を含むシリアル調整信号を出力させ、第1のトランスミッタ200から無効データ列,第1の調整信号列,第1の特定信号列およびデータ信号列を出力させることにより、第2のデータ処理回路700は第2の特定信号列がきたならば、DLL回路620の調整開始信号を作成し、第2の特定信号列,第2の調整信号列,および第3の特定信号列の間にDLL回路620によりサンプリングクロックの調整を行い、第2のデータ処理回路700内のmアドレスnビットFIFO回路660のリードアドレスの発生を停止するとともに、第1のデータ処理回路600の第1の頭出し検出回路650に調整制御信号strtを分配することにより、ホールドを解除して記憶した先頭ビット位置をリセットし、調整終了信号をリセットすることにより、mアドレスnビットFIFO回路660のライトアドレスの発生を停止させ、整列化回路650の出力を無効にさせ、DLL回路620の調整を可能とする第1の調整信号列の入力を許容させ、かつDLL回路620によるサンプリングクロックの調整を行わせ、さらには第1のデータ処理回路600毎に、DLL回路620の調整期間中に第1の特定信号列がデータ信号に入力されたならば、調整終了とデータ開始とする信号として認識させることにより、第1の特定信号列の次のビットからmアドレスnビットFIFO回路660にアドレス0から順次書き込むことを可能にすることができる。
【0017】
また、第1のデータ処理回路600に第1の特定信号列がくるのとほぼ同時期に、第2のデータ処理回路700に第3の特定信号列がきたときに調整終了として認識し、リードアドレス起動信号を作成し、システムクロックCLKSYSに同期化し、アドレス0からアドレス(m−1)まで循環して順次発生するリードアドレスを発生し、第1のデータ処理回路600に分配することにより、各mアドレスnビットFIFO回路660において、伝送路800のばらつきおよび回路のばらつきのためにバラバラに書き込まれたデータを、同時にかつシステムクロックCLKSYSに同期して同じアドレスから読み出せるため、送信側のパラレルデータ信号列を復元したパラレルデータ信号列を得ることができる。
【0018】
ここで、第1のトランスミッタ回路200から調整の開始時に出力される無効データ列は、データの有効性を示す特定のビットのみでもよい。無効データの数は、第2の特定信号列が第2のデータ処理回路700に入力され、調整開始信号を発生し、第1のデータ処理回路600の整列化回路650のデータを無効にする時間から、無効データ列が第1のデータ処理回路600に入力され、整列化回路650に入力されるまでの時間を差し引いた期間以上であればよい。
【0019】
また、図2に示すように、伝送用クロックを送信側から受信側に分配することにより、クロック発生源の異なるシステムクロックCLKSYSを使用するために、微少ではあっても周波数が異なるシステムクロックCLKSYSを使用した装置間の伝送でも、データが喪失される前に定期的に再調整することにより、エラーすることなくデータ伝送を可能にする。
【0020】
【発明の実施の形態】
以下、本発明の上記および他の目的,特徴および利点を明確にすべく、添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。
【0021】
(1) 第1の実施の形態
図1は、本発明の第1の実施の形態に係る同期クロック式の低レーテンシ高速伝送システムを示す回路ブロック図である。本実施の形態に係る低レーテンシ高速伝送システムは、第1のアナログPLL回路100,複数の第1のトランスミッタ回路200,第2のトランスミッタ回路300,および調整制御論理回路400を含む送信側と、第2のアナログPLL回路500,複数の第1のデータ処理回路600,および第2のデータ処理回路700を含む受信側とが、複数の伝送路800および伝送路900を介して接続されて、その主要部が構成されている。
【0022】
第1のアナログPLL回路100は、システムクロックCLKSYSのn/2逓倍の周波数で発振し伝送用クロック(図13(g)参照)を出力する電圧制御型可変周波数発振器(VCO)120と、第1のアナログPLL回路100の出力であるその出力がシステムクロックCLKSYS(図13(i)参照)のn/2逓倍の周波数のときに出力がREFクロックと同じ周波数になるように分周するカウンタ130と、カウンタ130の出力とREFクロックとを位相比較し、カウンタ130の出力がREFクロックの周波数と位相が同じになるようにVCO120の制御電圧を制御する位相比較器(PD)110とから構成されている。ここで、カウンタ130のクロック入力である伝送用クロックの位置を2:1マルチプレクサ230のフリップフロップのクロック入力から得ることにより、システムクロックCLKSYSと伝送用クロックとの位相を一定の関係にすることができる。
【0023】
第1のトランスミッタ回路200は、図示しない論理側から送られた入力パラレルデータ信号を分割したnビットのパラレルデータ信号を第1のアナログPLL回路100のカウンタ130の出力であるシステムクロックCLKSYSと同じ周波数のクロックまたはシステムクロックCLKSYSにより受け取るnビットレジスタ210と、nビットレジスタ210の出力を第1のアナログPLL回路100からの伝送用クロックを使用してシリアルデータ信号(図13(h)参照)に変換するパラレル−シリアル変換回路 (n/2:1マルチプレクサ220および2:1マルチプレクサ230)と、1データ分前のデータ信号と異なるときにドライバ240の出力振幅を大きくし、同じときに小さくするプリエンファシス機能を制御するプリエンファシス制御回路230と、プリエンファシス制御回路230の出力に従いプリエンファシスしたシリアルデータ信号を出力するドライバ240とから構成されている。
【0024】
第2のトランスミッタ回路300は、第1のトランスミッタ回路200と同じ回路構成であり、調整制御論理回路400から送られたnビットのパラレルデータ信号を受けるnビットレジスタ310と、nビットレジスタ310の出力を第1のアナログPLL回路100からの伝送用クロックを使用してシリアルデータ信号に変換するパラレル−シリアル変換回路 (n/2:1マルチプレクサ320および2:1マルチプレクサ330)と、1データ分前のデータ信号と異なるときにドライバ340の出力振幅を大きくし、同じときに小さくするプリエンファシス機能を制御するプリエンファシス制御回路330と、プリエンファシス制御回路330の出力に従いプリエンファシスしたシリアルデータ信号を出力するドライバ340とから構成されている。
【0025】
調整制御論理回路400は、一定の周期または任意の周期で、入力されたパラレル信号列に対応して、第一のトランスミッタ回路200から無効データ列,確実に1,0に変化する第1の調整信号列,および第1の特定信号列を含むシリアルデータ信号が出力されるとき、無効データ列と第2の特定信号列との開始時期が同じ、第1の特定信号列と第3の信号列との終了時期が同じように、第2の特定信号列,第2の調整信号列,および第3の特定信号列を発生し、第2のトランスミッタ回路300の入力へ出力する。以下、本実施の形態では、図13中に例示するように、無効データ列を”0…0”(図13(h)参照)、第1および第2の調整信号列を”10…10”
(図13(b),(h)参照)、第1の特定信号列を”1100” (図13(h)参照)、第2の特定信号列を”1010” (図13(b)参照)、第3の特定信号列を”1100”
(図13(b)参照)であるものとする。調整制御論理回路400は、第1のトランスミッタ回路200と同期して、調整開始時に第2の特定信号列および第2の調整信号列を第2のトランスミッタ回路300に送出し、調整終了時に第3の特定信号列を送出し、他の時は無効信号を送出する。無効信号はオール0であってもよい。また、第1のトランスミッタ回路200からデータ信号に無効データ列,第1の調整信号列,および第1の特定信号列が出力されるようにし、最初と終わりとの時期が一致するように設定する。
【0026】
第2のアナログPLL回路500は、第1のアナログPLL回路100と同じ回路構成を有し、PD510と、VCO520と、カウンタ530とから構成され、システムクロックCLKSYSに同期したn/2逓倍の周波数の伝送用クロックを作成し、第1のデータ処理回路600および第2のデータ処理回路700に分配する。第2のアナログPLL回路500は、REFクロックは、第1のアナログPLL回路100で使用したREFクロックと同じ周波数とする。
【0027】
第1のデータ処理回路600は、レシーバ610と、DLL回路620と、サンプラ&1:2デマルチプレクサ630と、1:nデマルチプレクサ640と、第1の頭出し検出回路&整列化回路650と、mアドレスnビットFIFO回路660と、mウェイnビットマルチプレクサ670と、nビットレジスタ680とから構成されている。
【0028】
第2のデータ処理回路700は、第1のデータ処理回路600の制御を行う機能を有し、レシーバ710と、DLL回路720と、サンプラ&1:2デマルチプレクサ730と、1:nデマルチプレクサ740と、第2の頭出し検出回路750と、同期化回路760と、リードアドレス発生回路770とから構成されている。なお、レシーバ710,DLL回路720,サンプラ&1:2デマルチプレクサ730,および1:nデマルチプレクサ740は、第1のデータ処理回路600におけるレシーバ610,DLL回路620,サンプラ&1:2デマルチプレクサ630,および1:nデマルチプレクサ640と同じ機能および構成である。
【0029】
次に、このように構成された第1の実施の形態に係る低レーテンシ高速伝送システムの動作について詳しく説明する。
【0030】
第1のアナログPLL回路100は、システムクロックCLKSYSまたはシステムクロックCLKSYSと一定の位相関係にある同じまたは正数分の1の周波数を持つ信号をREFクロック入力とし、n/2周期毎にシステムクロックCLKSYSと同じ位相になるシステムクロックCLKSYSのn/2逓倍の周波数を有する伝送用クロックを発生する。伝送用クロックは、複数のnビットに分割されたパラレルデータ信号をnビットのシリアルデータ信号にするために使用される。
【0031】
nビットレジスタ210は、図示しない論理側から送られてきた入力パラレルデータ信号を分割したnビットのパラレルデータ信号をシステムクロックCLKSYSと同じ周波数のクロックまたはシステムクロックCLKSYSに同期して受け取る。
【0032】
n/2:1マルチプレクサ220および2:1マルチプレクサ230からなるパラレル−シリアル変換回路は、nビットのパラレルデータ信号をシリアルデータ信号に変換する。
【0033】
プリエンファシス制御回路230は、オール0やオール1を伝送するために、ACカップリングによる伝送ができないことから、直流成分を確保して、伝送するために必要となる。すなわち、プリエンファシス制御回路230は、1データ分前の負のデータ信号と伝送するデータ信号とが等しい時(つまり変化するとき)は、出力振幅を大きくして受信端での立ち上がり時間を速くし、異なる時(つまり変化しないとき)は、1データ分前の負のデータ信号と伝送するデータ信号とが等しい時の出力振幅を大きくした波形が受信端に到達し、さらに1データ周期分遅れた時点での電圧になるようにドライバ240の出力インピーダンスを変化させ、伝送系の直流抵抗と受信端の終端抵抗とによって分割された直流電圧が等しい電圧になるようにする。このプリエンファシス制御を行うことによって、オール0やオール1が連続し、立ち上がりまたは立ち下がり時に振幅が定常状態まで達しない場合でも、常時変化し、伝送路800の周波数特性によって高周波領域の信号が減衰し、振幅が小さくなった場合でも、受信端における変化する直前の電圧を各々一定にでき、かつ変化時の振幅も一定にできるため、伝送されたデータ信号の確定した領域(アイ)を大きくすることができる。また、プリエンファシスする量を、プリエンファシスしないことを含め、複数個準備して選択可能にすることにより、ケーブルだけで無く、プリント板配線による減衰量を含めた伝送路800の減衰量に応じて選択可能にできる。このようにすることにより、イコライザ付きケーブルのように、ケーブルだけの最適化で無く、伝送路800全体の減衰量に応じた最適化が可能になる。
【0034】
ドライバ240は、シリアルデータ信号のプリエンファシスを行いながら伝送路800を介して伝送を行う。
【0035】
受信側では、DLL回路620が、第2のアナログPLL回路500の出力である伝送用クロックを遅延させたクロックとシリアルデータ信号とを位相比較し、その遅延時間を制御することにより、立ち上がりおよび立ち下がりにてデータの中心をサンプリングするようにサンプリングクロックCK1(図5参照)を調整する。送信側より同時に出力されたデータ信号は、各伝送路800を通過する際に、伝送路800や回路のばらつきにより、異なった遅延時間後に到達する。しかし、データを正しく受け取るためには、アイの中心においてサンプリングすることが重要であり、各データ信号毎にアイの中心になるようにDLL回路620によってサンプリングクロックCK1の位相を調整する。
【0036】
サンプラ&1:2デマルチプレクサ630は、入力パラレルデータの中心において、サンプリングクロックCK1の前縁および後縁で2つのデータをサンプリングするとともに、出力のタイミングをサンプリングクロックCK1の後縁に統一してサンプリングした並列の2つのデータ信号を出力する。
【0037】
1:nデマルチプレクサ640は、サンプラ&1:2デマルチプレクサ630からの2つの出力を、さらにnビット毎に、システムクロックCLKSYSと同じ周期毎に、交互にサンプリングしてシステムクロックCLKSYSの2倍の周期で変化するパラレルデータ信号を作成する。
【0038】
第1の頭出し検出回路650は、その出力である調整制御信号strtが有効のときにリセットしてDLL回路620の調整中を示し、DLL回路620の調整中に1:nデマルチプレクサ640の出力に第1の特定信号列が検出されると、セットして調整終了を示す調整制御信号strtを作成し、調整制御信号strtがリセットされDLL回路620の調整中を示しているときに、第1の特定信号列が検出されると、調整制御信号strtをセットして調整終了を示し、先頭ビット位置を記憶してホールドする。
【0039】
整列化回路650は、調整制御信号strtのリセットにより出力を無効にし、調整制御信号strtがセットされたときに、第1の頭出し検出回路650の先頭ビット位置の記憶結果に従い、一致した信号列の次のビットからnビットをnビット毎にデータとして出力する。
【0040】
mアドレスnビットFIFO回路660は、第1の頭出し検出回路650からの調整制御信号strtを起動信号とし、調整制御信号strtがDLL回路620の調整中を指示するリセット時にライトアドレスを停止し、調整制御信号strtがDLL回路620の調整終了を示すセット時に次のサイクルから、アドレス0からアドレス(m−1)まで循環してライトアドレスを発生し、このライトアドレスに従い第1の特定信号列の次のnビットから始まる整列化回路650の出力データを書き込む。
【0041】
mウェイnビットマルチプレクサ670は、リードアドレス発生回路770からのリードアドレスに従い、mアドレスnビットFIFO回路660に書き込まれたnビットのデータを選択して取り出す。
【0042】
nビットレジスタ680は、mウェイnビットマルチプレクサ670のnビットの出力データをシステムクロックCLKSYSで書き込み、出力する。
【0043】
次に、各回路の具体例を図3ないし図12を用いてより詳しく説明する。
【0044】
まず、図3を参照して、n/2:1マルチプレッサ220の具体例について説明する。
【0045】
図3に示す2:1マルチプレクサ&レジスタ221は、n/2:1マルチプレッサ220の構成要素であり、n/2:1マルチプレッサ220は、1段目の前段のフリップフロップF30,F31をnビットレジスタとし、2段目以降を2:1マルチプレクサ&レジスタ221のフリップフロップF32を前段のレジスタとするような2:1マルチプレクサ&レジスタ221を縦続接続して構成される。n/2:1マルチプレクサ220は、2つの出力を2:1マルチプレクサ230に入力する。
【0046】
パラレル−シリアル変換機能は、前段のフリップフロップF30,F31の2ビットを入力とし、前段のフリップフロップF30,F31のクロックCK30を選択信号とし、クロックCK30の最初の半周期はフリップフロップF30の出力を選択し、残り半周期をフリップフロップF31の出力を選択するセレクタS0と、クロックCK30の2逓倍の周波数を持ち、クロックCK30のサンプリングエッジと異なる位相となるクロックCK31のエッジにて、セレクタS0の出力をサンプリングするフリップフロップF32とから構成される複数の2:1マルチプレクサ&レジスタ221とする。
【0047】
2:1マルチプレクサ&レジスタ221で使用される前段のフリップフロップF30,F31のサンプリングクロックCK30および2逓倍の周波数を持つクロックCK31は、第1のアナログPLL回路100のVCO120の出力およびカウンタ130の出力から得られる。
【0048】
このようなn/2:1マルチプレッサ220の構成をとることにより、前段のクロックCK30の半周期は、2逓倍の周波数を持つクロックCK31の有効エッジから見ると前後180度離れており、充分余裕を持ってサンプリングすることができる。
【0049】
次に、図4を参照して、2:1マルチプレクサ230の具体例について説明する。
【0050】
2:1マルチプレクサ230の具体例は、n/2:1マルチプレクサ220のフリップフロップF40,F41のサンプリングエッジが後縁となるようにしたサンプリングクロックCK41を選択信号として、フリップフロップF40の正出力および負出力をサンプリングクロックCK41の前半周期に選択し、サンプリングクロックCK41の前縁をサンプリングエッジとしてフリップフロップF41の出力をサンプリングしたフリップフロップF42の正出力および負出力をサンプリングクロックCK41の後半周期に選択し、各々切り替えて出力するセレクタS40,S41から構成される。
【0051】
このような2:1マルチプレクサ230の構成をとることにより、フリップフロップF40の出力は、サンプリングクロックCK41の後縁より遅く変化するために、サンプリングクロックCK41がフリップフロップF40の出力を選択しているときは、フリップフロップF40の出力が変化しないことが保証され、フリップフロップF42の出力は、サンプリングクロックCK41の前縁より遅く変化するため、サンプリングクロックCK41がフリップフロップF42の出力を選択しているときは、フリップフロップF42の出力が変化しないことが保証され、選択した後で波形が変化することがなくなるという効果が得られる。
【0052】
次に、図4を参照して、プリエンファシス制御回路230の具体例について説明する。
【0053】
プリエンファシス制御回路230の具体例は、サンプリングクロックCK41の前縁をサンプリングエッジとして、n/2:1マルチプレクサ220のフリップフロップF40の正出力をサンプリングして取り込むフリップフロップF43と、サンプリングクロックCK41の後縁、かつ次のサイクルにおいてフリップフロップF41の正出力をサンプリングして取り込むフリップフロップF44と、フリップフロップF43およびF44の正出力および負出力を、サンプリングクロックCK41の反転信号を選択信号として選択し、前半周期にフリップフロップF44の正出力および負出力、後半周期にフリップフロップF43の正出力および負出力を得るセレクタS42,S43とから構成される。
【0054】
プリエンファシス制御回路230は、フリップフロップF40およびF42の出力を選択するセレクタS40,S41の出力より、サンプリングクロックCK41の半周期分遅れた、つまりデータ信号の1データ分前の信号が得られる。この1データ分前の負のデータ信号と伝送するデータ信号とが等しい時(つまり変化するとき)は、出力振幅を大きくして受信端での立ち上がり時間を速くし、異なる時(つまり変化しないとき)は、1データ分前の負のデータ信号と伝送するデータ信号とが等しい時の出力振幅を大きくした波形が受信端に到達し、さらに1データ周期分遅れた時点での電圧になるようにドライバ240の出力インピーダンスを変化させ、伝送系の直流抵抗と受信端の終端抵抗とによって分割された直流電圧が等しい電圧になるようにする。
【0055】
次に、図5を参照して、DLL回路620の具体例について説明する。
【0056】
DLL回路620の具体例は、データ信号の確定領域であるアイの中心にサンプリングクロックCK1を調整するためものであり、微少な遅延時間差をもった複数のタップ出力を有する2つのディレーチェーンDL1,DL2と、2つの位相検出回路PD3,PD4と、2つのアップダウンカウンタUDC1,UDC2と、3つの遅延制御回路DC1,DC2,DC3と、遅延補正回路DR1とから構成される。
【0057】
第2のアナログPLL回路500の出力である伝送用クロックCLKinは、ディレーチェーンDL1に入力され、遅延制御回路DC1は、アップダウンカウンタUDC1の遅れ(pup)または進み(pdn)の指示によって、遅れ信号(pup)または進み信号(pdn)がある毎に1タップずつ、ディレーチェーンDL1の遅延時間の大きい方または小さい方のタップのクロックを選択することを指示し、セレクタS5は、指示されたタップのクロックを選択して出力する。
【0058】
セレクタS5の出力は、クロックとして遅延制御回路DC1を動作させるとともに、ディレーチェーンDL2に入力され、さらにはセレクタS6,S7の遅延時間と等しい時間だけ遅らせたクロックCK0を作成する遅延補正回路DR1に入力される。
【0059】
また、ディレーチェーンDL2の微少な遅延時間差を持った複数のタップ出力は、アップダウンカウンタUDC2の遅れ(wup)または進み(wdn)の指示に従い、遅延制御回路DC2が遅れ信号(wup)または進み信号(wdn)がある毎に1タップずつ、各々ディレーチェーンDL2の遅延時間の大きい方または小さい方のタップ出力のクロックを選択すること指示し、指示された結果に基づきセレクタS6により選択され、クロックCK2を出力する。
【0060】
遅延制御回路DC3は、内部にアップダウンカウンタを有し、遅れ信号(wup)または進み信号(wdn)がある毎にアップまたはダウンを繰り返し、どちらか一方が2回多くなる毎に1タップずつ、各々ディレーチェーンDL2の遅延時間の大きい方または小さい方のタップのクロックを選択し、クロックCK0とクロックCK2との中間の遅延となるようにタップを選択することを指示し、指示された結果に基づきセレクタS7により、サンプリングクロックCK1を選択する。
【0061】
位相検出回路PD3は、遅延補正回路DR1からのクロックCK0の前縁または後縁で、レシーバ610を介した入力データ信号の変化点をサンプリングした結果と、同じ入力データ信号の確定点においてサンプリングクロックCK1の前縁および後縁でサンプリングした結果である変化点の前後の確定点でのサンプリング結果とを比較し、直前のデータ確定点での結果と異なるときはデータ信号の変化点が速いと判断して進み信号(dn0)を出力し、直後のデータ確定点での結果と異なるときはデータ信号の変化点が遅いと判断して遅れ信号(up0)を出力する。この進み信号(dn0)および遅れ信号(up0)は、アップダウンカウンタUDC1に入力され、進み信号(dn0)および遅れ信号(up0)の一方が他方より一定回数だけ多くなった時点で進み(pdn)または遅れ(pup)の指示を遅延制御回路DC1に送る。
【0062】
ここで、入力データ信号の確定点においてサンプリングクロックCK1の前縁および後縁でサンプリングした結果は、サンプラ&1:2デマルチプレクサ630において、サンプリングクロックCK1の前縁および後縁でサンプリングした結果と同じため、サンプラ&1:2デマルチプレクサ630の出力を使用してもよい。
【0063】
アップダウンカウンタUDC1を付加することにより、ノイズや波形ひずみ等により位相が一時的に変化した場合にも平均化されて遅いか進んでいるかが判断されるため、不適切な指示を少なくすることができる。また、アップダウンカウンタUDC1により、一定時間以上経過しないと進み(pdn)または遅れ(pup)の指示が遅延制御回路DC1に対して出されないため、進み(pdn)または遅れ(pup)の指示が遅延制御回路DC1に対して一度出されてから次の指示を出すまでの時間を遅くでき、遅延制御回路DC1が変化してから、その選択結果のクロックを使用して次の位相検出を行い、その結果から遅延制御回路DC1へ次の指示を作成するまでに要する時間を確保でき、位相が等しくなってきた時点でのオーバーシュートを防止できる。
【0064】
位相検出回路PD4は、変化点となるクロックCK0の180度遅れの位相を、約半周期遅らせたクロックCK2でサンプリングした結果と、クロックCK2の半分の遅延時間を有するサンプリングクロックCK1によりクロックCK0の確定点でサンプリングした結果とを比較する回路であり、位相検出回路PD3と同様に、変化点の前後の確定点でのサンプリングの結果と変化点でのサンプリング結果とを比較し、進み信号(dn1)または遅れ信号(up1)をアップダウンカウンタUDC2に出力する。
【0065】
なお、位相検出回路PD4は、入力データがクロックCK0であり、常時変化することが期待できるため、クロックCK2でサンプリングした2つの変化点の結果と、その間のサンプリングクロックCK1でサンプリングした確定点の結果とを比較し、直前の変化点でのサンプリング結果が確定点での結果と異なるときはクロックCK0の変化点が遅いと判断して遅れ信号(up1)を出力し、直後の変化点の結果が確定点での結果と異なるときはクロックCK0の変化点が速いと判断して進み信号(dn1)を出力する回路としてもよい。
【0066】
アップダウンカウンタUDC2は、位相検出回路PD4の出力を入力し、アップダウンカウンタUDC1と同様に、どちらか一方が他方より一定回数多くなった時点で、進み信号(wdn)または遅れ信号(wup)を出力する。この進み信号(wdn)または遅れ信号(wup)は、遅延制御回路DC2および遅延制御回路DC3に送られる。
【0067】
また、位相検出回路PD3および位相検出回路PD4の位相比較は、1クロックサイクル中に立ち上がりおよび立ち下がりの2回比較してもよい。1または0が連続した後に0または1が1回出るような場合に、前縁は遅く、後縁は速くなる傾向があることや、第1のトランスミッタ回路200に入力されたn/2逓倍の周波数の伝送用クロックのパルス幅がサイクルの50%からずれたときに、1サイクルに1回だけの比較であると偏りが生じ、データの中心から一方にずれて調整されるが、2回比較することにより平均化され、進みと遅れとがキャンセルし合い、データの中心に近いところでサンプリングすることができるというメリットが生じる。
【0068】
次に、図5および図6を参照して、サンプラ&1:2デマルチプレクサ630の具体例について説明する。
【0069】
サンプラ&1:2デマルチプレクサ630の具体例は、シリアルデータ信号をデータの中心においてサンプリングクロックCK1の前縁でサンプリングするフリップフロップF51と、シリアルデータ信号をサンプリングクロックCK1の後縁でサンプリングするフリップフロップF52と、フリップフロップF51の出力をさらにサンプリングクロックCK1の後縁でサンプリングするフリップフロップF53とから構成される。
【0070】
サンプラ&1:2デマルチプレクサ630は、データの中心においてサンプリングクロックCK1の前縁および後縁で2つのデータをサンプリングするとともに、付加したフリップフロップF53により出力のタイミングをサンプリングクロックCK1の後縁に統一してサンプリングしたシステムクロックCLKSYSのn/2倍の周波数を有する並列の2つのデータ信号を得ることができる。
【0071】
次に、図6を参照して、1:nデマルチプレクサ640の具体例について説明する。
【0072】
図6中に示す1:2デマルチプレクサ641は、1:nデマルチプレクサ640の構成要素であり、1:nデマルチプレクサ640は、1:2デマルチプレクサ641を、1:n/4デマルチプレクサを構成するまで前段の各々の出力に縦続接続して構成される。
【0073】
カウンタCNT61は、サンプラ&1:2デマルチプレクサ630の統一したサンプリングクロックCK1の後縁と異なる前縁で分周する。
【0074】
1:2デマルチプレクサ641は、カウンタCNT61の出力であるクロックCK2Tの前縁および後縁を使用してサンプラ&1:2デマルチプレクサ630の出力をサンプリングするフリップフロップF61およびF62と、クロックCK2Tの前縁でサンプリングしたフリップフロップF61の出力をクロックCK2Tの後縁でサンプリングするフリップフロップF63とから構成される。
【0075】
1:2デマルチプレクサ641は、フリップフロップF63を付加することにより、出力のタイミングをクロックCK2Tの後縁で統一してサンプリングした並列の2つのデータ信号を得ることができる。また、前段のサンプラ&1:2デマルチプレクサ630の統一したサンプリングクロックCK1の後縁から出力までの遅延と、前縁からカウンタCNT61の出力までの遅延とはほぼ等しくなるため、サンプリングクロックCK1のパルス幅を50%にすることにより、カウンタCNT61の出力であるクロックCK2Tの前縁および後縁は、サンプラ&1:2デマルチプレクサ630の出力の変化点の中央でサンプリングできるというメリットも生じる。
【0076】
また、サンプラ&1:2デマルチプレクサ630のもう一方の出力にも、1:2デマルチプレクサ641が接続される。ただし、n=4の時は、1:n/4デマルチプレクサは1:1となり、1:2デマルチプレクサ641は省略され、サンプラ&1:2デマルチプレクサ630の出力を使用する。
【0077】
次に、1:n/4デマルチプレクサの各々の出力は、図7のような1:4デマルチプレクサ642に接続され、1:nデマルチプレクサ640が構成される。サンプラ&1:2デマルチプレクサ630を含めれば、1:2nデマルチプレクサが構成される。
【0078】
カウンタCNT71は、前段のレジスタのサンプリングクロックCK2Tの後縁と異なる前縁を使用して2分周したクロックCK3Tを作成する。
【0079】
カウンタCNT72は、クロックCK3Tの後縁を使用して2分周したクロックCK4Tを作成する。
【0080】
1:4デマルチプレクサ642は、クロックCK4Tの前半周期にクロックCK3Tの前縁で入力データ信号をサンプリングしてクロックCK4Tの後半周期でホールドするフリップフロップF71と、クロックCK4Tの前半周期にクロックCK3Tの後縁でサンプリングしてクロックCK4Tの後半周期でホールドするフリップフロップF72と、クロックCK4Tの後半周期にクロックCK3Tの前縁で入力データ信号をサンプリングしてクロックCK4Tの前半周期でホールドするフリップフロップF74と、クロックCK4Tの後半周期のクロックCK3Tの後縁でサンプリングしてクロックCK4Tの前半周期ではホールドするフリップフロップF75と、フリップフロップF71の出力をクロックCK3Tの後縁でサンプリングするフリップフロップF73およびフリップフロップF74の出力をクロックCK3Tの後縁でサンプリングするフリップフロップF76とから構成される。
【0081】
1:2デマルチプレクサ641の他の出力,および他の1:2デマルチプレクサ641の出力に1:4デマルチプレクサ642を接続することにより、入力データ信号がシステムクロックCLKSYSと同じ周波数のクロックとなるクロックCK3Tの後縁のタイミングに統一され、システムクロックCLKSYSの2倍の周期(1/2の周波数)であるクロックCK4Tの前半周期および後半周期毎にデータが取り込まれ、前半周期でサンプリングしたときは、その前の周期の後半周期で取り込んだデータと連続し、後半周期に取り込んだときは、その周期の前半周期で取り込んだデータと連続したデータが得られ、連続した2nビット分のデータ信号を得ることができる。
【0082】
なお、図7では、1:4デマルチプレクサ642は、前段を1:2デマルチプレクサ641としているが、サンプラ&1:2デマルチプレクサ630としてもよい。
【0083】
次に、図8を参照して、第1の頭出し検出回路650の具体例について説明する。
【0084】
第1の頭出し検出回路650の具体例は、n=4の場合の一例であり、第1の頭出しコンペア回路651と、頭出し制御回路652と、先頭ビット位置記憶回路653とから構成されている。ここで、シリアルデータ信号として入力された順に、クロックCK4Tの前半周期でサンプリングした結果をD0,D1,D2,D3とし、後半周期でサンプリングした結果をD4,D5,D6,D7とするものとする。
【0085】
第1の頭出しコンペア回路651は、データの先頭ビット位置を決めるために、第1の特定信号列であるC0,C1,C2,C3と、データであるD0,D1,D2,D3,D4,D5,D6.D7の各ビットから始まる4ビットとを比較するコンペア回路CP8,CP1,CP2,CP3,CP4,CP5,CP6,CP7と、各々の4ビットの最終ビットがクロックCK4Tの後半周期となる先頭ビットD1,D2,D3,D4から始まるビット列を比較したコンペア回路CP1,CP2,CP3,CP4の出力をオアするオア回路OR81と、各々の4ビットの最終ビットがクロックCK4Tの前半周期にサンプリングしたビットとなる先頭ビットD5,D6,D7,D0から始まるビット列を比較したコンペア回路CP5,CP6,CP7,CP8の出力をオアするオア回路OR82と、オア回路OR81の出力の確定時期であるクロックCK4Tの前半周期に選択し、オア回路OR82の出力の確定時期であるクロックCK4Tの後半周期に選択するセレクタS81とから構成される。
【0086】
各先頭ビットから始まる4ビットの最終ビットがクロックCK4Tの後半周期にサンプリングしたビット列は、クロックCK4Tの後半周期のクロックCK3Tの後縁からクロックCK4Tの前半周期のクロックCK3Tの後縁直前までが確定時期であり、4ビットの最終ビットがクロックCK4Tの前半周期にサンプリングしたビット列は、クロックCK4Tの前半周期のクロックCK3Tの後縁からクロックCK4Tの後半周期のクロックCK3Tの後縁直前までが確定時期となることから、上記構成をとることにより、各々の4ビットが連続した4ビットとなる確定時期に、第1の特定信号列が存在したかどうかをセレクタS81の出力をみることによって判断できる。
【0087】
頭出し制御回路652は、第2のデータ処理回路700からの調整開始信号を、クロックCK3Tに同期化するためのフリップフロップF81,F82と、フリップフロップF82の負出力とフリップフロップF83の出力とをアンドし、その出力と第1の頭出しコンペア回路651のセレクタS81の出力とをオアした信号を入力とするフリップフロップF83とから構成される。
【0088】
このような頭出し制御回路652の構成をとることにより、微分波形である調整開始信号がきて、フリップフロップF81,F82により同期化され、フリップフロップF82の負出力は、1,0,1となるが、0のときにフリップフロップF83を0にすると、フリップフロップF83の出力はアンド出力を0にし、フリップフロップF82の負出力が1に戻っても、アンド出力は0を保ち、オア回路のもう一方の頭出し検出信号となるセレクタS81の出力が1になるのを待ち、セレクタS81が1になると、フリップフロップF83を1にする。フリップフロップF83が1になると、そのときにはフリップフロップF82の負出力は1に戻っているため、アンド回路の出力は1となり、オア回路の出力も1になり、フリップフロップF83は、オア回路のもう一方の入力である第1の頭出しコンペア回路651の出力がどのようになっても1のままラッチし、次に調整開始信号がくるまでその状態を保持する。ここで、フリップフロップF83の出力である調整制御信号strtは、リセット(0)のときを調整中、セット(1)のときを調整終了と置き換えることができる。
【0089】
先頭ビット位置記憶回路653は、先頭ビット位置を記憶するために、コンペア回路CP1,CP2,CP3,CP4の出力をデータ入力とし、クロックCK4Tの前半周期で、かつ調整制御信号strtが調整中のときにデータを取り込み、他の条件のときにホールドするホールド付きフリップフロップR1,R2,R3,R4と、コンペア回路CP5,CP6,CP7,CP8の出力をデータ入力とし、クロックCK4Tの後半周期で、かつ調整制御信号strtが調整中のときにデータを取り込み、他の条件のときにホールドするホールド付きフリップフロップR5,R6,R7,R8とから構成される。
【0090】
クロックCK4Tの前半周期で、かつ調整制御信号strtが調整中のときにデータを取り込み、他の条件のときにホールドするためには、図8に示すように、クロックCK4Tの負信号と調整制御信号strtとをオアした信号を、0のときにサンプリングし、1のときにホールドとするホールド付きフリップフロップR1,R2,R3,R4のホールド端子に入力すればよい。また、クロックCK4Tの後半周期で、かつ第1の頭出し検出回路650からの調整制御信号strtである調整制御信号strtが調整中のときにデータを取り込み、他の条件のときにホールドするためには、クロックCK4Tの出力と第1の頭出し検出回路650からの調整制御信号strtである調整制御信号strtとをオアした信号を、ホールド付きフリップフロップR5,R6,R7,R8のホールド端子に入力すればよい。
【0091】
このようにして、第1の頭出し検出回路650は、入力データ信号と第1の特定信号列とを常時比較し、調整開始信号がこない時はホールドし、調整開始信号がくると調整中となり、調整中にデータ信号中に第1の特定信号列がきたならば調整終了を指示し、その先頭ビット位置を記憶することができる。
【0092】
なお、図8の第1の頭出し検出回路650の具体例においては、n=4としたが、nは他の値でもよく、その場合は、コンペア回路は、CP1,…,CP2nの2n個となり、オア回路OR81,OR82は、各々n入力となり、コンペア回路CP1,…,CPnまでの出力がオア回路OR81の入力に接続され、コンペア回路CPn+1,…,CP2nの出力がオア回路OR82の入力に接続され、ホールド付きフリップフロップR1,…,R8は、ホールド付きフリップフロップR1,…,R2nの2n個となり、コンペア回路CP1,…,CPnの出力が各々ホールド付きフリップフロップR1,…,Rnの入力に接続され、コンペア回路CPn+1,…,CP2nの出力が、各々ホールド付きフリップフロップRn+1,…,R2nの入力に接続される。データの確定時期については、前記のように、1:nデマルチプレクサ640にて、最終ビットがクロックCK4Tの前半周期でサンプリングされたか、後半周期でサンプリングされたかによって決められ、最終ビットがクロックCK4Tの後半周期でサンプリングされた先頭ビットはD1,…,Dnであり、クロックCK4Tの前半周期でサンプリングされた先頭ビットはDn+1,…,D2n−1およびD0であり、C0,…,C3は、C0,…,Cn−1となる。セレクタS81と頭出し制御回路652とについては、nが4のときと変わらない。
【0093】
次に、図9を参照して、整列化回路650の具体例について説明する。
【0094】
整列化回路650の具体例は、第1の頭出し検出回路650にて先頭ビット位置を記憶した結果である先頭ビット位置記憶回路653の出力M1とM5,M2とM6,M3とM7,M4とM8をそれぞれオアするオア回路群と、オア回路群の出力が示す2つの先頭ビットから4ビットを1:nデマルチプレクサ640の出力から選択し、さらに先頭ビットがD1,…,D4の時はクロックCK4Tの前半周期に選択し、先頭ビットがD5,…,D7,D0の時はクロックCK4Tの後半周期に選択するセレクタS91,S92,S93,S94と、セレクタS91,S92,S93,S94の出力の4ビットをクロックCK3Tの後縁でサンプリングするフリップフロップF91,F92,F93,F94とから構成される。
【0095】
セレクタS91,S92,S93,S94は、第1の頭出し検出回路650からの調整制御信号strtが調整中を指示したときにデータを無効にし、調整終了を示したときに、第1の頭出し検出回路650にて記憶された先頭ビット位置が示す第1の特定信号列の次のビットから始まるnビットをnビット毎にデータ信号として取り出す。
【0096】
さらに、セレクタS91,S92,S93,S94を第1の頭出し検出回路650からの調整制御信号strtが終了時に有効とし、調整中に無効とするように制御することにより、データを有効とするときは変わらないが、無効にするときにクロックCK3Tの1サイクル分速くできる。
【0097】
このような整列化回路650の構成をとることにより、第1の頭出し検出回路650が第1の特定信号列を検出して先頭ビット位置を記憶したときは、まだその出力はどれも選んでいないため、セレクタS91,S92,S93,S94の出力はどのビットも選ばず、フリップフロップF91,F92,F93,F94はオール0(または無効データ)が記憶される。
【0098】
第1の特定信号列が検出されて先頭ビット位置が記憶され、調整制御信号strtが出された次のサイクルから、第1の特定信号列が検出されたクロックCK4Tの半周期と異なる半周期の先頭ビットである次のビットから交互に、順次4ビット毎に4ビットが選択され、フリップフロップF91,F92,F93,F94に取り込まれる。
【0099】
なお、図9の整列化回路650の具体例においては、n=4としたが、M1,…,M8をM1,…,M2nとし、オア回路群の入力をM1とMn+1,M2とMn+2,…,Mn−1とM2nとし、セレクタS91,S92,S93,S94をセレクタS91からnビット分とし、そのセレクタが前半周期に選択する先頭ビットをD1,…,Dn、後半周期に選択する先頭ビットをDn+1,…,D2n−1およびD0とし、フリップフロップF91,F92,F93,F94をフリップフロップF91からnビット分としてもよい。
【0100】
第1の頭出し検出回路650の説明のときに述べたように、1:nデマルチプレクサ640の出力の2nビットの確定時期については、nビットの最終ビットがクロックCK4Tの後半周期にサンプリングしたビット列は、クロックCK4Tの後半周期のクロックCK3Tの後縁からクロックCK4Tの前半周期のクロックCK3Tの後縁直前までが確定時期であり、nビットの最終ビットがクロックCK4Tの前半周期にサンプリングしたビット列は、クロックCK4Tの前半周期のクロックCK3Tの後縁からクロックCK4Tの前半周期のクロックCK3Tの後縁直前までが確定時期となるため、各々のnビットの最終ビットがクロックCK4Tの後半周期となる先頭ビットD1,D2,…,Dnと、各々のnビットの最終ビットがクロックCK4Tの前半周期となる先頭ビットDn+1,Dn+2,…,D2n−1,D0とに分かれる。しかし、先頭ビットが、D0の時の1回目のnビットをとった次のnビットの先頭ビットはDnであり、D1の時の次の先頭ビットはDn+1となり、D0とDn,D1とDn+1,D2とDn+2,…,Dn−2とD2n−1は、同じ先頭ビットを各々の確定時期に交互に選ぶことになる。
【0101】
次に、図10を参照して、mアドレスnビットFIFO回路660の具体例について説明する。
【0102】
mアドレスnビットFIFO回路660の具体例は、m=4,n=4の場合の一例であり、第1の頭出し検出回路650からの調整制御信号strtを起動信号とし、調整制御信号strtがDLL回路620の調整中を指示するとライトアドレスを停止し、調整終了を示すと次のサイクルから、アドレス0からアドレス3まで循環してライトアドレスを発生するライトアドレス発生回路661と、ライトアドレス発生回路661のライトアドレスに従い、第1の特定信号列の次のnビットから始まる整列化回路650のフリップフロップF91,F92,F93,F94の出力o0,o1,o2,o3をデータ入力とし、アドレス0からアドレス3まで循環して書き込むアドレス数4およびビット数4のm×nFIFO662とから構成される。
【0103】
ライトアドレス発生回路661は、ライトアドレス0から3までを出力する4つのフリップフロップFW0,FW1,FW2,FW3を縦続接続し、最初の3つのフリップフロップFW0,FW1,FW2の負出力をアンドした信号と第1の頭出し検出回路650からの調整制御信号strtとをアンドした出力を最初のフリップフロップFW0に入力した回路である。
【0104】
ライトアドレス発生回路661は、第1の頭出し検出回路650からの調整制御信号strtが0になると、フリップフロップの出力がどの状態であっても、アンド出力が0となり、4つのフリップフロップFW0,FW1,FW2,FW3に順次0を埋めていくため、ライトアドレスが停止し、最初の3つフリップフロップFW0,FW1,FW2が全て0になったときに調整制御信号strtが1になると、2つのアンド出力はともに1となり、クロックCK3Tが入力されると最初のフリップフロップFW0を1にセットし、次のサイクルでは2つのアンド出力が0になり、最初のフリップフロップFW0を0に戻すとともに、2番目のフリップフロップFW1を1にし、次のサイクルでは1,2番目のフリップフロップFW0,FW1が0になり、3番目のフリップフロップFW2が1になり、さらに次のサイクルでは、3番目のフリップフロップFW2が0になるとともに、2つのアンド出力を1にし、4番目のフリップフロップFW3を1にセットして最初の状態に戻る。調整制御信号strtが1になっている間、4つのフリップフロップFW0,FW1,FW2,FW3の1つだけが1となり、順次アドレス0からアドレス3まで循環して、1がシフトするライトアドレスを発生することができる。また、2段目以降のフリップフロップFW1,FW2,FW3の入力に調整制御信号strtでゲートすることにより、調整制御信号strtがリセットされると全てのアドレスを直ちに停止できる。
【0105】
m×nFIFO662は、ライトアドレスを1にするとデータを取り込み、0にするとホールドするビット数分のホールド付きフリップフロップをアドレス数分有し、ホールドをライトアドレス発生回路661のライトアドレス出力に接続した構成であり、各ライトアドレスWA0,WA1,WA2,WA3で指定されたフリップフロップ群にビット数分のデータを書き込むようになっている。
【0106】
次に、図10を参照して、mウェイnビットマルチプレクサ670の具体例について説明する。
【0107】
mウェイnビットマルチプレクサ670の具体例は、m=4,n=4の場合の一例であり、リードアドレスに従い4×4FIFO662の書き込まれた4ビットのデータを選択して取り出すアンド回路群およびオア回路群で構成されている。
【0108】
4ウェイ4ビットマルチプレクサ670は、ビット数分のセレクタであり、各アドレスの同じビット位置の4×4ビットFIFO662のデータ出力を入力とし、リードアドレスに従いアドレス0からアドレス3まで循環して選択し、リードアドレスと一致したライトアドレスで書き込まれた4アドレス4ビットFIFO回路660のnビットのデータを選択して出力する。
【0109】
次に、図10を参照して、nビットレジスタ680の具体例について説明する。
【0110】
nビットレジスタ680の具体例は、n=4の場合の一例であり、4ウェイ4ビットマルチプレクサ670の出力をシステムクロックCLKSYSで書き込む4つのフリップフロップFD0〜FD3で構成されている。
【0111】
4ビットレジスタ680は、4ビット分あり、4ウェイ4ビットマルチプレクサ670の出力をシステムクロックCLKSYSでサンプリングして、第1のデータ処理回路600の出力として出力する。
【0112】
なお、図10の具体例においては、m=4,n=4としたが、ライトアドレス発生回路661のフリップフロップ数をm個とし、最初のフリップフロップFW0からm番目までの出力を、各々アドレス0,アドレス1,…,アドレス(m−1)とし、最初から3つのフリップフロップの負出力をアンドするとした代わりに最初から(m−1)個までの負出力をアンドするに置き換え、m×nFIFO662のフリップフロップをアドレス数mおよびビット数nのm×n個とし、4ウェイ4ビットマルチプレクサ670をmウェイnビットマルチプレクサ670とすることもできる。
【0113】
次に、図11を参照して、第2の頭出し検出回路750の具体例について説明する。
【0114】
第2の頭出し検出回路750の具体例は、第2の頭出しコンペア回路751と、第3の頭出しコンペア回路752と、調整制御回路753とから構成される。
【0115】
第2の頭出しコンペア回路751は、図8中の第1の頭出しコンペア回路651と同じ回路構成を有し、1:nデマルチプレクサ740からのデータ信号に第2の特定信号列があるかどうかを検出するために、第1の特定信号列C0,C1,C2,C3の代わりに、第2の特定信号列C4,C5,C6,C7を入力して比較し、第2の特定信号列C4,C5,C6,C7を検出すると、セレクタS81に1を出力する。
【0116】
第3の頭出しコンペア回路752は、図8中の第1の頭出しコンペア回路651と同じ回路構成を有し、1:nデマルチプレクサ740からのデータ信号に第3の特定信号列があるかどうかを検出するために、第1の特定信号列C0,C1,C2,C3の代わりに、第3の特定信号列C8,C9,CA,CBを入力して比較し、第3の特定信号列C8,C9,CA,CBを検出すると、セレクタS81に1を出力する。
【0117】
調整制御回路753は、1:nデマルチプレクサ740からのデータ信号に第2の特定信号列C4,C5,C6,C7が検出されたときに第1のデータ処理回路600に分配され、各第1のデータ処理回路600が第1の特定信号列C0,C1,C2,C3を検出するまでの間に第1のデータ処理回路600のDLL回路620を調整させる調整開始信号を作成するフリップフロップFB2,FB3,FB4と、フリップフロップFB4の出力である調整開始信号が出力された後に1:nデマルチプレクサ640からのデータ信号に第3の特定信号列C8,C9,CA,CBが検出されたときに調整終了信号を発生するフリップフロップFB1とを含んで構成される。
【0118】
調整制御回路753は、第2の頭出しコンペア回路751からの出力とフリップフロップFB2,FB3に入力して遅延した負出力とをアンドするアンド回路と、このアンド回路の出力を入力として微分波形である調整開始信号を得るフリップフロップFB4とを有し、調整開始信号を全ての第1のデータ処理回路600に分配する。
【0119】
また、調整制御回路753は、第3の頭出しコンペア回路752からの出力と、フリップフロップFB1の出力とクロックCK3Tの負信号をアンドした信号とをオアした信号を入力とし、調整終了信号を出力するフリップフロップFB1を有する。なお、第3の特定信号列C8,C9,CA,CBを、第1の特定信号列C0,C1,C2,C3と同じにしてもよい。
【0120】
ここで、第2の特定信号列C4,C5,C6,C7を1を含む全ての信号列とし、第2の頭出しコンペア回路751の構成を、D1,D2,D3,D4,D5,D6,D7,D0をオアする8入力オア回路にすることができる。
【0121】
なお、図11の第2の頭出し検出回路750の具体例においては、データを8ビットとしたが、第1の頭出し検出回路650と同様に、データをD0,…,D2nとし、第2の特定信号列および第3の特定信号列のビット数をnビットとし、コンペア回路をCP1,…,CP2n、オア回路OR81,OR82,OR83,OR84の入力数をn入力とし、第3の頭出しコンペア回路752の代替案の8入力オア回路を2n入力オア回路とすることにより、nビット幅の第2の頭出し検出回路750とすることができる。
【0122】
次に、図12を参照して、同期化回路760の具体例について説明する。
【0123】
同期化回路760の具体例は、第2の頭出し検出回路750の出力である調整終了信号をシステムクロックCLKSYSに同期化するフリップフロップFC0,FC1と、アンド回路とから構成される。
【0124】
同期化回路760は、第2の頭出し検出回路750からの調整終了信号を、DLL回路720で作成されたクロックを分周してシステムクロックCLKSYSと同じ周波数にしているが、位相は異なっているため、フリップフロップFC0,FC1にて調整終了信号をシステムクロックCLKSYSに同期化してリードアドレス起動信号として出力する。
【0125】
次に、図12を参照して、リードアドレス発生回路770の具体例について説明する。
【0126】
リードアドレス発生回路770の具体例は、縦続接続されたリードアドレス0から3までを出力する4つのフリップフロップFC2,FC3,FC4,FC5と、最初の3つのフリップフロップFC2,FC3,FC4の負出力をアンドするアンド回路とから構成される。
【0127】
リードアドレス発生回路770は、同期化回路760からのリードアドレス起動信号と、縦続接続されたリードアドレス0から3までを出力する4つのフリップフロップFC2,FC3,FC4,FC5の最初の3つのフリップフロップFC2,FC3,FC4の負出力をアンドした信号とがアンドされ、最初のフリップフロップFC2に入力される。
【0128】
リードアドレス発生回路770は、同期化回路760からのリードアドレス起動信号がリセットされると停止し、セットされるとアドレス0からアドレス(m−1)まで循環して順次発生し、第1のデータ処理回路600に分配されるリードアドレス0,1,2,3を作成する。
【0129】
詳しくは、リードアドレス発生回路770は、同期化回路760からのリードアドレス起動信号が0になると、フリップフロップの出力がどの状態であっても、アンド出力が0となり、4つのフリップフロップFC2,FC3,FC4,FC5に順次0を埋めていくため、リードアドレスを停止する。最初の3つフリップフロップFC2,FC3,FC4が全て0になったときに同期化回路760からのリードアドレス起動信号が1になり、2つのアンド出力はともに1となり、システムクロックCLKSYSが入力されると、リードアドレス発生回路770は、最初のフリップフロップFC2を1にセットし、次のサイクルでは2つのアンド出力が0になり、最初のフリップフロップFC2を0に戻すとともに、2番目のフリップフロップFC3を1にし、次のサイクルでは1,2番目のフリップフロップFC2,FC3が0になり、3番目のフリップフロップが1になり、さらに次のサイクルでは、1,2,3番目のフリップフロップFC2,FC3,FC4が0になるとともに、2つのアンド出力を1にし、4番目のフリップフロップFC5を1にセットして最初の状態に戻る。同期化回路760からのリードアドレス起動信号が1になっている間、4つのフリップフロップFC2,FC3,FC4,FC5の1つだけが1となり、順次アドレス0〜アドレス3まで循環して、1がシフトするリードアドレスを発生することができる。
【0130】
また、2段目以降のフリップフロップFC3,FC4,FC5の入力に同期化回路760からのリードアドレス起動信号でゲートすることにより、同期化回路760からのリードアドレス起動信号がリセットされると全てのアドレスを直ちに停止できる。
【0131】
なお、図12のリードアドレス発生回路770の具体例では、4つのフリップフロップFC2,FC3,FC4,FC5としているが、フリップフロップ数をm個とし、最初のフリップフロップFC2からm番目までの出力を、各々アドレス0,アドレス1,…,アドレス(m−1)とし、最初から3つのフリップフロップFC2,FC3,FC4の負出力をアンドするとした代わりに、最初から(m−1)個までのフリップフロップの負出力をアンドするに置き換えることにより、アドレス数mに対応できる。
【0132】
ところで、図12の具体例では、同期化回路760のフリップフロップの数を2個縦続接続し、mアドレスnビットFIFO回路660をアドレス数mとしているが、同期化回路760のフリップフロップの個数により、第1のデータ処理回路600のmアドレスnビットFIFO回路660にデータが書き込まれてから読み出すまでの時間が決まるため、第1のトランスミッタ回路200および第2のトランスミッタ回路300から同時に第1の特定信号列および第3の特定信号列が出され、第1の特定信号列が第1のトランスミッタ回路200,伝送路800,第1のデータ処理回路600のレシーバ610,サンプラ&1:2デマルチプレクサ630,および1:nデマルチプレクサ640を介して第1の頭出し検出回路650にて検出され、次のビットからnビットまでを整列化回路650にて抽出され、mアドレスnビットFIFO回路660のアドレス0に書き込まれるまでの時間が最大になったとき、第3の特定信号列が、第2のトランスミッタ回路300,伝送路900,第2のデータ処理回路700のレシーバ710,サンプラ&1:2デマルチプレクサ730,および1:nデマルチプレクサ740を介して第2の頭出し検出回路750で第3の特定信号列として検出され、同期化回路760およびリードアドレス発生回路770を介してリードアドレスを発生し、そのリードアドレスによりmウェイnビットマルチプレクサ670を介してnビットレジスタ680に書き込むまでの時間が最小になっても、mアドレスnビットFIFO回路660が書き込んだデータがmウェイnビットマルチプレクサ670を介してnビットレジスタ680に到達する前にならないように、同期化回路760のフリップフロップ数を多くし、第1の特定信号列が第1のトランスミッタ回路200,伝送路800,第1のデータ処理回路600のレシーバ610,サンプラ&1:2デマルチプレクサ630,および1:nデマルチプレクサ640を介して第1の頭出し検出回路650にて検出され、次のビットからmアドレスnビットFIFO回路660のアドレスを一巡して、再度アドレス0に書き込む(m×n+1)ビット目からのnビットが整列化回路650にて抽出され、mアドレスnビットFIFO回路660のアドレス0に書き込まれるまでの時間が最小になったとき、第3の特定信号列が、第2のトランスミッタ回路300,伝送路900,第2のデータ処理回路700のレシーバ710,サンプラ&1:2デマルチプレクサ730,および1:nデマルチプレクサ740を介して第2の頭出し検出回路750で第3の特定の信号として検出され、同期化回路760およびリードアドレス発生回路770を介してリードアドレスを発生し、そのリードアドレスによりmウェイnビットマルチプレクサ670を介してnビットレジスタ680に書き込むまでの時間が最大になっても、mアドレスnビットFIFO回路660が書き込んだ第1の特定信号列の次のビットからnビットのデータがmウェイnビットマルチプレクサ670を介してnビットレジスタ680に書き込まれた後に到達するように、同期化回路760のフリップフロップ数を少なくする。また、この2つの条件を満足するように、mアドレスnビットFIFO回路660のアドレスの数mを設定する。
【0133】
以上説明したように、第1のアナログPLL回路100,第1のトランスミッタ回路200,第2のトランスミッタ回路300,調整制御論理回路400,第2のアナログPLL回路500,第1のデータ処理回路600,および第2のデータ処理回路700を持つことにより、データ信号列に余分のビットを持たず、任意の値をとるために特定信号列をデータの開始とする手段が採れず、かつ1,0に変化することが保証できないデータ信号に対し、調整制御論理回路400から第2のトランスミッタ回路300,および伝送路900を介して第2のデータ処理回路700に第2の特定信号列(1ビットでも1になったらとしてもよい)を送出することにより、第2のデータ処理回路700は、DLL回路720の調整開始信号として認識し、第2のデータ処理回路700内のサンプリングクロックの調整を開始するとともに、第1のデータ処理回路600の第1の頭出し検出回路650に分配し、整列化回路650の出力を無効にさせ、第1のトランスミッタ回路200から伝送路800を介して第1のデータ処理回路600に送出された第1の調整信号列を使用してDLL回路620を調整することを可能にさせ、かつDLL回路620の調整を行い、さらには第1のデータ処理回路600毎にDLL回路620の調整期間中に第1の特定信号列がデータ信号に入力されたならば、調整終了とデータ開始とする調整制御信号strtとして認識させ、第1の特定信号列の次のビットからnビット毎に、mアドレスnビットFIFO回路660にアドレス0から順次書き込むことを可能にすることができる。
【0134】
また、調整制御論理回路400から第2のトランスミッタ回路300および伝送路900を介して第1の特定信号列に同期して出力される第3の特定信号列が第2のデータ処理回路700にきたときに、リードアドレス発生回路770のリードアドレス起動信号を作成し、システムクロックCLKSYSに同期化したアドレス0からアドレスmまで循環して順次発生するリードアドレスを作成し、各第1のデータ処理回路600のmアドレスnビットFIFO回路660からデータを読み出すことにより、論理側から第1のトランスミッタ回路200に送られたパラレルデータ信号を復元することができる。
【0135】
(2) 第2の実施の形態
図2は、本発明の第2の実施の形態に係るソースシンクロナス式の低レーテンシ高速伝送システムの構成を示す回路ブロック図である。本実施の形態に係る低レーテンシ高速伝送システムは、その基本的構成は図1に示した第1の実施の形態に係る低レーテンシ高速伝送システムとほぼ同様であるが、第2のアナログPLL回路500を省略し、送信側から受信側に伝送用クロックを送信するようにしている。第1の実施の形態においては、第1のデータ処理回路600および第2のデータ処理回路700には、第2のアナログPLL回路500よりシステムクロックCLKSYSに同期したn/2逓倍の周波数の伝送用クロックが分配されていたが、図2に示すように、送信側の第1のアナログPLL回路100から受信側に送信するドライバ140,伝送路1000,およびレシーバ540を設置し、第2のアナログPLL回路500を省略して、代わりに送信側から受けたシステムクロックCLKSYSに同期したn/2逓倍の周波数の伝送用クロックを、第1のデータ処理回路600および第2のデータ処理回路700に分配するようにしている。
【0136】
このようにすることにより、第2のアナログPLL回路500を削減できることと、送信側のシステムクロックCLKSYSに同期したn/2逓倍の周波数の伝送用クロックと受信側の伝送用クロックとを全く同じ周波数を持ち、一定の位相関係にあるクロックとすることができる。
【0137】
また、送信側のシステムクロックCLKSYSと受信側のシステムクロックCLKSYSとの発生源が異なり、全く同じ周波数のREFクロックを送信側と受信側とに分配できない場合において、送信側および受信側の伝送用クロックと受信側のシステムクロックCLKSYSとでは同じ発生源のクロックを使用していないため、微少ではあっても周波数が異なり、時間とともに位相がずれるが、このような構成をとることにより、送信側の第1のトランスミッタ回路200および第2のトランスミッタ回路300と受信側の第1のデータ処理回路600および第2のデータ処理回路700とに全く同じ周波数の伝送用クロックを分配できるため、図1で使用した回路がそのまま使用でき、DLL回路620および720の調整位置も温度変動および電圧変動分程度の調整ですむし、システムクロックCLKSYS間の周波数差により位相がずれることを見込んで、一定期間内にDLL回路620および720の調整を行うこととし、その一定期間にライトアドレスとリードアドレスとの時間差が変化する分の余裕を持って同期化回路760のタイミング設定することにより、書き込むより前に読み出すとか、読み出す前に次のデータを書き込むことがないように、前述のように、同期化に使用するフリップフロップの段数を多くし、mアドレスnビットFIFO回路660のアドレス数mを多くし、読み出し開始時間を変更することにより、mアドレスnビットFIFO回路660に書き込まれる前に読み出すとか、読み出す前に次のデータが書き込まれることがないようにすることができる。
【0138】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。
【0139】
【発明の効果】
以上説明したように、本発明によれば、信号列に余分のビットを持たず、任意の値をとるために特定信号列をデータの開始とする手段が採れず、かつ1,0に変化することが保証できないデータ信号に対して、一定もしくは任意の周期で始めと終わりとが同時になるように、第2のトランスミッタ回路からは第2の特定信号列,第2の調整信号列および第3の特定信号列を、第1のトランスミッタ回路からは無効データ,第1の調整信号列および第1の特定信号列をそれぞれ出力し、引き続いて第1のトランスミッタ回路からデータ信号を出力することにより、第2のデータ処理回路は第2の特定信号列がきたならば、DLL回路の調整開始信号を作成し、第2のデータ処理回路自体のサンプリングクロックの調整をDLL回路により行い、mアドレスnビットFIFO回路のリードアドレスの発生を停止し、第1のデータ処理回路に調整開始信号を分配させ、記憶した先頭ビットをリセットさせ、mアドレスnビットFIFO回路のライトアドレスの発生を停止させ、整列化回路の出力を無効にさせ、第1のトランスミッタ回路からきた第1の調整信号列によりDLL回路の調整を行わせ、さらには第1のデータ処理回路毎に、DLL回路の調整期間中に第1のトランスミッタ回路からの第1の特定信号列がデータ信号に入力されたならば、調整終了とデータ開始として認識させ、mアドレスnビットFIFO回路にアドレス0から順次書き込む一連の処理を行うことを可能にする。
【0140】
また、第1のデータ処理回路に第1の特定信号列がくるのとほぼ同時期に、第2のデータ処理回路に第3の特定信号列がくることにより、第2のデータ処理回路は、調整終了として認識し、リードアドレス起動信号を作成し、システムクロックに同期化し、アドレス0からアドレス(m−1)まで循環して発生するリードアドレスを作成し、第1のデータ処理回路に分配することにより、各mアドレスnビットFIFO回路において、伝送路のばらつきおよび回路のばらつきのためにバラバラに書き込まれたデータを、同時にかつシステムクロックに同期して、同じアドレスから読み出させ、送信側のデータ信号列を復元したパラレルデータ信号列を得ることを可能にさせる。余分なビットを付加しないために、実効データの占める割合が多いため、回路的にも少なく、また伝送用クロックも低くして同じデータ量の伝送を行え、データの変換を行う必要がないことから、レーテンシを低く抑えることができる低レーテンシ高速伝送システムを提供できる。
【0141】
また、第2のアナログPLL回路の代わりに、送信側の第1のアナログPLL回路のクロック出力を、ドライバ,伝送路,およびレシーバを介して、受信側の第1のデータ処理回路および第2のデータ処理回路にシステムクロックに同期したn/2逓倍の周波数の伝送用クロックを分配するようにし、第2のデータ処理回路の同期化回路のフリップフロップの段数と第1のデータ処理回路のmアドレスnビットFIFO回路のアドレス数とを前述のようにすることにより、送信側のシステムクロックと受信側のシステムクロックとの発生源が異なる、つまり微少の周波数差があるシステムにおいても、一定周期内においてDLL回路の調整を行うことによって、データを喪失することなく、高速に伝送できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る同期クロック式の低レーテンシ高速伝送システムの構成を示す回路ブロック図である。
【図2】本発明の第2の実施の形態に係るソースシンクロナス式の低レーテンシ高速伝送システムの構成を示す回路ブロック図である。
【図3】図1および図2中の第1および第2のトランスミッタ回路におけるn/2:1マルチプレクサの構成要素である2:1マルチプレクサ&レジスタの具体例とタイムチャートを示す図である。
【図4】図1および図2中の第1および第2のトランスミッタ回路における2:1マルチプレクサ&プリエンファシス制御回路とドライバの具体例とタイムチャートを示す図である。
【図5】図1および図2中の第1および第2のデータ処理回路におけるDLL回路とサンプラ&1:2デマルチプレクサの具体例を示す図である。
【図6】図1および図2中の第1および第2のデータ処理回路における1:nデマルチプレクサの構成要素である1:2デマルチプレクサの具体例とタイムチャートを示す図である。
【図7】図1および図2中の第1および第2のデータ処理回路における1:nデマルチプレクサの構成要素である1:4デマルチプレクサの具体例とタイムチャートを示す図である。
【図8】図1および図2中の第1および第2のデータ処理回路における第1の頭出し検出回路の具体例を示す図である。
【図9】図1および図2中の第1のデータ処理回路における整列化回路の具体例を示す図である。
【図10】図1および図2中の第1のデータ処理回路におけるmアドレスnビットFIFO回路の具体例を示す図である。
【図11】図1および図2中の第2のデータ処理回路における第2の頭出し検出回路の具体例を示す図である。
【図12】図1および図2中の第2のデータ処理回路における同期化回路およびリードアドレス発生回路の具体例を示す図である。
【図13】本実施の形態に係る低レーテンシ高速伝送システムにおける調整期間の各種信号を例示するタイムチャートである。
【図14】従来のコード変換を例示する図である。
【符号の説明】
100 第1のアナログPLL回路
110 位相比較器(PD)
120 電圧制御型可変周波数発振器(VCO)
130 カウンタ
200 第1のトランスミッタ回路
210 nビットレジスタ
220 n/2:1マルチプレクサ
221 2:1マルチプレクサ&レジスタ
230 2:1マルチプレクサ&プリエンファシス制御回路
240 ドライバ
300 第2のトランスミッタ回路
310 nビットレジスタ
320 n/2:1マルチプレクサ
330 2:1マルチプレクサ&プリエンファシス制御回路
340 ドライバ
400 調整制御論理回路
500 第2のアナログPLL回路
510 位相比較器(PD)
520 電圧制御型可変周波数発振器(VCO)
530 カウンタ
600 第1のデータ処理回路
610 レシーバ
620 DLL回路
630 サンプラ&1:2デマルチプレクサ
640 1:nデマルチプレクサ
641 1:2デマルチプレクサ
642 1:4デマルチプレクサ
650 第1の頭出し検出回路&整列化回路
651 第1の頭出しコンペア回路
652 頭出し制御回路
653 先頭ビット位置記憶回路
660 mアドレスnビットFIFO回路
661 ライトアドレス発生回路
662 m×nFIFO
670 mウェイnビットマルチプレクサ
680 nビットレジスタ
700 第2のデータ処理回路
710 レシーバ
720 DLL回路
730 サンプラ&1:2デマチプレクサ
740 1:nデマチプレクサ
750 第2の頭出し検出回路
751 第2の頭出しコンペア回路
752 第3の頭出しコンペア回路
753 調整制御回路
760 同期化回路
770 リードアドレス発生回路
Claims (24)
- 送信側に複数の第1のトランスミッタ回路を、受信側に複数の第1のデータ処理回路をそれぞれ備え、前記第1のトランスミッタ回路と前記第1のデータ処理回路とが伝送路を介して一対一に接続された高速伝送システムにおいて;
前記第1のデータ処理回路(600)のデータ信号のサンプリングクロックのタイミングを調整するDLL回路(620)を調整させるために、第2のトランスミッタ回路(300),伝送路(900)および第2のデータ処理回路(700)を設置し、前記第2のトランスミッタ回路(300)から出力され前記第2のデータ処理回路(700)にきたシリアル調整信号に第2の特定信号列が検出されたときに、前記第2のデータ処理回路(700)から調整開始信号を分配させ、前記第1のトランスミッタ回路(200)から出力され前記第1のデータ処理回路(600)にきたシリアルデータ信号に含まれる第1の調整信号列により、前記DLL回路(620)の調整を行わせ、前記第1のトランスミッタ回路(200)から出力され前記第1のデータ処理回路(600)にきたシリアルデータ信号に第1の特定信号列が検出されたときに、該第1の特定信号列の次のビットからデータをFIFO回路(660)に書き込み、前記第2のトランスミッタ回路(300)から出力され前記第2のデータ処理回路(700)にきたシリアル調整信号に第3の特定信号列が検出されたときに、該第3の特定信号列からシステムクロック(CLKSYS)に同期したリードアドレスを発生することによりデータの復元を行うことを特徴とする低レーテンシ高速伝送システム。 - 前記第1のトランスミッタ回路(200)および前記第2のトランスミッタ回路(300)に分配される、システムクロック(CLKSYS)に同期したn/2逓倍の周波数の伝送用クロックを、第1のアナログPLL回路(100)からドライバ(140),伝送路(1000)およびレシーバ(540)を介して前記第1のデータ処理回路(600)および前記第2のデータ処理回路(700)に分配することを特徴とする請求項1記載の低レーテンシ高速伝送システム。
- 送信側に複数のトランスミッタ回路を、受信側に複数のデータ処理回路をそれぞれ備え、前記トランスミッタ回路と前記データ処理回路とが伝送路を介して一対一に接続された高速伝送システムにおいて;
入力パラレルデータ信号を分割して該入力パラレルデータ信号を作成したシステムクロック(CLKSYS)に基づいてデータを受け取るn(2の倍数)ビットレジスタ(210)と、システムクロック(CLKSYS)に同期したn/2逓倍の周波数の伝送用クロックに基づいて前記nビットレジスタ(210)の出力であるパラレルデータ信号をシリアルデータ信号に変換するパラレル−シリアル変換回路(220,230)とを含む複数の第1のトランスミッタ回路(200)と;
任意または一定の周期で入力されたパラレル信号列に対応して、前記第1のトランスミッタ回路(200)から無効データ列,確実に1,0に変化する第1の調整信号列,および第1の特定信号列を含むシリアルデータ信号が出力されるとき、第2のトランスミッタ回路(300)から、前記無効データ列と第2の特定信号列との開始時期が同じで、前記第1の特定信号列と第3の特定信号列との終了時期が同じくなるように、前記第2の特定信号列,確実に1,0に変化する第2の調整信号列,および前記第3の特定信号列を発生する調整制御論理回路(400)と;
システムクロック(CLKSYS)に基づいて前記調整制御論理回路(400)の出力信号を受け取るnビットレジスタ(310)と、このnビットレジスタ(310)の出力であるパラレルデータ信号をシステムクロック(CLKSYS)に同期したn/2逓倍の周波数の伝送用クロックに基づいてシリアルデータ信号に変換するパラレル−シリアル変換回路(320,330)とを含む第2のトランスミッタ回路(300)と;
前記第1のトランスミッタ回路(200)で使用した伝送用クロックに同期したシステムクロック(CLKSYS)のn/2逓倍の周波数である伝送用クロックを入力とするDLL回路(620)の出力と前記第1のトランスミッタ回路(200)から出力されたシリアルデータ信号とを位相比較し、シリアルデータ信号の中心にサンプリングタイミングを有するようにサンプリングクロックを調整するDLL回路(620)と、シリアルデータ信号をサンプリングクロックによりサンプリングしてパラレルデータ信号に変換するサンプラ&シリアル−パラレル変換回路(630,640)と、調整開始信号がきたときに前記DLL回路(620)の調整開始および調整終了を指示する調整制御信号(strt)をリセットし、先頭ビット位置を記憶したフリップフロップのホールドを解除し、第1の特定信号列と前記シリアル−パラレル変換回路(630,640)の出力であるパラレルデータ信号とを比較し、調整制御信号(strt)がリセットされているときに、一致した場合に調整制御信号(strt)をセットし、先頭ビット位置を記憶してホールドする第1の頭出し検出回路(650)と、この第1の頭出し検出回路(650)のリセットされた調整制御信号(strt)によって出力を無効にし、前記第1の頭出し検出回路(650)において調整制御信号(strt)がセットされたときに前記第1の頭出し検出回路(650)の先頭ビット位置の記憶結果に従い、一致した信号列の次のビットからnビットをnビット毎にデータとして出力する整列化回路(650)と、前記第1の頭出し検出回路(650)の調整制御信号(strt)がリセットのときに停止し、セットのときにアドレス0から始まりアドレス(m−1)までを循環するライトアドレスを発生するライトアドレス発生回路(661)と、このライトアドレス発生回路(661)の出力に従い、指示されたアドレスに前記整列化回路(650)の出力を順次書き込むmアドレスnビットFIFO回路(660)と、システムクロック(CLKSYS)に同期し、リードアドレスにより指定されたアドレスの前記mアドレスnビットFIFO回路(660)に書かれたデータ信号を選択するmウェイnビットマルチプレクサ(670)と、このmウェイnビットマルチプレクサ(670)の出力を書き込むnビットレジスタ(680)とから構成される複数の前記第1のデータ処理回路(600)と;
前記第2のトランスミッタ回路(200)で使用した伝送用クロックに同期したシステムクロック(CLKSYS)のn/2逓倍の周波数である伝送用クロックを入力とするDLL回路(720)の出力と前記第2のトランスミッタ回路(300)から出力されたシリアル調整信号とを位相比較し、シリアル調整信号の中心にサンプリングタイミングを有するようにサンプリングクロックを調整するDLL回路(720)と、シリアル調整信号をサンプリングクロックによりサンプリングしてパラレル調整信号に変換するサンプラ&シリアル−パラレル変換回路(730,740)と、前記シリアル−パラレル変換回路(730,740)の出力であるパラレル調整信号と前記第2のトランスミッタ回路(300)から出力され前記第2のデータ処理回路(700)にくるシリアルデータ信号に含まれる第2の特定信号列とを比較し、一致したときに前記DLL回路(720)の調整を指示する一定のパルス幅の調整開始信号を作成し、前記第1のデータ処理回路(600)に分配し、調整終了信号をリセットし、前記シリアル−パラレル変換回路(730,740)の出力と第3の特定信号列とを比較し、一致したときに調整終了信号をセットする第2の頭出し検出回路(750)と、調整終了信号をシステムクロック(CLKSYS)に同期化し、かつ複数の前記第1のデータ処理回路(600)の前記mアドレスnビットFIFO回路(660)において前記整列化回路(650)の出力を前記mアドレスnビットFIFO回路(660)に書き込んだ後で、かつ同じアドレスに次のデータを書き込む前のタイミングになるようにリードアドレス起動信号を出力する同期化回路(760)と、この同期化回路(760)からのリードアドレス起動信号がリセットされると停止し、前記同期化回路(760)からのリードアドレス起動信号がセットされるとアドレス0からアドレス(m−1)まで循環して順次発生し、かつ複数の前記第1のデータ処理回路(600)の前記mアドレスnビットFIFO回路(660)に対して同時に同じアドレスを指定するリードアドレスを分配するリードアドレス発生回路(770)とから構成される第2のデータ処理回路(700)と
を備えることを特徴とする低レーテンシ高速伝送システム。 - 前記第1のトランスミッタ回路(200)および前記第2のトランスミッタ回路(300)にシステムクロック(CLKSYS)に同期したn/2逓倍の周波数の伝送用クロックを分配する第1のアナログPLL回路(100)と、前記第1のデータ処理回路(600)および前記第2のデータ処理回路(700)にシステムクロック(CLKSYS)に同期したn/2逓倍の周波数の伝送用クロックを分配する第2のアナログPLL回路(500)とを有することを特徴とする請求項3記載の低レーテンシ高速伝送システム。
- 前記第1のアナログPLL回路(100)および前記第2のアナログPLL回路(500)が、送信側のシステムクロック(CLKSYS)と受信側のシステムクロック(CLKSYS)とは同期したクロックであり、システムクロック(CLKSYS)またはシステムクロック(CLKSYS)と一定の位相関係にある同じかまたは正数分の1の周波数を持つ信号をREFクロック入力とし、n/2逓倍の周波数で発振する電圧制御型可変周波数発振器(120,520)と、この電圧制御型可変周波数発振器(120,520)の出力がシステムクロック(CLKSYS)のn/2逓倍の周波数のときに出力がREFクロックと同じ周波数になるように分周するカウンタ(130,530)と、このカウンタ(130,530)の出力とREFクロックとを位相比較し、前記カウンタ(130,530)の出力がREFクロックの周波数と位相が同じになるように前記電圧制御型可変周波数発振器(120,520)の制御電圧を制御する位相比較器(110,510)とを有することを特徴とする請求項4記載の低レーテンシ高速伝送システム。
- 前記第1のデータ処理回路(600)および前記第2のデータ処理回路(700)に、システムクロック(CLKSYS)に同期したn/2逓倍の周波数の伝送用クロックを分配する第2のアナログPLL回路(500)を省略し、送信側の第1のアナログPLL回路(100)の出力をシステムクロック(CLKSYS)に同期したn/2逓倍の周波数の伝送用クロックとしてドライバ(140),伝送路(1000)およびレシーバ(540)を介して前記第1のデータ処理回路(600)および前記第2のデータ処理回路(700)に分配することを特徴とする請求項4記載の低レーテンシ高速伝送システム。
- 送信側のシステムクロック(CLKSYS)と受信側のシステムクロック(CLKSYS)とが、非同期であることを特徴とする請求項6記載の低レーテンシ高速伝送システム。
- 前記第1のトランスミッタ回路(200)および前記第2のトランスミッタ回路(300)が、1データ分前のデータ信号と異なるときにドライバ(240,340)の出力振幅を大きくし、同じときに小さくするプリエンファシス機能を制御するプリエンファシス制御回路(230,330)と、このプリエンファシス制御回路(230,330)の出力に従いプリエンファシス量が選択可能なプリエンファシスしたデータ信号を発生するドライバ(240,340)とを含むことを特徴とする請求項3,請求項4,請求項5,請求項6または請求項7記載の低レーテンシ高速伝送システム。
- 前記パラレル−シリアル変換回路(220,230;320,330)が;
前段のフリップフロップ(F30,F31)の2ビットを入力とし、前段のフリップフロップ(F30,F31)のクロック(CK30)を選択信号とし、クロック(CK30)の最初の半周期はフリップフロップ(F30)の出力を選択し、残り半周期はフリップフロップ(F31)の出力を選択するセレクタ(S0)と、クロック(CK30)の2逓倍の周波数を持ち、クロック(CK30)のサンプリングエッジと異なる位相となるクロック(CK31)のエッジにて前記セレクタ(S0)の出力をサンプリングするフリップフロップ(F32)とから構成される複数の2:1マルチプレクサ&レジスタ(221)からなり、1段目の前段のレジスタを前記nビットレジスタ(210)とし、2段目以降を前記2:1マルチプレクサ&レジスタ(221)のレジスタを前段のレジスタとするように前記2:1マルチプレクサ&レジスタ(221)を縦続接続して構成されたn/2:1マルチプレッサ(220;320)と;
前記n/2:1マルチプレクサ(220;320)の最後のフリップフロップ(F40,F41)のサンプリングエッジが後縁となるようにしたサンプリングクロック(CK41)を選択信号として、フリップフロップ(F40)の正出力および負出力をサンプリングクロック(CK41)の前半周期、サンプリングクロック(CK41)の前縁をサンプリングエッジとしてフリップフロップ(F41)の出力をサンプリングしたフリップフロップ(F42)の正出力および負出力をサンプリングクロック(CK41)の後半周期に選択して出力するセレクタ(S40,S41)から構成される2:1マルチプレクサ(230;330)と
を含むことを特徴とする請求項3ないし請求項8記載の低レーテンシ高速伝送システム。 - 前記サンプラ&シリアル−パラレル変換回路(630,640;730,740)が;
シリアルデータ信号をデータの中心においてサンプリングクロック(CK1)の前縁でサンプリングするフリップフロップ(F51)と、サンプリングクロック(CK1)の後縁でサンプリングするフリップフロップ(F52)と、前縁でサンプリングしたフリップフロップ(F51)の出力をサンプリングクロック(CK1)の後縁でサンプリングするフリップフロップ(F53)とから構成され、出力のタイミングをサンプリングクロック(CK1)の後縁に統一してサンプリングした並列の2つのデータ信号を出力するサンプラ&1:2デマルチプレクサ(630;730)と;
サンプリングクロック(CK1)の前縁で分周するカウンタ(CNT61)と、このカウンタ(CNT61)の出力であるクロック(CK2T)の前縁および後縁を使用して前段のサンプリングクロック(CK1)の後縁に統一してサンプリングしたフリップフロップの出力をサンプリングするフリップフロップ(F61,F62)と、クロック(CK2T)の前縁でサンプリングしたフリップフロップ(F61)の出力をクロック(CK2T)の後縁でサンプリングするフリップフロップ(F63)とからなり、出力のタイミングをクロック(CK2T)の後縁で統一した並列の2つのデータ信号を得る1:2デマルチプレクサ(641)を0段から複数段縦続接続した1:n/4デマルチプレクサと、この1:n/4デマルチプレクサの各々の出力であるレジスタ(0段の場合はサンプラ&1:2デマルチプレクサ(630))のサンプリングクロックの前縁を使用して2分周したクロック(CK3T)を作成するカウンタ(CNT71)と、クロック(CK3T)の後縁を使用して2分周したクロック(CK4T)を作成するカウンタ(CNT72)と、クロック(CK4T)の前半周期にクロック(CK3T)の前縁で入力データ信号をサンプリングしてクロック(CK4T)の後半周期でホールドするフリップフロップ(F71)と、クロック(CK4T)の前半周期にクロック(CK3T)の後縁でサンプリングし、クロック(CK4T)の後半周期ではホールドするフリップフロップ(F72)と、クロック(CK4T)の後半周期にクロック(CK3T)の前縁で入力データ信号をサンプリングし、クロック(CK4T)の前半周期でホールドするフリップフロップ(F74)と、クロック(CK4T)の後半周期のクロック(CK3T)の後縁でサンプリングし、クロック(CK4T)の前半周期ではホールドするフリップフロップ(F75)と、フリップフロップ(F71)の出力をクロック(CK3T)の後縁でサンプリングするフリップフロップ(F73)と、フリップフロップ(F74)の出力をクロック(CK3T)の後縁でサンプリングするフリップフロップ(F76)とからなる1:4デマルチプレクサ(642)により構成される1:nデマルチプレクサ(640)と
を含むことを特徴とする請求項3ないし請求項9記載の低レーテンシ高速伝送システム。 - 前記第1の頭出し検出回路(650)が;
前記第1のトランスミッタ回路(200)から出力され前記第1のデータ処理回路(600)にくるシリアルデータ信号に含まれる第1の特定信号列であるnビット(C0,…,Cn−1)と、データである前記1:nデマルチプレクサ(640)の出力の2nビット(D0,…,D2n−1)の各ビットから始まるnビットとを比較する2n個のコンペア回路(CP1,…,CP2n)を有し、各々のnビットの最終ビットが前記1:nデマルチプレクサ(640)の1:4デマルチプレクサ(642)のクロック(CK4T)の後半周期となる先頭ビット(D1,D2,…,Dn)から始まるビット列を比較したコンペア回路(CP1,CP2,…,CPn)の各出力をオアするオア回路(OR81)と、各々のnビットの最終ビットがクロック(CK4T)の前半周期にサンプリングしたビットとなる先頭ビット(Dn+1,…,D2n−1およびD0)から始まるビット列を比較したコンペア回路(CPn+1,…,CP2n)の各出力をオアするオア回路(OR82)と、前記オア回路(OR81)の出力をクロック(CK4T)の前半周期に選択し、前記オア回路(OR82)の確定時期であるクロック(CK4T)の後半周期に選択するセレクタ(S81)とから構成される第1の頭出しコンペア回路(651)と;
調整開始信号をクロック(CK3T)に同期化するためのフリップフロップ(F81,F82)と、フリップフロップ(F82)の負出力とフリップフロップ(F83)の出力とをアンドし、その出力と前記第1の頭出しコンペア回路(651)のセレクタ(S81)の出力とをオアした信号を入力とするフリップフロップ(F83)とからなる頭出し制御回路(652)と;
コンペア回路(CP1,…,CPn)の出力をデータ入力とし、クロック(CK4T)の前半周期かつ前記頭出し制御回路(652)の出力が調整中のときにデータを取り込み、他の条件のときにホールドするn個のホールド付きフリップフロップ(R1,…,Rn)と、コンペア回路(CPn+1,…,CP2n)の出力をデータ入力とし、クロック(CK4T)の後半周期かつ前記頭出し制御回路(652)の出力が調整中のときにデータを取り込み、他の条件のときにホールドするn個のフリップフロップ(Rn+1,…,R2n)とから構成される先頭ビット位置記憶回路(653)と
を含むことを特徴とする請求項3ないし請求項10記載の低レーテンシ高速伝送システム。 - 前記整列化回路(650)が、任意の先頭ビット位置記憶回路(653)の出力と、この先頭ビット位置記憶回路(653)の先頭ビット位置からnビット目の先頭ビット位置記憶回路(653)の出力をオアするオア回路群と、このオア回路群の出力が示す2つの先頭ビットからnビットを1:nデマルチプレクサ(640)の出力から選択し、さらに先頭ビットがD1,…,Dnの時はクロック(CK4T)の前半周期に選択し、先頭ビットがDn+1,…,D2nおよびD0の時はクロック(CK4T)の後半周期に選択するn個のセレクタ(S91,S92,…,S9n)と、このセレクタ(S91,S92,…,S9n)の出力のnビットをクロック(CK3T)の後縁でサンプリングするフリップフロップ(F91,F92,…,F9n)とから構成されることを特徴とする請求項3ないし請求項11記載の低レーテンシ高速伝送システム。
- 前記mウェイnビットマルチプレクサ(670)が、縦続接続したm個のフリップフロップの最初の(m−1)個のフリップフロップの負出力をアンドした信号を最初のフリップフロップに入力し、前記第1の頭出し検出回路(650)の前記頭出し制御回路(652)の調整制御信号(strt)を最初のフリップフロップまたは全てのフリップフロップの入力で、入力とアンドするライトアドレス発生回路(661)と、前記整列化回路(650)の出力をデータ入力としてライトアドレスに従って書き込むアドレス数m、ビット数nのm×nFIFO(662)とからなるmアドレスnビットFIFO回路(660)から、リードアドレスに従い前記m×nFIFO(662)に書き込まれたnビットのデータを取り出すことを特徴とする請求項3ないし請求項12記載の低レーテンシ高速伝送システム。
- 前記nビットレジスタ(680)が、前記mウェイnビットマルチプレクサ(670)の出力をシステムクロック(CLKSYS)で書き込むn個のフリップフロップ(FD0,FD1,FD2,FD3)でなることを特徴とする請求項3ないし請求項13記載の低レーテンシ高速伝送システム。
- 前記第2のデータ処理回路(700)が;
前記第2のトランスミッタ回路(300)から出力され前記第2のデータ処理回路(700)にくるシリアル調整信号に含まれる第2の特定信号列であるnビットと、データである前記1:nデマルチプレクサ(740)の出力の2nビット(D0,…,D2n−1)の各ビットから始まるnビットとを比較する2n個のコンペア回路(CP1,…,CP2n)を有し、各々のnビットの最終ビットが前記1:nデマルチプレクサ(740)の1:4デマルチプレクサのクロック(CK4T)の後半周期となる先頭ビット(D1,D2,…,Dn)から始まるビット列を比較したコンペア回路(CP1,CP2,…,CPn)の各出力をオアするオア回路(OR81)と、各々のnビットの最終ビットがクロック(CK4T)の前半周期にサンプリングしたビットとなる先頭ビット(Dn+1,…,D2n−1およびD0)から始まるビット列を比較したコンペア回路(CPn+1,…,CP2n)の各出力をオアするオア回路(OR82)と、前記オア回路(OR81)の出力をクロック(CK4T)の前半周期に選択し、前記オア回路(OR82)の確定時期であるクロック(CK4T)の後半周期に選択するセレクタ(S81)とから構成される第2の頭出しコンペア回路(751)と;
前記第2のトランスミッタ回路(300)から出力され前記第2のデータ処理回路(700)にくるシリアル調整信号に含まれる第3の特定信号列であるnビットと、データである前記1:nデマルチプレクサ(740)の出力の2nビット(D0,…,D2n−1)の各ビットから始まるnビットとを比較する2n個のコンペア回路(CP1,…,CP2n)を有し、各々のnビットの最終ビットが前記1:nデマルチプレクサ(740)の1:4デマルチプレクサのクロック(CK4T)の後半周期となる先頭ビット(D1,D2,…,Dn)から始まるビット列を比較したコンペア回路(CP1,CP2,…,CPn)の各出力をオアするオア回路(OR81)と、各々のnビットの最終ビットがクロック(CK4T)の前半周期にサンプリングしたビットとなる先頭ビット(Dn+1,…,D2n−1およびD0)から始まるビット列を比較したコンペア回路(CPn+1,…,CP2n)の各出力をオアするオア回路(OR82)と、前記オア回路(OR81)の出力をクロック(CK4T)の前半周期に選択し、前記オア回路(OR82)の確定時期であるクロック(CK4T)の後半周期に選択するセレクタ(S81)とから構成される第3の頭出しコンペア回路(752)と;
前記第2の頭出しコンペア回路(751)の出力と同出力を入力として遅延した負出力を得る複数の縦続接続したフリップフロップ(FB2,FB3)の出力とをアンドし、微分波形である調整開始信号を作成して全ての前記第1のデータ処理回路(600)に分配するフリップフロップ(FB4)と、調整開始信号の負信号とフリップフロップ(FB1)の出力とをアンドした信号と前記第3の頭出しコンペア回路(752)のセレクタ(S81)の出力とをオアした信号を入力とし、調整終了信号を作成するフリップフロップ(FB1)とからなる調整制御回路(753)と
を含むことを特徴とする請求項3ないし請求項14記載の低レーテンシ高速伝送システム。 - 前記リードアドレス発生回路(770)が、縦続接続されたm個のフリップフロップ(FC2〜FC5)の最初の(m−1)個のフリップフロップ(FC2〜FC4)の負出力をアンドした信号を最初のフリップフロップの入力とし、同期化回路(760)からのリードアドレス起動信号を最初または全てのフリップフロップの入力において入力とアンドし、m個のフリップフロップ(FC2〜FC5)から作成したリードアドレスを全ての前記第1のデータ処理回路(600)に分配することを特徴とする請求項3ないし請求項15記載の低レーテンシ高速伝送システム。
- 前記パラレル−シリアル変換回路(220,230;320,330)が;前段のフリップフロップ(F30,F31)の2ビットを入力とし、前段のフリップフロップ(F30,F31)のクロック(CK30)を選択信号とし、クロック(CK30)の最初の半周期はフリップフロップ(F30)の出力を選択し、残り半周期はフリップフロップ(F31)の出力を選択するセレクタ(S0)と、クロック(CK30)の2逓倍の周波数を持ち、クロック(CK30)のサンプリングエッジと異なる位相となるクロック(CK31)のエッジにて前記セレクタ(S0)の出力をサンプリングするフリップフロップ(F32)とから構成される複数の2:1マルチプレクサ&レジスタ(221)からなり、1段目の前段のレジスタを前記nビットレジスタ(210)とし、2段目以降を前記2:1マルチプレクサ&レジスタ(221)のレジスタを前段のレジスタとするように前記2:1マルチプレクサ&レジスタ(221)を縦続接続して構成されたn/2:1マルチプレッサ(220;320)と;前記n/2:1マルチプレクサ(220;320)の最後のフリップフロップ(F40,F41)のサンプリングエッジが後縁となるようにしたサンプリングクロック(CK41)を選択信号として、フリップフロップ(F40)の正出力および負出力をサンプリングクロック(CK41)の前半周期、サンプリングクロック(CK41)の前縁をサンプリングエッジとしてフリップフロップ(F41)の出力をサンプリングしたフリップフロップ(F42)の正出力および負出力をサンプリングクロック(CK41)の後半周期に選択して出力するセレクタ(S40,S41)から構成される2:1マルチプレクサ(230;330)とを含み;前記サンプラ&シリアル−パラレル変換回路(630,640;730,740)が;シリアルデータ信号をデータの中心においてサンプリングクロック(CK1)の前縁でサンプリングするフリップフロップ(F51)と、サンプリングクロック(CK1)の後縁でサンプリングするフリップフロップ(F52)と、前縁でサンプリングしたフリップフロップ(F51)の出力をサンプリングクロック(CK1)の後縁でサンプリングするフリップフロップ(F53)とから構成され、出力のタイミングをサンプリングクロック(CK1)の後縁に統一してサンプリングした並列の2つのデータ信号を出力するサンプラ&1:2デマルチプレクサ(630;730)と;サンプリングクロック(CK1)の前縁で分周するカウンタ(CNT61)と、このカウンタ(CNT61)の出力であるクロック(CK2T)の前縁および後縁を使用して前段のサンプリングクロック(CK1)の後縁に統一してサンプリングしたフリップフロップの出力をサンプリングするフリップフロップ(F61,F62)と、クロック(CK2T)の前縁でサンプリングしたフリップフロップ(F61)の出力をクロック(CK2T)の後縁でサンプリングするフリップフロップ(F63)とからなり、出力のタイミングをクロック(CK2T)の後縁で統一した並列の2つのデータ信号を得る1:2デマルチプレクサ(641)を0段から複数段縦続接続した1:n/4デマルチプレクサと、この1:n/4デマルチプレクサの各々の出力であるレジスタ(0段の場合はサンプラ&1:2デマルチプレクサ(630))のサンプリングクロックの前縁を使用して2分周したクロック(CK3T)を作成するカウンタ(CNT71)と、クロック(CK3T)の後縁を使用して2分周したクロック(CK4T)を作成するカウンタ(CNT72)と、クロック(CK4T)の前半周期にクロック(CK3T)の前縁で入力データ信号をサンプリングしてクロック(CK4T)の後半周期でホールドするフリップフロップ(F71)と、クロック(CK4T)の前半周期にクロック(CK3T)の後縁でサンプリングし、クロック(CK4T)の後半周期ではホールドするフリップフロップ(F72)と、クロック(CK4T)の後半周期にクロック(CK3T)の前縁で入力データ信号をサンプリングし、クロック(CK4T)の前半周期でホールドするフリップフロップ(F74)と、クロック(CK4T)の後半周期のクロック(CK3T)の後縁でサンプリングし、クロック(CK4T)の前半周期ではホールドするフリップフロップ(F75)と、フリップフロップ(F71)の出力をクロック(CK3T)の後縁でサンプリングするフリップフロップ(F73)と、フリップフロップ(F74)の出力をクロック(CK3T)の後縁でサンプリングするフリップフロップ(F76)とからなる1:4デマルチプレクサ(642)により構成される1:nデマルチプレクサ(640)とを含み;前記第1の頭出し検出回路(650)が;前記第1のトランスミッタ回路(200)から出力され前記第1のデータ処理回路(600)にくるシリアルデータ信号に含まれる第1の特定信号列であるnビット(C0,…,Cn−1)と、データである前記1:nデマルチプレクサ(640)の出力の2nビット(D0,…,D2n−1)の各ビットから始まるnビットとを比較する2n個のコンペア回路(CP1,…,CP2n)を有し、各々のnビットの最終ビットが前記1:nデマルチプレクサ(640)の1:4デマルチプレクサ(642)のクロック(CK4T)の後半周期となる先頭ビット(D1,D2,…,Dn)から始まるビット列を比較したコンペア回路(CP1,CP2,…,CPn)の各出力をオアするオア回路(OR81)と、各々のnビットの最終ビットがクロック(CK4T)の前半周期にサンプリングしたビットとなる先頭ビット(Dn+1,…,D2n−1およびD0)から始まるビット列を比較したコンペア回路(CPn+1,…,CP2n)の各出力をオアするオア回路(OR82)と、前記オア回路(OR81)の出力をクロック(CK4T)の前半周期に選択し、前記オア回路(OR82)の確定時期であるクロック(CK4T)の後半周期に選択するセレクタ(S81)とから構成される第1の頭出しコンペア回路(651)と;調整開始信号をクロック(CK3T)に同期化するためのフリップフロップ(F81,F82)と、フリップフロップ(F82)の負出力とフリップフロップ(F83)の出力とをアンドし、その出力と前記第1の頭出しコンペア回路(651)のセレクタ(S81)の出力とをオアした信号を入力とするフリップフロップ(F83)とからなる頭出し制御回路(652)と;コンペア回路(CP1,…,CPn)の出力をデータ入力とし、クロック(CK4T)の前半周期かつ前記頭出し制御回路(652)の出力が調整中のときにデータを取り込み、他の条件のときにホールドするn個のホールド付きフリップフロップ(R1,…,Rn)と、コンペア回路(CPn+1,…,CP2n)の出力をデータ入力とし、クロック(CK4T)の後半周期かつ前記頭出し制御回路(652)の出力が調整中のときにデータを取り込み、他の条件のときにホールドするn個のフリップフロップ(Rn+1,…,R2n)とから構成される先頭ビット位置記憶回路(653)とを含み;前記整列化回路(650)が、任意の先頭ビット位置記憶回路(653)の出力と、この先頭ビット位置記憶回路(653)の先頭ビット位置からnビット目の先頭ビット位置記憶回路(653)の出力をオアするオア回路群と、このオア回路群の出力が示す2つの先頭ビットからnビットを1:nデマルチプレクサ(640)の出力から選択し、さらに先頭ビットがD1,…,Dnの時はクロック(CK4T)の前半周期に選択し、先頭ビットがDn+1,…,D2nおよびD0の時はクロック(CK4T)の後半周期に選択するn個のセレクタ(S91,S92,…,S9n)と、このセレクタ(S91,S92,…,S9n)の出力のnビットをクロック(CK3T)の後縁でサンプリングするフリップフロップ(F91,F92,…,F9n)とを含み;前記mウェイnビットマルチプレクサ(670)が、縦続接続したm個のフリップフロップの最初の(m−1)個のフリップフロップの負出力をアンドした信号を最初のフリップフロップに入力し、前記第1の頭出し検出回路(650)の前記頭出し制御回路(652)の調整制御信号(strt)を最初のフリップフロップまたは全てのフリップフロップの入力で、入力とアンドするライトアドレス発生回路(661)と、前記整列化回路(650)の出力をデータ入力としてライトアドレスに従って書き込むアドレス数m、ビット数nのm×nFIFO(662)とからなるmアドレスnビットFIFO回路(660)から、リードアドレスに従い前記m×nFIFO(662)に書き込まれたnビットのデータを取り出し;前記nビットレジスタ(680)が、前記mウェイnビットマルチプレクサ(670)の出力をシステムクロック(CLKSYS)で書き込むn個のフリップフロップ(FD0,FD1,FD2,FD3)であり;前記第2のデータ処理回路(700)が;前記第2のデータ処理回路(700)の1:nデマルチプレクサ(740)の出力と、前記第2のトランスミッタ回路(300)から出力され前記第2のデータ処理回路(700)にくるシリアル調整信号に含まれる第2の特定信号列とを入力として比較する第2の頭出しコンペア回路(751)と;前記第2のデータ処理回路(700)の1:nデマルチプレクサ(740)の出力と、前記第2のトランスミッタ回路(300)から出力され前記第2のデータ処理回路(700)にくるシリアル調整信号に含まれる第3の特定信号列とを入力として比較する第3の頭出しコンペア回路(752)と;前記第2の頭出しコンペア回路(751)の出力と同出力を入力として遅延した負出力を得る複数の縦続接続したフリップフロップ(FB2,FB3)の出力とをアンドし、微分波形である調整開始信号を作成して全ての前記第1のデータ処理回路(600)に分配するフリップフロップ(FB4)と、調整開始信号の負信号とフリップフロップ(FB1)の出力とをアンドした信号と前記第3の頭出しコンペア回路(752)のセレクタ(S81)の出力とをオアした信号を入力とし、調整終了信号を作成するフリップフロップ(FB1)とからなる調整制御回路(753)とを含み;前記リードアドレス発生回路(770)が、縦続接続されたm個のフリップフロップ(FC2〜FC5)の最初の(m−1)個のフリップフロップ(FC2〜FC4)の負出力をアンドした信号を最初のフリップフロップの入力とし、同期化回路(760)からのリードアドレス起動信号を最初または全てのフリップフロップの入力において入力とアンドし、m個のフリップフロップ(FC2〜FC5)の出力から作成したリードアドレスを全ての前記第1のデータ処理回路(600)に分配する低レーテンシ高速伝送システムにおいて;
前記第2のトランスミッタ回路(300)から同時に第1の特定信号列および第3の特定信号列が出され、第1の特定信号列が前記第1のトランスミッタ回路(200),伝送路(800),レシーバ(610),前記第1のデータ処理回路(600)のサンプラ&1:2デマルチプレクサ(630),および1:nデマルチプレクサ(640)を介して前記第1の頭出し検出回路(650)にて検出され、次のビットからnビットまでを前記整列化回路(650)にて抽出され、前記mアドレスnビットFIFO回路(660)のアドレス0に書き込まれるまでの時間が最大になったときに、第3の特定信号列が前記第2のトランスミッタ回路(300),伝送路(900),レシーバ(710),前記第2のデータ処理回路(700)のサンプラ&1:2デマルチプレクサ(730),および1:nデマルチプレクサ(740)を介して前記第2の頭出し検出回路(750)で第3の特定信号列として検出され、前記同期化回路(760)および前記リードアドレス発生回路(770)を介してリードアドレスを発生し、このリードアドレスにより前記mウェイnビットマルチプレクサ(670)を介して前記nビットレジスタ(680)に書き込むまでの時間が最小になっても、前記mアドレスnビットFIFO回路(660)が書き込んだデータが前記mウェイnビットマルチプレクサ(670)を介して前記nビットレジスタ(680)に到達する前にならないように、前記同期化回路(760)のフリップフロップ数を多くし、第1の特定信号列が前記第1のトランスミッタ回路(200),伝送路(800),レシーバ(610),前記第1のデータ処理回路(600)のサンプラ&1:2デマルチプレクサ(630),および前記1:nデマルチプレクサ(640)を介して前記第1の頭出し検出回路(650)にて検出され、次のビットから前記mアドレスnビットFIFO回路(660)のアドレスを一巡して、再度アドレス0に書き込む(m×n+1)ビット目からのnビットが前記整列化回路(650)にて抽出され、前記mアドレスnビットFIFO回路(660)のアドレス0に書き込まれるまでの時間が最小になったときに、第3の特定信号列が前記第2のトランスミッタ回路(300),伝送路(900),レシーバ(710),前記第2のデータ処理回路(700)の前記サンプラ&1:2デマルチプレクサ(730),および前記1:nデマルチプレクサ(740)を介して前記第2の頭出し検出回路(750)で第3の特定の信号として検出され、前記同期化回路(760)および前記リードアドレス発生回路(770)を介してリードアドレスを発生し、該リードアドレスを前記mウェイnビットマルチプレクサ(670)を介して前記nビットレジスタ(680)に書き込むまでの時間が最大になっても、前記mアドレスnビットFIFO回路(660)が書き込んだ第1の特定信号列の次のビットからnビットのデータが前記mウェイnビットマルチプレクサ(670)を介して前記nビットレジスタ(680)に書き込まれた後に到達するように、前記同期化回路(760)のフリップフロップ数を少なくし、2つの条件を満足するように、前記mアドレスnビットFIFO回路(660)のアドレス数mとしたことを特徴とする請求項1記載の低レーテンシ高速伝送システム。 - 前記第2の頭出しコンペア回路(751)が、前記第2のトランスミッタ回路(300)から出力され前記第2のデータ処理回路(700)にくるシリアル調整信号に含まれる第2の特定信号列を1を含む全ての信号列とし、前記第2のデータ処理回路(700)の前記1:nデマルチプレクサ(740)の全ての出力をオアするn入力オア回路でなることを特徴とする請求項17記載の低レーテンシ高速伝送システム。
- 前記第1のデータ処理回路(600)の前記整列化回路(650)のセレクタ(S91,…,S9n)を、前記第1の頭出し検出回路(650)の調整制御信号(strt)がセットされたときに有効、リセットされたときに無効とするように、前記セレクタ(S91,…,S9n)を制御することを特徴とする請求項18記載の低レーテンシ高速伝送システム。
- 前記第1のトランスミッタ回路(200)および前記第2のトランスミッタ回路(300)にシステムクロック(CLKSYS)に同期したn/2逓倍の周波数の伝送用クロックを分配する第1のアナログPLL回路(100)を有し、前記第1のデータ処理回路(600)および前記第2のデータ処理回路(700)にシステムクロック(CLKSYS)に同期したn/2逓倍の周波数の伝送用クロックを分配する第2のアナログPLL回路(500)を有することを特徴とする請求項17,請求項18または請求項19記載の低レーテンシ高速伝送システム。
- 前記第1アナログPLL回路(100)が、送信側のシステムクロック(CLKSYS)と受信側のシステムクロック(CLKSYS)とは同期したクロックであり、システムクロック(CLKSYS)またはシステムクロック(CLKSYS)と一定の位相関係にある同じかまたは正数分の1の周波数を持つ信号をREFクロック入力とし、システムクロック(CLKSYS)のn/2逓倍の周波数で発振する電圧制御型可変周波数発振器(120)と、この電圧制御型可変周波数発振器(120)の出力がシステムクロック(CLKSYS)のn/2逓倍の周波数のときに出力がREFクロックと同じ周波数になるように分周するカウンタ(130)と、このカウンタ(130)の出力とREFクロックとを位相比較し、前記カウンタ(130)の出力がREFクロックの周波数と位相が同じになるように前記電圧制御型可変周波数発振器(120)の制御電圧を制御する位相比較器(110)とから構成されることを特徴とする請求項20記載の低レーテンシ高速伝送システム。
- 前記第1のデータ処理回路(600)および前記第2のデータ処理回路(700)に、システムクロック(CLKSYS)に同期したn/2逓倍の周波数の伝送用クロックを分配する第2のアナログPLL回路(500)を省略し、送信側の第1のアナログPLL回路(100)からのシステムクロック(CLKSYS)に同期したn/2逓倍の周波数の伝送用クロックをドライバ(140),伝送路(1000)およびレシーバ(540)を介して前記第1のデータ処理回路(600)および前記第2のデータ処理回路(700)に分配することを特徴とする請求項21記載の低レーテンシ高速伝送システム。
- 送信側のシステムクロック(CLKSYS)と受信側のシステムクロック(CLKSYS)とが、非同期であるクロックであることを特徴とする請求項22記載の低レーテンシ高速伝送システム。
- 前記プリエンファシス制御回路(230,330)が、サンプリングクロック(CK41)の前縁にて前記n/2:1マルチプレクサ(220,320)のフリップフロップ(F40)の正出力をサンプリングして取り込むフリップフロップ(F43)と、サンプリングクロック(CK41)の後縁、かつ次のサイクルにおいてフリップフロップ(F41)の正出力をサンプリングして取り込むフリップフロップ(F44)と、サンプリングクロック(CK41)の反転信号を選択信号として前半周期をフリップフロップ(F44)の正出力および負出力を選択し、後半周期にフリップフロップ(F43)の正出力および負出力を得るセレクタ(S42,S43)から構成され、正規の出力信号として、前半周期にフリップフロップ(F40)の正出力および負出力を選択し、後半周期にフリップフロップ(F42)の正出力および負出力を選択するセレクタ(S40,S41)の出力に対し、セレクタ(S42)の負出力がセレクタ(S40)の正出力と同じときに、ドライバ(240,340)の出力振幅を大きくして出力し、異なる時は出力振幅を小さくして出力し、かつ振幅の大きさを変化させないことを含め、複数のプリエンファシス量から選択可能にしたことを特徴とする請求項17ないし請求項23記載の低レーテンシ高速伝送システム。
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