JP3557612B2 - 低レーテンシ高速伝送システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、情報処理装置に使用される低レーテンシ高速伝送システムに関し、特に高速に広帯域のデータ伝送を必要とする複数のプロセッサ間やプロセッサとメモリ間のデータ伝送に使用する伝送システムにおいて複数の伝送路を使用してシリアルデータ信号を伝送する高速伝送システムの改良に関する。
【０００２】
【従来の技術】
従来、この種の広帯域の高速伝送システムは、一般的に、複数の伝送路を並列に使用して、同期したクロックを持つ装置間を１周期または複数周期でパラレルデータ信号の伝送を行っていた。
【０００３】
近年、より広帯域の伝送が要求されるようになり、並列信号数が増加し、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅｄ Ｉｎｔｅｇｒａｔｉｏｎ）の入出力信号数が大幅に増加するに従って、信号数の削減が要請されている。
【０００４】
この要請に応えるために、例えば、Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｐａｒａｌｌｅｌ Ｉｎｔｅｒｆａｃｅ ６４００ Ｍｂｉｔ／ｓ Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ （ＨＩＰＰＩ―６４００―ＰＨ ＡＮＳＩ Ｘ３ｘｘｘ．１９９ｘ）に開示されているように、シリアルデータ信号を複数の伝送路を使用して高速かつ広帯域に伝送することが提案されている。高速に動作するデータを正しく受け取るためには、ケーブル等の伝送媒体により歪んだ伝送波形となるデータ信号を、アイと呼ばれる狭いデータの確定領域においてサンプリングする必要がある。そのために、常に変化する立ち上がりまたは立ち下がりの位相変化を常時監視し、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を使用してデータの変化点の中心にサンプリングクロックを調整し、データを受け取るようにする。しかし、この先行技術文献に開示された手法は、図１４に示すように、データ信号４ビットに１ビットを付加し、１と０との割合が等しくなるように信号を反転させることにより、連続した０や１の発生を抑え、常時変化させるようにしている。
【０００５】
また、単数の伝送路であるが、ファイバーチャネル（ＡＮＳＩ ＸＴ１１ Ｆｉｂｅｒ Ｃｈａｎｎｅｌ Ｐｈｙｓｉｃａｌ ａｎｄ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｐｒｏｔｏｃｏｌ）のように連続した１や０の個数を減らすために８ビットを１０ビットに変換することも行われている。
【０００６】
たとえば、特開平１１−３４０８３９号公報には、送信側にパラレルデータ信号に同期信号を付加してシリアルデータ信号に変換するセパレータビット付加並直列変換手段を設け、受信側にシリアルデータ信号をセパレータビットを除去してパラレルデータ信号に変換するセパレータビット削除直並列変換手段を設けるようにしたパラレル信号シリアル伝送装置が開示されている。
【０００７】
また、特開２０００−２１６７４４号公報には、パラレルデータの特定の期間に同期コードを付加する同期コード付加手段と、同期コードが付加されたパラレルデータをシリアルデータに変換するパラレル／シリアル変換手段とを有するデータ伝送装置が開示されている。
【０００８】
【発明が解決しようとする課題】
ところが、上述したような従来の技術では、たとえばデータ４ビット（または８ビット）に対してセパレータ１ビット（または２ビット）を付加することから、伝送したデータ信号の８０％が実効データであり、同じデータ量を伝送するためには、１．２５倍の回路量およびデータ線路を使用するか、伝送速度を１．２５倍にする必要があるという問題点があった。
【０００９】
また、１と０との割合が同じになるように４ビット（または８ビット）のデータを５ビット（または１０ビット）に変換するための時間，および受け取った５ビット（または１０ビット）のデータを４ビット（または８ビット）に変換する時間が必要なため、伝送するデータが入力されてから、受け取った側が元のデータ信号に戻して出力するまでの時間（以下、レーテンシと呼ぶ）がかかり、高速に伝送できるが、データとして使用するためには時間が遅くなるという問題点があった。
【００１０】
しかし、４ビット（または８ビット）を５ビット（または１０ビット）に変換しない場合には冗長のビットを持たず、データ信号は任意の値をとるため、特定信号列をデータの開始とする手段が採れず、かつ１，０に変化することが保証できないために、常時サンプリングクロックを調整することができないという課題が発生する。
【００１１】
本発明の主な目的は、複数の伝送路を使用し、各々の伝送回路において、システムクロックを使用して送られて来たパラレルデータ信号をシリアルデータ信号に変換して伝送し、複数の伝送路にて伝送されたため、到達時間が異なったデータ信号に対し、受信側にて伝送回路毎にサンプリングクロックをデータの中心に調整してサンプリングするとともに、シリアルデータ信号をパラレルデータ信号に変換し、システムクロックに同期させて元のデータ信号を復元する高速伝送システムにおいて、データ信号に余分なビットを付加せずに、伝送データ信号に占める実効データ信号の割合を大きくすることにより、少ない回路量と低い伝送速度とを使用し、最大の伝送容量を実現するとともにレーテンシを最小にした低レーテンシ高速伝送システムを提供することにある。
【００１２】
【課題を解決するための手段】
本発明の低レーテンシ高速伝送システムにおける課題を解決するための手段および本発明の特徴について、図１および図２を参照して示す。
【００１３】
本発明の低レーテンシ高速伝送システムは、複数の伝送路８００と；送信側において、入力パラレルデータ信号を分割して該入力パラレルデータ信号を作成したシステムクロックＣＬＫＳＹＳまたは同じ周波数のクロックによりデータを受け取るｎビットレジスタ２１０と、システムクロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波数の伝送用クロックまたは伝送用クロックを分周したクロックを用いてｎビットレジスタ２１０の出力をシリアルデータ信号に変換するパラレル−シリアル変換回路(ｎ／２：１マルチプレクサ２２０および２：１マルチプレクサ２３０）と、１データ分前のデータ信号と異なるときにドライバ２４０の出力振幅を大きくし、同じときに小さくするプリエンファシス機能を制御するプリエンファシス制御回路２３０（以下、図において同一ブロックで示される複数の回路については、同一符号を付して説明する）と、プリエンファシス制御回路２３０の出力に従いプリエンファシスしたデータ信号を発生するドライバ２４０を含む複数の第１のトランスミッタ回路２００と；受信側において、第１のトランスミッタ回路２００で使用した伝送用クロックに同期したシステムクロックＣＬＫＳＹＳのｎ／２逓倍の周波数である伝送用クロックを入力とするＤＬＬ回路６２０の出力とシリアルデータ信号とを比較し、シリアルデータ信号の中心にサンプリングタイミングを有するようにサンプリングクロックを調整するＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の一種であるＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路６２０と、シリアルデータ信号をサンプリングクロックによりサンプリングしてパラレルデータ信号に変換するサンプラ＆シリアル−パラレル変換回路（サンプラ＆１：２デマルチプレクサ６３０および１：ｎデマルチプレクサ６４０）と、調整開始信号がきたときに、ＤＬＬ回路６２０の調整開始および調整終了を指示する調整制御信号ｓｔｒｔをリセットし、先頭ビット位置を記憶したフリップフロップのホールドを解除し、第１の特定信号列とシリアル−パラレル変換回路の出力とを比較し、調整制御信号ｓｔｒｔがリセットされているときに、一致した場合に調整制御信号ｓｔｒｔをセットし、先頭ビット位置を記憶してホールドする第１の頭出し検出回路６５０と、リセットされた調整制御信号ｓｔｒｔにより出力を無効にし、調整制御信号ｓｔｒｔがセットされたときに、第１の頭出し検出回路６５０の先頭ビット位置の記憶結果に従い、一致した信号列の次のビットからｎビットをｎビット毎にデータとして出力する整列化回路６５０と、調整制御信号ｓｔｒｔがリセットのときに停止し、セットのときにアドレス０からアドレス（ｍ−１）までを循環するライトアドレスを発生するライトアドレス発生回路６６１（図１０参照）と、ライトアドレス発生回路６６１の出力に従い、指示されたライトアドレスに整列化回路６５０の出力を順次書き込むｍアドレスｎビットＦＩＦＯ回路６６０と、システムクロックＣＬＫＳＹＳに同期してリードアドレスにより指定されたアドレスのｍアドレスｎビットＦＩＦＯ回路６６０に書かれたデータ信号を選択するｍウェイｎビットマルチプレクサ６７０と、ｍウェイｎビットマルチプレクサ６７０の出力を書き込むｎビットレジスタ６８０とから構成される複数の第１のデータ処理回路６００とを備える高速伝送システムに；任意または一定の周期で入力されたパラレル信号列に対応して、第１のトランスミッタ回路２００から無効データ列，確実に１，０に変化する第１の調整信号列，および第１の特定信号列を含むシリアルデータ信号が出力されるとき、第２のトランスミッタ回路３００から無効データ列と第２の特定信号列との開始時期が同じで、第１の特定信号列と第３の特定信号列との終了時期が同じくなるように、第２の特定信号列，確実に１，０に変化する第２の調整信号列，および第３の特定信号列を発生する調整制御論理回路４００と、第一のトランスミッタ回路２００と同じ回路構成で、調整制御論理回路４００の出力信号を受け取るｎビットレジスタ３１０と、ｎビットレジスタ３１０の出力をシリアルデータ信号に変換するパラレル−シリアル変換回路(ｎ／２：１マルチプレクサ３２０および２：１マルチプレクサ３３０）と、１データ分前のデータ信号と異なるときにドライバ３４０の出力振幅を大きくし、同じときに小さくするプリエンファシス機能を制御するプリエンファシス制御回路３３０と、プリエンファシス制御回路３３０の出力に従いプリエンファシスしたデータ信号を発生するドライバ３４０とを含む第２のトランスミッタ回路３００と；第１のデータ処理回路６００と同じ、ＤＬＬ回路７２０，サンプラ＆シリアル−パラレル変換回路（サンプラ＆１：２デマルチプレクサ７３０および１：ｎデマルチプレクサ７４０）と、シリアル−パラレル変換回路の出力と第２の特定信号列とを比較し、一致したときにＤＬＬ回路６２０，７２０の調整を指示する一定のパルス幅の調整開始信号を作成して第１のデータ処理回路６００に分配し、調整終了信号をリセットし、シリアル−パラレル変換回路の出力と第３の特定信号列とを比較し、一致したときに調整終了信号をセットする第２の頭出し検出回路７５０と、調整終了信号をシステムクロックＣＬＫＳＹＳに同期化し、全ての第１のデータ処理回路６００のｍアドレスｎビットＦＩＦＯ回路６６０において整列化回路６５０の出力をｍアドレスｎビットＦＩＦＯ回路６６０に書き込んだ後、かつ同じアドレスに次のデータを書き込む前のタイミングになるようにリードアドレスの発生するタイミングを合わせるリードアドレス起動信号を出力する同期化回路７６０と、同期化回路７６０からのリードアドレス起動信号がリセットされると停止し、同期化回路７６０からのリードアドレス起動信号がセットされるとアドレス０からアドレス（ｍ−１）まで循環して順次発生し、かつ複数の第１のデータ処理回路６００のｍアドレスｎビットＦＩＦＯ回路６６０に対して同時に同じアドレスを指定するリードアドレスを分配するリードアドレス発生回路７７０とから構成される第２のデータ処理回路７００とを付加することを特徴とする。
【００１４】
システムクロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波数の伝送用クロックは、システムクロックＣＬＫＳＹＳまたはシステムクロックＣＬＫＳＹＳと一定の位相関係にある同じまたは正数分の１の周波数を持つ信号をＲＥＦクロック（参照クロック）入力とし、ｎ／２周期毎にシステムクロックＣＬＫＳＹＳと同じ位相になるシステムクロックＣＬＫＳＹＳのｎ／２逓倍の周波数を有する伝送用クロックを発生するアナログＰＬＬ回路を使用し、図１に示すように、送信側に第１のアナログＰＬＬ回路１００、受信側に第２のアナログＰＬＬ回路５００を設置し、各々送信側および受信側の伝送用クロックを必要とする回路に分配する。
【００１５】
また、図２に示すソースシンクロナス方式の低レーテンシ高速伝送システムのように、第２のアナログＰＬＬ回路５００を省略し、第１のアナログＰＬＬ回路１００からの伝送用クロックを、ドライバ１４０，伝送路１０００，およびレシーバ５４０を介して受信側に伝送し、第１のデータ処理回路６００および第２のデータ処理回路７００に分配するようにしてもよい。
【００１６】
このような構成をとることにより、データ信号列に余分のビットを持たず、任意の値をとるために特定信号列をデータの開始とする手段が採れず、かつ１，０に変化することが保証できないデータ信号に対して、一定もしくは任意の周期で、入力されたパラレル信号列に対応して、第１のトランスミッタ回路２００から無効データ列，確実に１，０に変化する第１の調整信号列，および第１の特定信号列を含むシリアルデータ信号が出力されるとき、第２のトランスミッタ回路３００から無効データ列と第２の特定信号列との開始時期が同じで、第１の特定信号列と第３の特定信号列との終了時期が同じように、第２の特定信号列（１ビットでも１になったらとしてもよい）、確実に１，０に変化する第２の調整信号列，および第３の特定信号列を含むシリアル調整信号を出力させ、第１のトランスミッタ２００から無効データ列，第１の調整信号列，第１の特定信号列およびデータ信号列を出力させることにより、第２のデータ処理回路７００は第２の特定信号列がきたならば、ＤＬＬ回路６２０の調整開始信号を作成し、第２の特定信号列，第２の調整信号列，および第３の特定信号列の間にＤＬＬ回路６２０によりサンプリングクロックの調整を行い、第２のデータ処理回路７００内のｍアドレスｎビットＦＩＦＯ回路６６０のリードアドレスの発生を停止するとともに、第１のデータ処理回路６００の第１の頭出し検出回路６５０に調整制御信号ｓｔｒｔを分配することにより、ホールドを解除して記憶した先頭ビット位置をリセットし、調整終了信号をリセットすることにより、ｍアドレスｎビットＦＩＦＯ回路６６０のライトアドレスの発生を停止させ、整列化回路６５０の出力を無効にさせ、ＤＬＬ回路６２０の調整を可能とする第１の調整信号列の入力を許容させ、かつＤＬＬ回路６２０によるサンプリングクロックの調整を行わせ、さらには第１のデータ処理回路６００毎に、ＤＬＬ回路６２０の調整期間中に第１の特定信号列がデータ信号に入力されたならば、調整終了とデータ開始とする信号として認識させることにより、第１の特定信号列の次のビットからｍアドレスｎビットＦＩＦＯ回路６６０にアドレス０から順次書き込むことを可能にすることができる。
【００１７】
また、第１のデータ処理回路６００に第１の特定信号列がくるのとほぼ同時期に、第２のデータ処理回路７００に第３の特定信号列がきたときに調整終了として認識し、リードアドレス起動信号を作成し、システムクロックＣＬＫＳＹＳに同期化し、アドレス０からアドレス（ｍ−１）まで循環して順次発生するリードアドレスを発生し、第１のデータ処理回路６００に分配することにより、各ｍアドレスｎビットＦＩＦＯ回路６６０において、伝送路８００のばらつきおよび回路のばらつきのためにバラバラに書き込まれたデータを、同時にかつシステムクロックＣＬＫＳＹＳに同期して同じアドレスから読み出せるため、送信側のパラレルデータ信号列を復元したパラレルデータ信号列を得ることができる。
【００１８】
ここで、第１のトランスミッタ回路２００から調整の開始時に出力される無効データ列は、データの有効性を示す特定のビットのみでもよい。無効データの数は、第２の特定信号列が第２のデータ処理回路７００に入力され、調整開始信号を発生し、第１のデータ処理回路６００の整列化回路６５０のデータを無効にする時間から、無効データ列が第１のデータ処理回路６００に入力され、整列化回路６５０に入力されるまでの時間を差し引いた期間以上であればよい。
【００１９】
また、図２に示すように、伝送用クロックを送信側から受信側に分配することにより、クロック発生源の異なるシステムクロックＣＬＫＳＹＳを使用するために、微少ではあっても周波数が異なるシステムクロックＣＬＫＳＹＳを使用した装置間の伝送でも、データが喪失される前に定期的に再調整することにより、エラーすることなくデータ伝送を可能にする。
【００２０】
【発明の実施の形態】
以下、本発明の上記および他の目的，特徴および利点を明確にすべく、添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。
【００２１】
（１） 第１の実施の形態
図１は、本発明の第１の実施の形態に係る同期クロック式の低レーテンシ高速伝送システムを示す回路ブロック図である。本実施の形態に係る低レーテンシ高速伝送システムは、第１のアナログＰＬＬ回路１００，複数の第１のトランスミッタ回路２００，第２のトランスミッタ回路３００，および調整制御論理回路４００を含む送信側と、第２のアナログＰＬＬ回路５００，複数の第１のデータ処理回路６００，および第２のデータ処理回路７００を含む受信側とが、複数の伝送路８００および伝送路９００を介して接続されて、その主要部が構成されている。
【００２２】
第１のアナログＰＬＬ回路１００は、システムクロックＣＬＫＳＹＳのｎ／２逓倍の周波数で発振し伝送用クロック（図１３（ｇ）参照）を出力する電圧制御型可変周波数発振器（ＶＣＯ）１２０と、第１のアナログＰＬＬ回路１００の出力であるその出力がシステムクロックＣＬＫＳＹＳ（図１３（ｉ）参照）のｎ／２逓倍の周波数のときに出力がＲＥＦクロックと同じ周波数になるように分周するカウンタ１３０と、カウンタ１３０の出力とＲＥＦクロックとを位相比較し、カウンタ１３０の出力がＲＥＦクロックの周波数と位相が同じになるようにＶＣＯ１２０の制御電圧を制御する位相比較器（ＰＤ）１１０とから構成されている。ここで、カウンタ１３０のクロック入力である伝送用クロックの位置を２：１マルチプレクサ２３０のフリップフロップのクロック入力から得ることにより、システムクロックＣＬＫＳＹＳと伝送用クロックとの位相を一定の関係にすることができる。
【００２３】
第１のトランスミッタ回路２００は、図示しない論理側から送られた入力パラレルデータ信号を分割したｎビットのパラレルデータ信号を第１のアナログＰＬＬ回路１００のカウンタ１３０の出力であるシステムクロックＣＬＫＳＹＳと同じ周波数のクロックまたはシステムクロックＣＬＫＳＹＳにより受け取るｎビットレジスタ２１０と、ｎビットレジスタ２１０の出力を第１のアナログＰＬＬ回路１００からの伝送用クロックを使用してシリアルデータ信号（図１３（ｈ）参照）に変換するパラレル−シリアル変換回路 （ｎ／２：１マルチプレクサ２２０および２：１マルチプレクサ２３０）と、１データ分前のデータ信号と異なるときにドライバ２４０の出力振幅を大きくし、同じときに小さくするプリエンファシス機能を制御するプリエンファシス制御回路２３０と、プリエンファシス制御回路２３０の出力に従いプリエンファシスしたシリアルデータ信号を出力するドライバ２４０とから構成されている。
【００２４】
第２のトランスミッタ回路３００は、第１のトランスミッタ回路２００と同じ回路構成であり、調整制御論理回路４００から送られたｎビットのパラレルデータ信号を受けるｎビットレジスタ３１０と、ｎビットレジスタ３１０の出力を第１のアナログＰＬＬ回路１００からの伝送用クロックを使用してシリアルデータ信号に変換するパラレル−シリアル変換回路 （ｎ／２：１マルチプレクサ３２０および２：１マルチプレクサ３３０）と、１データ分前のデータ信号と異なるときにドライバ３４０の出力振幅を大きくし、同じときに小さくするプリエンファシス機能を制御するプリエンファシス制御回路３３０と、プリエンファシス制御回路３３０の出力に従いプリエンファシスしたシリアルデータ信号を出力するドライバ３４０とから構成されている。
【００２５】
調整制御論理回路４００は、一定の周期または任意の周期で、入力されたパラレル信号列に対応して、第一のトランスミッタ回路２００から無効データ列，確実に１，０に変化する第１の調整信号列，および第１の特定信号列を含むシリアルデータ信号が出力されるとき、無効データ列と第２の特定信号列との開始時期が同じ、第１の特定信号列と第３の信号列との終了時期が同じように、第２の特定信号列，第２の調整信号列，および第３の特定信号列を発生し、第２のトランスミッタ回路３００の入力へ出力する。以下、本実施の形態では、図１３中に例示するように、無効データ列を”０…０”（図１３（ｈ）参照）、第１および第２の調整信号列を”１０…１０”
（図１３（ｂ），（ｈ）参照）、第１の特定信号列を”１１００” （図１３（ｈ）参照）、第２の特定信号列を”１０１０” （図１３（ｂ）参照）、第３の特定信号列を”１１００”
（図１３（ｂ）参照）であるものとする。調整制御論理回路４００は、第１のトランスミッタ回路２００と同期して、調整開始時に第２の特定信号列および第２の調整信号列を第２のトランスミッタ回路３００に送出し、調整終了時に第３の特定信号列を送出し、他の時は無効信号を送出する。無効信号はオール０であってもよい。また、第１のトランスミッタ回路２００からデータ信号に無効データ列，第１の調整信号列，および第１の特定信号列が出力されるようにし、最初と終わりとの時期が一致するように設定する。
【００２６】
第２のアナログＰＬＬ回路５００は、第１のアナログＰＬＬ回路１００と同じ回路構成を有し、ＰＤ５１０と、ＶＣＯ５２０と、カウンタ５３０とから構成され、システムクロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波数の伝送用クロックを作成し、第１のデータ処理回路６００および第２のデータ処理回路７００に分配する。第２のアナログＰＬＬ回路５００は、ＲＥＦクロックは、第１のアナログＰＬＬ回路１００で使用したＲＥＦクロックと同じ周波数とする。
【００２７】
第１のデータ処理回路６００は、レシーバ６１０と、ＤＬＬ回路６２０と、サンプラ＆１：２デマルチプレクサ６３０と、１：ｎデマルチプレクサ６４０と、第１の頭出し検出回路＆整列化回路６５０と、ｍアドレスｎビットＦＩＦＯ回路６６０と、ｍウェイｎビットマルチプレクサ６７０と、ｎビットレジスタ６８０とから構成されている。
【００２８】
第２のデータ処理回路７００は、第１のデータ処理回路６００の制御を行う機能を有し、レシーバ７１０と、ＤＬＬ回路７２０と、サンプラ＆１：２デマルチプレクサ７３０と、１：ｎデマルチプレクサ７４０と、第２の頭出し検出回路７５０と、同期化回路７６０と、リードアドレス発生回路７７０とから構成されている。なお、レシーバ７１０，ＤＬＬ回路７２０，サンプラ＆１：２デマルチプレクサ７３０，および１：ｎデマルチプレクサ７４０は、第１のデータ処理回路６００におけるレシーバ６１０，ＤＬＬ回路６２０，サンプラ＆１：２デマルチプレクサ６３０，および１：ｎデマルチプレクサ６４０と同じ機能および構成である。
【００２９】
次に、このように構成された第１の実施の形態に係る低レーテンシ高速伝送システムの動作について詳しく説明する。
【００３０】
第１のアナログＰＬＬ回路１００は、システムクロックＣＬＫＳＹＳまたはシステムクロックＣＬＫＳＹＳと一定の位相関係にある同じまたは正数分の１の周波数を持つ信号をＲＥＦクロック入力とし、ｎ／２周期毎にシステムクロックＣＬＫＳＹＳと同じ位相になるシステムクロックＣＬＫＳＹＳのｎ／２逓倍の周波数を有する伝送用クロックを発生する。伝送用クロックは、複数のｎビットに分割されたパラレルデータ信号をｎビットのシリアルデータ信号にするために使用される。
【００３１】
ｎビットレジスタ２１０は、図示しない論理側から送られてきた入力パラレルデータ信号を分割したｎビットのパラレルデータ信号をシステムクロックＣＬＫＳＹＳと同じ周波数のクロックまたはシステムクロックＣＬＫＳＹＳに同期して受け取る。
【００３２】
ｎ／２：１マルチプレクサ２２０および２：１マルチプレクサ２３０からなるパラレル−シリアル変換回路は、ｎビットのパラレルデータ信号をシリアルデータ信号に変換する。
【００３３】
プリエンファシス制御回路２３０は、オール０やオール１を伝送するために、ＡＣカップリングによる伝送ができないことから、直流成分を確保して、伝送するために必要となる。すなわち、プリエンファシス制御回路２３０は、１データ分前の負のデータ信号と伝送するデータ信号とが等しい時（つまり変化するとき）は、出力振幅を大きくして受信端での立ち上がり時間を速くし、異なる時（つまり変化しないとき）は、１データ分前の負のデータ信号と伝送するデータ信号とが等しい時の出力振幅を大きくした波形が受信端に到達し、さらに１データ周期分遅れた時点での電圧になるようにドライバ２４０の出力インピーダンスを変化させ、伝送系の直流抵抗と受信端の終端抵抗とによって分割された直流電圧が等しい電圧になるようにする。このプリエンファシス制御を行うことによって、オール０やオール１が連続し、立ち上がりまたは立ち下がり時に振幅が定常状態まで達しない場合でも、常時変化し、伝送路８００の周波数特性によって高周波領域の信号が減衰し、振幅が小さくなった場合でも、受信端における変化する直前の電圧を各々一定にでき、かつ変化時の振幅も一定にできるため、伝送されたデータ信号の確定した領域（アイ）を大きくすることができる。また、プリエンファシスする量を、プリエンファシスしないことを含め、複数個準備して選択可能にすることにより、ケーブルだけで無く、プリント板配線による減衰量を含めた伝送路８００の減衰量に応じて選択可能にできる。このようにすることにより、イコライザ付きケーブルのように、ケーブルだけの最適化で無く、伝送路８００全体の減衰量に応じた最適化が可能になる。
【００３４】
ドライバ２４０は、シリアルデータ信号のプリエンファシスを行いながら伝送路８００を介して伝送を行う。
【００３５】
受信側では、ＤＬＬ回路６２０が、第２のアナログＰＬＬ回路５００の出力である伝送用クロックを遅延させたクロックとシリアルデータ信号とを位相比較し、その遅延時間を制御することにより、立ち上がりおよび立ち下がりにてデータの中心をサンプリングするようにサンプリングクロックＣＫ１（図５参照）を調整する。送信側より同時に出力されたデータ信号は、各伝送路８００を通過する際に、伝送路８００や回路のばらつきにより、異なった遅延時間後に到達する。しかし、データを正しく受け取るためには、アイの中心においてサンプリングすることが重要であり、各データ信号毎にアイの中心になるようにＤＬＬ回路６２０によってサンプリングクロックＣＫ１の位相を調整する。
【００３６】
サンプラ＆１：２デマルチプレクサ６３０は、入力パラレルデータの中心において、サンプリングクロックＣＫ１の前縁および後縁で２つのデータをサンプリングするとともに、出力のタイミングをサンプリングクロックＣＫ１の後縁に統一してサンプリングした並列の２つのデータ信号を出力する。
【００３７】
１：ｎデマルチプレクサ６４０は、サンプラ＆１：２デマルチプレクサ６３０からの２つの出力を、さらにｎビット毎に、システムクロックＣＬＫＳＹＳと同じ周期毎に、交互にサンプリングしてシステムクロックＣＬＫＳＹＳの２倍の周期で変化するパラレルデータ信号を作成する。
【００３８】
第１の頭出し検出回路６５０は、その出力である調整制御信号ｓｔｒｔが有効のときにリセットしてＤＬＬ回路６２０の調整中を示し、ＤＬＬ回路６２０の調整中に１：ｎデマルチプレクサ６４０の出力に第１の特定信号列が検出されると、セットして調整終了を示す調整制御信号ｓｔｒｔを作成し、調整制御信号ｓｔｒｔがリセットされＤＬＬ回路６２０の調整中を示しているときに、第１の特定信号列が検出されると、調整制御信号ｓｔｒｔをセットして調整終了を示し、先頭ビット位置を記憶してホールドする。
【００３９】
整列化回路６５０は、調整制御信号ｓｔｒｔのリセットにより出力を無効にし、調整制御信号ｓｔｒｔがセットされたときに、第１の頭出し検出回路６５０の先頭ビット位置の記憶結果に従い、一致した信号列の次のビットからｎビットをｎビット毎にデータとして出力する。
【００４０】
ｍアドレスｎビットＦＩＦＯ回路６６０は、第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔを起動信号とし、調整制御信号ｓｔｒｔがＤＬＬ回路６２０の調整中を指示するリセット時にライトアドレスを停止し、調整制御信号ｓｔｒｔがＤＬＬ回路６２０の調整終了を示すセット時に次のサイクルから、アドレス０からアドレス（ｍ−１）まで循環してライトアドレスを発生し、このライトアドレスに従い第１の特定信号列の次のｎビットから始まる整列化回路６５０の出力データを書き込む。
【００４１】
ｍウェイｎビットマルチプレクサ６７０は、リードアドレス発生回路７７０からのリードアドレスに従い、ｍアドレスｎビットＦＩＦＯ回路６６０に書き込まれたｎビットのデータを選択して取り出す。
【００４２】
ｎビットレジスタ６８０は、ｍウェイｎビットマルチプレクサ６７０のｎビットの出力データをシステムクロックＣＬＫＳＹＳで書き込み、出力する。
【００４３】
次に、各回路の具体例を図３ないし図１２を用いてより詳しく説明する。
【００４４】
まず、図３を参照して、ｎ／２：１マルチプレッサ２２０の具体例について説明する。
【００４５】
図３に示す２：１マルチプレクサ＆レジスタ２２１は、ｎ／２：１マルチプレッサ２２０の構成要素であり、ｎ／２：１マルチプレッサ２２０は、１段目の前段のフリップフロップＦ３０，Ｆ３１をｎビットレジスタとし、２段目以降を２：１マルチプレクサ＆レジスタ２２１のフリップフロップＦ３２を前段のレジスタとするような２：１マルチプレクサ＆レジスタ２２１を縦続接続して構成される。ｎ／２：１マルチプレクサ２２０は、２つの出力を２：１マルチプレクサ２３０に入力する。
【００４６】
パラレル−シリアル変換機能は、前段のフリップフロップＦ３０，Ｆ３１の２ビットを入力とし、前段のフリップフロップＦ３０，Ｆ３１のクロックＣＫ３０を選択信号とし、クロックＣＫ３０の最初の半周期はフリップフロップＦ３０の出力を選択し、残り半周期をフリップフロップＦ３１の出力を選択するセレクタＳ０と、クロックＣＫ３０の２逓倍の周波数を持ち、クロックＣＫ３０のサンプリングエッジと異なる位相となるクロックＣＫ３１のエッジにて、セレクタＳ０の出力をサンプリングするフリップフロップＦ３２とから構成される複数の２：１マルチプレクサ＆レジスタ２２１とする。
【００４７】
２：１マルチプレクサ＆レジスタ２２１で使用される前段のフリップフロップＦ３０，Ｆ３１のサンプリングクロックＣＫ３０および２逓倍の周波数を持つクロックＣＫ３１は、第１のアナログＰＬＬ回路１００のＶＣＯ１２０の出力およびカウンタ１３０の出力から得られる。
【００４８】
このようなｎ／２：１マルチプレッサ２２０の構成をとることにより、前段のクロックＣＫ３０の半周期は、２逓倍の周波数を持つクロックＣＫ３１の有効エッジから見ると前後１８０度離れており、充分余裕を持ってサンプリングすることができる。
【００４９】
次に、図４を参照して、２：１マルチプレクサ２３０の具体例について説明する。
【００５０】
２：１マルチプレクサ２３０の具体例は、ｎ／２：１マルチプレクサ２２０のフリップフロップＦ４０，Ｆ４１のサンプリングエッジが後縁となるようにしたサンプリングクロックＣＫ４１を選択信号として、フリップフロップＦ４０の正出力および負出力をサンプリングクロックＣＫ４１の前半周期に選択し、サンプリングクロックＣＫ４１の前縁をサンプリングエッジとしてフリップフロップＦ４１の出力をサンプリングしたフリップフロップＦ４２の正出力および負出力をサンプリングクロックＣＫ４１の後半周期に選択し、各々切り替えて出力するセレクタＳ４０，Ｓ４１から構成される。
【００５１】
このような２：１マルチプレクサ２３０の構成をとることにより、フリップフロップＦ４０の出力は、サンプリングクロックＣＫ４１の後縁より遅く変化するために、サンプリングクロックＣＫ４１がフリップフロップＦ４０の出力を選択しているときは、フリップフロップＦ４０の出力が変化しないことが保証され、フリップフロップＦ４２の出力は、サンプリングクロックＣＫ４１の前縁より遅く変化するため、サンプリングクロックＣＫ４１がフリップフロップＦ４２の出力を選択しているときは、フリップフロップＦ４２の出力が変化しないことが保証され、選択した後で波形が変化することがなくなるという効果が得られる。
【００５２】
次に、図４を参照して、プリエンファシス制御回路２３０の具体例について説明する。
【００５３】
プリエンファシス制御回路２３０の具体例は、サンプリングクロックＣＫ４１の前縁をサンプリングエッジとして、ｎ／２：１マルチプレクサ２２０のフリップフロップＦ４０の正出力をサンプリングして取り込むフリップフロップＦ４３と、サンプリングクロックＣＫ４１の後縁、かつ次のサイクルにおいてフリップフロップＦ４１の正出力をサンプリングして取り込むフリップフロップＦ４４と、フリップフロップＦ４３およびＦ４４の正出力および負出力を、サンプリングクロックＣＫ４１の反転信号を選択信号として選択し、前半周期にフリップフロップＦ４４の正出力および負出力、後半周期にフリップフロップＦ４３の正出力および負出力を得るセレクタＳ４２，Ｓ４３とから構成される。
【００５４】
プリエンファシス制御回路２３０は、フリップフロップＦ４０およびＦ４２の出力を選択するセレクタＳ４０，Ｓ４１の出力より、サンプリングクロックＣＫ４１の半周期分遅れた、つまりデータ信号の１データ分前の信号が得られる。この１データ分前の負のデータ信号と伝送するデータ信号とが等しい時（つまり変化するとき）は、出力振幅を大きくして受信端での立ち上がり時間を速くし、異なる時（つまり変化しないとき）は、１データ分前の負のデータ信号と伝送するデータ信号とが等しい時の出力振幅を大きくした波形が受信端に到達し、さらに１データ周期分遅れた時点での電圧になるようにドライバ２４０の出力インピーダンスを変化させ、伝送系の直流抵抗と受信端の終端抵抗とによって分割された直流電圧が等しい電圧になるようにする。
【００５５】
次に、図５を参照して、ＤＬＬ回路６２０の具体例について説明する。
【００５６】
ＤＬＬ回路６２０の具体例は、データ信号の確定領域であるアイの中心にサンプリングクロックＣＫ１を調整するためものであり、微少な遅延時間差をもった複数のタップ出力を有する２つのディレーチェーンＤＬ１，ＤＬ２と、２つの位相検出回路ＰＤ３，ＰＤ４と、２つのアップダウンカウンタＵＤＣ１，ＵＤＣ２と、３つの遅延制御回路ＤＣ１，ＤＣ２，ＤＣ３と、遅延補正回路ＤＲ１とから構成される。
【００５７】
第２のアナログＰＬＬ回路５００の出力である伝送用クロックＣＬＫｉｎは、ディレーチェーンＤＬ１に入力され、遅延制御回路ＤＣ１は、アップダウンカウンタＵＤＣ１の遅れ（ｐｕｐ）または進み（ｐｄｎ）の指示によって、遅れ信号（ｐｕｐ）または進み信号（ｐｄｎ）がある毎に１タップずつ、ディレーチェーンＤＬ１の遅延時間の大きい方または小さい方のタップのクロックを選択することを指示し、セレクタＳ５は、指示されたタップのクロックを選択して出力する。
【００５８】
セレクタＳ５の出力は、クロックとして遅延制御回路ＤＣ１を動作させるとともに、ディレーチェーンＤＬ２に入力され、さらにはセレクタＳ６，Ｓ７の遅延時間と等しい時間だけ遅らせたクロックＣＫ０を作成する遅延補正回路ＤＲ１に入力される。
【００５９】
また、ディレーチェーンＤＬ２の微少な遅延時間差を持った複数のタップ出力は、アップダウンカウンタＵＤＣ２の遅れ（ｗｕｐ）または進み（ｗｄｎ）の指示に従い、遅延制御回路ＤＣ２が遅れ信号（ｗｕｐ）または進み信号（ｗｄｎ）がある毎に１タップずつ、各々ディレーチェーンＤＬ２の遅延時間の大きい方または小さい方のタップ出力のクロックを選択すること指示し、指示された結果に基づきセレクタＳ６により選択され、クロックＣＫ２を出力する。
【００６０】
遅延制御回路ＤＣ３は、内部にアップダウンカウンタを有し、遅れ信号（ｗｕｐ）または進み信号（ｗｄｎ）がある毎にアップまたはダウンを繰り返し、どちらか一方が２回多くなる毎に１タップずつ、各々ディレーチェーンＤＬ２の遅延時間の大きい方または小さい方のタップのクロックを選択し、クロックＣＫ０とクロックＣＫ２との中間の遅延となるようにタップを選択することを指示し、指示された結果に基づきセレクタＳ７により、サンプリングクロックＣＫ１を選択する。
【００６１】
位相検出回路ＰＤ３は、遅延補正回路ＤＲ１からのクロックＣＫ０の前縁または後縁で、レシーバ６１０を介した入力データ信号の変化点をサンプリングした結果と、同じ入力データ信号の確定点においてサンプリングクロックＣＫ１の前縁および後縁でサンプリングした結果である変化点の前後の確定点でのサンプリング結果とを比較し、直前のデータ確定点での結果と異なるときはデータ信号の変化点が速いと判断して進み信号（ｄｎ０）を出力し、直後のデータ確定点での結果と異なるときはデータ信号の変化点が遅いと判断して遅れ信号（ｕｐ０）を出力する。この進み信号（ｄｎ０）および遅れ信号（ｕｐ０）は、アップダウンカウンタＵＤＣ１に入力され、進み信号（ｄｎ０）および遅れ信号（ｕｐ０）の一方が他方より一定回数だけ多くなった時点で進み（ｐｄｎ）または遅れ（ｐｕｐ）の指示を遅延制御回路ＤＣ１に送る。
【００６２】
ここで、入力データ信号の確定点においてサンプリングクロックＣＫ１の前縁および後縁でサンプリングした結果は、サンプラ＆１：２デマルチプレクサ６３０において、サンプリングクロックＣＫ１の前縁および後縁でサンプリングした結果と同じため、サンプラ＆１：２デマルチプレクサ６３０の出力を使用してもよい。
【００６３】
アップダウンカウンタＵＤＣ１を付加することにより、ノイズや波形ひずみ等により位相が一時的に変化した場合にも平均化されて遅いか進んでいるかが判断されるため、不適切な指示を少なくすることができる。また、アップダウンカウンタＵＤＣ１により、一定時間以上経過しないと進み（ｐｄｎ）または遅れ（ｐｕｐ）の指示が遅延制御回路ＤＣ１に対して出されないため、進み（ｐｄｎ）または遅れ（ｐｕｐ）の指示が遅延制御回路ＤＣ１に対して一度出されてから次の指示を出すまでの時間を遅くでき、遅延制御回路ＤＣ１が変化してから、その選択結果のクロックを使用して次の位相検出を行い、その結果から遅延制御回路ＤＣ１へ次の指示を作成するまでに要する時間を確保でき、位相が等しくなってきた時点でのオーバーシュートを防止できる。
【００６４】
位相検出回路ＰＤ４は、変化点となるクロックＣＫ０の１８０度遅れの位相を、約半周期遅らせたクロックＣＫ２でサンプリングした結果と、クロックＣＫ２の半分の遅延時間を有するサンプリングクロックＣＫ１によりクロックＣＫ０の確定点でサンプリングした結果とを比較する回路であり、位相検出回路ＰＤ３と同様に、変化点の前後の確定点でのサンプリングの結果と変化点でのサンプリング結果とを比較し、進み信号（ｄｎ１）または遅れ信号（ｕｐ１）をアップダウンカウンタＵＤＣ２に出力する。
【００６５】
なお、位相検出回路ＰＤ４は、入力データがクロックＣＫ０であり、常時変化することが期待できるため、クロックＣＫ２でサンプリングした２つの変化点の結果と、その間のサンプリングクロックＣＫ１でサンプリングした確定点の結果とを比較し、直前の変化点でのサンプリング結果が確定点での結果と異なるときはクロックＣＫ０の変化点が遅いと判断して遅れ信号（ｕｐ１）を出力し、直後の変化点の結果が確定点での結果と異なるときはクロックＣＫ０の変化点が速いと判断して進み信号（ｄｎ１）を出力する回路としてもよい。
【００６６】
アップダウンカウンタＵＤＣ２は、位相検出回路ＰＤ４の出力を入力し、アップダウンカウンタＵＤＣ１と同様に、どちらか一方が他方より一定回数多くなった時点で、進み信号（ｗｄｎ）または遅れ信号（ｗｕｐ）を出力する。この進み信号（ｗｄｎ）または遅れ信号（ｗｕｐ）は、遅延制御回路ＤＣ２および遅延制御回路ＤＣ３に送られる。
【００６７】
また、位相検出回路ＰＤ３および位相検出回路ＰＤ４の位相比較は、１クロックサイクル中に立ち上がりおよび立ち下がりの２回比較してもよい。１または０が連続した後に０または１が１回出るような場合に、前縁は遅く、後縁は速くなる傾向があることや、第１のトランスミッタ回路２００に入力されたｎ／２逓倍の周波数の伝送用クロックのパルス幅がサイクルの５０％からずれたときに、１サイクルに１回だけの比較であると偏りが生じ、データの中心から一方にずれて調整されるが、２回比較することにより平均化され、進みと遅れとがキャンセルし合い、データの中心に近いところでサンプリングすることができるというメリットが生じる。
【００６８】
次に、図５および図６を参照して、サンプラ＆１：２デマルチプレクサ６３０の具体例について説明する。
【００６９】
サンプラ＆１：２デマルチプレクサ６３０の具体例は、シリアルデータ信号をデータの中心においてサンプリングクロックＣＫ１の前縁でサンプリングするフリップフロップＦ５１と、シリアルデータ信号をサンプリングクロックＣＫ１の後縁でサンプリングするフリップフロップＦ５２と、フリップフロップＦ５１の出力をさらにサンプリングクロックＣＫ１の後縁でサンプリングするフリップフロップＦ５３とから構成される。
【００７０】
サンプラ＆１：２デマルチプレクサ６３０は、データの中心においてサンプリングクロックＣＫ１の前縁および後縁で２つのデータをサンプリングするとともに、付加したフリップフロップＦ５３により出力のタイミングをサンプリングクロックＣＫ１の後縁に統一してサンプリングしたシステムクロックＣＬＫＳＹＳのｎ／２倍の周波数を有する並列の２つのデータ信号を得ることができる。
【００７１】
次に、図６を参照して、１：ｎデマルチプレクサ６４０の具体例について説明する。
【００７２】
図６中に示す１：２デマルチプレクサ６４１は、１：ｎデマルチプレクサ６４０の構成要素であり、１：ｎデマルチプレクサ６４０は、１：２デマルチプレクサ６４１を、１：ｎ／４デマルチプレクサを構成するまで前段の各々の出力に縦続接続して構成される。
【００７３】
カウンタＣＮＴ６１は、サンプラ＆１：２デマルチプレクサ６３０の統一したサンプリングクロックＣＫ１の後縁と異なる前縁で分周する。
【００７４】
１：２デマルチプレクサ６４１は、カウンタＣＮＴ６１の出力であるクロックＣＫ２Ｔの前縁および後縁を使用してサンプラ＆１：２デマルチプレクサ６３０の出力をサンプリングするフリップフロップＦ６１およびＦ６２と、クロックＣＫ２Ｔの前縁でサンプリングしたフリップフロップＦ６１の出力をクロックＣＫ２Ｔの後縁でサンプリングするフリップフロップＦ６３とから構成される。
【００７５】
１：２デマルチプレクサ６４１は、フリップフロップＦ６３を付加することにより、出力のタイミングをクロックＣＫ２Ｔの後縁で統一してサンプリングした並列の２つのデータ信号を得ることができる。また、前段のサンプラ＆１：２デマルチプレクサ６３０の統一したサンプリングクロックＣＫ１の後縁から出力までの遅延と、前縁からカウンタＣＮＴ６１の出力までの遅延とはほぼ等しくなるため、サンプリングクロックＣＫ１のパルス幅を５０％にすることにより、カウンタＣＮＴ６１の出力であるクロックＣＫ２Ｔの前縁および後縁は、サンプラ＆１：２デマルチプレクサ６３０の出力の変化点の中央でサンプリングできるというメリットも生じる。
【００７６】
また、サンプラ＆１：２デマルチプレクサ６３０のもう一方の出力にも、１：２デマルチプレクサ６４１が接続される。ただし、ｎ＝４の時は、１：ｎ／４デマルチプレクサは１：１となり、１：２デマルチプレクサ６４１は省略され、サンプラ＆１：２デマルチプレクサ６３０の出力を使用する。
【００７７】
次に、１：ｎ／４デマルチプレクサの各々の出力は、図７のような１：４デマルチプレクサ６４２に接続され、１：ｎデマルチプレクサ６４０が構成される。サンプラ＆１：２デマルチプレクサ６３０を含めれば、１：２ｎデマルチプレクサが構成される。
【００７８】
カウンタＣＮＴ７１は、前段のレジスタのサンプリングクロックＣＫ２Ｔの後縁と異なる前縁を使用して２分周したクロックＣＫ３Ｔを作成する。
【００７９】
カウンタＣＮＴ７２は、クロックＣＫ３Ｔの後縁を使用して２分周したクロックＣＫ４Ｔを作成する。
【００８０】
１：４デマルチプレクサ６４２は、クロックＣＫ４Ｔの前半周期にクロックＣＫ３Ｔの前縁で入力データ信号をサンプリングしてクロックＣＫ４Ｔの後半周期でホールドするフリップフロップＦ７１と、クロックＣＫ４Ｔの前半周期にクロックＣＫ３Ｔの後縁でサンプリングしてクロックＣＫ４Ｔの後半周期でホールドするフリップフロップＦ７２と、クロックＣＫ４Ｔの後半周期にクロックＣＫ３Ｔの前縁で入力データ信号をサンプリングしてクロックＣＫ４Ｔの前半周期でホールドするフリップフロップＦ７４と、クロックＣＫ４Ｔの後半周期のクロックＣＫ３Ｔの後縁でサンプリングしてクロックＣＫ４Ｔの前半周期ではホールドするフリップフロップＦ７５と、フリップフロップＦ７１の出力をクロックＣＫ３Ｔの後縁でサンプリングするフリップフロップＦ７３およびフリップフロップＦ７４の出力をクロックＣＫ３Ｔの後縁でサンプリングするフリップフロップＦ７６とから構成される。
【００８１】
１：２デマルチプレクサ６４１の他の出力，および他の１：２デマルチプレクサ６４１の出力に１：４デマルチプレクサ６４２を接続することにより、入力データ信号がシステムクロックＣＬＫＳＹＳと同じ周波数のクロックとなるクロックＣＫ３Ｔの後縁のタイミングに統一され、システムクロックＣＬＫＳＹＳの２倍の周期（１／２の周波数）であるクロックＣＫ４Ｔの前半周期および後半周期毎にデータが取り込まれ、前半周期でサンプリングしたときは、その前の周期の後半周期で取り込んだデータと連続し、後半周期に取り込んだときは、その周期の前半周期で取り込んだデータと連続したデータが得られ、連続した２ｎビット分のデータ信号を得ることができる。
【００８２】
なお、図７では、１：４デマルチプレクサ６４２は、前段を１：２デマルチプレクサ６４１としているが、サンプラ＆１：２デマルチプレクサ６３０としてもよい。
【００８３】
次に、図８を参照して、第１の頭出し検出回路６５０の具体例について説明する。
【００８４】
第１の頭出し検出回路６５０の具体例は、ｎ＝４の場合の一例であり、第１の頭出しコンペア回路６５１と、頭出し制御回路６５２と、先頭ビット位置記憶回路６５３とから構成されている。ここで、シリアルデータ信号として入力された順に、クロックＣＫ４Ｔの前半周期でサンプリングした結果をＤ０，Ｄ１，Ｄ２，Ｄ３とし、後半周期でサンプリングした結果をＤ４，Ｄ５，Ｄ６，Ｄ７とするものとする。
【００８５】
第１の頭出しコンペア回路６５１は、データの先頭ビット位置を決めるために、第１の特定信号列であるＣ０，Ｃ１，Ｃ２，Ｃ３と、データであるＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６．Ｄ７の各ビットから始まる４ビットとを比較するコンペア回路ＣＰ８，ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６，ＣＰ７と、各々の４ビットの最終ビットがクロックＣＫ４Ｔの後半周期となる先頭ビットＤ１，Ｄ２，Ｄ３，Ｄ４から始まるビット列を比較したコンペア回路ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４の出力をオアするオア回路ＯＲ８１と、各々の４ビットの最終ビットがクロックＣＫ４Ｔの前半周期にサンプリングしたビットとなる先頭ビットＤ５，Ｄ６，Ｄ７，Ｄ０から始まるビット列を比較したコンペア回路ＣＰ５，ＣＰ６，ＣＰ７，ＣＰ８の出力をオアするオア回路ＯＲ８２と、オア回路ＯＲ８１の出力の確定時期であるクロックＣＫ４Ｔの前半周期に選択し、オア回路ＯＲ８２の出力の確定時期であるクロックＣＫ４Ｔの後半周期に選択するセレクタＳ８１とから構成される。
【００８６】
各先頭ビットから始まる４ビットの最終ビットがクロックＣＫ４Ｔの後半周期にサンプリングしたビット列は、クロックＣＫ４Ｔの後半周期のクロックＣＫ３Ｔの後縁からクロックＣＫ４Ｔの前半周期のクロックＣＫ３Ｔの後縁直前までが確定時期であり、４ビットの最終ビットがクロックＣＫ４Ｔの前半周期にサンプリングしたビット列は、クロックＣＫ４Ｔの前半周期のクロックＣＫ３Ｔの後縁からクロックＣＫ４Ｔの後半周期のクロックＣＫ３Ｔの後縁直前までが確定時期となることから、上記構成をとることにより、各々の４ビットが連続した４ビットとなる確定時期に、第１の特定信号列が存在したかどうかをセレクタＳ８１の出力をみることによって判断できる。
【００８７】
頭出し制御回路６５２は、第２のデータ処理回路７００からの調整開始信号を、クロックＣＫ３Ｔに同期化するためのフリップフロップＦ８１，Ｆ８２と、フリップフロップＦ８２の負出力とフリップフロップＦ８３の出力とをアンドし、その出力と第１の頭出しコンペア回路６５１のセレクタＳ８１の出力とをオアした信号を入力とするフリップフロップＦ８３とから構成される。
【００８８】
このような頭出し制御回路６５２の構成をとることにより、微分波形である調整開始信号がきて、フリップフロップＦ８１，Ｆ８２により同期化され、フリップフロップＦ８２の負出力は、１，０，１となるが、０のときにフリップフロップＦ８３を０にすると、フリップフロップＦ８３の出力はアンド出力を０にし、フリップフロップＦ８２の負出力が１に戻っても、アンド出力は０を保ち、オア回路のもう一方の頭出し検出信号となるセレクタＳ８１の出力が１になるのを待ち、セレクタＳ８１が１になると、フリップフロップＦ８３を１にする。フリップフロップＦ８３が１になると、そのときにはフリップフロップＦ８２の負出力は１に戻っているため、アンド回路の出力は１となり、オア回路の出力も１になり、フリップフロップＦ８３は、オア回路のもう一方の入力である第１の頭出しコンペア回路６５１の出力がどのようになっても１のままラッチし、次に調整開始信号がくるまでその状態を保持する。ここで、フリップフロップＦ８３の出力である調整制御信号ｓｔｒｔは、リセット（０）のときを調整中、セット（１）のときを調整終了と置き換えることができる。
【００８９】
先頭ビット位置記憶回路６５３は、先頭ビット位置を記憶するために、コンペア回路ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４の出力をデータ入力とし、クロックＣＫ４Ｔの前半周期で、かつ調整制御信号ｓｔｒｔが調整中のときにデータを取り込み、他の条件のときにホールドするホールド付きフリップフロップＲ１，Ｒ２，Ｒ３，Ｒ４と、コンペア回路ＣＰ５，ＣＰ６，ＣＰ７，ＣＰ８の出力をデータ入力とし、クロックＣＫ４Ｔの後半周期で、かつ調整制御信号ｓｔｒｔが調整中のときにデータを取り込み、他の条件のときにホールドするホールド付きフリップフロップＲ５，Ｒ６，Ｒ７，Ｒ８とから構成される。
【００９０】
クロックＣＫ４Ｔの前半周期で、かつ調整制御信号ｓｔｒｔが調整中のときにデータを取り込み、他の条件のときにホールドするためには、図８に示すように、クロックＣＫ４Ｔの負信号と調整制御信号ｓｔｒｔとをオアした信号を、０のときにサンプリングし、１のときにホールドとするホールド付きフリップフロップＲ１，Ｒ２，Ｒ３，Ｒ４のホールド端子に入力すればよい。また、クロックＣＫ４Ｔの後半周期で、かつ第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔである調整制御信号ｓｔｒｔが調整中のときにデータを取り込み、他の条件のときにホールドするためには、クロックＣＫ４Ｔの出力と第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔである調整制御信号ｓｔｒｔとをオアした信号を、ホールド付きフリップフロップＲ５，Ｒ６，Ｒ７，Ｒ８のホールド端子に入力すればよい。
【００９１】
このようにして、第１の頭出し検出回路６５０は、入力データ信号と第１の特定信号列とを常時比較し、調整開始信号がこない時はホールドし、調整開始信号がくると調整中となり、調整中にデータ信号中に第１の特定信号列がきたならば調整終了を指示し、その先頭ビット位置を記憶することができる。
【００９２】
なお、図８の第１の頭出し検出回路６５０の具体例においては、ｎ＝４としたが、ｎは他の値でもよく、その場合は、コンペア回路は、ＣＰ１，…，ＣＰ２ｎの２ｎ個となり、オア回路ＯＲ８１，ＯＲ８２は、各々ｎ入力となり、コンペア回路ＣＰ１，…，ＣＰｎまでの出力がオア回路ＯＲ８１の入力に接続され、コンペア回路ＣＰｎ＋１，…，ＣＰ２ｎの出力がオア回路ＯＲ８２の入力に接続され、ホールド付きフリップフロップＲ１，…，Ｒ８は、ホールド付きフリップフロップＲ１，…，Ｒ２ｎの２ｎ個となり、コンペア回路ＣＰ１，…，ＣＰｎの出力が各々ホールド付きフリップフロップＲ１，…，Ｒｎの入力に接続され、コンペア回路ＣＰｎ＋１，…，ＣＰ２ｎの出力が、各々ホールド付きフリップフロップＲｎ＋１，…，Ｒ２ｎの入力に接続される。データの確定時期については、前記のように、１：ｎデマルチプレクサ６４０にて、最終ビットがクロックＣＫ４Ｔの前半周期でサンプリングされたか、後半周期でサンプリングされたかによって決められ、最終ビットがクロックＣＫ４Ｔの後半周期でサンプリングされた先頭ビットはＤ１，…，Ｄｎであり、クロックＣＫ４Ｔの前半周期でサンプリングされた先頭ビットはＤｎ＋１，…，Ｄ２ｎ−１およびＤ０であり、Ｃ０，…，Ｃ３は、Ｃ０，…，Ｃｎ−１となる。セレクタＳ８１と頭出し制御回路６５２とについては、ｎが４のときと変わらない。
【００９３】
次に、図９を参照して、整列化回路６５０の具体例について説明する。
【００９４】
整列化回路６５０の具体例は、第１の頭出し検出回路６５０にて先頭ビット位置を記憶した結果である先頭ビット位置記憶回路６５３の出力Ｍ１とＭ５，Ｍ２とＭ６，Ｍ３とＭ７，Ｍ４とＭ８をそれぞれオアするオア回路群と、オア回路群の出力が示す２つの先頭ビットから４ビットを１：ｎデマルチプレクサ６４０の出力から選択し、さらに先頭ビットがＤ１，…，Ｄ４の時はクロックＣＫ４Ｔの前半周期に選択し、先頭ビットがＤ５，…，Ｄ７，Ｄ０の時はクロックＣＫ４Ｔの後半周期に選択するセレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４と、セレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４の出力の４ビットをクロックＣＫ３Ｔの後縁でサンプリングするフリップフロップＦ９１，Ｆ９２，Ｆ９３，Ｆ９４とから構成される。
【００９５】
セレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４は、第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔが調整中を指示したときにデータを無効にし、調整終了を示したときに、第１の頭出し検出回路６５０にて記憶された先頭ビット位置が示す第１の特定信号列の次のビットから始まるｎビットをｎビット毎にデータ信号として取り出す。
【００９６】
さらに、セレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４を第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔが終了時に有効とし、調整中に無効とするように制御することにより、データを有効とするときは変わらないが、無効にするときにクロックＣＫ３Ｔの１サイクル分速くできる。
【００９７】
このような整列化回路６５０の構成をとることにより、第１の頭出し検出回路６５０が第１の特定信号列を検出して先頭ビット位置を記憶したときは、まだその出力はどれも選んでいないため、セレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４の出力はどのビットも選ばず、フリップフロップＦ９１，Ｆ９２，Ｆ９３，Ｆ９４はオール０（または無効データ）が記憶される。
【００９８】
第１の特定信号列が検出されて先頭ビット位置が記憶され、調整制御信号ｓｔｒｔが出された次のサイクルから、第１の特定信号列が検出されたクロックＣＫ４Ｔの半周期と異なる半周期の先頭ビットである次のビットから交互に、順次４ビット毎に４ビットが選択され、フリップフロップＦ９１，Ｆ９２，Ｆ９３，Ｆ９４に取り込まれる。
【００９９】
なお、図９の整列化回路６５０の具体例においては、ｎ＝４としたが、Ｍ１，…，Ｍ８をＭ１，…，Ｍ２ｎとし、オア回路群の入力をＭ１とＭｎ＋１，Ｍ２とＭｎ＋２，…，Ｍｎ−１とＭ２ｎとし、セレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４をセレクタＳ９１からｎビット分とし、そのセレクタが前半周期に選択する先頭ビットをＤ１，…，Ｄｎ、後半周期に選択する先頭ビットをＤｎ＋１，…，Ｄ２ｎ−１およびＤ０とし、フリップフロップＦ９１，Ｆ９２，Ｆ９３，Ｆ９４をフリップフロップＦ９１からｎビット分としてもよい。
【０１００】
第１の頭出し検出回路６５０の説明のときに述べたように、１：ｎデマルチプレクサ６４０の出力の２ｎビットの確定時期については、ｎビットの最終ビットがクロックＣＫ４Ｔの後半周期にサンプリングしたビット列は、クロックＣＫ４Ｔの後半周期のクロックＣＫ３Ｔの後縁からクロックＣＫ４Ｔの前半周期のクロックＣＫ３Ｔの後縁直前までが確定時期であり、ｎビットの最終ビットがクロックＣＫ４Ｔの前半周期にサンプリングしたビット列は、クロックＣＫ４Ｔの前半周期のクロックＣＫ３Ｔの後縁からクロックＣＫ４Ｔの前半周期のクロックＣＫ３Ｔの後縁直前までが確定時期となるため、各々のｎビットの最終ビットがクロックＣＫ４Ｔの後半周期となる先頭ビットＤ１，Ｄ２，…，Ｄｎと、各々のｎビットの最終ビットがクロックＣＫ４Ｔの前半周期となる先頭ビットＤｎ＋１，Ｄｎ＋２，…，Ｄ２ｎ−１，Ｄ０とに分かれる。しかし、先頭ビットが、Ｄ０の時の１回目のｎビットをとった次のｎビットの先頭ビットはＤｎであり、Ｄ１の時の次の先頭ビットはＤｎ＋１となり、Ｄ０とＤｎ，Ｄ１とＤｎ＋１，Ｄ２とＤｎ＋２，…，Ｄｎ−２とＤ２ｎ−１は、同じ先頭ビットを各々の確定時期に交互に選ぶことになる。
【０１０１】
次に、図１０を参照して、ｍアドレスｎビットＦＩＦＯ回路６６０の具体例について説明する。
【０１０２】
ｍアドレスｎビットＦＩＦＯ回路６６０の具体例は、ｍ＝４，ｎ＝４の場合の一例であり、第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔを起動信号とし、調整制御信号ｓｔｒｔがＤＬＬ回路６２０の調整中を指示するとライトアドレスを停止し、調整終了を示すと次のサイクルから、アドレス０からアドレス３まで循環してライトアドレスを発生するライトアドレス発生回路６６１と、ライトアドレス発生回路６６１のライトアドレスに従い、第１の特定信号列の次のｎビットから始まる整列化回路６５０のフリップフロップＦ９１，Ｆ９２，Ｆ９３，Ｆ９４の出力ｏ０，ｏ１，ｏ２，ｏ３をデータ入力とし、アドレス０からアドレス３まで循環して書き込むアドレス数４およびビット数４のｍ×ｎＦＩＦＯ６６２とから構成される。
【０１０３】
ライトアドレス発生回路６６１は、ライトアドレス０から３までを出力する４つのフリップフロップＦＷ０，ＦＷ１，ＦＷ２，ＦＷ３を縦続接続し、最初の３つのフリップフロップＦＷ０，ＦＷ１，ＦＷ２の負出力をアンドした信号と第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔとをアンドした出力を最初のフリップフロップＦＷ０に入力した回路である。
【０１０４】
ライトアドレス発生回路６６１は、第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔが０になると、フリップフロップの出力がどの状態であっても、アンド出力が０となり、４つのフリップフロップＦＷ０，ＦＷ１，ＦＷ２，ＦＷ３に順次０を埋めていくため、ライトアドレスが停止し、最初の３つフリップフロップＦＷ０，ＦＷ１，ＦＷ２が全て０になったときに調整制御信号ｓｔｒｔが１になると、２つのアンド出力はともに１となり、クロックＣＫ３Ｔが入力されると最初のフリップフロップＦＷ０を１にセットし、次のサイクルでは２つのアンド出力が０になり、最初のフリップフロップＦＷ０を０に戻すとともに、２番目のフリップフロップＦＷ１を１にし、次のサイクルでは１，２番目のフリップフロップＦＷ０，ＦＷ１が０になり、３番目のフリップフロップＦＷ２が１になり、さらに次のサイクルでは、３番目のフリップフロップＦＷ２が０になるとともに、２つのアンド出力を１にし、４番目のフリップフロップＦＷ３を１にセットして最初の状態に戻る。調整制御信号ｓｔｒｔが１になっている間、４つのフリップフロップＦＷ０，ＦＷ１，ＦＷ２，ＦＷ３の１つだけが１となり、順次アドレス０からアドレス３まで循環して、１がシフトするライトアドレスを発生することができる。また、２段目以降のフリップフロップＦＷ１，ＦＷ２，ＦＷ３の入力に調整制御信号ｓｔｒｔでゲートすることにより、調整制御信号ｓｔｒｔがリセットされると全てのアドレスを直ちに停止できる。
【０１０５】
ｍ×ｎＦＩＦＯ６６２は、ライトアドレスを１にするとデータを取り込み、０にするとホールドするビット数分のホールド付きフリップフロップをアドレス数分有し、ホールドをライトアドレス発生回路６６１のライトアドレス出力に接続した構成であり、各ライトアドレスＷＡ０，ＷＡ１，ＷＡ２，ＷＡ３で指定されたフリップフロップ群にビット数分のデータを書き込むようになっている。
【０１０６】
次に、図１０を参照して、ｍウェイｎビットマルチプレクサ６７０の具体例について説明する。
【０１０７】
ｍウェイｎビットマルチプレクサ６７０の具体例は、ｍ＝４，ｎ＝４の場合の一例であり、リードアドレスに従い４×４ＦＩＦＯ６６２の書き込まれた４ビットのデータを選択して取り出すアンド回路群およびオア回路群で構成されている。
【０１０８】
４ウェイ４ビットマルチプレクサ６７０は、ビット数分のセレクタであり、各アドレスの同じビット位置の４×４ビットＦＩＦＯ６６２のデータ出力を入力とし、リードアドレスに従いアドレス０からアドレス３まで循環して選択し、リードアドレスと一致したライトアドレスで書き込まれた４アドレス４ビットＦＩＦＯ回路６６０のｎビットのデータを選択して出力する。
【０１０９】
次に、図１０を参照して、ｎビットレジスタ６８０の具体例について説明する。
【０１１０】
ｎビットレジスタ６８０の具体例は、ｎ＝４の場合の一例であり、４ウェイ４ビットマルチプレクサ６７０の出力をシステムクロックＣＬＫＳＹＳで書き込む４つのフリップフロップＦＤ０〜ＦＤ３で構成されている。
【０１１１】
４ビットレジスタ６８０は、４ビット分あり、４ウェイ４ビットマルチプレクサ６７０の出力をシステムクロックＣＬＫＳＹＳでサンプリングして、第１のデータ処理回路６００の出力として出力する。
【０１１２】
なお、図１０の具体例においては、ｍ＝４，ｎ＝４としたが、ライトアドレス発生回路６６１のフリップフロップ数をｍ個とし、最初のフリップフロップＦＷ０からｍ番目までの出力を、各々アドレス０，アドレス１，…，アドレス（ｍ−１）とし、最初から３つのフリップフロップの負出力をアンドするとした代わりに最初から（ｍ−１）個までの負出力をアンドするに置き換え、ｍ×ｎＦＩＦＯ６６２のフリップフロップをアドレス数ｍおよびビット数ｎのｍ×ｎ個とし、４ウェイ４ビットマルチプレクサ６７０をｍウェイｎビットマルチプレクサ６７０とすることもできる。
【０１１３】
次に、図１１を参照して、第２の頭出し検出回路７５０の具体例について説明する。
【０１１４】
第２の頭出し検出回路７５０の具体例は、第２の頭出しコンペア回路７５１と、第３の頭出しコンペア回路７５２と、調整制御回路７５３とから構成される。
【０１１５】
第２の頭出しコンペア回路７５１は、図８中の第１の頭出しコンペア回路６５１と同じ回路構成を有し、１：ｎデマルチプレクサ７４０からのデータ信号に第２の特定信号列があるかどうかを検出するために、第１の特定信号列Ｃ０，Ｃ１，Ｃ２，Ｃ３の代わりに、第２の特定信号列Ｃ４，Ｃ５，Ｃ６，Ｃ７を入力して比較し、第２の特定信号列Ｃ４，Ｃ５，Ｃ６，Ｃ７を検出すると、セレクタＳ８１に１を出力する。
【０１１６】
第３の頭出しコンペア回路７５２は、図８中の第１の頭出しコンペア回路６５１と同じ回路構成を有し、１：ｎデマルチプレクサ７４０からのデータ信号に第３の特定信号列があるかどうかを検出するために、第１の特定信号列Ｃ０，Ｃ１，Ｃ２，Ｃ３の代わりに、第３の特定信号列Ｃ８，Ｃ９，ＣＡ，ＣＢを入力して比較し、第３の特定信号列Ｃ８，Ｃ９，ＣＡ，ＣＢを検出すると、セレクタＳ８１に１を出力する。
【０１１７】
調整制御回路７５３は、１：ｎデマルチプレクサ７４０からのデータ信号に第２の特定信号列Ｃ４，Ｃ５，Ｃ６，Ｃ７が検出されたときに第１のデータ処理回路６００に分配され、各第１のデータ処理回路６００が第１の特定信号列Ｃ０，Ｃ１，Ｃ２，Ｃ３を検出するまでの間に第１のデータ処理回路６００のＤＬＬ回路６２０を調整させる調整開始信号を作成するフリップフロップＦＢ２，ＦＢ３，ＦＢ４と、フリップフロップＦＢ４の出力である調整開始信号が出力された後に１：ｎデマルチプレクサ６４０からのデータ信号に第３の特定信号列Ｃ８，Ｃ９，ＣＡ，ＣＢが検出されたときに調整終了信号を発生するフリップフロップＦＢ１とを含んで構成される。
【０１１８】
調整制御回路７５３は、第２の頭出しコンペア回路７５１からの出力とフリップフロップＦＢ２，ＦＢ３に入力して遅延した負出力とをアンドするアンド回路と、このアンド回路の出力を入力として微分波形である調整開始信号を得るフリップフロップＦＢ４とを有し、調整開始信号を全ての第１のデータ処理回路６００に分配する。
【０１１９】
また、調整制御回路７５３は、第３の頭出しコンペア回路７５２からの出力と、フリップフロップＦＢ１の出力とクロックＣＫ３Ｔの負信号をアンドした信号とをオアした信号を入力とし、調整終了信号を出力するフリップフロップＦＢ１を有する。なお、第３の特定信号列Ｃ８，Ｃ９，ＣＡ，ＣＢを、第１の特定信号列Ｃ０，Ｃ１，Ｃ２，Ｃ３と同じにしてもよい。
【０１２０】
ここで、第２の特定信号列Ｃ４，Ｃ５，Ｃ６，Ｃ７を１を含む全ての信号列とし、第２の頭出しコンペア回路７５１の構成を、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ０をオアする８入力オア回路にすることができる。
【０１２１】
なお、図１１の第２の頭出し検出回路７５０の具体例においては、データを８ビットとしたが、第１の頭出し検出回路６５０と同様に、データをＤ０，…，Ｄ２ｎとし、第２の特定信号列および第３の特定信号列のビット数をｎビットとし、コンペア回路をＣＰ１，…，ＣＰ２ｎ、オア回路ＯＲ８１，ＯＲ８２，ＯＲ８３，ＯＲ８４の入力数をｎ入力とし、第３の頭出しコンペア回路７５２の代替案の８入力オア回路を２ｎ入力オア回路とすることにより、ｎビット幅の第２の頭出し検出回路７５０とすることができる。
【０１２２】
次に、図１２を参照して、同期化回路７６０の具体例について説明する。
【０１２３】
同期化回路７６０の具体例は、第２の頭出し検出回路７５０の出力である調整終了信号をシステムクロックＣＬＫＳＹＳに同期化するフリップフロップＦＣ０，ＦＣ１と、アンド回路とから構成される。
【０１２４】
同期化回路７６０は、第２の頭出し検出回路７５０からの調整終了信号を、ＤＬＬ回路７２０で作成されたクロックを分周してシステムクロックＣＬＫＳＹＳと同じ周波数にしているが、位相は異なっているため、フリップフロップＦＣ０，ＦＣ１にて調整終了信号をシステムクロックＣＬＫＳＹＳに同期化してリードアドレス起動信号として出力する。
【０１２５】
次に、図１２を参照して、リードアドレス発生回路７７０の具体例について説明する。
【０１２６】
リードアドレス発生回路７７０の具体例は、縦続接続されたリードアドレス０から３までを出力する４つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４，ＦＣ５と、最初の３つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４の負出力をアンドするアンド回路とから構成される。
【０１２７】
リードアドレス発生回路７７０は、同期化回路７６０からのリードアドレス起動信号と、縦続接続されたリードアドレス０から３までを出力する４つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４，ＦＣ５の最初の３つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４の負出力をアンドした信号とがアンドされ、最初のフリップフロップＦＣ２に入力される。
【０１２８】
リードアドレス発生回路７７０は、同期化回路７６０からのリードアドレス起動信号がリセットされると停止し、セットされるとアドレス０からアドレス（ｍ−１）まで循環して順次発生し、第１のデータ処理回路６００に分配されるリードアドレス０，１，２，３を作成する。
【０１２９】
詳しくは、リードアドレス発生回路７７０は、同期化回路７６０からのリードアドレス起動信号が０になると、フリップフロップの出力がどの状態であっても、アンド出力が０となり、４つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４，ＦＣ５に順次０を埋めていくため、リードアドレスを停止する。最初の３つフリップフロップＦＣ２，ＦＣ３，ＦＣ４が全て０になったときに同期化回路７６０からのリードアドレス起動信号が１になり、２つのアンド出力はともに１となり、システムクロックＣＬＫＳＹＳが入力されると、リードアドレス発生回路７７０は、最初のフリップフロップＦＣ２を１にセットし、次のサイクルでは２つのアンド出力が０になり、最初のフリップフロップＦＣ２を０に戻すとともに、２番目のフリップフロップＦＣ３を１にし、次のサイクルでは１，２番目のフリップフロップＦＣ２，ＦＣ３が０になり、３番目のフリップフロップが１になり、さらに次のサイクルでは、１，２，３番目のフリップフロップＦＣ２，ＦＣ３，ＦＣ４が０になるとともに、２つのアンド出力を１にし、４番目のフリップフロップＦＣ５を１にセットして最初の状態に戻る。同期化回路７６０からのリードアドレス起動信号が１になっている間、４つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４，ＦＣ５の１つだけが１となり、順次アドレス０〜アドレス３まで循環して、１がシフトするリードアドレスを発生することができる。
【０１３０】
また、２段目以降のフリップフロップＦＣ３，ＦＣ４，ＦＣ５の入力に同期化回路７６０からのリードアドレス起動信号でゲートすることにより、同期化回路７６０からのリードアドレス起動信号がリセットされると全てのアドレスを直ちに停止できる。
【０１３１】
なお、図１２のリードアドレス発生回路７７０の具体例では、４つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４，ＦＣ５としているが、フリップフロップ数をｍ個とし、最初のフリップフロップＦＣ２からｍ番目までの出力を、各々アドレス０，アドレス１，…，アドレス（ｍ−１）とし、最初から３つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４の負出力をアンドするとした代わりに、最初から（ｍ−１）個までのフリップフロップの負出力をアンドするに置き換えることにより、アドレス数ｍに対応できる。
【０１３２】
ところで、図１２の具体例では、同期化回路７６０のフリップフロップの数を２個縦続接続し、ｍアドレスｎビットＦＩＦＯ回路６６０をアドレス数ｍとしているが、同期化回路７６０のフリップフロップの個数により、第１のデータ処理回路６００のｍアドレスｎビットＦＩＦＯ回路６６０にデータが書き込まれてから読み出すまでの時間が決まるため、第１のトランスミッタ回路２００および第２のトランスミッタ回路３００から同時に第１の特定信号列および第３の特定信号列が出され、第１の特定信号列が第１のトランスミッタ回路２００，伝送路８００，第１のデータ処理回路６００のレシーバ６１０，サンプラ＆１：２デマルチプレクサ６３０，および１：ｎデマルチプレクサ６４０を介して第１の頭出し検出回路６５０にて検出され、次のビットからｎビットまでを整列化回路６５０にて抽出され、ｍアドレスｎビットＦＩＦＯ回路６６０のアドレス０に書き込まれるまでの時間が最大になったとき、第３の特定信号列が、第２のトランスミッタ回路３００，伝送路９００，第２のデータ処理回路７００のレシーバ７１０，サンプラ＆１：２デマルチプレクサ７３０，および１：ｎデマルチプレクサ７４０を介して第２の頭出し検出回路７５０で第３の特定信号列として検出され、同期化回路７６０およびリードアドレス発生回路７７０を介してリードアドレスを発生し、そのリードアドレスによりｍウェイｎビットマルチプレクサ６７０を介してｎビットレジスタ６８０に書き込むまでの時間が最小になっても、ｍアドレスｎビットＦＩＦＯ回路６６０が書き込んだデータがｍウェイｎビットマルチプレクサ６７０を介してｎビットレジスタ６８０に到達する前にならないように、同期化回路７６０のフリップフロップ数を多くし、第１の特定信号列が第１のトランスミッタ回路２００，伝送路８００，第１のデータ処理回路６００のレシーバ６１０，サンプラ＆１：２デマルチプレクサ６３０，および１：ｎデマルチプレクサ６４０を介して第１の頭出し検出回路６５０にて検出され、次のビットからｍアドレスｎビットＦＩＦＯ回路６６０のアドレスを一巡して、再度アドレス０に書き込む（ｍ×ｎ＋１）ビット目からのｎビットが整列化回路６５０にて抽出され、ｍアドレスｎビットＦＩＦＯ回路６６０のアドレス０に書き込まれるまでの時間が最小になったとき、第３の特定信号列が、第２のトランスミッタ回路３００，伝送路９００，第２のデータ処理回路７００のレシーバ７１０，サンプラ＆１：２デマルチプレクサ７３０，および１：ｎデマルチプレクサ７４０を介して第２の頭出し検出回路７５０で第３の特定の信号として検出され、同期化回路７６０およびリードアドレス発生回路７７０を介してリードアドレスを発生し、そのリードアドレスによりｍウェイｎビットマルチプレクサ６７０を介してｎビットレジスタ６８０に書き込むまでの時間が最大になっても、ｍアドレスｎビットＦＩＦＯ回路６６０が書き込んだ第１の特定信号列の次のビットからｎビットのデータがｍウェイｎビットマルチプレクサ６７０を介してｎビットレジスタ６８０に書き込まれた後に到達するように、同期化回路７６０のフリップフロップ数を少なくする。また、この２つの条件を満足するように、ｍアドレスｎビットＦＩＦＯ回路６６０のアドレスの数ｍを設定する。
【０１３３】
以上説明したように、第１のアナログＰＬＬ回路１００，第１のトランスミッタ回路２００，第２のトランスミッタ回路３００，調整制御論理回路４００，第２のアナログＰＬＬ回路５００，第１のデータ処理回路６００，および第２のデータ処理回路７００を持つことにより、データ信号列に余分のビットを持たず、任意の値をとるために特定信号列をデータの開始とする手段が採れず、かつ１，０に変化することが保証できないデータ信号に対し、調整制御論理回路４００から第２のトランスミッタ回路３００，および伝送路９００を介して第２のデータ処理回路７００に第２の特定信号列（１ビットでも１になったらとしてもよい）を送出することにより、第２のデータ処理回路７００は、ＤＬＬ回路７２０の調整開始信号として認識し、第２のデータ処理回路７００内のサンプリングクロックの調整を開始するとともに、第１のデータ処理回路６００の第１の頭出し検出回路６５０に分配し、整列化回路６５０の出力を無効にさせ、第１のトランスミッタ回路２００から伝送路８００を介して第１のデータ処理回路６００に送出された第１の調整信号列を使用してＤＬＬ回路６２０を調整することを可能にさせ、かつＤＬＬ回路６２０の調整を行い、さらには第１のデータ処理回路６００毎にＤＬＬ回路６２０の調整期間中に第１の特定信号列がデータ信号に入力されたならば、調整終了とデータ開始とする調整制御信号ｓｔｒｔとして認識させ、第１の特定信号列の次のビットからｎビット毎に、ｍアドレスｎビットＦＩＦＯ回路６６０にアドレス０から順次書き込むことを可能にすることができる。
【０１３４】
また、調整制御論理回路４００から第２のトランスミッタ回路３００および伝送路９００を介して第１の特定信号列に同期して出力される第３の特定信号列が第２のデータ処理回路７００にきたときに、リードアドレス発生回路７７０のリードアドレス起動信号を作成し、システムクロックＣＬＫＳＹＳに同期化したアドレス０からアドレスｍまで循環して順次発生するリードアドレスを作成し、各第１のデータ処理回路６００のｍアドレスｎビットＦＩＦＯ回路６６０からデータを読み出すことにより、論理側から第１のトランスミッタ回路２００に送られたパラレルデータ信号を復元することができる。
【０１３５】
（２） 第２の実施の形態
図２は、本発明の第２の実施の形態に係るソースシンクロナス式の低レーテンシ高速伝送システムの構成を示す回路ブロック図である。本実施の形態に係る低レーテンシ高速伝送システムは、その基本的構成は図１に示した第１の実施の形態に係る低レーテンシ高速伝送システムとほぼ同様であるが、第２のアナログＰＬＬ回路５００を省略し、送信側から受信側に伝送用クロックを送信するようにしている。第１の実施の形態においては、第１のデータ処理回路６００および第２のデータ処理回路７００には、第２のアナログＰＬＬ回路５００よりシステムクロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波数の伝送用クロックが分配されていたが、図２に示すように、送信側の第１のアナログＰＬＬ回路１００から受信側に送信するドライバ１４０，伝送路１０００，およびレシーバ５４０を設置し、第２のアナログＰＬＬ回路５００を省略して、代わりに送信側から受けたシステムクロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波数の伝送用クロックを、第１のデータ処理回路６００および第２のデータ処理回路７００に分配するようにしている。
【０１３６】
このようにすることにより、第２のアナログＰＬＬ回路５００を削減できることと、送信側のシステムクロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波数の伝送用クロックと受信側の伝送用クロックとを全く同じ周波数を持ち、一定の位相関係にあるクロックとすることができる。
【０１３７】
また、送信側のシステムクロックＣＬＫＳＹＳと受信側のシステムクロックＣＬＫＳＹＳとの発生源が異なり、全く同じ周波数のＲＥＦクロックを送信側と受信側とに分配できない場合において、送信側および受信側の伝送用クロックと受信側のシステムクロックＣＬＫＳＹＳとでは同じ発生源のクロックを使用していないため、微少ではあっても周波数が異なり、時間とともに位相がずれるが、このような構成をとることにより、送信側の第１のトランスミッタ回路２００および第２のトランスミッタ回路３００と受信側の第１のデータ処理回路６００および第２のデータ処理回路７００とに全く同じ周波数の伝送用クロックを分配できるため、図１で使用した回路がそのまま使用でき、ＤＬＬ回路６２０および７２０の調整位置も温度変動および電圧変動分程度の調整ですむし、システムクロックＣＬＫＳＹＳ間の周波数差により位相がずれることを見込んで、一定期間内にＤＬＬ回路６２０および７２０の調整を行うこととし、その一定期間にライトアドレスとリードアドレスとの時間差が変化する分の余裕を持って同期化回路７６０のタイミング設定することにより、書き込むより前に読み出すとか、読み出す前に次のデータを書き込むことがないように、前述のように、同期化に使用するフリップフロップの段数を多くし、ｍアドレスｎビットＦＩＦＯ回路６６０のアドレス数ｍを多くし、読み出し開始時間を変更することにより、ｍアドレスｎビットＦＩＦＯ回路６６０に書き込まれる前に読み出すとか、読み出す前に次のデータが書き込まれることがないようにすることができる。
【０１３８】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。
【０１３９】
【発明の効果】
以上説明したように、本発明によれば、信号列に余分のビットを持たず、任意の値をとるために特定信号列をデータの開始とする手段が採れず、かつ１，０に変化することが保証できないデータ信号に対して、一定もしくは任意の周期で始めと終わりとが同時になるように、第２のトランスミッタ回路からは第２の特定信号列，第２の調整信号列および第３の特定信号列を、第１のトランスミッタ回路からは無効データ，第１の調整信号列および第１の特定信号列をそれぞれ出力し、引き続いて第１のトランスミッタ回路からデータ信号を出力することにより、第２のデータ処理回路は第２の特定信号列がきたならば、ＤＬＬ回路の調整開始信号を作成し、第２のデータ処理回路自体のサンプリングクロックの調整をＤＬＬ回路により行い、ｍアドレスｎビットＦＩＦＯ回路のリードアドレスの発生を停止し、第１のデータ処理回路に調整開始信号を分配させ、記憶した先頭ビットをリセットさせ、ｍアドレスｎビットＦＩＦＯ回路のライトアドレスの発生を停止させ、整列化回路の出力を無効にさせ、第１のトランスミッタ回路からきた第１の調整信号列によりＤＬＬ回路の調整を行わせ、さらには第１のデータ処理回路毎に、ＤＬＬ回路の調整期間中に第１のトランスミッタ回路からの第１の特定信号列がデータ信号に入力されたならば、調整終了とデータ開始として認識させ、ｍアドレスｎビットＦＩＦＯ回路にアドレス０から順次書き込む一連の処理を行うことを可能にする。
【０１４０】
また、第１のデータ処理回路に第１の特定信号列がくるのとほぼ同時期に、第２のデータ処理回路に第３の特定信号列がくることにより、第２のデータ処理回路は、調整終了として認識し、リードアドレス起動信号を作成し、システムクロックに同期化し、アドレス０からアドレス（ｍ−１）まで循環して発生するリードアドレスを作成し、第１のデータ処理回路に分配することにより、各ｍアドレスｎビットＦＩＦＯ回路において、伝送路のばらつきおよび回路のばらつきのためにバラバラに書き込まれたデータを、同時にかつシステムクロックに同期して、同じアドレスから読み出させ、送信側のデータ信号列を復元したパラレルデータ信号列を得ることを可能にさせる。余分なビットを付加しないために、実効データの占める割合が多いため、回路的にも少なく、また伝送用クロックも低くして同じデータ量の伝送を行え、データの変換を行う必要がないことから、レーテンシを低く抑えることができる低レーテンシ高速伝送システムを提供できる。
【０１４１】
また、第２のアナログＰＬＬ回路の代わりに、送信側の第１のアナログＰＬＬ回路のクロック出力を、ドライバ，伝送路，およびレシーバを介して、受信側の第１のデータ処理回路および第２のデータ処理回路にシステムクロックに同期したｎ／２逓倍の周波数の伝送用クロックを分配するようにし、第２のデータ処理回路の同期化回路のフリップフロップの段数と第１のデータ処理回路のｍアドレスｎビットＦＩＦＯ回路のアドレス数とを前述のようにすることにより、送信側のシステムクロックと受信側のシステムクロックとの発生源が異なる、つまり微少の周波数差があるシステムにおいても、一定周期内においてＤＬＬ回路の調整を行うことによって、データを喪失することなく、高速に伝送できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る同期クロック式の低レーテンシ高速伝送システムの構成を示す回路ブロック図である。
【図２】本発明の第２の実施の形態に係るソースシンクロナス式の低レーテンシ高速伝送システムの構成を示す回路ブロック図である。
【図３】図１および図２中の第１および第２のトランスミッタ回路におけるｎ／２：１マルチプレクサの構成要素である２：１マルチプレクサ＆レジスタの具体例とタイムチャートを示す図である。
【図４】図１および図２中の第１および第２のトランスミッタ回路における２：１マルチプレクサ＆プリエンファシス制御回路とドライバの具体例とタイムチャートを示す図である。
【図５】図１および図２中の第１および第２のデータ処理回路におけるＤＬＬ回路とサンプラ＆１：２デマルチプレクサの具体例を示す図である。
【図６】図１および図２中の第１および第２のデータ処理回路における１：ｎデマルチプレクサの構成要素である１：２デマルチプレクサの具体例とタイムチャートを示す図である。
【図７】図１および図２中の第１および第２のデータ処理回路における１：ｎデマルチプレクサの構成要素である１：４デマルチプレクサの具体例とタイムチャートを示す図である。
【図８】図１および図２中の第１および第２のデータ処理回路における第１の頭出し検出回路の具体例を示す図である。
【図９】図１および図２中の第１のデータ処理回路における整列化回路の具体例を示す図である。
【図１０】図１および図２中の第１のデータ処理回路におけるｍアドレスｎビットＦＩＦＯ回路の具体例を示す図である。
【図１１】図１および図２中の第２のデータ処理回路における第２の頭出し検出回路の具体例を示す図である。
【図１２】図１および図２中の第２のデータ処理回路における同期化回路およびリードアドレス発生回路の具体例を示す図である。
【図１３】本実施の形態に係る低レーテンシ高速伝送システムにおける調整期間の各種信号を例示するタイムチャートである。
【図１４】従来のコード変換を例示する図である。
【符号の説明】
１００ 第１のアナログＰＬＬ回路
１１０ 位相比較器（ＰＤ）
１２０ 電圧制御型可変周波数発振器（ＶＣＯ）
１３０ カウンタ
２００ 第１のトランスミッタ回路
２１０ ｎビットレジスタ
２２０ ｎ／２：１マルチプレクサ
２２１ ２：１マルチプレクサ＆レジスタ
２３０ ２：１マルチプレクサ＆プリエンファシス制御回路
２４０ ドライバ
３００ 第２のトランスミッタ回路
３１０ ｎビットレジスタ
３２０ ｎ／２：１マルチプレクサ
３３０ ２：１マルチプレクサ＆プリエンファシス制御回路
３４０ ドライバ
４００ 調整制御論理回路
５００ 第２のアナログＰＬＬ回路
５１０ 位相比較器（ＰＤ）
５２０ 電圧制御型可変周波数発振器（ＶＣＯ）
５３０ カウンタ
６００ 第１のデータ処理回路
６１０ レシーバ
６２０ ＤＬＬ回路
６３０ サンプラ＆１：２デマルチプレクサ
６４０ １：ｎデマルチプレクサ
６４１ １：２デマルチプレクサ
６４２ １：４デマルチプレクサ
６５０ 第１の頭出し検出回路＆整列化回路
６５１ 第１の頭出しコンペア回路
６５２ 頭出し制御回路
６５３ 先頭ビット位置記憶回路
６６０ ｍアドレスｎビットＦＩＦＯ回路
６６１ ライトアドレス発生回路
６６２ ｍ×ｎＦＩＦＯ
６７０ ｍウェイｎビットマルチプレクサ
６８０ ｎビットレジスタ
７００ 第２のデータ処理回路
７１０ レシーバ
７２０ ＤＬＬ回路
７３０ サンプラ＆１：２デマチプレクサ
７４０ １：ｎデマチプレクサ
７５０ 第２の頭出し検出回路
７５１ 第２の頭出しコンペア回路
７５２ 第３の頭出しコンペア回路
７５３ 調整制御回路
７６０ 同期化回路
７７０ リードアドレス発生回路
【発明の属する技術分野】
本発明は、情報処理装置に使用される低レーテンシ高速伝送システムに関し、特に高速に広帯域のデータ伝送を必要とする複数のプロセッサ間やプロセッサとメモリ間のデータ伝送に使用する伝送システムにおいて複数の伝送路を使用してシリアルデータ信号を伝送する高速伝送システムの改良に関する。
【０００２】
【従来の技術】
従来、この種の広帯域の高速伝送システムは、一般的に、複数の伝送路を並列に使用して、同期したクロックを持つ装置間を１周期または複数周期でパラレルデータ信号の伝送を行っていた。
【０００３】
近年、より広帯域の伝送が要求されるようになり、並列信号数が増加し、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅｄ Ｉｎｔｅｇｒａｔｉｏｎ）の入出力信号数が大幅に増加するに従って、信号数の削減が要請されている。
【０００４】
この要請に応えるために、例えば、Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｐａｒａｌｌｅｌ Ｉｎｔｅｒｆａｃｅ ６４００ Ｍｂｉｔ／ｓ Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ （ＨＩＰＰＩ―６４００―ＰＨ ＡＮＳＩ Ｘ３ｘｘｘ．１９９ｘ）に開示されているように、シリアルデータ信号を複数の伝送路を使用して高速かつ広帯域に伝送することが提案されている。高速に動作するデータを正しく受け取るためには、ケーブル等の伝送媒体により歪んだ伝送波形となるデータ信号を、アイと呼ばれる狭いデータの確定領域においてサンプリングする必要がある。そのために、常に変化する立ち上がりまたは立ち下がりの位相変化を常時監視し、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を使用してデータの変化点の中心にサンプリングクロックを調整し、データを受け取るようにする。しかし、この先行技術文献に開示された手法は、図１４に示すように、データ信号４ビットに１ビットを付加し、１と０との割合が等しくなるように信号を反転させることにより、連続した０や１の発生を抑え、常時変化させるようにしている。
【０００５】
また、単数の伝送路であるが、ファイバーチャネル（ＡＮＳＩ ＸＴ１１ Ｆｉｂｅｒ Ｃｈａｎｎｅｌ Ｐｈｙｓｉｃａｌ ａｎｄ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｐｒｏｔｏｃｏｌ）のように連続した１や０の個数を減らすために８ビットを１０ビットに変換することも行われている。
【０００６】
たとえば、特開平１１−３４０８３９号公報には、送信側にパラレルデータ信号に同期信号を付加してシリアルデータ信号に変換するセパレータビット付加並直列変換手段を設け、受信側にシリアルデータ信号をセパレータビットを除去してパラレルデータ信号に変換するセパレータビット削除直並列変換手段を設けるようにしたパラレル信号シリアル伝送装置が開示されている。
【０００７】
また、特開２０００−２１６７４４号公報には、パラレルデータの特定の期間に同期コードを付加する同期コード付加手段と、同期コードが付加されたパラレルデータをシリアルデータに変換するパラレル／シリアル変換手段とを有するデータ伝送装置が開示されている。
【０００８】
【発明が解決しようとする課題】
ところが、上述したような従来の技術では、たとえばデータ４ビット（または８ビット）に対してセパレータ１ビット（または２ビット）を付加することから、伝送したデータ信号の８０％が実効データであり、同じデータ量を伝送するためには、１．２５倍の回路量およびデータ線路を使用するか、伝送速度を１．２５倍にする必要があるという問題点があった。
【０００９】
また、１と０との割合が同じになるように４ビット（または８ビット）のデータを５ビット（または１０ビット）に変換するための時間，および受け取った５ビット（または１０ビット）のデータを４ビット（または８ビット）に変換する時間が必要なため、伝送するデータが入力されてから、受け取った側が元のデータ信号に戻して出力するまでの時間（以下、レーテンシと呼ぶ）がかかり、高速に伝送できるが、データとして使用するためには時間が遅くなるという問題点があった。
【００１０】
しかし、４ビット（または８ビット）を５ビット（または１０ビット）に変換しない場合には冗長のビットを持たず、データ信号は任意の値をとるため、特定信号列をデータの開始とする手段が採れず、かつ１，０に変化することが保証できないために、常時サンプリングクロックを調整することができないという課題が発生する。
【００１１】
本発明の主な目的は、複数の伝送路を使用し、各々の伝送回路において、システムクロックを使用して送られて来たパラレルデータ信号をシリアルデータ信号に変換して伝送し、複数の伝送路にて伝送されたため、到達時間が異なったデータ信号に対し、受信側にて伝送回路毎にサンプリングクロックをデータの中心に調整してサンプリングするとともに、シリアルデータ信号をパラレルデータ信号に変換し、システムクロックに同期させて元のデータ信号を復元する高速伝送システムにおいて、データ信号に余分なビットを付加せずに、伝送データ信号に占める実効データ信号の割合を大きくすることにより、少ない回路量と低い伝送速度とを使用し、最大の伝送容量を実現するとともにレーテンシを最小にした低レーテンシ高速伝送システムを提供することにある。
【００１２】
【課題を解決するための手段】
本発明の低レーテンシ高速伝送システムにおける課題を解決するための手段および本発明の特徴について、図１および図２を参照して示す。
【００１３】
本発明の低レーテンシ高速伝送システムは、複数の伝送路８００と；送信側において、入力パラレルデータ信号を分割して該入力パラレルデータ信号を作成したシステムクロックＣＬＫＳＹＳまたは同じ周波数のクロックによりデータを受け取るｎビットレジスタ２１０と、システムクロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波数の伝送用クロックまたは伝送用クロックを分周したクロックを用いてｎビットレジスタ２１０の出力をシリアルデータ信号に変換するパラレル−シリアル変換回路(ｎ／２：１マルチプレクサ２２０および２：１マルチプレクサ２３０）と、１データ分前のデータ信号と異なるときにドライバ２４０の出力振幅を大きくし、同じときに小さくするプリエンファシス機能を制御するプリエンファシス制御回路２３０（以下、図において同一ブロックで示される複数の回路については、同一符号を付して説明する）と、プリエンファシス制御回路２３０の出力に従いプリエンファシスしたデータ信号を発生するドライバ２４０を含む複数の第１のトランスミッタ回路２００と；受信側において、第１のトランスミッタ回路２００で使用した伝送用クロックに同期したシステムクロックＣＬＫＳＹＳのｎ／２逓倍の周波数である伝送用クロックを入力とするＤＬＬ回路６２０の出力とシリアルデータ信号とを比較し、シリアルデータ信号の中心にサンプリングタイミングを有するようにサンプリングクロックを調整するＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の一種であるＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路６２０と、シリアルデータ信号をサンプリングクロックによりサンプリングしてパラレルデータ信号に変換するサンプラ＆シリアル−パラレル変換回路（サンプラ＆１：２デマルチプレクサ６３０および１：ｎデマルチプレクサ６４０）と、調整開始信号がきたときに、ＤＬＬ回路６２０の調整開始および調整終了を指示する調整制御信号ｓｔｒｔをリセットし、先頭ビット位置を記憶したフリップフロップのホールドを解除し、第１の特定信号列とシリアル−パラレル変換回路の出力とを比較し、調整制御信号ｓｔｒｔがリセットされているときに、一致した場合に調整制御信号ｓｔｒｔをセットし、先頭ビット位置を記憶してホールドする第１の頭出し検出回路６５０と、リセットされた調整制御信号ｓｔｒｔにより出力を無効にし、調整制御信号ｓｔｒｔがセットされたときに、第１の頭出し検出回路６５０の先頭ビット位置の記憶結果に従い、一致した信号列の次のビットからｎビットをｎビット毎にデータとして出力する整列化回路６５０と、調整制御信号ｓｔｒｔがリセットのときに停止し、セットのときにアドレス０からアドレス（ｍ−１）までを循環するライトアドレスを発生するライトアドレス発生回路６６１（図１０参照）と、ライトアドレス発生回路６６１の出力に従い、指示されたライトアドレスに整列化回路６５０の出力を順次書き込むｍアドレスｎビットＦＩＦＯ回路６６０と、システムクロックＣＬＫＳＹＳに同期してリードアドレスにより指定されたアドレスのｍアドレスｎビットＦＩＦＯ回路６６０に書かれたデータ信号を選択するｍウェイｎビットマルチプレクサ６７０と、ｍウェイｎビットマルチプレクサ６７０の出力を書き込むｎビットレジスタ６８０とから構成される複数の第１のデータ処理回路６００とを備える高速伝送システムに；任意または一定の周期で入力されたパラレル信号列に対応して、第１のトランスミッタ回路２００から無効データ列，確実に１，０に変化する第１の調整信号列，および第１の特定信号列を含むシリアルデータ信号が出力されるとき、第２のトランスミッタ回路３００から無効データ列と第２の特定信号列との開始時期が同じで、第１の特定信号列と第３の特定信号列との終了時期が同じくなるように、第２の特定信号列，確実に１，０に変化する第２の調整信号列，および第３の特定信号列を発生する調整制御論理回路４００と、第一のトランスミッタ回路２００と同じ回路構成で、調整制御論理回路４００の出力信号を受け取るｎビットレジスタ３１０と、ｎビットレジスタ３１０の出力をシリアルデータ信号に変換するパラレル−シリアル変換回路(ｎ／２：１マルチプレクサ３２０および２：１マルチプレクサ３３０）と、１データ分前のデータ信号と異なるときにドライバ３４０の出力振幅を大きくし、同じときに小さくするプリエンファシス機能を制御するプリエンファシス制御回路３３０と、プリエンファシス制御回路３３０の出力に従いプリエンファシスしたデータ信号を発生するドライバ３４０とを含む第２のトランスミッタ回路３００と；第１のデータ処理回路６００と同じ、ＤＬＬ回路７２０，サンプラ＆シリアル−パラレル変換回路（サンプラ＆１：２デマルチプレクサ７３０および１：ｎデマルチプレクサ７４０）と、シリアル−パラレル変換回路の出力と第２の特定信号列とを比較し、一致したときにＤＬＬ回路６２０，７２０の調整を指示する一定のパルス幅の調整開始信号を作成して第１のデータ処理回路６００に分配し、調整終了信号をリセットし、シリアル−パラレル変換回路の出力と第３の特定信号列とを比較し、一致したときに調整終了信号をセットする第２の頭出し検出回路７５０と、調整終了信号をシステムクロックＣＬＫＳＹＳに同期化し、全ての第１のデータ処理回路６００のｍアドレスｎビットＦＩＦＯ回路６６０において整列化回路６５０の出力をｍアドレスｎビットＦＩＦＯ回路６６０に書き込んだ後、かつ同じアドレスに次のデータを書き込む前のタイミングになるようにリードアドレスの発生するタイミングを合わせるリードアドレス起動信号を出力する同期化回路７６０と、同期化回路７６０からのリードアドレス起動信号がリセットされると停止し、同期化回路７６０からのリードアドレス起動信号がセットされるとアドレス０からアドレス（ｍ−１）まで循環して順次発生し、かつ複数の第１のデータ処理回路６００のｍアドレスｎビットＦＩＦＯ回路６６０に対して同時に同じアドレスを指定するリードアドレスを分配するリードアドレス発生回路７７０とから構成される第２のデータ処理回路７００とを付加することを特徴とする。
【００１４】
システムクロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波数の伝送用クロックは、システムクロックＣＬＫＳＹＳまたはシステムクロックＣＬＫＳＹＳと一定の位相関係にある同じまたは正数分の１の周波数を持つ信号をＲＥＦクロック（参照クロック）入力とし、ｎ／２周期毎にシステムクロックＣＬＫＳＹＳと同じ位相になるシステムクロックＣＬＫＳＹＳのｎ／２逓倍の周波数を有する伝送用クロックを発生するアナログＰＬＬ回路を使用し、図１に示すように、送信側に第１のアナログＰＬＬ回路１００、受信側に第２のアナログＰＬＬ回路５００を設置し、各々送信側および受信側の伝送用クロックを必要とする回路に分配する。
【００１５】
また、図２に示すソースシンクロナス方式の低レーテンシ高速伝送システムのように、第２のアナログＰＬＬ回路５００を省略し、第１のアナログＰＬＬ回路１００からの伝送用クロックを、ドライバ１４０，伝送路１０００，およびレシーバ５４０を介して受信側に伝送し、第１のデータ処理回路６００および第２のデータ処理回路７００に分配するようにしてもよい。
【００１６】
このような構成をとることにより、データ信号列に余分のビットを持たず、任意の値をとるために特定信号列をデータの開始とする手段が採れず、かつ１，０に変化することが保証できないデータ信号に対して、一定もしくは任意の周期で、入力されたパラレル信号列に対応して、第１のトランスミッタ回路２００から無効データ列，確実に１，０に変化する第１の調整信号列，および第１の特定信号列を含むシリアルデータ信号が出力されるとき、第２のトランスミッタ回路３００から無効データ列と第２の特定信号列との開始時期が同じで、第１の特定信号列と第３の特定信号列との終了時期が同じように、第２の特定信号列（１ビットでも１になったらとしてもよい）、確実に１，０に変化する第２の調整信号列，および第３の特定信号列を含むシリアル調整信号を出力させ、第１のトランスミッタ２００から無効データ列，第１の調整信号列，第１の特定信号列およびデータ信号列を出力させることにより、第２のデータ処理回路７００は第２の特定信号列がきたならば、ＤＬＬ回路６２０の調整開始信号を作成し、第２の特定信号列，第２の調整信号列，および第３の特定信号列の間にＤＬＬ回路６２０によりサンプリングクロックの調整を行い、第２のデータ処理回路７００内のｍアドレスｎビットＦＩＦＯ回路６６０のリードアドレスの発生を停止するとともに、第１のデータ処理回路６００の第１の頭出し検出回路６５０に調整制御信号ｓｔｒｔを分配することにより、ホールドを解除して記憶した先頭ビット位置をリセットし、調整終了信号をリセットすることにより、ｍアドレスｎビットＦＩＦＯ回路６６０のライトアドレスの発生を停止させ、整列化回路６５０の出力を無効にさせ、ＤＬＬ回路６２０の調整を可能とする第１の調整信号列の入力を許容させ、かつＤＬＬ回路６２０によるサンプリングクロックの調整を行わせ、さらには第１のデータ処理回路６００毎に、ＤＬＬ回路６２０の調整期間中に第１の特定信号列がデータ信号に入力されたならば、調整終了とデータ開始とする信号として認識させることにより、第１の特定信号列の次のビットからｍアドレスｎビットＦＩＦＯ回路６６０にアドレス０から順次書き込むことを可能にすることができる。
【００１７】
また、第１のデータ処理回路６００に第１の特定信号列がくるのとほぼ同時期に、第２のデータ処理回路７００に第３の特定信号列がきたときに調整終了として認識し、リードアドレス起動信号を作成し、システムクロックＣＬＫＳＹＳに同期化し、アドレス０からアドレス（ｍ−１）まで循環して順次発生するリードアドレスを発生し、第１のデータ処理回路６００に分配することにより、各ｍアドレスｎビットＦＩＦＯ回路６６０において、伝送路８００のばらつきおよび回路のばらつきのためにバラバラに書き込まれたデータを、同時にかつシステムクロックＣＬＫＳＹＳに同期して同じアドレスから読み出せるため、送信側のパラレルデータ信号列を復元したパラレルデータ信号列を得ることができる。
【００１８】
ここで、第１のトランスミッタ回路２００から調整の開始時に出力される無効データ列は、データの有効性を示す特定のビットのみでもよい。無効データの数は、第２の特定信号列が第２のデータ処理回路７００に入力され、調整開始信号を発生し、第１のデータ処理回路６００の整列化回路６５０のデータを無効にする時間から、無効データ列が第１のデータ処理回路６００に入力され、整列化回路６５０に入力されるまでの時間を差し引いた期間以上であればよい。
【００１９】
また、図２に示すように、伝送用クロックを送信側から受信側に分配することにより、クロック発生源の異なるシステムクロックＣＬＫＳＹＳを使用するために、微少ではあっても周波数が異なるシステムクロックＣＬＫＳＹＳを使用した装置間の伝送でも、データが喪失される前に定期的に再調整することにより、エラーすることなくデータ伝送を可能にする。
【００２０】
【発明の実施の形態】
以下、本発明の上記および他の目的，特徴および利点を明確にすべく、添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。
【００２１】
（１） 第１の実施の形態
図１は、本発明の第１の実施の形態に係る同期クロック式の低レーテンシ高速伝送システムを示す回路ブロック図である。本実施の形態に係る低レーテンシ高速伝送システムは、第１のアナログＰＬＬ回路１００，複数の第１のトランスミッタ回路２００，第２のトランスミッタ回路３００，および調整制御論理回路４００を含む送信側と、第２のアナログＰＬＬ回路５００，複数の第１のデータ処理回路６００，および第２のデータ処理回路７００を含む受信側とが、複数の伝送路８００および伝送路９００を介して接続されて、その主要部が構成されている。
【００２２】
第１のアナログＰＬＬ回路１００は、システムクロックＣＬＫＳＹＳのｎ／２逓倍の周波数で発振し伝送用クロック（図１３（ｇ）参照）を出力する電圧制御型可変周波数発振器（ＶＣＯ）１２０と、第１のアナログＰＬＬ回路１００の出力であるその出力がシステムクロックＣＬＫＳＹＳ（図１３（ｉ）参照）のｎ／２逓倍の周波数のときに出力がＲＥＦクロックと同じ周波数になるように分周するカウンタ１３０と、カウンタ１３０の出力とＲＥＦクロックとを位相比較し、カウンタ１３０の出力がＲＥＦクロックの周波数と位相が同じになるようにＶＣＯ１２０の制御電圧を制御する位相比較器（ＰＤ）１１０とから構成されている。ここで、カウンタ１３０のクロック入力である伝送用クロックの位置を２：１マルチプレクサ２３０のフリップフロップのクロック入力から得ることにより、システムクロックＣＬＫＳＹＳと伝送用クロックとの位相を一定の関係にすることができる。
【００２３】
第１のトランスミッタ回路２００は、図示しない論理側から送られた入力パラレルデータ信号を分割したｎビットのパラレルデータ信号を第１のアナログＰＬＬ回路１００のカウンタ１３０の出力であるシステムクロックＣＬＫＳＹＳと同じ周波数のクロックまたはシステムクロックＣＬＫＳＹＳにより受け取るｎビットレジスタ２１０と、ｎビットレジスタ２１０の出力を第１のアナログＰＬＬ回路１００からの伝送用クロックを使用してシリアルデータ信号（図１３（ｈ）参照）に変換するパラレル−シリアル変換回路 （ｎ／２：１マルチプレクサ２２０および２：１マルチプレクサ２３０）と、１データ分前のデータ信号と異なるときにドライバ２４０の出力振幅を大きくし、同じときに小さくするプリエンファシス機能を制御するプリエンファシス制御回路２３０と、プリエンファシス制御回路２３０の出力に従いプリエンファシスしたシリアルデータ信号を出力するドライバ２４０とから構成されている。
【００２４】
第２のトランスミッタ回路３００は、第１のトランスミッタ回路２００と同じ回路構成であり、調整制御論理回路４００から送られたｎビットのパラレルデータ信号を受けるｎビットレジスタ３１０と、ｎビットレジスタ３１０の出力を第１のアナログＰＬＬ回路１００からの伝送用クロックを使用してシリアルデータ信号に変換するパラレル−シリアル変換回路 （ｎ／２：１マルチプレクサ３２０および２：１マルチプレクサ３３０）と、１データ分前のデータ信号と異なるときにドライバ３４０の出力振幅を大きくし、同じときに小さくするプリエンファシス機能を制御するプリエンファシス制御回路３３０と、プリエンファシス制御回路３３０の出力に従いプリエンファシスしたシリアルデータ信号を出力するドライバ３４０とから構成されている。
【００２５】
調整制御論理回路４００は、一定の周期または任意の周期で、入力されたパラレル信号列に対応して、第一のトランスミッタ回路２００から無効データ列，確実に１，０に変化する第１の調整信号列，および第１の特定信号列を含むシリアルデータ信号が出力されるとき、無効データ列と第２の特定信号列との開始時期が同じ、第１の特定信号列と第３の信号列との終了時期が同じように、第２の特定信号列，第２の調整信号列，および第３の特定信号列を発生し、第２のトランスミッタ回路３００の入力へ出力する。以下、本実施の形態では、図１３中に例示するように、無効データ列を”０…０”（図１３（ｈ）参照）、第１および第２の調整信号列を”１０…１０”
（図１３（ｂ），（ｈ）参照）、第１の特定信号列を”１１００” （図１３（ｈ）参照）、第２の特定信号列を”１０１０” （図１３（ｂ）参照）、第３の特定信号列を”１１００”
（図１３（ｂ）参照）であるものとする。調整制御論理回路４００は、第１のトランスミッタ回路２００と同期して、調整開始時に第２の特定信号列および第２の調整信号列を第２のトランスミッタ回路３００に送出し、調整終了時に第３の特定信号列を送出し、他の時は無効信号を送出する。無効信号はオール０であってもよい。また、第１のトランスミッタ回路２００からデータ信号に無効データ列，第１の調整信号列，および第１の特定信号列が出力されるようにし、最初と終わりとの時期が一致するように設定する。
【００２６】
第２のアナログＰＬＬ回路５００は、第１のアナログＰＬＬ回路１００と同じ回路構成を有し、ＰＤ５１０と、ＶＣＯ５２０と、カウンタ５３０とから構成され、システムクロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波数の伝送用クロックを作成し、第１のデータ処理回路６００および第２のデータ処理回路７００に分配する。第２のアナログＰＬＬ回路５００は、ＲＥＦクロックは、第１のアナログＰＬＬ回路１００で使用したＲＥＦクロックと同じ周波数とする。
【００２７】
第１のデータ処理回路６００は、レシーバ６１０と、ＤＬＬ回路６２０と、サンプラ＆１：２デマルチプレクサ６３０と、１：ｎデマルチプレクサ６４０と、第１の頭出し検出回路＆整列化回路６５０と、ｍアドレスｎビットＦＩＦＯ回路６６０と、ｍウェイｎビットマルチプレクサ６７０と、ｎビットレジスタ６８０とから構成されている。
【００２８】
第２のデータ処理回路７００は、第１のデータ処理回路６００の制御を行う機能を有し、レシーバ７１０と、ＤＬＬ回路７２０と、サンプラ＆１：２デマルチプレクサ７３０と、１：ｎデマルチプレクサ７４０と、第２の頭出し検出回路７５０と、同期化回路７６０と、リードアドレス発生回路７７０とから構成されている。なお、レシーバ７１０，ＤＬＬ回路７２０，サンプラ＆１：２デマルチプレクサ７３０，および１：ｎデマルチプレクサ７４０は、第１のデータ処理回路６００におけるレシーバ６１０，ＤＬＬ回路６２０，サンプラ＆１：２デマルチプレクサ６３０，および１：ｎデマルチプレクサ６４０と同じ機能および構成である。
【００２９】
次に、このように構成された第１の実施の形態に係る低レーテンシ高速伝送システムの動作について詳しく説明する。
【００３０】
第１のアナログＰＬＬ回路１００は、システムクロックＣＬＫＳＹＳまたはシステムクロックＣＬＫＳＹＳと一定の位相関係にある同じまたは正数分の１の周波数を持つ信号をＲＥＦクロック入力とし、ｎ／２周期毎にシステムクロックＣＬＫＳＹＳと同じ位相になるシステムクロックＣＬＫＳＹＳのｎ／２逓倍の周波数を有する伝送用クロックを発生する。伝送用クロックは、複数のｎビットに分割されたパラレルデータ信号をｎビットのシリアルデータ信号にするために使用される。
【００３１】
ｎビットレジスタ２１０は、図示しない論理側から送られてきた入力パラレルデータ信号を分割したｎビットのパラレルデータ信号をシステムクロックＣＬＫＳＹＳと同じ周波数のクロックまたはシステムクロックＣＬＫＳＹＳに同期して受け取る。
【００３２】
ｎ／２：１マルチプレクサ２２０および２：１マルチプレクサ２３０からなるパラレル−シリアル変換回路は、ｎビットのパラレルデータ信号をシリアルデータ信号に変換する。
【００３３】
プリエンファシス制御回路２３０は、オール０やオール１を伝送するために、ＡＣカップリングによる伝送ができないことから、直流成分を確保して、伝送するために必要となる。すなわち、プリエンファシス制御回路２３０は、１データ分前の負のデータ信号と伝送するデータ信号とが等しい時（つまり変化するとき）は、出力振幅を大きくして受信端での立ち上がり時間を速くし、異なる時（つまり変化しないとき）は、１データ分前の負のデータ信号と伝送するデータ信号とが等しい時の出力振幅を大きくした波形が受信端に到達し、さらに１データ周期分遅れた時点での電圧になるようにドライバ２４０の出力インピーダンスを変化させ、伝送系の直流抵抗と受信端の終端抵抗とによって分割された直流電圧が等しい電圧になるようにする。このプリエンファシス制御を行うことによって、オール０やオール１が連続し、立ち上がりまたは立ち下がり時に振幅が定常状態まで達しない場合でも、常時変化し、伝送路８００の周波数特性によって高周波領域の信号が減衰し、振幅が小さくなった場合でも、受信端における変化する直前の電圧を各々一定にでき、かつ変化時の振幅も一定にできるため、伝送されたデータ信号の確定した領域（アイ）を大きくすることができる。また、プリエンファシスする量を、プリエンファシスしないことを含め、複数個準備して選択可能にすることにより、ケーブルだけで無く、プリント板配線による減衰量を含めた伝送路８００の減衰量に応じて選択可能にできる。このようにすることにより、イコライザ付きケーブルのように、ケーブルだけの最適化で無く、伝送路８００全体の減衰量に応じた最適化が可能になる。
【００３４】
ドライバ２４０は、シリアルデータ信号のプリエンファシスを行いながら伝送路８００を介して伝送を行う。
【００３５】
受信側では、ＤＬＬ回路６２０が、第２のアナログＰＬＬ回路５００の出力である伝送用クロックを遅延させたクロックとシリアルデータ信号とを位相比較し、その遅延時間を制御することにより、立ち上がりおよび立ち下がりにてデータの中心をサンプリングするようにサンプリングクロックＣＫ１（図５参照）を調整する。送信側より同時に出力されたデータ信号は、各伝送路８００を通過する際に、伝送路８００や回路のばらつきにより、異なった遅延時間後に到達する。しかし、データを正しく受け取るためには、アイの中心においてサンプリングすることが重要であり、各データ信号毎にアイの中心になるようにＤＬＬ回路６２０によってサンプリングクロックＣＫ１の位相を調整する。
【００３６】
サンプラ＆１：２デマルチプレクサ６３０は、入力パラレルデータの中心において、サンプリングクロックＣＫ１の前縁および後縁で２つのデータをサンプリングするとともに、出力のタイミングをサンプリングクロックＣＫ１の後縁に統一してサンプリングした並列の２つのデータ信号を出力する。
【００３７】
１：ｎデマルチプレクサ６４０は、サンプラ＆１：２デマルチプレクサ６３０からの２つの出力を、さらにｎビット毎に、システムクロックＣＬＫＳＹＳと同じ周期毎に、交互にサンプリングしてシステムクロックＣＬＫＳＹＳの２倍の周期で変化するパラレルデータ信号を作成する。
【００３８】
第１の頭出し検出回路６５０は、その出力である調整制御信号ｓｔｒｔが有効のときにリセットしてＤＬＬ回路６２０の調整中を示し、ＤＬＬ回路６２０の調整中に１：ｎデマルチプレクサ６４０の出力に第１の特定信号列が検出されると、セットして調整終了を示す調整制御信号ｓｔｒｔを作成し、調整制御信号ｓｔｒｔがリセットされＤＬＬ回路６２０の調整中を示しているときに、第１の特定信号列が検出されると、調整制御信号ｓｔｒｔをセットして調整終了を示し、先頭ビット位置を記憶してホールドする。
【００３９】
整列化回路６５０は、調整制御信号ｓｔｒｔのリセットにより出力を無効にし、調整制御信号ｓｔｒｔがセットされたときに、第１の頭出し検出回路６５０の先頭ビット位置の記憶結果に従い、一致した信号列の次のビットからｎビットをｎビット毎にデータとして出力する。
【００４０】
ｍアドレスｎビットＦＩＦＯ回路６６０は、第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔを起動信号とし、調整制御信号ｓｔｒｔがＤＬＬ回路６２０の調整中を指示するリセット時にライトアドレスを停止し、調整制御信号ｓｔｒｔがＤＬＬ回路６２０の調整終了を示すセット時に次のサイクルから、アドレス０からアドレス（ｍ−１）まで循環してライトアドレスを発生し、このライトアドレスに従い第１の特定信号列の次のｎビットから始まる整列化回路６５０の出力データを書き込む。
【００４１】
ｍウェイｎビットマルチプレクサ６７０は、リードアドレス発生回路７７０からのリードアドレスに従い、ｍアドレスｎビットＦＩＦＯ回路６６０に書き込まれたｎビットのデータを選択して取り出す。
【００４２】
ｎビットレジスタ６８０は、ｍウェイｎビットマルチプレクサ６７０のｎビットの出力データをシステムクロックＣＬＫＳＹＳで書き込み、出力する。
【００４３】
次に、各回路の具体例を図３ないし図１２を用いてより詳しく説明する。
【００４４】
まず、図３を参照して、ｎ／２：１マルチプレッサ２２０の具体例について説明する。
【００４５】
図３に示す２：１マルチプレクサ＆レジスタ２２１は、ｎ／２：１マルチプレッサ２２０の構成要素であり、ｎ／２：１マルチプレッサ２２０は、１段目の前段のフリップフロップＦ３０，Ｆ３１をｎビットレジスタとし、２段目以降を２：１マルチプレクサ＆レジスタ２２１のフリップフロップＦ３２を前段のレジスタとするような２：１マルチプレクサ＆レジスタ２２１を縦続接続して構成される。ｎ／２：１マルチプレクサ２２０は、２つの出力を２：１マルチプレクサ２３０に入力する。
【００４６】
パラレル−シリアル変換機能は、前段のフリップフロップＦ３０，Ｆ３１の２ビットを入力とし、前段のフリップフロップＦ３０，Ｆ３１のクロックＣＫ３０を選択信号とし、クロックＣＫ３０の最初の半周期はフリップフロップＦ３０の出力を選択し、残り半周期をフリップフロップＦ３１の出力を選択するセレクタＳ０と、クロックＣＫ３０の２逓倍の周波数を持ち、クロックＣＫ３０のサンプリングエッジと異なる位相となるクロックＣＫ３１のエッジにて、セレクタＳ０の出力をサンプリングするフリップフロップＦ３２とから構成される複数の２：１マルチプレクサ＆レジスタ２２１とする。
【００４７】
２：１マルチプレクサ＆レジスタ２２１で使用される前段のフリップフロップＦ３０，Ｆ３１のサンプリングクロックＣＫ３０および２逓倍の周波数を持つクロックＣＫ３１は、第１のアナログＰＬＬ回路１００のＶＣＯ１２０の出力およびカウンタ１３０の出力から得られる。
【００４８】
このようなｎ／２：１マルチプレッサ２２０の構成をとることにより、前段のクロックＣＫ３０の半周期は、２逓倍の周波数を持つクロックＣＫ３１の有効エッジから見ると前後１８０度離れており、充分余裕を持ってサンプリングすることができる。
【００４９】
次に、図４を参照して、２：１マルチプレクサ２３０の具体例について説明する。
【００５０】
２：１マルチプレクサ２３０の具体例は、ｎ／２：１マルチプレクサ２２０のフリップフロップＦ４０，Ｆ４１のサンプリングエッジが後縁となるようにしたサンプリングクロックＣＫ４１を選択信号として、フリップフロップＦ４０の正出力および負出力をサンプリングクロックＣＫ４１の前半周期に選択し、サンプリングクロックＣＫ４１の前縁をサンプリングエッジとしてフリップフロップＦ４１の出力をサンプリングしたフリップフロップＦ４２の正出力および負出力をサンプリングクロックＣＫ４１の後半周期に選択し、各々切り替えて出力するセレクタＳ４０，Ｓ４１から構成される。
【００５１】
このような２：１マルチプレクサ２３０の構成をとることにより、フリップフロップＦ４０の出力は、サンプリングクロックＣＫ４１の後縁より遅く変化するために、サンプリングクロックＣＫ４１がフリップフロップＦ４０の出力を選択しているときは、フリップフロップＦ４０の出力が変化しないことが保証され、フリップフロップＦ４２の出力は、サンプリングクロックＣＫ４１の前縁より遅く変化するため、サンプリングクロックＣＫ４１がフリップフロップＦ４２の出力を選択しているときは、フリップフロップＦ４２の出力が変化しないことが保証され、選択した後で波形が変化することがなくなるという効果が得られる。
【００５２】
次に、図４を参照して、プリエンファシス制御回路２３０の具体例について説明する。
【００５３】
プリエンファシス制御回路２３０の具体例は、サンプリングクロックＣＫ４１の前縁をサンプリングエッジとして、ｎ／２：１マルチプレクサ２２０のフリップフロップＦ４０の正出力をサンプリングして取り込むフリップフロップＦ４３と、サンプリングクロックＣＫ４１の後縁、かつ次のサイクルにおいてフリップフロップＦ４１の正出力をサンプリングして取り込むフリップフロップＦ４４と、フリップフロップＦ４３およびＦ４４の正出力および負出力を、サンプリングクロックＣＫ４１の反転信号を選択信号として選択し、前半周期にフリップフロップＦ４４の正出力および負出力、後半周期にフリップフロップＦ４３の正出力および負出力を得るセレクタＳ４２，Ｓ４３とから構成される。
【００５４】
プリエンファシス制御回路２３０は、フリップフロップＦ４０およびＦ４２の出力を選択するセレクタＳ４０，Ｓ４１の出力より、サンプリングクロックＣＫ４１の半周期分遅れた、つまりデータ信号の１データ分前の信号が得られる。この１データ分前の負のデータ信号と伝送するデータ信号とが等しい時（つまり変化するとき）は、出力振幅を大きくして受信端での立ち上がり時間を速くし、異なる時（つまり変化しないとき）は、１データ分前の負のデータ信号と伝送するデータ信号とが等しい時の出力振幅を大きくした波形が受信端に到達し、さらに１データ周期分遅れた時点での電圧になるようにドライバ２４０の出力インピーダンスを変化させ、伝送系の直流抵抗と受信端の終端抵抗とによって分割された直流電圧が等しい電圧になるようにする。
【００５５】
次に、図５を参照して、ＤＬＬ回路６２０の具体例について説明する。
【００５６】
ＤＬＬ回路６２０の具体例は、データ信号の確定領域であるアイの中心にサンプリングクロックＣＫ１を調整するためものであり、微少な遅延時間差をもった複数のタップ出力を有する２つのディレーチェーンＤＬ１，ＤＬ２と、２つの位相検出回路ＰＤ３，ＰＤ４と、２つのアップダウンカウンタＵＤＣ１，ＵＤＣ２と、３つの遅延制御回路ＤＣ１，ＤＣ２，ＤＣ３と、遅延補正回路ＤＲ１とから構成される。
【００５７】
第２のアナログＰＬＬ回路５００の出力である伝送用クロックＣＬＫｉｎは、ディレーチェーンＤＬ１に入力され、遅延制御回路ＤＣ１は、アップダウンカウンタＵＤＣ１の遅れ（ｐｕｐ）または進み（ｐｄｎ）の指示によって、遅れ信号（ｐｕｐ）または進み信号（ｐｄｎ）がある毎に１タップずつ、ディレーチェーンＤＬ１の遅延時間の大きい方または小さい方のタップのクロックを選択することを指示し、セレクタＳ５は、指示されたタップのクロックを選択して出力する。
【００５８】
セレクタＳ５の出力は、クロックとして遅延制御回路ＤＣ１を動作させるとともに、ディレーチェーンＤＬ２に入力され、さらにはセレクタＳ６，Ｓ７の遅延時間と等しい時間だけ遅らせたクロックＣＫ０を作成する遅延補正回路ＤＲ１に入力される。
【００５９】
また、ディレーチェーンＤＬ２の微少な遅延時間差を持った複数のタップ出力は、アップダウンカウンタＵＤＣ２の遅れ（ｗｕｐ）または進み（ｗｄｎ）の指示に従い、遅延制御回路ＤＣ２が遅れ信号（ｗｕｐ）または進み信号（ｗｄｎ）がある毎に１タップずつ、各々ディレーチェーンＤＬ２の遅延時間の大きい方または小さい方のタップ出力のクロックを選択すること指示し、指示された結果に基づきセレクタＳ６により選択され、クロックＣＫ２を出力する。
【００６０】
遅延制御回路ＤＣ３は、内部にアップダウンカウンタを有し、遅れ信号（ｗｕｐ）または進み信号（ｗｄｎ）がある毎にアップまたはダウンを繰り返し、どちらか一方が２回多くなる毎に１タップずつ、各々ディレーチェーンＤＬ２の遅延時間の大きい方または小さい方のタップのクロックを選択し、クロックＣＫ０とクロックＣＫ２との中間の遅延となるようにタップを選択することを指示し、指示された結果に基づきセレクタＳ７により、サンプリングクロックＣＫ１を選択する。
【００６１】
位相検出回路ＰＤ３は、遅延補正回路ＤＲ１からのクロックＣＫ０の前縁または後縁で、レシーバ６１０を介した入力データ信号の変化点をサンプリングした結果と、同じ入力データ信号の確定点においてサンプリングクロックＣＫ１の前縁および後縁でサンプリングした結果である変化点の前後の確定点でのサンプリング結果とを比較し、直前のデータ確定点での結果と異なるときはデータ信号の変化点が速いと判断して進み信号（ｄｎ０）を出力し、直後のデータ確定点での結果と異なるときはデータ信号の変化点が遅いと判断して遅れ信号（ｕｐ０）を出力する。この進み信号（ｄｎ０）および遅れ信号（ｕｐ０）は、アップダウンカウンタＵＤＣ１に入力され、進み信号（ｄｎ０）および遅れ信号（ｕｐ０）の一方が他方より一定回数だけ多くなった時点で進み（ｐｄｎ）または遅れ（ｐｕｐ）の指示を遅延制御回路ＤＣ１に送る。
【００６２】
ここで、入力データ信号の確定点においてサンプリングクロックＣＫ１の前縁および後縁でサンプリングした結果は、サンプラ＆１：２デマルチプレクサ６３０において、サンプリングクロックＣＫ１の前縁および後縁でサンプリングした結果と同じため、サンプラ＆１：２デマルチプレクサ６３０の出力を使用してもよい。
【００６３】
アップダウンカウンタＵＤＣ１を付加することにより、ノイズや波形ひずみ等により位相が一時的に変化した場合にも平均化されて遅いか進んでいるかが判断されるため、不適切な指示を少なくすることができる。また、アップダウンカウンタＵＤＣ１により、一定時間以上経過しないと進み（ｐｄｎ）または遅れ（ｐｕｐ）の指示が遅延制御回路ＤＣ１に対して出されないため、進み（ｐｄｎ）または遅れ（ｐｕｐ）の指示が遅延制御回路ＤＣ１に対して一度出されてから次の指示を出すまでの時間を遅くでき、遅延制御回路ＤＣ１が変化してから、その選択結果のクロックを使用して次の位相検出を行い、その結果から遅延制御回路ＤＣ１へ次の指示を作成するまでに要する時間を確保でき、位相が等しくなってきた時点でのオーバーシュートを防止できる。
【００６４】
位相検出回路ＰＤ４は、変化点となるクロックＣＫ０の１８０度遅れの位相を、約半周期遅らせたクロックＣＫ２でサンプリングした結果と、クロックＣＫ２の半分の遅延時間を有するサンプリングクロックＣＫ１によりクロックＣＫ０の確定点でサンプリングした結果とを比較する回路であり、位相検出回路ＰＤ３と同様に、変化点の前後の確定点でのサンプリングの結果と変化点でのサンプリング結果とを比較し、進み信号（ｄｎ１）または遅れ信号（ｕｐ１）をアップダウンカウンタＵＤＣ２に出力する。
【００６５】
なお、位相検出回路ＰＤ４は、入力データがクロックＣＫ０であり、常時変化することが期待できるため、クロックＣＫ２でサンプリングした２つの変化点の結果と、その間のサンプリングクロックＣＫ１でサンプリングした確定点の結果とを比較し、直前の変化点でのサンプリング結果が確定点での結果と異なるときはクロックＣＫ０の変化点が遅いと判断して遅れ信号（ｕｐ１）を出力し、直後の変化点の結果が確定点での結果と異なるときはクロックＣＫ０の変化点が速いと判断して進み信号（ｄｎ１）を出力する回路としてもよい。
【００６６】
アップダウンカウンタＵＤＣ２は、位相検出回路ＰＤ４の出力を入力し、アップダウンカウンタＵＤＣ１と同様に、どちらか一方が他方より一定回数多くなった時点で、進み信号（ｗｄｎ）または遅れ信号（ｗｕｐ）を出力する。この進み信号（ｗｄｎ）または遅れ信号（ｗｕｐ）は、遅延制御回路ＤＣ２および遅延制御回路ＤＣ３に送られる。
【００６７】
また、位相検出回路ＰＤ３および位相検出回路ＰＤ４の位相比較は、１クロックサイクル中に立ち上がりおよび立ち下がりの２回比較してもよい。１または０が連続した後に０または１が１回出るような場合に、前縁は遅く、後縁は速くなる傾向があることや、第１のトランスミッタ回路２００に入力されたｎ／２逓倍の周波数の伝送用クロックのパルス幅がサイクルの５０％からずれたときに、１サイクルに１回だけの比較であると偏りが生じ、データの中心から一方にずれて調整されるが、２回比較することにより平均化され、進みと遅れとがキャンセルし合い、データの中心に近いところでサンプリングすることができるというメリットが生じる。
【００６８】
次に、図５および図６を参照して、サンプラ＆１：２デマルチプレクサ６３０の具体例について説明する。
【００６９】
サンプラ＆１：２デマルチプレクサ６３０の具体例は、シリアルデータ信号をデータの中心においてサンプリングクロックＣＫ１の前縁でサンプリングするフリップフロップＦ５１と、シリアルデータ信号をサンプリングクロックＣＫ１の後縁でサンプリングするフリップフロップＦ５２と、フリップフロップＦ５１の出力をさらにサンプリングクロックＣＫ１の後縁でサンプリングするフリップフロップＦ５３とから構成される。
【００７０】
サンプラ＆１：２デマルチプレクサ６３０は、データの中心においてサンプリングクロックＣＫ１の前縁および後縁で２つのデータをサンプリングするとともに、付加したフリップフロップＦ５３により出力のタイミングをサンプリングクロックＣＫ１の後縁に統一してサンプリングしたシステムクロックＣＬＫＳＹＳのｎ／２倍の周波数を有する並列の２つのデータ信号を得ることができる。
【００７１】
次に、図６を参照して、１：ｎデマルチプレクサ６４０の具体例について説明する。
【００７２】
図６中に示す１：２デマルチプレクサ６４１は、１：ｎデマルチプレクサ６４０の構成要素であり、１：ｎデマルチプレクサ６４０は、１：２デマルチプレクサ６４１を、１：ｎ／４デマルチプレクサを構成するまで前段の各々の出力に縦続接続して構成される。
【００７３】
カウンタＣＮＴ６１は、サンプラ＆１：２デマルチプレクサ６３０の統一したサンプリングクロックＣＫ１の後縁と異なる前縁で分周する。
【００７４】
１：２デマルチプレクサ６４１は、カウンタＣＮＴ６１の出力であるクロックＣＫ２Ｔの前縁および後縁を使用してサンプラ＆１：２デマルチプレクサ６３０の出力をサンプリングするフリップフロップＦ６１およびＦ６２と、クロックＣＫ２Ｔの前縁でサンプリングしたフリップフロップＦ６１の出力をクロックＣＫ２Ｔの後縁でサンプリングするフリップフロップＦ６３とから構成される。
【００７５】
１：２デマルチプレクサ６４１は、フリップフロップＦ６３を付加することにより、出力のタイミングをクロックＣＫ２Ｔの後縁で統一してサンプリングした並列の２つのデータ信号を得ることができる。また、前段のサンプラ＆１：２デマルチプレクサ６３０の統一したサンプリングクロックＣＫ１の後縁から出力までの遅延と、前縁からカウンタＣＮＴ６１の出力までの遅延とはほぼ等しくなるため、サンプリングクロックＣＫ１のパルス幅を５０％にすることにより、カウンタＣＮＴ６１の出力であるクロックＣＫ２Ｔの前縁および後縁は、サンプラ＆１：２デマルチプレクサ６３０の出力の変化点の中央でサンプリングできるというメリットも生じる。
【００７６】
また、サンプラ＆１：２デマルチプレクサ６３０のもう一方の出力にも、１：２デマルチプレクサ６４１が接続される。ただし、ｎ＝４の時は、１：ｎ／４デマルチプレクサは１：１となり、１：２デマルチプレクサ６４１は省略され、サンプラ＆１：２デマルチプレクサ６３０の出力を使用する。
【００７７】
次に、１：ｎ／４デマルチプレクサの各々の出力は、図７のような１：４デマルチプレクサ６４２に接続され、１：ｎデマルチプレクサ６４０が構成される。サンプラ＆１：２デマルチプレクサ６３０を含めれば、１：２ｎデマルチプレクサが構成される。
【００７８】
カウンタＣＮＴ７１は、前段のレジスタのサンプリングクロックＣＫ２Ｔの後縁と異なる前縁を使用して２分周したクロックＣＫ３Ｔを作成する。
【００７９】
カウンタＣＮＴ７２は、クロックＣＫ３Ｔの後縁を使用して２分周したクロックＣＫ４Ｔを作成する。
【００８０】
１：４デマルチプレクサ６４２は、クロックＣＫ４Ｔの前半周期にクロックＣＫ３Ｔの前縁で入力データ信号をサンプリングしてクロックＣＫ４Ｔの後半周期でホールドするフリップフロップＦ７１と、クロックＣＫ４Ｔの前半周期にクロックＣＫ３Ｔの後縁でサンプリングしてクロックＣＫ４Ｔの後半周期でホールドするフリップフロップＦ７２と、クロックＣＫ４Ｔの後半周期にクロックＣＫ３Ｔの前縁で入力データ信号をサンプリングしてクロックＣＫ４Ｔの前半周期でホールドするフリップフロップＦ７４と、クロックＣＫ４Ｔの後半周期のクロックＣＫ３Ｔの後縁でサンプリングしてクロックＣＫ４Ｔの前半周期ではホールドするフリップフロップＦ７５と、フリップフロップＦ７１の出力をクロックＣＫ３Ｔの後縁でサンプリングするフリップフロップＦ７３およびフリップフロップＦ７４の出力をクロックＣＫ３Ｔの後縁でサンプリングするフリップフロップＦ７６とから構成される。
【００８１】
１：２デマルチプレクサ６４１の他の出力，および他の１：２デマルチプレクサ６４１の出力に１：４デマルチプレクサ６４２を接続することにより、入力データ信号がシステムクロックＣＬＫＳＹＳと同じ周波数のクロックとなるクロックＣＫ３Ｔの後縁のタイミングに統一され、システムクロックＣＬＫＳＹＳの２倍の周期（１／２の周波数）であるクロックＣＫ４Ｔの前半周期および後半周期毎にデータが取り込まれ、前半周期でサンプリングしたときは、その前の周期の後半周期で取り込んだデータと連続し、後半周期に取り込んだときは、その周期の前半周期で取り込んだデータと連続したデータが得られ、連続した２ｎビット分のデータ信号を得ることができる。
【００８２】
なお、図７では、１：４デマルチプレクサ６４２は、前段を１：２デマルチプレクサ６４１としているが、サンプラ＆１：２デマルチプレクサ６３０としてもよい。
【００８３】
次に、図８を参照して、第１の頭出し検出回路６５０の具体例について説明する。
【００８４】
第１の頭出し検出回路６５０の具体例は、ｎ＝４の場合の一例であり、第１の頭出しコンペア回路６５１と、頭出し制御回路６５２と、先頭ビット位置記憶回路６５３とから構成されている。ここで、シリアルデータ信号として入力された順に、クロックＣＫ４Ｔの前半周期でサンプリングした結果をＤ０，Ｄ１，Ｄ２，Ｄ３とし、後半周期でサンプリングした結果をＤ４，Ｄ５，Ｄ６，Ｄ７とするものとする。
【００８５】
第１の頭出しコンペア回路６５１は、データの先頭ビット位置を決めるために、第１の特定信号列であるＣ０，Ｃ１，Ｃ２，Ｃ３と、データであるＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６．Ｄ７の各ビットから始まる４ビットとを比較するコンペア回路ＣＰ８，ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６，ＣＰ７と、各々の４ビットの最終ビットがクロックＣＫ４Ｔの後半周期となる先頭ビットＤ１，Ｄ２，Ｄ３，Ｄ４から始まるビット列を比較したコンペア回路ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４の出力をオアするオア回路ＯＲ８１と、各々の４ビットの最終ビットがクロックＣＫ４Ｔの前半周期にサンプリングしたビットとなる先頭ビットＤ５，Ｄ６，Ｄ７，Ｄ０から始まるビット列を比較したコンペア回路ＣＰ５，ＣＰ６，ＣＰ７，ＣＰ８の出力をオアするオア回路ＯＲ８２と、オア回路ＯＲ８１の出力の確定時期であるクロックＣＫ４Ｔの前半周期に選択し、オア回路ＯＲ８２の出力の確定時期であるクロックＣＫ４Ｔの後半周期に選択するセレクタＳ８１とから構成される。
【００８６】
各先頭ビットから始まる４ビットの最終ビットがクロックＣＫ４Ｔの後半周期にサンプリングしたビット列は、クロックＣＫ４Ｔの後半周期のクロックＣＫ３Ｔの後縁からクロックＣＫ４Ｔの前半周期のクロックＣＫ３Ｔの後縁直前までが確定時期であり、４ビットの最終ビットがクロックＣＫ４Ｔの前半周期にサンプリングしたビット列は、クロックＣＫ４Ｔの前半周期のクロックＣＫ３Ｔの後縁からクロックＣＫ４Ｔの後半周期のクロックＣＫ３Ｔの後縁直前までが確定時期となることから、上記構成をとることにより、各々の４ビットが連続した４ビットとなる確定時期に、第１の特定信号列が存在したかどうかをセレクタＳ８１の出力をみることによって判断できる。
【００８７】
頭出し制御回路６５２は、第２のデータ処理回路７００からの調整開始信号を、クロックＣＫ３Ｔに同期化するためのフリップフロップＦ８１，Ｆ８２と、フリップフロップＦ８２の負出力とフリップフロップＦ８３の出力とをアンドし、その出力と第１の頭出しコンペア回路６５１のセレクタＳ８１の出力とをオアした信号を入力とするフリップフロップＦ８３とから構成される。
【００８８】
このような頭出し制御回路６５２の構成をとることにより、微分波形である調整開始信号がきて、フリップフロップＦ８１，Ｆ８２により同期化され、フリップフロップＦ８２の負出力は、１，０，１となるが、０のときにフリップフロップＦ８３を０にすると、フリップフロップＦ８３の出力はアンド出力を０にし、フリップフロップＦ８２の負出力が１に戻っても、アンド出力は０を保ち、オア回路のもう一方の頭出し検出信号となるセレクタＳ８１の出力が１になるのを待ち、セレクタＳ８１が１になると、フリップフロップＦ８３を１にする。フリップフロップＦ８３が１になると、そのときにはフリップフロップＦ８２の負出力は１に戻っているため、アンド回路の出力は１となり、オア回路の出力も１になり、フリップフロップＦ８３は、オア回路のもう一方の入力である第１の頭出しコンペア回路６５１の出力がどのようになっても１のままラッチし、次に調整開始信号がくるまでその状態を保持する。ここで、フリップフロップＦ８３の出力である調整制御信号ｓｔｒｔは、リセット（０）のときを調整中、セット（１）のときを調整終了と置き換えることができる。
【００８９】
先頭ビット位置記憶回路６５３は、先頭ビット位置を記憶するために、コンペア回路ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４の出力をデータ入力とし、クロックＣＫ４Ｔの前半周期で、かつ調整制御信号ｓｔｒｔが調整中のときにデータを取り込み、他の条件のときにホールドするホールド付きフリップフロップＲ１，Ｒ２，Ｒ３，Ｒ４と、コンペア回路ＣＰ５，ＣＰ６，ＣＰ７，ＣＰ８の出力をデータ入力とし、クロックＣＫ４Ｔの後半周期で、かつ調整制御信号ｓｔｒｔが調整中のときにデータを取り込み、他の条件のときにホールドするホールド付きフリップフロップＲ５，Ｒ６，Ｒ７，Ｒ８とから構成される。
【００９０】
クロックＣＫ４Ｔの前半周期で、かつ調整制御信号ｓｔｒｔが調整中のときにデータを取り込み、他の条件のときにホールドするためには、図８に示すように、クロックＣＫ４Ｔの負信号と調整制御信号ｓｔｒｔとをオアした信号を、０のときにサンプリングし、１のときにホールドとするホールド付きフリップフロップＲ１，Ｒ２，Ｒ３，Ｒ４のホールド端子に入力すればよい。また、クロックＣＫ４Ｔの後半周期で、かつ第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔである調整制御信号ｓｔｒｔが調整中のときにデータを取り込み、他の条件のときにホールドするためには、クロックＣＫ４Ｔの出力と第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔである調整制御信号ｓｔｒｔとをオアした信号を、ホールド付きフリップフロップＲ５，Ｒ６，Ｒ７，Ｒ８のホールド端子に入力すればよい。
【００９１】
このようにして、第１の頭出し検出回路６５０は、入力データ信号と第１の特定信号列とを常時比較し、調整開始信号がこない時はホールドし、調整開始信号がくると調整中となり、調整中にデータ信号中に第１の特定信号列がきたならば調整終了を指示し、その先頭ビット位置を記憶することができる。
【００９２】
なお、図８の第１の頭出し検出回路６５０の具体例においては、ｎ＝４としたが、ｎは他の値でもよく、その場合は、コンペア回路は、ＣＰ１，…，ＣＰ２ｎの２ｎ個となり、オア回路ＯＲ８１，ＯＲ８２は、各々ｎ入力となり、コンペア回路ＣＰ１，…，ＣＰｎまでの出力がオア回路ＯＲ８１の入力に接続され、コンペア回路ＣＰｎ＋１，…，ＣＰ２ｎの出力がオア回路ＯＲ８２の入力に接続され、ホールド付きフリップフロップＲ１，…，Ｒ８は、ホールド付きフリップフロップＲ１，…，Ｒ２ｎの２ｎ個となり、コンペア回路ＣＰ１，…，ＣＰｎの出力が各々ホールド付きフリップフロップＲ１，…，Ｒｎの入力に接続され、コンペア回路ＣＰｎ＋１，…，ＣＰ２ｎの出力が、各々ホールド付きフリップフロップＲｎ＋１，…，Ｒ２ｎの入力に接続される。データの確定時期については、前記のように、１：ｎデマルチプレクサ６４０にて、最終ビットがクロックＣＫ４Ｔの前半周期でサンプリングされたか、後半周期でサンプリングされたかによって決められ、最終ビットがクロックＣＫ４Ｔの後半周期でサンプリングされた先頭ビットはＤ１，…，Ｄｎであり、クロックＣＫ４Ｔの前半周期でサンプリングされた先頭ビットはＤｎ＋１，…，Ｄ２ｎ−１およびＤ０であり、Ｃ０，…，Ｃ３は、Ｃ０，…，Ｃｎ−１となる。セレクタＳ８１と頭出し制御回路６５２とについては、ｎが４のときと変わらない。
【００９３】
次に、図９を参照して、整列化回路６５０の具体例について説明する。
【００９４】
整列化回路６５０の具体例は、第１の頭出し検出回路６５０にて先頭ビット位置を記憶した結果である先頭ビット位置記憶回路６５３の出力Ｍ１とＭ５，Ｍ２とＭ６，Ｍ３とＭ７，Ｍ４とＭ８をそれぞれオアするオア回路群と、オア回路群の出力が示す２つの先頭ビットから４ビットを１：ｎデマルチプレクサ６４０の出力から選択し、さらに先頭ビットがＤ１，…，Ｄ４の時はクロックＣＫ４Ｔの前半周期に選択し、先頭ビットがＤ５，…，Ｄ７，Ｄ０の時はクロックＣＫ４Ｔの後半周期に選択するセレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４と、セレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４の出力の４ビットをクロックＣＫ３Ｔの後縁でサンプリングするフリップフロップＦ９１，Ｆ９２，Ｆ９３，Ｆ９４とから構成される。
【００９５】
セレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４は、第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔが調整中を指示したときにデータを無効にし、調整終了を示したときに、第１の頭出し検出回路６５０にて記憶された先頭ビット位置が示す第１の特定信号列の次のビットから始まるｎビットをｎビット毎にデータ信号として取り出す。
【００９６】
さらに、セレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４を第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔが終了時に有効とし、調整中に無効とするように制御することにより、データを有効とするときは変わらないが、無効にするときにクロックＣＫ３Ｔの１サイクル分速くできる。
【００９７】
このような整列化回路６５０の構成をとることにより、第１の頭出し検出回路６５０が第１の特定信号列を検出して先頭ビット位置を記憶したときは、まだその出力はどれも選んでいないため、セレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４の出力はどのビットも選ばず、フリップフロップＦ９１，Ｆ９２，Ｆ９３，Ｆ９４はオール０（または無効データ）が記憶される。
【００９８】
第１の特定信号列が検出されて先頭ビット位置が記憶され、調整制御信号ｓｔｒｔが出された次のサイクルから、第１の特定信号列が検出されたクロックＣＫ４Ｔの半周期と異なる半周期の先頭ビットである次のビットから交互に、順次４ビット毎に４ビットが選択され、フリップフロップＦ９１，Ｆ９２，Ｆ９３，Ｆ９４に取り込まれる。
【００９９】
なお、図９の整列化回路６５０の具体例においては、ｎ＝４としたが、Ｍ１，…，Ｍ８をＭ１，…，Ｍ２ｎとし、オア回路群の入力をＭ１とＭｎ＋１，Ｍ２とＭｎ＋２，…，Ｍｎ−１とＭ２ｎとし、セレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４をセレクタＳ９１からｎビット分とし、そのセレクタが前半周期に選択する先頭ビットをＤ１，…，Ｄｎ、後半周期に選択する先頭ビットをＤｎ＋１，…，Ｄ２ｎ−１およびＤ０とし、フリップフロップＦ９１，Ｆ９２，Ｆ９３，Ｆ９４をフリップフロップＦ９１からｎビット分としてもよい。
【０１００】
第１の頭出し検出回路６５０の説明のときに述べたように、１：ｎデマルチプレクサ６４０の出力の２ｎビットの確定時期については、ｎビットの最終ビットがクロックＣＫ４Ｔの後半周期にサンプリングしたビット列は、クロックＣＫ４Ｔの後半周期のクロックＣＫ３Ｔの後縁からクロックＣＫ４Ｔの前半周期のクロックＣＫ３Ｔの後縁直前までが確定時期であり、ｎビットの最終ビットがクロックＣＫ４Ｔの前半周期にサンプリングしたビット列は、クロックＣＫ４Ｔの前半周期のクロックＣＫ３Ｔの後縁からクロックＣＫ４Ｔの前半周期のクロックＣＫ３Ｔの後縁直前までが確定時期となるため、各々のｎビットの最終ビットがクロックＣＫ４Ｔの後半周期となる先頭ビットＤ１，Ｄ２，…，Ｄｎと、各々のｎビットの最終ビットがクロックＣＫ４Ｔの前半周期となる先頭ビットＤｎ＋１，Ｄｎ＋２，…，Ｄ２ｎ−１，Ｄ０とに分かれる。しかし、先頭ビットが、Ｄ０の時の１回目のｎビットをとった次のｎビットの先頭ビットはＤｎであり、Ｄ１の時の次の先頭ビットはＤｎ＋１となり、Ｄ０とＤｎ，Ｄ１とＤｎ＋１，Ｄ２とＤｎ＋２，…，Ｄｎ−２とＤ２ｎ−１は、同じ先頭ビットを各々の確定時期に交互に選ぶことになる。
【０１０１】
次に、図１０を参照して、ｍアドレスｎビットＦＩＦＯ回路６６０の具体例について説明する。
【０１０２】
ｍアドレスｎビットＦＩＦＯ回路６６０の具体例は、ｍ＝４，ｎ＝４の場合の一例であり、第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔを起動信号とし、調整制御信号ｓｔｒｔがＤＬＬ回路６２０の調整中を指示するとライトアドレスを停止し、調整終了を示すと次のサイクルから、アドレス０からアドレス３まで循環してライトアドレスを発生するライトアドレス発生回路６６１と、ライトアドレス発生回路６６１のライトアドレスに従い、第１の特定信号列の次のｎビットから始まる整列化回路６５０のフリップフロップＦ９１，Ｆ９２，Ｆ９３，Ｆ９４の出力ｏ０，ｏ１，ｏ２，ｏ３をデータ入力とし、アドレス０からアドレス３まで循環して書き込むアドレス数４およびビット数４のｍ×ｎＦＩＦＯ６６２とから構成される。
【０１０３】
ライトアドレス発生回路６６１は、ライトアドレス０から３までを出力する４つのフリップフロップＦＷ０，ＦＷ１，ＦＷ２，ＦＷ３を縦続接続し、最初の３つのフリップフロップＦＷ０，ＦＷ１，ＦＷ２の負出力をアンドした信号と第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔとをアンドした出力を最初のフリップフロップＦＷ０に入力した回路である。
【０１０４】
ライトアドレス発生回路６６１は、第１の頭出し検出回路６５０からの調整制御信号ｓｔｒｔが０になると、フリップフロップの出力がどの状態であっても、アンド出力が０となり、４つのフリップフロップＦＷ０，ＦＷ１，ＦＷ２，ＦＷ３に順次０を埋めていくため、ライトアドレスが停止し、最初の３つフリップフロップＦＷ０，ＦＷ１，ＦＷ２が全て０になったときに調整制御信号ｓｔｒｔが１になると、２つのアンド出力はともに１となり、クロックＣＫ３Ｔが入力されると最初のフリップフロップＦＷ０を１にセットし、次のサイクルでは２つのアンド出力が０になり、最初のフリップフロップＦＷ０を０に戻すとともに、２番目のフリップフロップＦＷ１を１にし、次のサイクルでは１，２番目のフリップフロップＦＷ０，ＦＷ１が０になり、３番目のフリップフロップＦＷ２が１になり、さらに次のサイクルでは、３番目のフリップフロップＦＷ２が０になるとともに、２つのアンド出力を１にし、４番目のフリップフロップＦＷ３を１にセットして最初の状態に戻る。調整制御信号ｓｔｒｔが１になっている間、４つのフリップフロップＦＷ０，ＦＷ１，ＦＷ２，ＦＷ３の１つだけが１となり、順次アドレス０からアドレス３まで循環して、１がシフトするライトアドレスを発生することができる。また、２段目以降のフリップフロップＦＷ１，ＦＷ２，ＦＷ３の入力に調整制御信号ｓｔｒｔでゲートすることにより、調整制御信号ｓｔｒｔがリセットされると全てのアドレスを直ちに停止できる。
【０１０５】
ｍ×ｎＦＩＦＯ６６２は、ライトアドレスを１にするとデータを取り込み、０にするとホールドするビット数分のホールド付きフリップフロップをアドレス数分有し、ホールドをライトアドレス発生回路６６１のライトアドレス出力に接続した構成であり、各ライトアドレスＷＡ０，ＷＡ１，ＷＡ２，ＷＡ３で指定されたフリップフロップ群にビット数分のデータを書き込むようになっている。
【０１０６】
次に、図１０を参照して、ｍウェイｎビットマルチプレクサ６７０の具体例について説明する。
【０１０７】
ｍウェイｎビットマルチプレクサ６７０の具体例は、ｍ＝４，ｎ＝４の場合の一例であり、リードアドレスに従い４×４ＦＩＦＯ６６２の書き込まれた４ビットのデータを選択して取り出すアンド回路群およびオア回路群で構成されている。
【０１０８】
４ウェイ４ビットマルチプレクサ６７０は、ビット数分のセレクタであり、各アドレスの同じビット位置の４×４ビットＦＩＦＯ６６２のデータ出力を入力とし、リードアドレスに従いアドレス０からアドレス３まで循環して選択し、リードアドレスと一致したライトアドレスで書き込まれた４アドレス４ビットＦＩＦＯ回路６６０のｎビットのデータを選択して出力する。
【０１０９】
次に、図１０を参照して、ｎビットレジスタ６８０の具体例について説明する。
【０１１０】
ｎビットレジスタ６８０の具体例は、ｎ＝４の場合の一例であり、４ウェイ４ビットマルチプレクサ６７０の出力をシステムクロックＣＬＫＳＹＳで書き込む４つのフリップフロップＦＤ０〜ＦＤ３で構成されている。
【０１１１】
４ビットレジスタ６８０は、４ビット分あり、４ウェイ４ビットマルチプレクサ６７０の出力をシステムクロックＣＬＫＳＹＳでサンプリングして、第１のデータ処理回路６００の出力として出力する。
【０１１２】
なお、図１０の具体例においては、ｍ＝４，ｎ＝４としたが、ライトアドレス発生回路６６１のフリップフロップ数をｍ個とし、最初のフリップフロップＦＷ０からｍ番目までの出力を、各々アドレス０，アドレス１，…，アドレス（ｍ−１）とし、最初から３つのフリップフロップの負出力をアンドするとした代わりに最初から（ｍ−１）個までの負出力をアンドするに置き換え、ｍ×ｎＦＩＦＯ６６２のフリップフロップをアドレス数ｍおよびビット数ｎのｍ×ｎ個とし、４ウェイ４ビットマルチプレクサ６７０をｍウェイｎビットマルチプレクサ６７０とすることもできる。
【０１１３】
次に、図１１を参照して、第２の頭出し検出回路７５０の具体例について説明する。
【０１１４】
第２の頭出し検出回路７５０の具体例は、第２の頭出しコンペア回路７５１と、第３の頭出しコンペア回路７５２と、調整制御回路７５３とから構成される。
【０１１５】
第２の頭出しコンペア回路７５１は、図８中の第１の頭出しコンペア回路６５１と同じ回路構成を有し、１：ｎデマルチプレクサ７４０からのデータ信号に第２の特定信号列があるかどうかを検出するために、第１の特定信号列Ｃ０，Ｃ１，Ｃ２，Ｃ３の代わりに、第２の特定信号列Ｃ４，Ｃ５，Ｃ６，Ｃ７を入力して比較し、第２の特定信号列Ｃ４，Ｃ５，Ｃ６，Ｃ７を検出すると、セレクタＳ８１に１を出力する。
【０１１６】
第３の頭出しコンペア回路７５２は、図８中の第１の頭出しコンペア回路６５１と同じ回路構成を有し、１：ｎデマルチプレクサ７４０からのデータ信号に第３の特定信号列があるかどうかを検出するために、第１の特定信号列Ｃ０，Ｃ１，Ｃ２，Ｃ３の代わりに、第３の特定信号列Ｃ８，Ｃ９，ＣＡ，ＣＢを入力して比較し、第３の特定信号列Ｃ８，Ｃ９，ＣＡ，ＣＢを検出すると、セレクタＳ８１に１を出力する。
【０１１７】
調整制御回路７５３は、１：ｎデマルチプレクサ７４０からのデータ信号に第２の特定信号列Ｃ４，Ｃ５，Ｃ６，Ｃ７が検出されたときに第１のデータ処理回路６００に分配され、各第１のデータ処理回路６００が第１の特定信号列Ｃ０，Ｃ１，Ｃ２，Ｃ３を検出するまでの間に第１のデータ処理回路６００のＤＬＬ回路６２０を調整させる調整開始信号を作成するフリップフロップＦＢ２，ＦＢ３，ＦＢ４と、フリップフロップＦＢ４の出力である調整開始信号が出力された後に１：ｎデマルチプレクサ６４０からのデータ信号に第３の特定信号列Ｃ８，Ｃ９，ＣＡ，ＣＢが検出されたときに調整終了信号を発生するフリップフロップＦＢ１とを含んで構成される。
【０１１８】
調整制御回路７５３は、第２の頭出しコンペア回路７５１からの出力とフリップフロップＦＢ２，ＦＢ３に入力して遅延した負出力とをアンドするアンド回路と、このアンド回路の出力を入力として微分波形である調整開始信号を得るフリップフロップＦＢ４とを有し、調整開始信号を全ての第１のデータ処理回路６００に分配する。
【０１１９】
また、調整制御回路７５３は、第３の頭出しコンペア回路７５２からの出力と、フリップフロップＦＢ１の出力とクロックＣＫ３Ｔの負信号をアンドした信号とをオアした信号を入力とし、調整終了信号を出力するフリップフロップＦＢ１を有する。なお、第３の特定信号列Ｃ８，Ｃ９，ＣＡ，ＣＢを、第１の特定信号列Ｃ０，Ｃ１，Ｃ２，Ｃ３と同じにしてもよい。
【０１２０】
ここで、第２の特定信号列Ｃ４，Ｃ５，Ｃ６，Ｃ７を１を含む全ての信号列とし、第２の頭出しコンペア回路７５１の構成を、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ０をオアする８入力オア回路にすることができる。
【０１２１】
なお、図１１の第２の頭出し検出回路７５０の具体例においては、データを８ビットとしたが、第１の頭出し検出回路６５０と同様に、データをＤ０，…，Ｄ２ｎとし、第２の特定信号列および第３の特定信号列のビット数をｎビットとし、コンペア回路をＣＰ１，…，ＣＰ２ｎ、オア回路ＯＲ８１，ＯＲ８２，ＯＲ８３，ＯＲ８４の入力数をｎ入力とし、第３の頭出しコンペア回路７５２の代替案の８入力オア回路を２ｎ入力オア回路とすることにより、ｎビット幅の第２の頭出し検出回路７５０とすることができる。
【０１２２】
次に、図１２を参照して、同期化回路７６０の具体例について説明する。
【０１２３】
同期化回路７６０の具体例は、第２の頭出し検出回路７５０の出力である調整終了信号をシステムクロックＣＬＫＳＹＳに同期化するフリップフロップＦＣ０，ＦＣ１と、アンド回路とから構成される。
【０１２４】
同期化回路７６０は、第２の頭出し検出回路７５０からの調整終了信号を、ＤＬＬ回路７２０で作成されたクロックを分周してシステムクロックＣＬＫＳＹＳと同じ周波数にしているが、位相は異なっているため、フリップフロップＦＣ０，ＦＣ１にて調整終了信号をシステムクロックＣＬＫＳＹＳに同期化してリードアドレス起動信号として出力する。
【０１２５】
次に、図１２を参照して、リードアドレス発生回路７７０の具体例について説明する。
【０１２６】
リードアドレス発生回路７７０の具体例は、縦続接続されたリードアドレス０から３までを出力する４つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４，ＦＣ５と、最初の３つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４の負出力をアンドするアンド回路とから構成される。
【０１２７】
リードアドレス発生回路７７０は、同期化回路７６０からのリードアドレス起動信号と、縦続接続されたリードアドレス０から３までを出力する４つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４，ＦＣ５の最初の３つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４の負出力をアンドした信号とがアンドされ、最初のフリップフロップＦＣ２に入力される。
【０１２８】
リードアドレス発生回路７７０は、同期化回路７６０からのリードアドレス起動信号がリセットされると停止し、セットされるとアドレス０からアドレス（ｍ−１）まで循環して順次発生し、第１のデータ処理回路６００に分配されるリードアドレス０，１，２，３を作成する。
【０１２９】
詳しくは、リードアドレス発生回路７７０は、同期化回路７６０からのリードアドレス起動信号が０になると、フリップフロップの出力がどの状態であっても、アンド出力が０となり、４つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４，ＦＣ５に順次０を埋めていくため、リードアドレスを停止する。最初の３つフリップフロップＦＣ２，ＦＣ３，ＦＣ４が全て０になったときに同期化回路７６０からのリードアドレス起動信号が１になり、２つのアンド出力はともに１となり、システムクロックＣＬＫＳＹＳが入力されると、リードアドレス発生回路７７０は、最初のフリップフロップＦＣ２を１にセットし、次のサイクルでは２つのアンド出力が０になり、最初のフリップフロップＦＣ２を０に戻すとともに、２番目のフリップフロップＦＣ３を１にし、次のサイクルでは１，２番目のフリップフロップＦＣ２，ＦＣ３が０になり、３番目のフリップフロップが１になり、さらに次のサイクルでは、１，２，３番目のフリップフロップＦＣ２，ＦＣ３，ＦＣ４が０になるとともに、２つのアンド出力を１にし、４番目のフリップフロップＦＣ５を１にセットして最初の状態に戻る。同期化回路７６０からのリードアドレス起動信号が１になっている間、４つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４，ＦＣ５の１つだけが１となり、順次アドレス０〜アドレス３まで循環して、１がシフトするリードアドレスを発生することができる。
【０１３０】
また、２段目以降のフリップフロップＦＣ３，ＦＣ４，ＦＣ５の入力に同期化回路７６０からのリードアドレス起動信号でゲートすることにより、同期化回路７６０からのリードアドレス起動信号がリセットされると全てのアドレスを直ちに停止できる。
【０１３１】
なお、図１２のリードアドレス発生回路７７０の具体例では、４つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４，ＦＣ５としているが、フリップフロップ数をｍ個とし、最初のフリップフロップＦＣ２からｍ番目までの出力を、各々アドレス０，アドレス１，…，アドレス（ｍ−１）とし、最初から３つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４の負出力をアンドするとした代わりに、最初から（ｍ−１）個までのフリップフロップの負出力をアンドするに置き換えることにより、アドレス数ｍに対応できる。
【０１３２】
ところで、図１２の具体例では、同期化回路７６０のフリップフロップの数を２個縦続接続し、ｍアドレスｎビットＦＩＦＯ回路６６０をアドレス数ｍとしているが、同期化回路７６０のフリップフロップの個数により、第１のデータ処理回路６００のｍアドレスｎビットＦＩＦＯ回路６６０にデータが書き込まれてから読み出すまでの時間が決まるため、第１のトランスミッタ回路２００および第２のトランスミッタ回路３００から同時に第１の特定信号列および第３の特定信号列が出され、第１の特定信号列が第１のトランスミッタ回路２００，伝送路８００，第１のデータ処理回路６００のレシーバ６１０，サンプラ＆１：２デマルチプレクサ６３０，および１：ｎデマルチプレクサ６４０を介して第１の頭出し検出回路６５０にて検出され、次のビットからｎビットまでを整列化回路６５０にて抽出され、ｍアドレスｎビットＦＩＦＯ回路６６０のアドレス０に書き込まれるまでの時間が最大になったとき、第３の特定信号列が、第２のトランスミッタ回路３００，伝送路９００，第２のデータ処理回路７００のレシーバ７１０，サンプラ＆１：２デマルチプレクサ７３０，および１：ｎデマルチプレクサ７４０を介して第２の頭出し検出回路７５０で第３の特定信号列として検出され、同期化回路７６０およびリードアドレス発生回路７７０を介してリードアドレスを発生し、そのリードアドレスによりｍウェイｎビットマルチプレクサ６７０を介してｎビットレジスタ６８０に書き込むまでの時間が最小になっても、ｍアドレスｎビットＦＩＦＯ回路６６０が書き込んだデータがｍウェイｎビットマルチプレクサ６７０を介してｎビットレジスタ６８０に到達する前にならないように、同期化回路７６０のフリップフロップ数を多くし、第１の特定信号列が第１のトランスミッタ回路２００，伝送路８００，第１のデータ処理回路６００のレシーバ６１０，サンプラ＆１：２デマルチプレクサ６３０，および１：ｎデマルチプレクサ６４０を介して第１の頭出し検出回路６５０にて検出され、次のビットからｍアドレスｎビットＦＩＦＯ回路６６０のアドレスを一巡して、再度アドレス０に書き込む（ｍ×ｎ＋１）ビット目からのｎビットが整列化回路６５０にて抽出され、ｍアドレスｎビットＦＩＦＯ回路６６０のアドレス０に書き込まれるまでの時間が最小になったとき、第３の特定信号列が、第２のトランスミッタ回路３００，伝送路９００，第２のデータ処理回路７００のレシーバ７１０，サンプラ＆１：２デマルチプレクサ７３０，および１：ｎデマルチプレクサ７４０を介して第２の頭出し検出回路７５０で第３の特定の信号として検出され、同期化回路７６０およびリードアドレス発生回路７７０を介してリードアドレスを発生し、そのリードアドレスによりｍウェイｎビットマルチプレクサ６７０を介してｎビットレジスタ６８０に書き込むまでの時間が最大になっても、ｍアドレスｎビットＦＩＦＯ回路６６０が書き込んだ第１の特定信号列の次のビットからｎビットのデータがｍウェイｎビットマルチプレクサ６７０を介してｎビットレジスタ６８０に書き込まれた後に到達するように、同期化回路７６０のフリップフロップ数を少なくする。また、この２つの条件を満足するように、ｍアドレスｎビットＦＩＦＯ回路６６０のアドレスの数ｍを設定する。
【０１３３】
以上説明したように、第１のアナログＰＬＬ回路１００，第１のトランスミッタ回路２００，第２のトランスミッタ回路３００，調整制御論理回路４００，第２のアナログＰＬＬ回路５００，第１のデータ処理回路６００，および第２のデータ処理回路７００を持つことにより、データ信号列に余分のビットを持たず、任意の値をとるために特定信号列をデータの開始とする手段が採れず、かつ１，０に変化することが保証できないデータ信号に対し、調整制御論理回路４００から第２のトランスミッタ回路３００，および伝送路９００を介して第２のデータ処理回路７００に第２の特定信号列（１ビットでも１になったらとしてもよい）を送出することにより、第２のデータ処理回路７００は、ＤＬＬ回路７２０の調整開始信号として認識し、第２のデータ処理回路７００内のサンプリングクロックの調整を開始するとともに、第１のデータ処理回路６００の第１の頭出し検出回路６５０に分配し、整列化回路６５０の出力を無効にさせ、第１のトランスミッタ回路２００から伝送路８００を介して第１のデータ処理回路６００に送出された第１の調整信号列を使用してＤＬＬ回路６２０を調整することを可能にさせ、かつＤＬＬ回路６２０の調整を行い、さらには第１のデータ処理回路６００毎にＤＬＬ回路６２０の調整期間中に第１の特定信号列がデータ信号に入力されたならば、調整終了とデータ開始とする調整制御信号ｓｔｒｔとして認識させ、第１の特定信号列の次のビットからｎビット毎に、ｍアドレスｎビットＦＩＦＯ回路６６０にアドレス０から順次書き込むことを可能にすることができる。
【０１３４】
また、調整制御論理回路４００から第２のトランスミッタ回路３００および伝送路９００を介して第１の特定信号列に同期して出力される第３の特定信号列が第２のデータ処理回路７００にきたときに、リードアドレス発生回路７７０のリードアドレス起動信号を作成し、システムクロックＣＬＫＳＹＳに同期化したアドレス０からアドレスｍまで循環して順次発生するリードアドレスを作成し、各第１のデータ処理回路６００のｍアドレスｎビットＦＩＦＯ回路６６０からデータを読み出すことにより、論理側から第１のトランスミッタ回路２００に送られたパラレルデータ信号を復元することができる。
【０１３５】
（２） 第２の実施の形態
図２は、本発明の第２の実施の形態に係るソースシンクロナス式の低レーテンシ高速伝送システムの構成を示す回路ブロック図である。本実施の形態に係る低レーテンシ高速伝送システムは、その基本的構成は図１に示した第１の実施の形態に係る低レーテンシ高速伝送システムとほぼ同様であるが、第２のアナログＰＬＬ回路５００を省略し、送信側から受信側に伝送用クロックを送信するようにしている。第１の実施の形態においては、第１のデータ処理回路６００および第２のデータ処理回路７００には、第２のアナログＰＬＬ回路５００よりシステムクロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波数の伝送用クロックが分配されていたが、図２に示すように、送信側の第１のアナログＰＬＬ回路１００から受信側に送信するドライバ１４０，伝送路１０００，およびレシーバ５４０を設置し、第２のアナログＰＬＬ回路５００を省略して、代わりに送信側から受けたシステムクロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波数の伝送用クロックを、第１のデータ処理回路６００および第２のデータ処理回路７００に分配するようにしている。
【０１３６】
このようにすることにより、第２のアナログＰＬＬ回路５００を削減できることと、送信側のシステムクロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波数の伝送用クロックと受信側の伝送用クロックとを全く同じ周波数を持ち、一定の位相関係にあるクロックとすることができる。
【０１３７】
また、送信側のシステムクロックＣＬＫＳＹＳと受信側のシステムクロックＣＬＫＳＹＳとの発生源が異なり、全く同じ周波数のＲＥＦクロックを送信側と受信側とに分配できない場合において、送信側および受信側の伝送用クロックと受信側のシステムクロックＣＬＫＳＹＳとでは同じ発生源のクロックを使用していないため、微少ではあっても周波数が異なり、時間とともに位相がずれるが、このような構成をとることにより、送信側の第１のトランスミッタ回路２００および第２のトランスミッタ回路３００と受信側の第１のデータ処理回路６００および第２のデータ処理回路７００とに全く同じ周波数の伝送用クロックを分配できるため、図１で使用した回路がそのまま使用でき、ＤＬＬ回路６２０および７２０の調整位置も温度変動および電圧変動分程度の調整ですむし、システムクロックＣＬＫＳＹＳ間の周波数差により位相がずれることを見込んで、一定期間内にＤＬＬ回路６２０および７２０の調整を行うこととし、その一定期間にライトアドレスとリードアドレスとの時間差が変化する分の余裕を持って同期化回路７６０のタイミング設定することにより、書き込むより前に読み出すとか、読み出す前に次のデータを書き込むことがないように、前述のように、同期化に使用するフリップフロップの段数を多くし、ｍアドレスｎビットＦＩＦＯ回路６６０のアドレス数ｍを多くし、読み出し開始時間を変更することにより、ｍアドレスｎビットＦＩＦＯ回路６６０に書き込まれる前に読み出すとか、読み出す前に次のデータが書き込まれることがないようにすることができる。
【０１３８】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。
【０１３９】
【発明の効果】
以上説明したように、本発明によれば、信号列に余分のビットを持たず、任意の値をとるために特定信号列をデータの開始とする手段が採れず、かつ１，０に変化することが保証できないデータ信号に対して、一定もしくは任意の周期で始めと終わりとが同時になるように、第２のトランスミッタ回路からは第２の特定信号列，第２の調整信号列および第３の特定信号列を、第１のトランスミッタ回路からは無効データ，第１の調整信号列および第１の特定信号列をそれぞれ出力し、引き続いて第１のトランスミッタ回路からデータ信号を出力することにより、第２のデータ処理回路は第２の特定信号列がきたならば、ＤＬＬ回路の調整開始信号を作成し、第２のデータ処理回路自体のサンプリングクロックの調整をＤＬＬ回路により行い、ｍアドレスｎビットＦＩＦＯ回路のリードアドレスの発生を停止し、第１のデータ処理回路に調整開始信号を分配させ、記憶した先頭ビットをリセットさせ、ｍアドレスｎビットＦＩＦＯ回路のライトアドレスの発生を停止させ、整列化回路の出力を無効にさせ、第１のトランスミッタ回路からきた第１の調整信号列によりＤＬＬ回路の調整を行わせ、さらには第１のデータ処理回路毎に、ＤＬＬ回路の調整期間中に第１のトランスミッタ回路からの第１の特定信号列がデータ信号に入力されたならば、調整終了とデータ開始として認識させ、ｍアドレスｎビットＦＩＦＯ回路にアドレス０から順次書き込む一連の処理を行うことを可能にする。
【０１４０】
また、第１のデータ処理回路に第１の特定信号列がくるのとほぼ同時期に、第２のデータ処理回路に第３の特定信号列がくることにより、第２のデータ処理回路は、調整終了として認識し、リードアドレス起動信号を作成し、システムクロックに同期化し、アドレス０からアドレス（ｍ−１）まで循環して発生するリードアドレスを作成し、第１のデータ処理回路に分配することにより、各ｍアドレスｎビットＦＩＦＯ回路において、伝送路のばらつきおよび回路のばらつきのためにバラバラに書き込まれたデータを、同時にかつシステムクロックに同期して、同じアドレスから読み出させ、送信側のデータ信号列を復元したパラレルデータ信号列を得ることを可能にさせる。余分なビットを付加しないために、実効データの占める割合が多いため、回路的にも少なく、また伝送用クロックも低くして同じデータ量の伝送を行え、データの変換を行う必要がないことから、レーテンシを低く抑えることができる低レーテンシ高速伝送システムを提供できる。
【０１４１】
また、第２のアナログＰＬＬ回路の代わりに、送信側の第１のアナログＰＬＬ回路のクロック出力を、ドライバ，伝送路，およびレシーバを介して、受信側の第１のデータ処理回路および第２のデータ処理回路にシステムクロックに同期したｎ／２逓倍の周波数の伝送用クロックを分配するようにし、第２のデータ処理回路の同期化回路のフリップフロップの段数と第１のデータ処理回路のｍアドレスｎビットＦＩＦＯ回路のアドレス数とを前述のようにすることにより、送信側のシステムクロックと受信側のシステムクロックとの発生源が異なる、つまり微少の周波数差があるシステムにおいても、一定周期内においてＤＬＬ回路の調整を行うことによって、データを喪失することなく、高速に伝送できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る同期クロック式の低レーテンシ高速伝送システムの構成を示す回路ブロック図である。
【図２】本発明の第２の実施の形態に係るソースシンクロナス式の低レーテンシ高速伝送システムの構成を示す回路ブロック図である。
【図３】図１および図２中の第１および第２のトランスミッタ回路におけるｎ／２：１マルチプレクサの構成要素である２：１マルチプレクサ＆レジスタの具体例とタイムチャートを示す図である。
【図４】図１および図２中の第１および第２のトランスミッタ回路における２：１マルチプレクサ＆プリエンファシス制御回路とドライバの具体例とタイムチャートを示す図である。
【図５】図１および図２中の第１および第２のデータ処理回路におけるＤＬＬ回路とサンプラ＆１：２デマルチプレクサの具体例を示す図である。
【図６】図１および図２中の第１および第２のデータ処理回路における１：ｎデマルチプレクサの構成要素である１：２デマルチプレクサの具体例とタイムチャートを示す図である。
【図７】図１および図２中の第１および第２のデータ処理回路における１：ｎデマルチプレクサの構成要素である１：４デマルチプレクサの具体例とタイムチャートを示す図である。
【図８】図１および図２中の第１および第２のデータ処理回路における第１の頭出し検出回路の具体例を示す図である。
【図９】図１および図２中の第１のデータ処理回路における整列化回路の具体例を示す図である。
【図１０】図１および図２中の第１のデータ処理回路におけるｍアドレスｎビットＦＩＦＯ回路の具体例を示す図である。
【図１１】図１および図２中の第２のデータ処理回路における第２の頭出し検出回路の具体例を示す図である。
【図１２】図１および図２中の第２のデータ処理回路における同期化回路およびリードアドレス発生回路の具体例を示す図である。
【図１３】本実施の形態に係る低レーテンシ高速伝送システムにおける調整期間の各種信号を例示するタイムチャートである。
【図１４】従来のコード変換を例示する図である。
【符号の説明】
１００ 第１のアナログＰＬＬ回路
１１０ 位相比較器（ＰＤ）
１２０ 電圧制御型可変周波数発振器（ＶＣＯ）
１３０ カウンタ
２００ 第１のトランスミッタ回路
２１０ ｎビットレジスタ
２２０ ｎ／２：１マルチプレクサ
２２１ ２：１マルチプレクサ＆レジスタ
２３０ ２：１マルチプレクサ＆プリエンファシス制御回路
２４０ ドライバ
３００ 第２のトランスミッタ回路
３１０ ｎビットレジスタ
３２０ ｎ／２：１マルチプレクサ
３３０ ２：１マルチプレクサ＆プリエンファシス制御回路
３４０ ドライバ
４００ 調整制御論理回路
５００ 第２のアナログＰＬＬ回路
５１０ 位相比較器（ＰＤ）
５２０ 電圧制御型可変周波数発振器（ＶＣＯ）
５３０ カウンタ
６００ 第１のデータ処理回路
６１０ レシーバ
６２０ ＤＬＬ回路
６３０ サンプラ＆１：２デマルチプレクサ
６４０ １：ｎデマルチプレクサ
６４１ １：２デマルチプレクサ
６４２ １：４デマルチプレクサ
６５０ 第１の頭出し検出回路＆整列化回路
６５１ 第１の頭出しコンペア回路
６５２ 頭出し制御回路
６５３ 先頭ビット位置記憶回路
６６０ ｍアドレスｎビットＦＩＦＯ回路
６６１ ライトアドレス発生回路
６６２ ｍ×ｎＦＩＦＯ
６７０ ｍウェイｎビットマルチプレクサ
６８０ ｎビットレジスタ
７００ 第２のデータ処理回路
７１０ レシーバ
７２０ ＤＬＬ回路
７３０ サンプラ＆１：２デマチプレクサ
７４０ １：ｎデマチプレクサ
７５０ 第２の頭出し検出回路
７５１ 第２の頭出しコンペア回路
７５２ 第３の頭出しコンペア回路
７５３ 調整制御回路
７６０ 同期化回路
７７０ リードアドレス発生回路
Claims (24)
- 送信側に複数の第１のトランスミッタ回路を、受信側に複数の第１のデータ処理回路をそれぞれ備え、前記第１のトランスミッタ回路と前記第１のデータ処理回路とが伝送路を介して一対一に接続された高速伝送システムにおいて；
前記第１のデータ処理回路（６００）のデータ信号のサンプリングクロックのタイミングを調整するＤＬＬ回路（６２０）を調整させるために、第２のトランスミッタ回路（３００），伝送路（９００）および第２のデータ処理回路（７００）を設置し、前記第２のトランスミッタ回路（３００）から出力され前記第２のデータ処理回路（７００）にきたシリアル調整信号に第２の特定信号列が検出されたときに、前記第２のデータ処理回路（７００）から調整開始信号を分配させ、前記第１のトランスミッタ回路（２００）から出力され前記第１のデータ処理回路（６００）にきたシリアルデータ信号に含まれる第１の調整信号列により、前記ＤＬＬ回路（６２０）の調整を行わせ、前記第１のトランスミッタ回路（２００）から出力され前記第１のデータ処理回路（６００）にきたシリアルデータ信号に第１の特定信号列が検出されたときに、該第１の特定信号列の次のビットからデータをＦＩＦＯ回路（６６０）に書き込み、前記第２のトランスミッタ回路（３００）から出力され前記第２のデータ処理回路（７００）にきたシリアル調整信号に第３の特定信号列が検出されたときに、該第３の特定信号列からシステムクロック（ＣＬＫＳＹＳ）に同期したリードアドレスを発生することによりデータの復元を行うことを特徴とする低レーテンシ高速伝送システム。 - 前記第１のトランスミッタ回路（２００）および前記第２のトランスミッタ回路（３００）に分配される、システムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の周波数の伝送用クロックを、第１のアナログＰＬＬ回路（１００）からドライバ（１４０），伝送路（１０００）およびレシーバ（５４０）を介して前記第１のデータ処理回路（６００）および前記第２のデータ処理回路（７００）に分配することを特徴とする請求項１記載の低レーテンシ高速伝送システム。
- 送信側に複数のトランスミッタ回路を、受信側に複数のデータ処理回路をそれぞれ備え、前記トランスミッタ回路と前記データ処理回路とが伝送路を介して一対一に接続された高速伝送システムにおいて；
入力パラレルデータ信号を分割して該入力パラレルデータ信号を作成したシステムクロック（ＣＬＫＳＹＳ）に基づいてデータを受け取るｎ（２の倍数）ビットレジスタ（２１０）と、システムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の周波数の伝送用クロックに基づいて前記ｎビットレジスタ（２１０）の出力であるパラレルデータ信号をシリアルデータ信号に変換するパラレル−シリアル変換回路（２２０，２３０）とを含む複数の第１のトランスミッタ回路（２００）と；
任意または一定の周期で入力されたパラレル信号列に対応して、前記第１のトランスミッタ回路（２００）から無効データ列，確実に１，０に変化する第１の調整信号列，および第１の特定信号列を含むシリアルデータ信号が出力されるとき、第２のトランスミッタ回路（３００）から、前記無効データ列と第２の特定信号列との開始時期が同じで、前記第１の特定信号列と第３の特定信号列との終了時期が同じくなるように、前記第２の特定信号列，確実に１，０に変化する第２の調整信号列，および前記第３の特定信号列を発生する調整制御論理回路（４００）と；
システムクロック（ＣＬＫＳＹＳ）に基づいて前記調整制御論理回路（４００）の出力信号を受け取るｎビットレジスタ（３１０）と、このｎビットレジスタ（３１０）の出力であるパラレルデータ信号をシステムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の周波数の伝送用クロックに基づいてシリアルデータ信号に変換するパラレル−シリアル変換回路（３２０，３３０）とを含む第２のトランスミッタ回路（３００）と；
前記第１のトランスミッタ回路（２００）で使用した伝送用クロックに同期したシステムクロック（ＣＬＫＳＹＳ）のｎ／２逓倍の周波数である伝送用クロックを入力とするＤＬＬ回路（６２０）の出力と前記第１のトランスミッタ回路（２００）から出力されたシリアルデータ信号とを位相比較し、シリアルデータ信号の中心にサンプリングタイミングを有するようにサンプリングクロックを調整するＤＬＬ回路（６２０）と、シリアルデータ信号をサンプリングクロックによりサンプリングしてパラレルデータ信号に変換するサンプラ＆シリアル−パラレル変換回路（６３０，６４０）と、調整開始信号がきたときに前記ＤＬＬ回路（６２０）の調整開始および調整終了を指示する調整制御信号（ｓｔｒｔ）をリセットし、先頭ビット位置を記憶したフリップフロップのホールドを解除し、第１の特定信号列と前記シリアル−パラレル変換回路（６３０，６４０）の出力であるパラレルデータ信号とを比較し、調整制御信号（ｓｔｒｔ）がリセットされているときに、一致した場合に調整制御信号（ｓｔｒｔ）をセットし、先頭ビット位置を記憶してホールドする第１の頭出し検出回路（６５０）と、この第１の頭出し検出回路（６５０）のリセットされた調整制御信号（ｓｔｒｔ）によって出力を無効にし、前記第１の頭出し検出回路（６５０）において調整制御信号（ｓｔｒｔ）がセットされたときに前記第１の頭出し検出回路（６５０）の先頭ビット位置の記憶結果に従い、一致した信号列の次のビットからｎビットをｎビット毎にデータとして出力する整列化回路（６５０）と、前記第１の頭出し検出回路（６５０）の調整制御信号（ｓｔｒｔ）がリセットのときに停止し、セットのときにアドレス０から始まりアドレス（ｍ−１）までを循環するライトアドレスを発生するライトアドレス発生回路（６６１）と、このライトアドレス発生回路（６６１）の出力に従い、指示されたアドレスに前記整列化回路（６５０）の出力を順次書き込むｍアドレスｎビットＦＩＦＯ回路（６６０）と、システムクロック（ＣＬＫＳＹＳ）に同期し、リードアドレスにより指定されたアドレスの前記ｍアドレスｎビットＦＩＦＯ回路（６６０）に書かれたデータ信号を選択するｍウェイｎビットマルチプレクサ（６７０）と、このｍウェイｎビットマルチプレクサ（６７０）の出力を書き込むｎビットレジスタ（６８０）とから構成される複数の前記第１のデータ処理回路（６００）と；
前記第２のトランスミッタ回路（２００）で使用した伝送用クロックに同期したシステムクロック（ＣＬＫＳＹＳ）のｎ／２逓倍の周波数である伝送用クロックを入力とするＤＬＬ回路（７２０）の出力と前記第２のトランスミッタ回路（３００）から出力されたシリアル調整信号とを位相比較し、シリアル調整信号の中心にサンプリングタイミングを有するようにサンプリングクロックを調整するＤＬＬ回路（７２０）と、シリアル調整信号をサンプリングクロックによりサンプリングしてパラレル調整信号に変換するサンプラ＆シリアル−パラレル変換回路（７３０，７４０）と、前記シリアル−パラレル変換回路（７３０，７４０）の出力であるパラレル調整信号と前記第２のトランスミッタ回路（３００）から出力され前記第２のデータ処理回路（７００）にくるシリアルデータ信号に含まれる第２の特定信号列とを比較し、一致したときに前記ＤＬＬ回路（７２０）の調整を指示する一定のパルス幅の調整開始信号を作成し、前記第１のデータ処理回路（６００）に分配し、調整終了信号をリセットし、前記シリアル−パラレル変換回路（７３０，７４０）の出力と第３の特定信号列とを比較し、一致したときに調整終了信号をセットする第２の頭出し検出回路（７５０）と、調整終了信号をシステムクロック（ＣＬＫＳＹＳ）に同期化し、かつ複数の前記第１のデータ処理回路（６００）の前記ｍアドレスｎビットＦＩＦＯ回路（６６０）において前記整列化回路（６５０）の出力を前記ｍアドレスｎビットＦＩＦＯ回路（６６０）に書き込んだ後で、かつ同じアドレスに次のデータを書き込む前のタイミングになるようにリードアドレス起動信号を出力する同期化回路（７６０）と、この同期化回路（７６０）からのリードアドレス起動信号がリセットされると停止し、前記同期化回路（７６０）からのリードアドレス起動信号がセットされるとアドレス０からアドレス（ｍ−１）まで循環して順次発生し、かつ複数の前記第１のデータ処理回路（６００）の前記ｍアドレスｎビットＦＩＦＯ回路（６６０）に対して同時に同じアドレスを指定するリードアドレスを分配するリードアドレス発生回路（７７０）とから構成される第２のデータ処理回路（７００）と
を備えることを特徴とする低レーテンシ高速伝送システム。 - 前記第１のトランスミッタ回路（２００）および前記第２のトランスミッタ回路（３００）にシステムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の周波数の伝送用クロックを分配する第１のアナログＰＬＬ回路（１００）と、前記第１のデータ処理回路（６００）および前記第２のデータ処理回路（７００）にシステムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の周波数の伝送用クロックを分配する第２のアナログＰＬＬ回路（５００）とを有することを特徴とする請求項３記載の低レーテンシ高速伝送システム。
- 前記第１のアナログＰＬＬ回路（１００）および前記第２のアナログＰＬＬ回路（５００）が、送信側のシステムクロック（ＣＬＫＳＹＳ）と受信側のシステムクロック（ＣＬＫＳＹＳ）とは同期したクロックであり、システムクロック（ＣＬＫＳＹＳ）またはシステムクロック（ＣＬＫＳＹＳ）と一定の位相関係にある同じかまたは正数分の１の周波数を持つ信号をＲＥＦクロック入力とし、ｎ／２逓倍の周波数で発振する電圧制御型可変周波数発振器（１２０，５２０）と、この電圧制御型可変周波数発振器（１２０，５２０）の出力がシステムクロック（ＣＬＫＳＹＳ）のｎ／２逓倍の周波数のときに出力がＲＥＦクロックと同じ周波数になるように分周するカウンタ（１３０，５３０）と、このカウンタ（１３０，５３０）の出力とＲＥＦクロックとを位相比較し、前記カウンタ（１３０，５３０）の出力がＲＥＦクロックの周波数と位相が同じになるように前記電圧制御型可変周波数発振器（１２０，５２０）の制御電圧を制御する位相比較器（１１０，５１０）とを有することを特徴とする請求項４記載の低レーテンシ高速伝送システム。
- 前記第１のデータ処理回路（６００）および前記第２のデータ処理回路（７００）に、システムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の周波数の伝送用クロックを分配する第２のアナログＰＬＬ回路（５００）を省略し、送信側の第１のアナログＰＬＬ回路（１００）の出力をシステムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の周波数の伝送用クロックとしてドライバ（１４０），伝送路（１０００）およびレシーバ（５４０）を介して前記第１のデータ処理回路（６００）および前記第２のデータ処理回路（７００）に分配することを特徴とする請求項４記載の低レーテンシ高速伝送システム。
- 送信側のシステムクロック（ＣＬＫＳＹＳ）と受信側のシステムクロック（ＣＬＫＳＹＳ）とが、非同期であることを特徴とする請求項６記載の低レーテンシ高速伝送システム。
- 前記第１のトランスミッタ回路（２００）および前記第２のトランスミッタ回路（３００）が、１データ分前のデータ信号と異なるときにドライバ（２４０，３４０）の出力振幅を大きくし、同じときに小さくするプリエンファシス機能を制御するプリエンファシス制御回路（２３０，３３０）と、このプリエンファシス制御回路（２３０，３３０）の出力に従いプリエンファシス量が選択可能なプリエンファシスしたデータ信号を発生するドライバ（２４０，３４０）とを含むことを特徴とする請求項３，請求項４，請求項５，請求項６または請求項７記載の低レーテンシ高速伝送システム。
- 前記パラレル−シリアル変換回路（２２０，２３０；３２０，３３０）が；
前段のフリップフロップ（Ｆ３０，Ｆ３１）の２ビットを入力とし、前段のフリップフロップ（Ｆ３０，Ｆ３１）のクロック（ＣＫ３０）を選択信号とし、クロック（ＣＫ３０）の最初の半周期はフリップフロップ（Ｆ３０）の出力を選択し、残り半周期はフリップフロップ（Ｆ３１）の出力を選択するセレクタ（Ｓ０）と、クロック（ＣＫ３０）の２逓倍の周波数を持ち、クロック（ＣＫ３０）のサンプリングエッジと異なる位相となるクロック（ＣＫ３１）のエッジにて前記セレクタ（Ｓ０）の出力をサンプリングするフリップフロップ（Ｆ３２）とから構成される複数の２：１マルチプレクサ＆レジスタ（２２１）からなり、１段目の前段のレジスタを前記ｎビットレジスタ（２１０）とし、２段目以降を前記２：１マルチプレクサ＆レジスタ（２２１）のレジスタを前段のレジスタとするように前記２：１マルチプレクサ＆レジスタ（２２１）を縦続接続して構成されたｎ／２：１マルチプレッサ（２２０；３２０）と；
前記ｎ／２：１マルチプレクサ（２２０；３２０）の最後のフリップフロップ（Ｆ４０，Ｆ４１）のサンプリングエッジが後縁となるようにしたサンプリングクロック（ＣＫ４１）を選択信号として、フリップフロップ（Ｆ４０）の正出力および負出力をサンプリングクロック（ＣＫ４１）の前半周期、サンプリングクロック（ＣＫ４１）の前縁をサンプリングエッジとしてフリップフロップ（Ｆ４１）の出力をサンプリングしたフリップフロップ（Ｆ４２）の正出力および負出力をサンプリングクロック（ＣＫ４１）の後半周期に選択して出力するセレクタ（Ｓ４０，Ｓ４１）から構成される２：１マルチプレクサ（２３０；３３０）と
を含むことを特徴とする請求項３ないし請求項８記載の低レーテンシ高速伝送システム。 - 前記サンプラ＆シリアル−パラレル変換回路（６３０，６４０；７３０，７４０）が；
シリアルデータ信号をデータの中心においてサンプリングクロック（ＣＫ１）の前縁でサンプリングするフリップフロップ（Ｆ５１）と、サンプリングクロック（ＣＫ１）の後縁でサンプリングするフリップフロップ（Ｆ５２）と、前縁でサンプリングしたフリップフロップ（Ｆ５１）の出力をサンプリングクロック（ＣＫ１）の後縁でサンプリングするフリップフロップ（Ｆ５３）とから構成され、出力のタイミングをサンプリングクロック（ＣＫ１）の後縁に統一してサンプリングした並列の２つのデータ信号を出力するサンプラ＆１：２デマルチプレクサ（６３０；７３０）と；
サンプリングクロック（ＣＫ１）の前縁で分周するカウンタ（ＣＮＴ６１）と、このカウンタ（ＣＮＴ６１）の出力であるクロック（ＣＫ２Ｔ）の前縁および後縁を使用して前段のサンプリングクロック（ＣＫ１）の後縁に統一してサンプリングしたフリップフロップの出力をサンプリングするフリップフロップ（Ｆ６１，Ｆ６２）と、クロック（ＣＫ２Ｔ）の前縁でサンプリングしたフリップフロップ（Ｆ６１）の出力をクロック（ＣＫ２Ｔ）の後縁でサンプリングするフリップフロップ（Ｆ６３）とからなり、出力のタイミングをクロック（ＣＫ２Ｔ）の後縁で統一した並列の２つのデータ信号を得る１：２デマルチプレクサ（６４１）を０段から複数段縦続接続した１：ｎ／４デマルチプレクサと、この１：ｎ／４デマルチプレクサの各々の出力であるレジスタ（０段の場合はサンプラ＆１：２デマルチプレクサ（６３０））のサンプリングクロックの前縁を使用して２分周したクロック（ＣＫ３Ｔ）を作成するカウンタ（ＣＮＴ７１）と、クロック（ＣＫ３Ｔ）の後縁を使用して２分周したクロック（ＣＫ４Ｔ）を作成するカウンタ（ＣＮＴ７２）と、クロック（ＣＫ４Ｔ）の前半周期にクロック（ＣＫ３Ｔ）の前縁で入力データ信号をサンプリングしてクロック（ＣＫ４Ｔ）の後半周期でホールドするフリップフロップ（Ｆ７１）と、クロック（ＣＫ４Ｔ）の前半周期にクロック（ＣＫ３Ｔ）の後縁でサンプリングし、クロック（ＣＫ４Ｔ）の後半周期ではホールドするフリップフロップ（Ｆ７２）と、クロック（ＣＫ４Ｔ）の後半周期にクロック（ＣＫ３Ｔ）の前縁で入力データ信号をサンプリングし、クロック（ＣＫ４Ｔ）の前半周期でホールドするフリップフロップ（Ｆ７４）と、クロック（ＣＫ４Ｔ）の後半周期のクロック（ＣＫ３Ｔ）の後縁でサンプリングし、クロック（ＣＫ４Ｔ）の前半周期ではホールドするフリップフロップ（Ｆ７５）と、フリップフロップ（Ｆ７１）の出力をクロック（ＣＫ３Ｔ）の後縁でサンプリングするフリップフロップ（Ｆ７３）と、フリップフロップ（Ｆ７４）の出力をクロック（ＣＫ３Ｔ）の後縁でサンプリングするフリップフロップ（Ｆ７６）とからなる１：４デマルチプレクサ（６４２）により構成される１：ｎデマルチプレクサ（６４０）と
を含むことを特徴とする請求項３ないし請求項９記載の低レーテンシ高速伝送システム。 - 前記第１の頭出し検出回路（６５０）が；
前記第１のトランスミッタ回路（２００）から出力され前記第１のデータ処理回路（６００）にくるシリアルデータ信号に含まれる第１の特定信号列であるｎビット（Ｃ０，…，Ｃｎ−１）と、データである前記１：ｎデマルチプレクサ（６４０）の出力の２ｎビット（Ｄ０，…，Ｄ２ｎ−１）の各ビットから始まるｎビットとを比較する２ｎ個のコンペア回路（ＣＰ１，…，ＣＰ２ｎ）を有し、各々のｎビットの最終ビットが前記１：ｎデマルチプレクサ（６４０）の１：４デマルチプレクサ（６４２）のクロック（ＣＫ４Ｔ）の後半周期となる先頭ビット（Ｄ１，Ｄ２，…，Ｄｎ）から始まるビット列を比較したコンペア回路（ＣＰ１，ＣＰ２，…，ＣＰｎ）の各出力をオアするオア回路（ＯＲ８１）と、各々のｎビットの最終ビットがクロック（ＣＫ４Ｔ）の前半周期にサンプリングしたビットとなる先頭ビット（Ｄｎ＋１，…，Ｄ２ｎ−１およびＤ０）から始まるビット列を比較したコンペア回路（ＣＰｎ＋１，…，ＣＰ２ｎ）の各出力をオアするオア回路（ＯＲ８２）と、前記オア回路（ＯＲ８１）の出力をクロック（ＣＫ４Ｔ）の前半周期に選択し、前記オア回路（ＯＲ８２）の確定時期であるクロック（ＣＫ４Ｔ）の後半周期に選択するセレクタ（Ｓ８１）とから構成される第１の頭出しコンペア回路（６５１）と；
調整開始信号をクロック（ＣＫ３Ｔ）に同期化するためのフリップフロップ（Ｆ８１，Ｆ８２）と、フリップフロップ（Ｆ８２）の負出力とフリップフロップ（Ｆ８３）の出力とをアンドし、その出力と前記第１の頭出しコンペア回路（６５１）のセレクタ（Ｓ８１）の出力とをオアした信号を入力とするフリップフロップ（Ｆ８３）とからなる頭出し制御回路（６５２）と；
コンペア回路（ＣＰ１，…，ＣＰｎ）の出力をデータ入力とし、クロック（ＣＫ４Ｔ）の前半周期かつ前記頭出し制御回路（６５２）の出力が調整中のときにデータを取り込み、他の条件のときにホールドするｎ個のホールド付きフリップフロップ（Ｒ１，…，Ｒｎ）と、コンペア回路（ＣＰｎ＋１，…，ＣＰ２ｎ）の出力をデータ入力とし、クロック（ＣＫ４Ｔ）の後半周期かつ前記頭出し制御回路（６５２）の出力が調整中のときにデータを取り込み、他の条件のときにホールドするｎ個のフリップフロップ（Ｒｎ＋１，…，Ｒ２ｎ）とから構成される先頭ビット位置記憶回路（６５３）と
を含むことを特徴とする請求項３ないし請求項１０記載の低レーテンシ高速伝送システム。 - 前記整列化回路（６５０）が、任意の先頭ビット位置記憶回路（６５３）の出力と、この先頭ビット位置記憶回路（６５３）の先頭ビット位置からｎビット目の先頭ビット位置記憶回路（６５３）の出力をオアするオア回路群と、このオア回路群の出力が示す２つの先頭ビットからｎビットを１：ｎデマルチプレクサ（６４０）の出力から選択し、さらに先頭ビットがＤ１，…，Ｄｎの時はクロック（ＣＫ４Ｔ）の前半周期に選択し、先頭ビットがＤｎ＋１，…，Ｄ２ｎおよびＤ０の時はクロック（ＣＫ４Ｔ）の後半周期に選択するｎ個のセレクタ（Ｓ９１，Ｓ９２，…，Ｓ９ｎ）と、このセレクタ（Ｓ９１，Ｓ９２，…，Ｓ９ｎ）の出力のｎビットをクロック（ＣＫ３Ｔ）の後縁でサンプリングするフリップフロップ（Ｆ９１，Ｆ９２，…，Ｆ９ｎ）とから構成されることを特徴とする請求項３ないし請求項１１記載の低レーテンシ高速伝送システム。
- 前記ｍウェイｎビットマルチプレクサ（６７０）が、縦続接続したｍ個のフリップフロップの最初の（ｍ−１）個のフリップフロップの負出力をアンドした信号を最初のフリップフロップに入力し、前記第１の頭出し検出回路（６５０）の前記頭出し制御回路（６５２）の調整制御信号（ｓｔｒｔ）を最初のフリップフロップまたは全てのフリップフロップの入力で、入力とアンドするライトアドレス発生回路（６６１）と、前記整列化回路（６５０）の出力をデータ入力としてライトアドレスに従って書き込むアドレス数ｍ、ビット数ｎのｍ×ｎＦＩＦＯ（６６２）とからなるｍアドレスｎビットＦＩＦＯ回路（６６０）から、リードアドレスに従い前記ｍ×ｎＦＩＦＯ（６６２）に書き込まれたｎビットのデータを取り出すことを特徴とする請求項３ないし請求項１２記載の低レーテンシ高速伝送システム。
- 前記ｎビットレジスタ（６８０）が、前記ｍウェイｎビットマルチプレクサ（６７０）の出力をシステムクロック（ＣＬＫＳＹＳ）で書き込むｎ個のフリップフロップ（ＦＤ０，ＦＤ１，ＦＤ２，ＦＤ３）でなることを特徴とする請求項３ないし請求項１３記載の低レーテンシ高速伝送システム。
- 前記第２のデータ処理回路（７００）が；
前記第２のトランスミッタ回路（３００）から出力され前記第２のデータ処理回路（７００）にくるシリアル調整信号に含まれる第２の特定信号列であるｎビットと、データである前記１：ｎデマルチプレクサ（７４０）の出力の２ｎビット（Ｄ０，…，Ｄ２ｎ−１）の各ビットから始まるｎビットとを比較する２ｎ個のコンペア回路（ＣＰ１，…，ＣＰ２ｎ）を有し、各々のｎビットの最終ビットが前記１：ｎデマルチプレクサ（７４０）の１：４デマルチプレクサのクロック（ＣＫ４Ｔ）の後半周期となる先頭ビット（Ｄ１，Ｄ２，…，Ｄｎ）から始まるビット列を比較したコンペア回路（ＣＰ１，ＣＰ２，…，ＣＰｎ）の各出力をオアするオア回路（ＯＲ８１）と、各々のｎビットの最終ビットがクロック（ＣＫ４Ｔ）の前半周期にサンプリングしたビットとなる先頭ビット（Ｄｎ＋１，…，Ｄ２ｎ−１およびＤ０）から始まるビット列を比較したコンペア回路（ＣＰｎ＋１，…，ＣＰ２ｎ）の各出力をオアするオア回路（ＯＲ８２）と、前記オア回路（ＯＲ８１）の出力をクロック（ＣＫ４Ｔ）の前半周期に選択し、前記オア回路（ＯＲ８２）の確定時期であるクロック（ＣＫ４Ｔ）の後半周期に選択するセレクタ（Ｓ８１）とから構成される第２の頭出しコンペア回路（７５１）と；
前記第２のトランスミッタ回路（３００）から出力され前記第２のデータ処理回路（７００）にくるシリアル調整信号に含まれる第３の特定信号列であるｎビットと、データである前記１：ｎデマルチプレクサ（７４０）の出力の２ｎビット（Ｄ０，…，Ｄ２ｎ−１）の各ビットから始まるｎビットとを比較する２ｎ個のコンペア回路（ＣＰ１，…，ＣＰ２ｎ）を有し、各々のｎビットの最終ビットが前記１：ｎデマルチプレクサ（７４０）の１：４デマルチプレクサのクロック（ＣＫ４Ｔ）の後半周期となる先頭ビット（Ｄ１，Ｄ２，…，Ｄｎ）から始まるビット列を比較したコンペア回路（ＣＰ１，ＣＰ２，…，ＣＰｎ）の各出力をオアするオア回路（ＯＲ８１）と、各々のｎビットの最終ビットがクロック（ＣＫ４Ｔ）の前半周期にサンプリングしたビットとなる先頭ビット（Ｄｎ＋１，…，Ｄ２ｎ−１およびＤ０）から始まるビット列を比較したコンペア回路（ＣＰｎ＋１，…，ＣＰ２ｎ）の各出力をオアするオア回路（ＯＲ８２）と、前記オア回路（ＯＲ８１）の出力をクロック（ＣＫ４Ｔ）の前半周期に選択し、前記オア回路（ＯＲ８２）の確定時期であるクロック（ＣＫ４Ｔ）の後半周期に選択するセレクタ（Ｓ８１）とから構成される第３の頭出しコンペア回路（７５２）と；
前記第２の頭出しコンペア回路（７５１）の出力と同出力を入力として遅延した負出力を得る複数の縦続接続したフリップフロップ（ＦＢ２，ＦＢ３）の出力とをアンドし、微分波形である調整開始信号を作成して全ての前記第１のデータ処理回路（６００）に分配するフリップフロップ（ＦＢ４）と、調整開始信号の負信号とフリップフロップ（ＦＢ１）の出力とをアンドした信号と前記第３の頭出しコンペア回路（７５２）のセレクタ（Ｓ８１）の出力とをオアした信号を入力とし、調整終了信号を作成するフリップフロップ（ＦＢ１）とからなる調整制御回路（７５３）と
を含むことを特徴とする請求項３ないし請求項１４記載の低レーテンシ高速伝送システム。 - 前記リードアドレス発生回路（７７０）が、縦続接続されたｍ個のフリップフロップ（ＦＣ２〜ＦＣ５）の最初の（ｍ−１）個のフリップフロップ（ＦＣ２〜ＦＣ４）の負出力をアンドした信号を最初のフリップフロップの入力とし、同期化回路（７６０）からのリードアドレス起動信号を最初または全てのフリップフロップの入力において入力とアンドし、ｍ個のフリップフロップ（ＦＣ２〜ＦＣ５）から作成したリードアドレスを全ての前記第１のデータ処理回路（６００）に分配することを特徴とする請求項３ないし請求項１５記載の低レーテンシ高速伝送システム。
- 前記パラレル−シリアル変換回路（２２０，２３０；３２０，３３０）が；前段のフリップフロップ（Ｆ３０，Ｆ３１）の２ビットを入力とし、前段のフリップフロップ（Ｆ３０，Ｆ３１）のクロック（ＣＫ３０）を選択信号とし、クロック（ＣＫ３０）の最初の半周期はフリップフロップ（Ｆ３０）の出力を選択し、残り半周期はフリップフロップ（Ｆ３１）の出力を選択するセレクタ（Ｓ０）と、クロック（ＣＫ３０）の２逓倍の周波数を持ち、クロック（ＣＫ３０）のサンプリングエッジと異なる位相となるクロック（ＣＫ３１）のエッジにて前記セレクタ（Ｓ０）の出力をサンプリングするフリップフロップ（Ｆ３２）とから構成される複数の２：１マルチプレクサ＆レジスタ（２２１）からなり、１段目の前段のレジスタを前記ｎビットレジスタ（２１０）とし、２段目以降を前記２：１マルチプレクサ＆レジスタ（２２１）のレジスタを前段のレジスタとするように前記２：１マルチプレクサ＆レジスタ（２２１）を縦続接続して構成されたｎ／２：１マルチプレッサ（２２０；３２０）と；前記ｎ／２：１マルチプレクサ（２２０；３２０）の最後のフリップフロップ（Ｆ４０，Ｆ４１）のサンプリングエッジが後縁となるようにしたサンプリングクロック（ＣＫ４１）を選択信号として、フリップフロップ（Ｆ４０）の正出力および負出力をサンプリングクロック（ＣＫ４１）の前半周期、サンプリングクロック（ＣＫ４１）の前縁をサンプリングエッジとしてフリップフロップ（Ｆ４１）の出力をサンプリングしたフリップフロップ（Ｆ４２）の正出力および負出力をサンプリングクロック（ＣＫ４１）の後半周期に選択して出力するセレクタ（Ｓ４０，Ｓ４１）から構成される２：１マルチプレクサ（２３０；３３０）とを含み；前記サンプラ＆シリアル−パラレル変換回路（６３０，６４０；７３０，７４０）が；シリアルデータ信号をデータの中心においてサンプリングクロック（ＣＫ１）の前縁でサンプリングするフリップフロップ（Ｆ５１）と、サンプリングクロック（ＣＫ１）の後縁でサンプリングするフリップフロップ（Ｆ５２）と、前縁でサンプリングしたフリップフロップ（Ｆ５１）の出力をサンプリングクロック（ＣＫ１）の後縁でサンプリングするフリップフロップ（Ｆ５３）とから構成され、出力のタイミングをサンプリングクロック（ＣＫ１）の後縁に統一してサンプリングした並列の２つのデータ信号を出力するサンプラ＆１：２デマルチプレクサ（６３０；７３０）と；サンプリングクロック（ＣＫ１）の前縁で分周するカウンタ（ＣＮＴ６１）と、このカウンタ（ＣＮＴ６１）の出力であるクロック（ＣＫ２Ｔ）の前縁および後縁を使用して前段のサンプリングクロック（ＣＫ１）の後縁に統一してサンプリングしたフリップフロップの出力をサンプリングするフリップフロップ（Ｆ６１，Ｆ６２）と、クロック（ＣＫ２Ｔ）の前縁でサンプリングしたフリップフロップ（Ｆ６１）の出力をクロック（ＣＫ２Ｔ）の後縁でサンプリングするフリップフロップ（Ｆ６３）とからなり、出力のタイミングをクロック（ＣＫ２Ｔ）の後縁で統一した並列の２つのデータ信号を得る１：２デマルチプレクサ（６４１）を０段から複数段縦続接続した１：ｎ／４デマルチプレクサと、この１：ｎ／４デマルチプレクサの各々の出力であるレジスタ（０段の場合はサンプラ＆１：２デマルチプレクサ（６３０））のサンプリングクロックの前縁を使用して２分周したクロック（ＣＫ３Ｔ）を作成するカウンタ（ＣＮＴ７１）と、クロック（ＣＫ３Ｔ）の後縁を使用して２分周したクロック（ＣＫ４Ｔ）を作成するカウンタ（ＣＮＴ７２）と、クロック（ＣＫ４Ｔ）の前半周期にクロック（ＣＫ３Ｔ）の前縁で入力データ信号をサンプリングしてクロック（ＣＫ４Ｔ）の後半周期でホールドするフリップフロップ（Ｆ７１）と、クロック（ＣＫ４Ｔ）の前半周期にクロック（ＣＫ３Ｔ）の後縁でサンプリングし、クロック（ＣＫ４Ｔ）の後半周期ではホールドするフリップフロップ（Ｆ７２）と、クロック（ＣＫ４Ｔ）の後半周期にクロック（ＣＫ３Ｔ）の前縁で入力データ信号をサンプリングし、クロック（ＣＫ４Ｔ）の前半周期でホールドするフリップフロップ（Ｆ７４）と、クロック（ＣＫ４Ｔ）の後半周期のクロック（ＣＫ３Ｔ）の後縁でサンプリングし、クロック（ＣＫ４Ｔ）の前半周期ではホールドするフリップフロップ（Ｆ７５）と、フリップフロップ（Ｆ７１）の出力をクロック（ＣＫ３Ｔ）の後縁でサンプリングするフリップフロップ（Ｆ７３）と、フリップフロップ（Ｆ７４）の出力をクロック（ＣＫ３Ｔ）の後縁でサンプリングするフリップフロップ（Ｆ７６）とからなる１：４デマルチプレクサ（６４２）により構成される１：ｎデマルチプレクサ（６４０）とを含み；前記第１の頭出し検出回路（６５０）が；前記第１のトランスミッタ回路（２００）から出力され前記第１のデータ処理回路（６００）にくるシリアルデータ信号に含まれる第１の特定信号列であるｎビット（Ｃ０，…，Ｃｎ−１）と、データである前記１：ｎデマルチプレクサ（６４０）の出力の２ｎビット（Ｄ０，…，Ｄ２ｎ−１）の各ビットから始まるｎビットとを比較する２ｎ個のコンペア回路（ＣＰ１，…，ＣＰ２ｎ）を有し、各々のｎビットの最終ビットが前記１：ｎデマルチプレクサ（６４０）の１：４デマルチプレクサ（６４２）のクロック（ＣＫ４Ｔ）の後半周期となる先頭ビット（Ｄ１，Ｄ２，…，Ｄｎ）から始まるビット列を比較したコンペア回路（ＣＰ１，ＣＰ２，…，ＣＰｎ）の各出力をオアするオア回路（ＯＲ８１）と、各々のｎビットの最終ビットがクロック（ＣＫ４Ｔ）の前半周期にサンプリングしたビットとなる先頭ビット（Ｄｎ＋１，…，Ｄ２ｎ−１およびＤ０）から始まるビット列を比較したコンペア回路（ＣＰｎ＋１，…，ＣＰ２ｎ）の各出力をオアするオア回路（ＯＲ８２）と、前記オア回路（ＯＲ８１）の出力をクロック（ＣＫ４Ｔ）の前半周期に選択し、前記オア回路（ＯＲ８２）の確定時期であるクロック（ＣＫ４Ｔ）の後半周期に選択するセレクタ（Ｓ８１）とから構成される第１の頭出しコンペア回路（６５１）と；調整開始信号をクロック（ＣＫ３Ｔ）に同期化するためのフリップフロップ（Ｆ８１，Ｆ８２）と、フリップフロップ（Ｆ８２）の負出力とフリップフロップ（Ｆ８３）の出力とをアンドし、その出力と前記第１の頭出しコンペア回路（６５１）のセレクタ（Ｓ８１）の出力とをオアした信号を入力とするフリップフロップ（Ｆ８３）とからなる頭出し制御回路（６５２）と；コンペア回路（ＣＰ１，…，ＣＰｎ）の出力をデータ入力とし、クロック（ＣＫ４Ｔ）の前半周期かつ前記頭出し制御回路（６５２）の出力が調整中のときにデータを取り込み、他の条件のときにホールドするｎ個のホールド付きフリップフロップ（Ｒ１，…，Ｒｎ）と、コンペア回路（ＣＰｎ＋１，…，ＣＰ２ｎ）の出力をデータ入力とし、クロック（ＣＫ４Ｔ）の後半周期かつ前記頭出し制御回路（６５２）の出力が調整中のときにデータを取り込み、他の条件のときにホールドするｎ個のフリップフロップ（Ｒｎ＋１，…，Ｒ２ｎ）とから構成される先頭ビット位置記憶回路（６５３）とを含み；前記整列化回路（６５０）が、任意の先頭ビット位置記憶回路（６５３）の出力と、この先頭ビット位置記憶回路（６５３）の先頭ビット位置からｎビット目の先頭ビット位置記憶回路（６５３）の出力をオアするオア回路群と、このオア回路群の出力が示す２つの先頭ビットからｎビットを１：ｎデマルチプレクサ（６４０）の出力から選択し、さらに先頭ビットがＤ１，…，Ｄｎの時はクロック（ＣＫ４Ｔ）の前半周期に選択し、先頭ビットがＤｎ＋１，…，Ｄ２ｎおよびＤ０の時はクロック（ＣＫ４Ｔ）の後半周期に選択するｎ個のセレクタ（Ｓ９１，Ｓ９２，…，Ｓ９ｎ）と、このセレクタ（Ｓ９１，Ｓ９２，…，Ｓ９ｎ）の出力のｎビットをクロック（ＣＫ３Ｔ）の後縁でサンプリングするフリップフロップ（Ｆ９１，Ｆ９２，…，Ｆ９ｎ）とを含み；前記ｍウェイｎビットマルチプレクサ（６７０）が、縦続接続したｍ個のフリップフロップの最初の（ｍ−１）個のフリップフロップの負出力をアンドした信号を最初のフリップフロップに入力し、前記第１の頭出し検出回路（６５０）の前記頭出し制御回路（６５２）の調整制御信号（ｓｔｒｔ）を最初のフリップフロップまたは全てのフリップフロップの入力で、入力とアンドするライトアドレス発生回路（６６１）と、前記整列化回路（６５０）の出力をデータ入力としてライトアドレスに従って書き込むアドレス数ｍ、ビット数ｎのｍ×ｎＦＩＦＯ（６６２）とからなるｍアドレスｎビットＦＩＦＯ回路（６６０）から、リードアドレスに従い前記ｍ×ｎＦＩＦＯ（６６２）に書き込まれたｎビットのデータを取り出し；前記ｎビットレジスタ（６８０）が、前記ｍウェイｎビットマルチプレクサ（６７０）の出力をシステムクロック（ＣＬＫＳＹＳ）で書き込むｎ個のフリップフロップ（ＦＤ０，ＦＤ１，ＦＤ２，ＦＤ３）であり；前記第２のデータ処理回路（７００）が；前記第２のデータ処理回路（７００）の１：ｎデマルチプレクサ（７４０）の出力と、前記第２のトランスミッタ回路（３００）から出力され前記第２のデータ処理回路（７００）にくるシリアル調整信号に含まれる第２の特定信号列とを入力として比較する第２の頭出しコンペア回路（７５１）と；前記第２のデータ処理回路（７００）の１：ｎデマルチプレクサ（７４０）の出力と、前記第２のトランスミッタ回路（３００）から出力され前記第２のデータ処理回路（７００）にくるシリアル調整信号に含まれる第３の特定信号列とを入力として比較する第３の頭出しコンペア回路（７５２）と；前記第２の頭出しコンペア回路（７５１）の出力と同出力を入力として遅延した負出力を得る複数の縦続接続したフリップフロップ（ＦＢ２，ＦＢ３）の出力とをアンドし、微分波形である調整開始信号を作成して全ての前記第１のデータ処理回路（６００）に分配するフリップフロップ（ＦＢ４）と、調整開始信号の負信号とフリップフロップ（ＦＢ１）の出力とをアンドした信号と前記第３の頭出しコンペア回路（７５２）のセレクタ（Ｓ８１）の出力とをオアした信号を入力とし、調整終了信号を作成するフリップフロップ（ＦＢ１）とからなる調整制御回路（７５３）とを含み；前記リードアドレス発生回路（７７０）が、縦続接続されたｍ個のフリップフロップ（ＦＣ２〜ＦＣ５）の最初の（ｍ−１）個のフリップフロップ（ＦＣ２〜ＦＣ４）の負出力をアンドした信号を最初のフリップフロップの入力とし、同期化回路（７６０）からのリードアドレス起動信号を最初または全てのフリップフロップの入力において入力とアンドし、ｍ個のフリップフロップ（ＦＣ２〜ＦＣ５）の出力から作成したリードアドレスを全ての前記第１のデータ処理回路（６００）に分配する低レーテンシ高速伝送システムにおいて；
前記第２のトランスミッタ回路（３００）から同時に第１の特定信号列および第３の特定信号列が出され、第１の特定信号列が前記第１のトランスミッタ回路（２００），伝送路（８００），レシーバ（６１０），前記第１のデータ処理回路（６００）のサンプラ＆１：２デマルチプレクサ（６３０），および１：ｎデマルチプレクサ（６４０）を介して前記第１の頭出し検出回路（６５０）にて検出され、次のビットからｎビットまでを前記整列化回路（６５０）にて抽出され、前記ｍアドレスｎビットＦＩＦＯ回路（６６０）のアドレス０に書き込まれるまでの時間が最大になったときに、第３の特定信号列が前記第２のトランスミッタ回路（３００），伝送路（９００），レシーバ（７１０），前記第２のデータ処理回路（７００）のサンプラ＆１：２デマルチプレクサ（７３０），および１：ｎデマルチプレクサ（７４０）を介して前記第２の頭出し検出回路（７５０）で第３の特定信号列として検出され、前記同期化回路（７６０）および前記リードアドレス発生回路（７７０）を介してリードアドレスを発生し、このリードアドレスにより前記ｍウェイｎビットマルチプレクサ（６７０）を介して前記ｎビットレジスタ（６８０）に書き込むまでの時間が最小になっても、前記ｍアドレスｎビットＦＩＦＯ回路（６６０）が書き込んだデータが前記ｍウェイｎビットマルチプレクサ（６７０）を介して前記ｎビットレジスタ（６８０）に到達する前にならないように、前記同期化回路（７６０）のフリップフロップ数を多くし、第１の特定信号列が前記第１のトランスミッタ回路（２００），伝送路（８００），レシーバ（６１０），前記第１のデータ処理回路（６００）のサンプラ＆１：２デマルチプレクサ（６３０），および前記１：ｎデマルチプレクサ（６４０）を介して前記第１の頭出し検出回路（６５０）にて検出され、次のビットから前記ｍアドレスｎビットＦＩＦＯ回路（６６０）のアドレスを一巡して、再度アドレス０に書き込む（ｍ×ｎ＋１）ビット目からのｎビットが前記整列化回路（６５０）にて抽出され、前記ｍアドレスｎビットＦＩＦＯ回路（６６０）のアドレス０に書き込まれるまでの時間が最小になったときに、第３の特定信号列が前記第２のトランスミッタ回路（３００），伝送路（９００），レシーバ（７１０），前記第２のデータ処理回路（７００）の前記サンプラ＆１：２デマルチプレクサ（７３０），および前記１：ｎデマルチプレクサ（７４０）を介して前記第２の頭出し検出回路（７５０）で第３の特定の信号として検出され、前記同期化回路（７６０）および前記リードアドレス発生回路（７７０）を介してリードアドレスを発生し、該リードアドレスを前記ｍウェイｎビットマルチプレクサ（６７０）を介して前記ｎビットレジスタ（６８０）に書き込むまでの時間が最大になっても、前記ｍアドレスｎビットＦＩＦＯ回路（６６０）が書き込んだ第１の特定信号列の次のビットからｎビットのデータが前記ｍウェイｎビットマルチプレクサ（６７０）を介して前記ｎビットレジスタ（６８０）に書き込まれた後に到達するように、前記同期化回路（７６０）のフリップフロップ数を少なくし、２つの条件を満足するように、前記ｍアドレスｎビットＦＩＦＯ回路（６６０）のアドレス数ｍとしたことを特徴とする請求項１記載の低レーテンシ高速伝送システム。 - 前記第２の頭出しコンペア回路（７５１）が、前記第２のトランスミッタ回路（３００）から出力され前記第２のデータ処理回路（７００）にくるシリアル調整信号に含まれる第２の特定信号列を１を含む全ての信号列とし、前記第２のデータ処理回路（７００）の前記１：ｎデマルチプレクサ（７４０）の全ての出力をオアするｎ入力オア回路でなることを特徴とする請求項１７記載の低レーテンシ高速伝送システム。
- 前記第１のデータ処理回路（６００）の前記整列化回路（６５０）のセレクタ（Ｓ９１，…，Ｓ９ｎ）を、前記第１の頭出し検出回路（６５０）の調整制御信号（ｓｔｒｔ）がセットされたときに有効、リセットされたときに無効とするように、前記セレクタ（Ｓ９１，…，Ｓ９ｎ）を制御することを特徴とする請求項１８記載の低レーテンシ高速伝送システム。
- 前記第１のトランスミッタ回路（２００）および前記第２のトランスミッタ回路（３００）にシステムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の周波数の伝送用クロックを分配する第１のアナログＰＬＬ回路（１００）を有し、前記第１のデータ処理回路（６００）および前記第２のデータ処理回路（７００）にシステムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の周波数の伝送用クロックを分配する第２のアナログＰＬＬ回路（５００）を有することを特徴とする請求項１７，請求項１８または請求項１９記載の低レーテンシ高速伝送システム。
- 前記第１アナログＰＬＬ回路（１００）が、送信側のシステムクロック（ＣＬＫＳＹＳ）と受信側のシステムクロック（ＣＬＫＳＹＳ）とは同期したクロックであり、システムクロック（ＣＬＫＳＹＳ）またはシステムクロック（ＣＬＫＳＹＳ）と一定の位相関係にある同じかまたは正数分の１の周波数を持つ信号をＲＥＦクロック入力とし、システムクロック（ＣＬＫＳＹＳ）のｎ／２逓倍の周波数で発振する電圧制御型可変周波数発振器（１２０）と、この電圧制御型可変周波数発振器（１２０）の出力がシステムクロック（ＣＬＫＳＹＳ）のｎ／２逓倍の周波数のときに出力がＲＥＦクロックと同じ周波数になるように分周するカウンタ（１３０）と、このカウンタ（１３０）の出力とＲＥＦクロックとを位相比較し、前記カウンタ（１３０）の出力がＲＥＦクロックの周波数と位相が同じになるように前記電圧制御型可変周波数発振器（１２０）の制御電圧を制御する位相比較器（１１０）とから構成されることを特徴とする請求項２０記載の低レーテンシ高速伝送システム。
- 前記第１のデータ処理回路（６００）および前記第２のデータ処理回路（７００）に、システムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の周波数の伝送用クロックを分配する第２のアナログＰＬＬ回路（５００）を省略し、送信側の第１のアナログＰＬＬ回路（１００）からのシステムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の周波数の伝送用クロックをドライバ（１４０），伝送路（１０００）およびレシーバ（５４０）を介して前記第１のデータ処理回路（６００）および前記第２のデータ処理回路（７００）に分配することを特徴とする請求項２１記載の低レーテンシ高速伝送システム。
- 送信側のシステムクロック（ＣＬＫＳＹＳ）と受信側のシステムクロック（ＣＬＫＳＹＳ）とが、非同期であるクロックであることを特徴とする請求項２２記載の低レーテンシ高速伝送システム。
- 前記プリエンファシス制御回路（２３０，３３０）が、サンプリングクロック（ＣＫ４１）の前縁にて前記ｎ／２：１マルチプレクサ（２２０，３２０）のフリップフロップ（Ｆ４０）の正出力をサンプリングして取り込むフリップフロップ（Ｆ４３）と、サンプリングクロック（ＣＫ４１）の後縁、かつ次のサイクルにおいてフリップフロップ（Ｆ４１）の正出力をサンプリングして取り込むフリップフロップ（Ｆ４４）と、サンプリングクロック（ＣＫ４１）の反転信号を選択信号として前半周期をフリップフロップ（Ｆ４４）の正出力および負出力を選択し、後半周期にフリップフロップ（Ｆ４３）の正出力および負出力を得るセレクタ（Ｓ４２，Ｓ４３）から構成され、正規の出力信号として、前半周期にフリップフロップ（Ｆ４０）の正出力および負出力を選択し、後半周期にフリップフロップ（Ｆ４２）の正出力および負出力を選択するセレクタ（Ｓ４０，Ｓ４１）の出力に対し、セレクタ（Ｓ４２）の負出力がセレクタ（Ｓ４０）の正出力と同じときに、ドライバ（２４０，３４０）の出力振幅を大きくして出力し、異なる時は出力振幅を小さくして出力し、かつ振幅の大きさを変化させないことを含め、複数のプリエンファシス量から選択可能にしたことを特徴とする請求項１７ないし請求項２３記載の低レーテンシ高速伝送システム。
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