JP6221857B2 - 位相調整回路、データ伝送装置、データ伝送システム及び位相調整方法 - Google Patents
位相調整回路、データ伝送装置、データ伝送システム及び位相調整方法 Download PDFInfo
- Publication number
- JP6221857B2 JP6221857B2 JP2014050387A JP2014050387A JP6221857B2 JP 6221857 B2 JP6221857 B2 JP 6221857B2 JP 2014050387 A JP2014050387 A JP 2014050387A JP 2014050387 A JP2014050387 A JP 2014050387A JP 6221857 B2 JP6221857 B2 JP 6221857B2
- Authority
- JP
- Japan
- Prior art keywords
- lane
- data
- circuit
- clock
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較する比較回路と、
前記基準クロックに位相が近い方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる同期回路とを備える、位相調整回路が提供される。
(付記1)
各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較する比較回路と、
前記基準クロックに位相が近い方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる同期回路とを備える、位相調整回路。
(付記2)
前記比較回路は、
前記二相の送信クロックのうち一方の送信クロックで前記基準クロックをサンプリングすることで第1のデータを生成する第1の生成回路と、
前記二相の送信クロックのうち他方の送信クロックで前記基準クロックをサンプリングすることで第2のデータを生成する第2の生成回路とを有し、
前記同期回路は、前記第1のデータで前記第2のデータをサンプリングした論理が第1の論理である場合、前記一方の送信クロックに各レーンに分配されるデータをレーン単位で同期させ、前記第1のデータで前記第2のデータをサンプリングした論理が第2の論理である場合、前記他方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる、付記1に記載の位相調整回路。
(付記3)
前記同期回路は、前記第1のデータが所定のデューティ比に一致しない場合、前記他方の送信クロックに各レーンに分配されるデータをレーン単位で同期させ、前記第2のデータが所定のデューティ比に一致しない場合、前記一方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる、付記2に記載の位相調整回路。
(付記4)
前記二相の送信クロックを少なくとも一種類以上の周波数に分周して出力する分周器を備え、
前記比較回路は、前記基準クロックと前記分周器から出力される二相の送信クロックとを比較し、
前記同期回路は、前記基準クロックに位相が近い方の前記分周器の出力クロックに各レーンに分配されるデータを同期させる、付記1から3のいずれか一つに記載の位相調整回路。
(付記5)
前記基準クロックと、前記二相の送信クロックを生成するためのベースクロックとを各レーンに供給する位相同期回路を備える、付記1から4のいずれか一つに記載の位相調整回路。
(付記6)
データを各レーンに分配する分配回路と、
各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較する比較回路と、
前記基準クロックに位相が近い方の送信クロックに前記分配回路により各レーンに分配されるデータを同期させる同期回路とを備える、データ伝送装置。
(付記7)
データを各レーンに分配する分配回路と、
各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較する比較回路と、
前記基準クロックに位相が近い方の送信クロックに前記分配回路により各レーンに分配されるデータを同期させる同期回路と、
前記同期回路により同期されるデータを受信する受信装置とを備える、データ伝送システム。
(付記8)
各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較し、前記基準クロックに位相が近い方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる、位相調整方法。
10 リファレンスクロック
11 基準クロック
12 ベースクロック
13,14 TXクロック
15 反転回路
21,22 位相調整回路
31,32 位相同期回路
41 分配回路
42 送信データ
50 スキュー調整回路
51,52 調整回路
60 送信回路
61,62 出力回路
70 データ伝送システム
71 送信装置
72 受信装置
73 受信回路
74 集約回路
75 受信データ
76 リンク
81,82 シリアライザ
90 比較回路
91 第1の生成回路
92 第2の生成回路
95 制御回路
98 同期回路
100 選択回路
121,122 分周器
Claims (7)
- 各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較する比較回路と、
前記基準クロックに位相が近い方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる同期回路とを備える、位相調整回路。 - 前記比較回路は、
前記二相の送信クロックのうち一方の送信クロックで前記基準クロックをサンプリングすることで第1のデータを生成する第1の生成回路と、
前記二相の送信クロックのうち他方の送信クロックで前記基準クロックをサンプリングすることで第2のデータを生成する第2の生成回路とを有し、
前記同期回路は、前記第1のデータで前記第2のデータをサンプリングした論理が第1の論理である場合、前記一方の送信クロックに各レーンに分配されるデータをレーン単位で同期させ、前記第1のデータで前記第2のデータをサンプリングした論理が第2の論理である場合、前記他方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる、請求項1に記載の位相調整回路。 - 前記同期回路は、前記第1のデータが所定のデューティ比に一致しない場合、前記他方の送信クロックに各レーンに分配されるデータをレーン単位で同期させ、前記第2のデータが所定のデューティ比に一致しない場合、前記一方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる、請求項2に記載の位相調整回路。
- 前記二相の送信クロックを少なくとも一種類以上の周波数に分周して出力する分周器を備え、
前記比較回路は、前記基準クロックと前記分周器から出力される二相の送信クロックとを比較し、
前記同期回路は、前記基準クロックに位相が近い方の前記分周器の出力クロックに各レーンに分配されるデータを同期させる、請求項1から3のいずれか一項に記載の位相調整回路。 - データを各レーンに分配する分配回路と、
各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較する比較回路と、
前記基準クロックに位相が近い方の送信クロックに前記分配回路により各レーンに分配されるデータを同期させる同期回路とを備える、データ伝送装置。 - データを各レーンに分配する分配回路と、
各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較する比較回路と、
前記基準クロックに位相が近い方の送信クロックに前記分配回路により各レーンに分配されるデータを同期させる同期回路と、
前記同期回路により同期されるデータを受信する受信装置とを備える、データ伝送システム。 - 各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較し、前記基準クロックに位相が近い方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる、位相調整方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014050387A JP6221857B2 (ja) | 2014-03-13 | 2014-03-13 | 位相調整回路、データ伝送装置、データ伝送システム及び位相調整方法 |
US14/617,968 US20150263849A1 (en) | 2014-03-13 | 2015-02-10 | Phase adjustment circuit and method, and data transmission apparatus and system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014050387A JP6221857B2 (ja) | 2014-03-13 | 2014-03-13 | 位相調整回路、データ伝送装置、データ伝送システム及び位相調整方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015177240A JP2015177240A (ja) | 2015-10-05 |
JP6221857B2 true JP6221857B2 (ja) | 2017-11-01 |
Family
ID=54070175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014050387A Active JP6221857B2 (ja) | 2014-03-13 | 2014-03-13 | 位相調整回路、データ伝送装置、データ伝送システム及び位相調整方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20150263849A1 (ja) |
JP (1) | JP6221857B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9479182B1 (en) * | 2015-07-02 | 2016-10-25 | Integrated Device Technology, Inc. | Methods and apparatus for synchronizing operations using separate asynchronous signals |
US9628255B1 (en) | 2015-12-18 | 2017-04-18 | Integrated Device Technology, Inc. | Methods and apparatus for transmitting data over a clock signal |
WO2020230292A1 (ja) * | 2019-05-15 | 2020-11-19 | 三菱電機株式会社 | 位相同期装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61209370A (ja) * | 1985-03-13 | 1986-09-17 | Hitachi Electronics Eng Co Ltd | スキユ−補正方式 |
JPH02123412A (ja) * | 1988-11-02 | 1990-05-10 | Fujitsu Ltd | クロック分配系における自動遅延調整方式 |
JPH04291846A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 非同期データ受信回路 |
JP2927273B2 (ja) * | 1997-04-30 | 1999-07-28 | 日本電気株式会社 | クロックスキュー補正回路 |
JP5577932B2 (ja) * | 2010-08-09 | 2014-08-27 | ソニー株式会社 | 送信回路および通信システム |
JP5716561B2 (ja) * | 2011-06-16 | 2015-05-13 | 富士通株式会社 | クロック動作システム |
-
2014
- 2014-03-13 JP JP2014050387A patent/JP6221857B2/ja active Active
-
2015
- 2015-02-10 US US14/617,968 patent/US20150263849A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2015177240A (ja) | 2015-10-05 |
US20150263849A1 (en) | 2015-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9948310B2 (en) | Methods and systems for clocking a physical layer interface | |
US7109756B1 (en) | Synchronization of programmable multiplexers and demultiplexers | |
US7571340B2 (en) | Eliminating receiver clock drift caused by voltage and temperature change in a high-speed I/O system that uses a forwarded clock | |
US8942333B2 (en) | Apparatus and methods for clock alignment for high speed interfaces | |
EP3155529B1 (en) | Independent synchronization of output data via distributed clock synchronization | |
KR20030064379A (ko) | 다중-클럭 시스템에서 스킵 패턴을 동기화하고 클럭포워딩 인터페이스를 초기화하는 시스템 및 방법 | |
JP6221857B2 (ja) | 位相調整回路、データ伝送装置、データ伝送システム及び位相調整方法 | |
JP2012065094A (ja) | 位相調整回路、受信装置、および通信システム | |
US7653169B2 (en) | Timing adjustment for data transmitting/receiving circuit | |
EP2775655B1 (en) | Method of distributing a clock signal, a clock distributing system and an electronic system comprising a clock distributing system | |
JP5610540B2 (ja) | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 | |
US20150063516A1 (en) | Communication circuit and information processing device | |
US9654114B2 (en) | Transmission circuit, integrated circuit, and parallel-to-serial conversion method | |
US6775339B1 (en) | Circuit design for high-speed digital communication | |
US8139697B2 (en) | Sampling method and data recovery circuit using the same | |
US9349421B2 (en) | Memory interface | |
KR20160053348A (ko) | 멀티 칩 시스템에서 칩들 간의 클럭 신호의 위상차 보상방법 및 장치 | |
KR20140075348A (ko) | 반도체 장치 | |
US8718215B2 (en) | Method and apparatus for deskewing data transmissions | |
US10033525B2 (en) | Transmission device and signal processing method | |
CN111106922B (zh) | 接收设备及其操作方法 | |
KR100835626B1 (ko) | 데이터 송수신 회로의 타이밍 조정 회로, lsi 및 데이터송수신 시스템 | |
JP6277031B2 (ja) | データ受信装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161102 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170807 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170905 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170918 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6221857 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |