JP2008306788A - スイッチングレギュレータ及びスイッチングレギュレータの動作制御方法 - Google Patents

スイッチングレギュレータ及びスイッチングレギュレータの動作制御方法 Download PDF

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Abstract

【課題】過電流の原因が除去されずに、スイッチングトランジスタの動作を停止した後に電源電圧Ｖｃｃが再び上昇した場合においても、確実に過電流保護動作を行うことができるスイッチングレギュレータ及びスイッチングレギュレータの動作制御方法を得る。
【解決手段】電源電圧Ｖｃｃが第１所定値まで低下した時点では、昇圧動作を一旦停止させるだけで、遅延回路１０の遅延タイマのリセットを行わないようにしたため、昇圧動作が一旦停止した後、電源電圧Ｖｃｃが上昇して再び過電流検出を行った場合でも、遅延タイマの計数は続行していることから、所定の遅延時間が経過して、遅延タイマの計数が完了した時点で遅延回路１０の出力信号によって昇圧動作を停止させるようにした。
【選択図】図１

Description

本発明は、電源電圧の低下による誤動作を防止する低電圧誤動作防止回路を有するスイッチングレギュレータ及びスイッチングレギュレータの動作制御方法に関する。
従来から、スイッチングレギュレータでは、電源電圧が所定の電圧以下になると、誤動作を防止するために制御回路の動作を停止させる低電圧誤動作防止回路（ＵＶＬＯ：Under Voltage LockOut）を備えていた（例えば、特許文献１参照。）。
図１０は、このような従来の低電圧誤動作防止回路を備えた昇圧型のスイッチングレギュレータの回路例を示した図である。
図１０のスイッチングレギュレータ１００では、電源電圧Ｖｃｃを所定の電圧になるように昇圧して出力端子ＯＵＴから出力電圧Ｖｏｕｔとして出力するものであり、出力電圧Ｖｏｕｔを分圧した分圧電圧Ｖｆｂが所定の基準電圧ＶｒｅｆになるようにスイッチングトランジスタＭ１０１のオンデューティサイクルを制御するＰＷＭ制御を行う。
過電流検出回路１０８は、スイッチングトランジスタＭ１０１に流れる電流から出力端子ＯＵＴから出力される過電流の検出を行い、遅延回路１０９は、過電流検出回路１０８が過電流を検出すると、所定の遅延時間後、ハイレベルの信号を出力し、ＮＯＲ回路１０１を介してスイッチングトランジスタＭ１０１をオフさせて昇圧動作を停止させる。低電圧誤動作防止回路１１０は、電源電圧Ｖｃｃの電圧を監視し、電源電圧Ｖｃｃが所定値未満に低下すると、ハイレベルの低電圧検出信号ＵＶＬＯａを出力し、スイッチングトランジスタＭ１０１をオフさせて遮断状態にすると共に、ソフトスタート回路１０７に対して、昇圧動作が再開した際にソフトスタート動作を行えるように初期化し、遅延回路１０９に対して、前記遅延時間を測る遅延タイマをリセットして遅延タイマの計数値を所定の初期値にリセットする。
なお、本発明とは構成及び目的がそれぞれ異なるが、出力バッファ回路の動作制御を行う、検出電圧の異なる第１低電圧誤動作防止回路及び第２低電圧誤動作防止回路をそれぞれ備えたスイッチングレギュレータ制御回路があった（例えば、特許文献２参照。）。
特開２００６−１１５５９４号公報 特開２００５−７８５５７号公報
しかし、図１０のような構成では、何らかの原因で過電流が発生し、過電流検出回路１０８から遅延回路１０９に過電流が発生したことを示す信号が出力されて、遅延回路１０９が遅延タイマによる計数を開始した後、電源電圧Ｖｃｃが低下して低電圧誤動作防止回路１１０からハイレベルの低電圧検出信号ＵＶＬＯａが出力されると、遅延回路１０９は、遅延タイマの計数値を前記初期値にリセットする。この後、電源電圧Ｖｃｃが上昇して低電圧誤動作防止回路１１０が低電圧検出信号ＵＶＬＯａをローレベルにした際、過電流の発生原因が解消されていなければ、再び過電流検出回路１０８が過電流を検出して前記のような動作を繰り返す。遅延回路１０９の遅延タイマの計数が完了するまでは、スイッチングトランジスタＭ１は通常通りオン／オフ制御されることから、過電流検出回路１０８と遅延回路１０９を備えているにも関わらず、過電流保護動作が行われないという問題があった。
本発明は、このような問題を解決するためになされたものであり、電源電圧Ｖｃｃが第１所定値未満になると、スイッチングトランジスタをオフさせて動作を停止させ、更に電源電圧Ｖｃｃが第１所定値よりも小さい第２所定値未満に低下すると、過電流保護動作を停止させるようにしたことから、過電流の原因が除去されずに、スイッチングトランジスタの動作を停止した後に電源電圧Ｖｃｃが再び上昇した場合においても、確実に過電流保護動作を行うことができるスイッチングレギュレータ及びスイッチングレギュレータの動作制御方法を得ることを目的とする。
この発明に係るスイッチングレギュレータは、入力端子に入力された電源電圧を、所定の定電圧に変換して出力電圧として出力端子から出力するスイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチ素子と、
該第１のスイッチ素子のスイッチングによって前記電源電圧による充電が行われるインダクタと、
前記第１のスイッチ素子がオフして該インダクタへの充電が停止すると、該インダクタの放電を行う整流素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチ素子に対するスイッチング制御を行う制御回路部と、
前記出力端子から出力される過電流の検出を行い、該過電流を検出すると所定の遅延時間後に、前記制御回路部に対して前記第１のスイッチ素子をオフさせて遮断状態にさせる過電流検出回路部と、
前記電源電圧が第１所定値未満に低下すると、前記制御回路部に対して前記第１のスイッチ素子をオフさせ、前記電源電圧が該第１所定値よりも小さい第２所定値未満に低下すると、前記過電流検出回路部に対して前記遅延時間の計数を停止させて所定の初期値にリセットさせる低電圧誤動作防止回路部と、
を備えるものである。
具体的には、前記低電圧誤動作防止回路部は、
前記電源電圧に比例した、第１比例電圧と該第１比例電圧よりも大きい第２比例電圧とをそれぞれ生成して出力する比例電圧生成回路部と、
所定の第２基準電圧を生成して出力する第２基準電圧発生回路部と、
前記第１比例電圧と該第２基準電圧との電圧比較を行い、該比較結果を示す第１低電圧検出信号を生成して出力する第１電圧比較回路部と、
前記第２比例電圧と前記第２基準電圧との電圧比較を行い、該比較結果を示す第２低電圧検出信号を生成して出力する第２電圧比較回路部と、
を備え、
前記制御回路部は、前記第１比例電圧が前記第２基準電圧未満であること示す前記第１低電圧検出信号が第１電圧比較回路部から出力されると、前記第１のスイッチ素子をオフさせ、前記過電流検出回路部は、前記第２比例電圧が前記第２基準電圧未満であること示す前記第２低電圧検出信号が第２電圧比較回路部から出力されると、前記遅延時間の計数を停止して所定の初期値にリセットするようにした。
また、前記低電圧誤動作防止回路部は、
前記電源電圧に比例した比例電圧を生成して出力する比例電圧生成回路部と、
所定の第２基準電圧及び該第２基準電圧よりも小さい所定の第３基準電圧をそれぞれ生成して出力する基準電圧発生回路部と、
前記比例電圧と前記第２基準電圧との電圧比較を行い、該比較結果を示す第１低電圧検出信号を生成して出力する第１電圧比較回路部と、
前記比例電圧と前記第３基準電圧との電圧比較を行い、該比較結果を示す第２低電圧検出信号を生成して出力する第２電圧比較回路部と、
を備え、
前記制御回路部は、前記比例電圧が前記第２基準電圧未満であること示す前記第１低電圧検出信号が第１電圧比較回路部から出力されると、前記第１のスイッチ素子をオフさせ、前記過電流検出回路部は、前記比例電圧が前記第３基準電圧未満であること示す前記第２低電圧検出信号が第２電圧比較回路部から出力されると、前記遅延時間の計数を停止して所定の初期値にリセットするようにしてもよい。
また、前記第１電圧比較回路部及び第２電圧比較回路部は、それぞれ入力にヒステリシスが設けられるようにした。
また、前記比例電圧生成回路部は、
直列に接続された複数の抵抗からなり、前記電源電圧を分圧して前記第１比例電圧及び第２比例電圧をそれぞれ生成して出力する分圧回路と、
外部から入力された制御信号に応じて、該分圧回路へ前記電源電圧を印加する第１スイッチと、
を備えるようにした。
また、前記比例電圧生成回路部は、
直列に接続された複数の抵抗からなり、前記電源電圧を分圧して前記比例電圧を生成して出力する分圧回路と、
外部から入力された制御信号に応じて、該分圧回路へ前記電源電圧を印加する第１スイッチと、
を備えるようにした。
また、前記比例電圧生成回路部は、
直列に接続された複数の抵抗からなり、前記電源電圧を分圧して前記第１比例電圧及び第２比例電圧をそれぞれ生成して出力する分圧回路と、
外部から入力された制御信号に応じて、該分圧回路へ前記電源電圧を印加する第１スイッチと、
前記第１低電圧検出信号に応じて、前記分圧回路を構成する少なくとも１つの所定の抵抗を短絡する第２スイッチと、
を備えるようにした。
また、前記第１電圧比較回路部及び第２電圧比較回路部は、それぞれ入力にヒステリシスが設けられるようにしてもよい。
この場合、前記比例電圧生成回路部は、
直列に接続された複数の抵抗からなり、前記電源電圧を分圧して前記第１比例電圧及び第２比例電圧をそれぞれ生成して出力する分圧回路と、
外部から入力された制御信号に応じて、該分圧回路へ前記電源電圧を印加する第１スイッチと、
前記第１低電圧検出信号に応じて、前記分圧回路を構成する少なくとも１つの所定の抵抗を短絡する第２スイッチと、
を備えるようにした。
また、前記比例電圧生成回路部は、
直列に接続された複数の抵抗からなり、前記電源電圧を分圧して前記比例電圧を生成して出力する分圧回路と、
外部から入力された制御信号に応じて、該分圧回路へ前記電源電圧を印加する第１スイッチと、
前記第１低電圧検出信号に応じて、前記分圧回路を構成する少なくとも１つの所定の抵抗を短絡する第２スイッチと、
を備えるようにした。
また、前記整流素子は、入力された制御信号に応じてスイッチングを行って前記インダクタの放電を行う同期整流用の第２のスイッチ素子であり、前記制御回路部は、前記第１のスイッチ素子と相補的に該第２のスイッチ素子をオン／オフさせるようにしてもよい。
また、前記制御回路部は、
前記出力電圧を分圧した分圧電圧を生成して出力する出力電圧検出回路と、
所定の第１基準電圧を生成して出力する第１基準電圧発生回路と、
前記分圧電圧が該第１基準電圧になるように前記第１のスイッチ素子のスイッチング制御を行う制御回路と、
起動してから所定時間の間、前記第１基準電圧発生回路に対して、第１基準電圧を所定の速度で徐々に上昇させるソフトスタート動作を行うソフトスタート回路と、
を備え、
前記低電圧誤動作防止回路部は、前記電源電圧が第１所定値未満に低下すると、前記ソフトスタート回路の初期化を行うようにした。
また、前記制御回路部は、
前記出力電圧を分圧した分圧電圧を生成して出力する出力電圧検出回路と、
所定の第１基準電圧を生成して出力する第１基準電圧発生回路と、
前記分圧電圧が該第１基準電圧になるように前記第１及び第２の各スイッチ素子のスイッチング制御をそれぞれ行う制御回路と、
起動してから所定時間の間、前記第１基準電圧発生回路に対して、第１基準電圧を所定の速度で徐々に上昇させるソフトスタート動作を行うソフトスタート回路と、
を備え、
前記低電圧誤動作防止回路部は、前記電源電圧が第１所定値未満に低下すると、前記ソフトスタート回路の初期化を行うようにしてもよい。
また、この発明に係るスイッチングレギュレータの動作制御方法は、入力された制御信号に応じてスイッチングを行う第１のスイッチ素子と、
該第１のスイッチ素子のスイッチングによって、入力端子に入力された電源電圧による充電が行われるインダクタと、
前記第１のスイッチ素子がオフして該インダクタへの充電が停止すると、該インダクタの放電を行う整流素子と、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように前記第１のスイッチ素子に対するスイッチング制御を行って、前記電源電圧を所定の定電圧に変換して前記出力電圧として前記出力端子から出力するスイッチングレギュレータの動作制御方法において、
前記出力端子から出力される過電流の検出を行い、
該過電流を検出すると所定の遅延時間後に、前記第１のスイッチ素子をオフさせて遮断状態にし、
前記電源電圧が第１所定値未満に低下すると、前記第１のスイッチ素子をオフさせ、
前記電源電圧が該第１所定値よりも小さい第２所定値未満に低下すると前記遅延時間の計数を停止して所定の初期値にリセットするようにした。
具体的には、前記電源電圧に比例した、第１比例電圧と該第１比例電圧よりも大きい第２比例電圧とをそれぞれ生成し、
前記第１比例電圧と所定の第２基準電圧との電圧比較を行うと共に前記第２比例電圧と前記第２基準電圧との電圧比較を行い、
前記第１比例電圧が前記第２基準電圧未満である場合は、前記第１のスイッチ素子をオフさせ、
前記第２比例電圧が前記第２基準電圧未満である場合は、前記遅延時間の計数を停止して所定の初期値にリセットするようにした。
また、前記電源電圧に比例した比例電圧を生成し、
所定の第２基準電圧及び該第２基準電圧よりも小さい所定の第３基準電圧をそれぞれ生成し、
前記比例電圧と前記第２基準電圧との電圧比較を行うと共に前記比例電圧と前記第３基準電圧との電圧比較を行い、
前記比例電圧が前記第２基準電圧未満である場合は、前記第１のスイッチ素子をオフさせ、
前記比例電圧が前記第３基準電圧未満である場合は、前記遅延時間の計数を停止して所定の初期値にリセットするようにしてもよい。
一方、前記整流素子は、入力された制御信号に応じてスイッチングを行って前記インダクタの放電を行う同期整流用の第２のスイッチ素子であり、前記第１のスイッチ素子と相補的に該第２のスイッチ素子をオン／オフさせるようにしてもよい。
また、前記出力電圧を分圧した分圧電圧を生成し、
起動してから所定時間の間、所定の速度で徐々に電圧を上昇させるソフトスタート動作を行って所定の第１基準電圧を生成し、
前記分圧電圧が該第１基準電圧になるように前記第１のスイッチ素子のスイッチング制御を行い、
前記電源電圧が第１所定値未満に低下すると、前記ソフトスタート動作の初期化を行うようにした。
また、前記出力電圧を分圧した分圧電圧を生成し、
起動してから所定時間の間、所定の速度で徐々に電圧を上昇させるソフトスタート動作を行って所定の第１基準電圧を生成し、
前記分圧電圧が該第１基準電圧になるように前記第１及び第２の各スイッチ素子のスイッチング制御をそれぞれ行い、
前記電源電圧が第１所定値未満に低下すると、前記ソフトスタート動作の初期化を行うようにした。
本発明のスイッチングレギュレータ及びスイッチングレギュレータの動作制御方法によれば、前記出力端子から出力される過電流の検出を行い、該過電流を検出すると所定の遅延時間後に、前記第１のスイッチ素子をオフさせて遮断状態にし、前記電源電圧が第１所定値未満に低下すると、前記第１のスイッチ素子をオフさせ、前記電源電圧が該第１所定値よりも小さい第２所定値未満に低下すると前記遅延時間の計数を停止して所定の初期値にリセットするようにした。このことから、過電流の原因が除去されずに、スイッチングトランジスタの動作を停止した後に電源電圧が再び上昇した場合においても、確実に過電流保護動作を行うことができる。
また、前記電源電圧に比例した、第１比例電圧と該第１比例電圧よりも大きい第２比例電圧とをそれぞれ生成し、前記第１比例電圧と所定の第２基準電圧との電圧比較を行うと共に前記第２比例電圧と前記第２基準電圧との電圧比較を行うようにした、又は前記電源電圧に比例した比例電圧を生成し、所定の第２基準電圧及び該第２基準電圧よりも小さい所定の第３基準電圧をそれぞれ生成し、前記比例電圧と前記第２基準電圧との電圧比較を行うと共に前記比例電圧と前記第３基準電圧との電圧比較を行うようにした。このことから、製造バラツキなどの変動要因があっても、前記電源電圧が第１所定値未満に低下すると、前記第１のスイッチ素子をオフさせることができ、前記電源電圧が該第１所定値よりも小さい第２所定値未満に低下すると前記遅延時間の計数を停止して所定の初期値にリセットすることができる。
また、起動してから所定時間の間、所定の速度で徐々に電圧を上昇させるソフトスタート動作を行って所定の第１基準電圧を生成する場合、前記電源電圧が第１所定値未満に低下すると、前記ソフトスタート動作の初期化をも行うようにしたことから、電源電圧の低下によるソフトスタート動作の誤動作を防止することができる。
また、本発明のスイッチングレギュレータによれば、前記第１電圧比較回路部及び第２電圧比較回路部は、それぞれ入力にヒステリシスが設けられるようにしたことから、第１電圧比較回路部及び第２電圧比較回路部の各出力信号のチャタリングをなくすことができる。
また、外部から入力された制御信号に応じて、前記分圧回路へ前記電源電圧を印加する第１スイッチを設けたことから、スタンバイ動作時等において低電圧誤動作防止回路部が動作を行っていない間の省電力化を図ることができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるスイッチングレギュレータの回路例を示した図である。
図１のスイッチングレギュレータ１は、入力電圧として入力端子ＩＮに入力された電源電圧Ｖｃｃを所定の定電圧に昇圧して、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する非同期整流方式の昇圧型スイッチングレギュレータである。
図１において、スイッチングレギュレータ１は、インダクタＬ１と、入力された制御信号に応じて電源電圧Ｖｃｃを昇圧する昇圧動作を行うためのスイッチングを行い、オンして導通状態になるとインダクタＬ１に対して電源電圧Ｖｃｃで充電を行うＮＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、整流用のダイオードＤ１とを備えている。更に、スイッチングレギュレータ１は、所定の第１基準電圧Ｖｒｅｆ１を生成して出力する第１基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、平滑用のコンデンサＣ１と、誤差増幅回路３と、所定の三角波信号ＴＷを生成して出力する発振回路４と、ＰＷＭコンパレータ５と、インバータ６と、３入力のＮＯＲ回路７と、ソフトスタート回路８と、過電流検出回路９と、遅延回路１０と、低電圧誤動作防止回路１１とを備えている。
なお、スイッチングトランジスタＭ１は第１のスイッチ素子を、ダイオードＤ１は整流素子を、抵抗Ｒ１及びＲ２は出力電圧検出回路を、ソフトスタート回路８はソフトスタート回路部を、過電流検出回路９及び遅延回路１０は過電流検出回路部を、低電圧誤動作防止回路１１は低電圧誤動作防止回路部をそれぞれなす。また、第１基準電圧発生回路２、抵抗Ｒ１，Ｒ２、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、インバータ６、ＮＯＲ回路７及びソフトスタート回路８は制御回路部を、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、インバータ６及びＮＯＲ回路７は制御回路をそれぞれなす。また、スイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１及びダイオードＤ１の少なくとも１つ、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
電源電圧ＶｃｃとスイッチングトランジスタＭ１のドレインとの間にインダクタＬ１が接続され、スイッチングトランジスタＭ１のソースと接地電圧との間に過電流検出回路９が接続されている。また、インダクタＬ１とスイッチングトランジスタＭ１のドレインとの接続部にはダイオードＤ１のアノードが接続され、ダイオードＤ１のカソードは出力端子ＯＵＴに接続されている。出力端子ＯＵＴと接地電圧との間には、コンデンサＣ１が接続されると共に抵抗Ｒ１及びＲ２が直列に接続され、抵抗Ｒ１と抵抗Ｒ２との接続部から分圧電圧Ｖｆｂが出力される。また、誤差増幅回路３において、反転入力端には分圧電圧Ｖｆｂが、非反転入力端には第１基準電圧Ｖｒｅｆ１がそれぞれ入力され、出力端からは入力された分圧電圧Ｖｆｂと第１基準電圧Ｖｒｅｆ１との電圧差を増幅して生成した出力信号ＥＡｏを出力する。
ＰＷＭコンパレータ５において、非反転入力端には誤差増幅回路３の出力信号ＥＡｏが、反転入力端には三角波信号ＴＷがそれぞれ入力され、ＰＷＭコンパレータ５は、三角波信号ＴＷを使用して誤差増幅回路３の出力信号ＥＡｏをＰＷＭ変調して生成したパルス信号Ｓｐｗｍを出力する。該パルス信号Ｓｐｗｍは、インバータ６で信号レベルが反転されてＮＯＲ回路７の対応する入力端に入力され、ＮＯＲ回路７の出力端はスイッチングトランジスタＭ１のゲートに接続されている。また、ソフトスタート回路８は、起動してから所定時間は、パルス信号Ｓｐｗのオンデューティサイクルが所定の速度で徐々に大きくなるようにするために、例えば、第１基準電圧発生回路２に対して第１基準電圧Ｖｒｅｆ１の電圧を所定の速度で徐々に上昇させて、入力端子ＩＮからの過大な突入電流と出力電圧Ｖｏｕｔのオーバーシュートを防止する。
過電流検出回路９は、スイッチングトランジスタＭ１に流れた電流の検出を行い、該検出した電流から、出力端子ＯＵＴから出力される電流が所定値以上の過電流になっていないか否かの検出を行う。過電流検出回路９は、該過電流を検出すると、所定の信号を遅延回路１０に出力し、遅延回路１０は、該所定の信号が入力されてから所定の遅延時間が経過するとＮＯＲ回路７の対応する出力端に出力している信号をハイレベルに立ち上げる。
低電圧誤動作防止回路１１は、電源電圧Ｖｃｃの監視を行い、電源電圧Ｖｃｃが第１所定値未満になると第１低電圧検出信号ＵＶＬＯ１をローレベルからハイレベルに立ち上げ、電源電圧Ｖｃｃが第１所定値よりも小さい第２所定値未満になると第２低電圧検出信号ＵＶＬＯ２をローレベルからハイレベルに立ち上げる。ソフトスタート回路８は、ハイレベルの第１低電圧検出信号ＵＶＬＯ１が入力されると、昇圧動作が再開した際にソフトスタート動作を行えるように初期化し、遅延回路１０は、ハイレベルの第２低電圧検出信号ＵＶＬＯ２が入力されると、前記遅延時間を測る遅延タイマの計数を停止して初期値にリセットする。また、低電圧誤動作防止回路１１は、外部から入力されるイネーブル信号ＥＮＢがローレベルのときは電源電圧Ｖｃｃの監視動作を行い、イネーブル信号ＥＮＢがハイレベルのときは電源電圧Ｖｃｃの監視動作を停止して第１低電圧検出信号ＵＶＬＯ１及び第２低電圧検出信号ＵＶＬＯ２をそれぞれハイレベルにする。このため、スイッチングトランジスタＭ１はオフして遮断状態になり、昇圧動作が停止される。
また、図２は、図１の低電圧誤動作防止回路１１の回路例を示した図である。
図２において、低電圧誤動作防止回路１１は、コンパレータ２１，２２、所定の第２基準電圧Ｖｒｅｆ２を生成して出力する第２基準電圧発生回路２３、ＰＭＯＳトランジスタＭ２１、ＮＭＯＳトランジスタＭ２２及び抵抗Ｒ２１〜Ｒ２４で構成されている。なお、ＰＭＯＳトランジスタＭ２１、ＮＭＯＳトランジスタＭ２２及び抵抗Ｒ２１〜Ｒ２４は比例電圧生成回路部を、コンパレータ２１は第１電圧比較回路部を、コンパレータ２２は第２電圧比較回路部を、第２基準電圧発生回路２３は第２基準電圧発生回路部をそれぞれなす。また、抵抗Ｒ２１〜Ｒ２４は分圧回路を、ＰＭＯＳトランジスタＭ２１は第１スイッチを、ＮＭＯＳトランジスタＭ２２は第２スイッチをそれぞれなし、分圧電圧ＶＡが第１比例電圧を、分圧電圧ＶＢが第２比例電圧をそれぞれなす。
電源電圧Ｖｃｃと接地電圧との間には、ＰＭＯＳトランジスタＭ２１及び抵抗Ｒ２１〜Ｒ２４が直列に接続され、抵抗Ｒ２４に並列にＮＭＯＳトランジスタＭ２２が接続されている。ＰＭＯＳトランジスタＭ２１のゲートには外部からイネーブル信号ＥＮＢが入力されている。抵抗Ｒ２２とＲ２３との接続部から電源電圧Ｖｃｃを分圧した分圧電圧ＶＡがコンパレータ２１の反転入力端に出力され、抵抗Ｒ２１とＲ２２との接続部から電源電圧Ｖｃｃを分圧した分圧電圧ＶＢがコンパレータ２２の反転入力端に出力されている。コンパレータ２１及び２２の各非反転入力端にはそれぞれ第２基準電圧Ｖｒｅｆ２が入力されており、コンパレータ２１の出力端はＮＭＯＳトランジスタＭ２２のゲートに接続され、コンパレータ２１の出力端から第１低電圧検出信号ＵＶＬＯ１が、コンパレータ２２の出力端から第２低電圧検出信号ＵＶＬＯ２がそれぞれ出力されている。
図３は、図２の低電圧誤動作防止回路１１の動作例を示したタイミングチャートであり、図３を参照しながら図２の低電圧誤動作防止回路１１の動作について説明する。なお、電源電圧Ｖｃｃと分圧電圧ＶＡ及びＶＢとは比例関係にあるが、図３では、電源電圧Ｖｃｃと各分圧電圧ＶＡ及びＶＢとの関係を簡略化して並行線になるように示している。
イネーブル信号ＥＮＢがローレベルになると、抵抗Ｒ２１〜Ｒ２４の直列回路に電源電圧Ｖｃｃが印加され、電源電圧Ｖｃｃに比例した分圧電圧ＶＡ及びＶＢがそれぞれ出力される。何らかの原因で電源電圧Ｖｃｃが低下すると、分圧電圧ＶＡ及びＶＢは、電源電圧Ｖｃｃに比例して低下する。
時刻ｔ１で分圧電圧ＶＡが第２基準電圧Ｖｒｅｆ２未満になると、第１低電圧検出信号ＵＶＬＯ１がローレベルからハイレベルに立ち上がる。第１低電圧検出信号ＵＶＬＯ１がハイレベルになると、ＮＭＯＳトランジスタＭ２２はオンして導通状態になり抵抗Ｒ２４を短絡するため、分圧電圧ＶＡ及びＶＢはそれぞれ低下する。この後も電源電圧Ｖｃｃは低下するものの、分圧電圧ＶＢが第２基準電圧Ｖｒｅｆ２未満まで低下しないうちに電源電圧Ｖｃｃが上昇に転じ、時刻ｔ２で分圧電圧ＶＡが第２基準電圧Ｖｒｅｆ２以上になると、第１低電圧検出信号ＵＶＬＯ１はハイレベルからローレベルに立ち下がる。するとＮＭＯＳトランジスタＭ２２もオフして遮断状態になるため、分圧電圧ＶＡ及び電圧ＶＢはそれぞれ上昇する。
次に、時刻ｔ３で再び分圧電圧ＶＡが第２基準電圧Ｖｒｅｆ２未満になると、第１低電圧検出信号ＵＶＬＯ１はハイレベルになり、ＮＭＯＳトランジスタＭ２２がオンして分圧電圧ＶＡ及びＶＢがそれぞれ低下する。更に、電源電圧Ｖｃｃが低下し、時刻ｔ４で分圧電圧ＶＢが第２基準電圧Ｖｒｅｆ２未満になると、第２低電圧検出信号ＵＶＬＯ２もローレベルからハイレベルになる。この後、電源電圧Ｖｃｃが上昇して、時刻ｔ５で分圧電圧ＶＢが第２基準電圧Ｖｒｅｆ２以上になると、第２低電圧検出信号ＵＶＬＯ２はハイレベルからローレベルに立ち下がる。更に、時刻ｔ６で分圧電圧ＶＡが第２基準電圧Ｖｒｅｆ２以上になると、第１低電圧検出信号ＵＶＬＯ１もハイレベルからローレベルに立ち下がるため、ＮＭＯＳトランジスタＭ２２がオフして分圧電圧ＶＡ及びＶＢがそれぞれ上昇する。
このように、図２の回路では、電源電圧Ｖｃｃに抵抗Ｒ２１〜Ｒ２４の直列回路で構成した分圧回路を接続して生成した分圧電圧ＶＡとＶＢを１つの第２基準電圧Ｖｒｅｆ２と電圧比較しているため、第１低電圧検出信号ＵＶＬＯ１と第２低電圧検出信号ＵＶＬＯ２のハイレベルになるタイミングが逆転することはない。
また、スイッチングレギュレータ１の動作が停止している場合は、イネーブル信号ＥＮＢをハイレベルにすることにより、電源電圧Ｖｃｃから抵抗Ｒ２１〜Ｒ２４の直列回路への給電が遮断されるため電力消費を抑えることができる。
更に、第１低電圧検出信号ＵＶＬＯ１がローレベルからハイレベルに立ち上がるときの電源電圧Ｖｃｃの電圧よりも、第１低電圧検出信号ＵＶＬＯ１がハイレベルからローレベルに立ち下がるときの電源電圧Ｖｃｃの電圧を大きくするようにヒステリシス電圧を設けたことから、第１低電圧検出信号ＵＶＬＯ１のチャタリングノイズをなくすことができる。
同様に、第２低電圧検出信号ＵＶＬＯ２がローレベルからハイレベルに立ち上がるときの電源電圧Ｖｃｃの電圧よりも、第２低電圧検出信号ＵＶＬＯ２がハイレベルからローレベルに立ち下がるときの電源電圧Ｖｃｃの電圧を大きくするようにヒステリシス電圧を設けたことから、第２低電圧検出信号ＵＶＬＯ１のチャタリングノイズをなくすことができる。
次に、図４は、図１の低電圧誤動作防止回路１１の他の回路例を示した図であり、図４では、図３と同じもの又は同様のものは同じ符号で示している。
図４において、低電圧誤動作防止回路１１は、コンパレータ２１，２２、第２基準電圧発生回路２３、ＰＭＯＳトランジスタＭ２１、ＮＭＯＳトランジスタＭ２２及び抵抗Ｒ２５〜Ｒ２９で構成されている。なお、ＰＭＯＳトランジスタＭ２１、ＮＭＯＳトランジスタＭ２２及び抵抗Ｒ２５〜Ｒ２７は比例電圧生成回路部を、第２基準電圧発生回路２３及び抵抗Ｒ２８，Ｒ２９は基準電圧発生回路部を、抵抗Ｒ２５〜Ｒ２７は分圧回路を、分圧電圧ＶＣは比例電圧をそれぞれなす。
電源電圧Ｖｃｃと接地電圧との間には、ＰＭＯＳトランジスタＭ２１及び抵抗Ｒ２５〜Ｒ２７が直列に接続され、抵抗Ｒ２７に並列にＮＭＯＳトランジスタＭ２２が接続されている。ＰＭＯＳトランジスタＭ２１のゲートには外部からイネーブル信号ＥＮＢが入力されている。抵抗Ｒ２５とＲ２６との接続部から電源電圧Ｖｃｃを分圧した分圧電圧ＶＣがコンパレータ２１及び２２の各反転入力端にそれぞれ出力されている。第２基準電圧Ｖｒｅｆ２と接地電圧との間には抵抗Ｒ２８及びＲ２９が直列に接続され、抵抗Ｒ２８とＲ２９との接続部から第２基準電圧Ｖｒｅｆ２を分圧した第３基準電圧Ｖｒｅｆ３が出力されている。コンパレータ２１の非反転入力端には第２基準電圧Ｖｒｅｆ２が、コンパレータ２２の非反転入力端には第３基準電圧Ｖｒｅｆ３がそれぞれ入力され、コンパレータ２１の出力端はＮＭＯＳトランジスタＭ２２のゲートに接続されている。コンパレータ２１の出力端から第１低電圧検出信号ＵＶＬＯ１が、コンパレータ２２の出力端から第２低電圧検出信号ＵＶＬＯ２がそれぞれ出力される。
図５は、図４の低電圧誤動作防止回路１１の動作例を示したタイミングチャートであり、図５を参照しながら図４の低電圧誤動作防止回路１１の動作について説明する。なお、図３と同様、図５の電源電圧Ｖｃｃと分圧電圧ＶＣは比例関係にあるが、図５では、電源電圧Ｖｃｃと分圧電圧ＶＣとの関係を簡略化して並行線になるように示している。
イネーブル信号ＥＮＢがローレベルになると、抵抗Ｒ２５〜Ｒ２７の直列回路に電源電圧Ｖｃｃが印加され、電源電圧Ｖｃｃに比例した分圧電圧ＶＣが出力される。何らかの原因で電源電圧Ｖｃｃが低下すると、分圧電圧ＶＣは、電源電圧Ｖｃｃに比例して低下する。
時刻ｔ１で分圧電圧ＶＣが第２基準電圧Ｖｒｅｆ２未満になると、第１低電圧検出信号ＵＶＬＯ１がローレベルからハイレベルに立ち上がる。第１低電圧検出信号ＵＶＬＯ１がハイレベルになると、ＮＭＯＳトランジスタＭ２２はオンして導通状態になり抵抗Ｒ２７を短絡するため、分圧電圧ＶＣが低下する。この後も電源電圧Ｖｃｃは低下するものの、分圧電圧ＶＣが第３基準電圧Ｖｒｅｆ３未満まで低下しないうちに電源電圧Ｖｃｃは上昇に転じ、時刻ｔ２で分圧電圧ＶＣが第２基準電圧Ｖｒｅｆ２以上になると、第１低電圧検出信号ＵＶＬＯ１はハイレベルからローレベルに立ち下がる。するとＮＭＯＳトランジスタＭ２２もオフして遮断状態になるため、分圧電圧ＶＣは上昇する。
次に、時刻ｔ３で再び分圧電圧ＶＣが第２基準電圧Ｖｒｅｆ２未満になると、第１低電圧検出信号ＵＶＬＯ１はハイレベルになり、ＮＭＯＳトランジスタＭ２２がオンして分圧電圧ＶＣが低下する。更に、電源電圧Ｖｃｃが低下し、時刻ｔ４で分圧電圧ＶＣが第３基準電圧Ｖｒｅｆ３未満になると、第２低電圧検出信号ＵＶＬＯ２もローレベルからハイレベルになる。この後、電源電圧Ｖｃｃが上昇して、時刻ｔ５で分圧電圧ＶＣが第３基準電圧Ｖｒｅｆ３以上になると、第２低電圧検出信号ＵＶＬＯ２はハイレベルからローレベルに立ち下がる。更に、時刻ｔ６で分圧電圧ＶＣが第２基準電圧Ｖｒｅｆ２以上になると、第１低電圧検出信号ＵＶＬＯ１もハイレベルからローレベルに立ち下がるため、ＮＭＯＳトランジスタＭ２２がオフして分圧電圧ＶＣが上昇する。
このように、図４の回路では、電源電圧Ｖｃｃに抵抗Ｒ２５〜Ｒ２７の直列回路で構成した分圧回路を接続して生成した分圧電圧ＶＣを、第２基準電圧Ｖｒｅｆ２と、第２基準電圧Ｖｒｅｆ２を抵抗Ｒ２８とＲ２９で構成した分圧回路で分圧して生成した第３基準電圧Ｖｒｅｆ３とで電圧比較しているため、図２の場合と同様に、第１低電圧検出信号ＵＶＬＯ１と第２低電圧検出信号ＵＶＬＯ２のハイレベルになるタイミングが逆転することはない。
また、スイッチングレギュレータ１の動作が停止している場合は、イネーブル信号ＥＮＢをハイレベルにすることにより、電源電圧Ｖｃｃから抵抗Ｒ２１〜Ｒ２４の直列回路への給電が遮断されるため電力消費を抑えることができる。
更に、第１低電圧検出信号ＵＶＬＯ１がローレベルからハイレベルに立ち上がるときの電源電圧Ｖｃｃの電圧よりも、第１低電圧検出信号ＵＶＬＯ１がハイレベルからローレベルに立ち下がるときの電源電圧Ｖｃｃの電圧を大きくするようにヒステリシス電圧を設けたことから、第１低電圧検出信号ＵＶＬＯ１のチャタリングノイズをなくすことができる。
同様に、第２低電圧検出信号ＵＶＬＯ２がローレベルからハイレベルに立ち上がるときの電源電圧Ｖｃｃの電圧よりも、第２低電圧検出信号ＵＶＬＯ２がハイレベルからローレベルに立ち下がるときの電源電圧Ｖｃｃの電圧を大きくするようにヒステリシス電圧を設けたことから、第２低電圧検出信号ＵＶＬＯ２のチャタリングノイズをなくすことができる。
次に、図６は、図１の過電流検出回路９、遅延回路１０及び低電圧誤動作防止回路１１の動作例を示したフローチャートであり、図６を使用して過電流検出回路９が過電流を検出して電源電圧Ｖｃｃが低下した場合の動作について説明する。
図６において、ステップＳ１で、スイッチングトランジスタＭ１がＰＷＭ制御によってオン／オフ制御されて昇圧動作を行い、ステップＳ２で、過電流検出回路９が過電流が発生したか否かの検出を行い、過電流を検出しなかった場合は（ＮＯ）ステップＳ１に戻り、過電流を検出すると（ＹＥＳ）、ステップＳ３で、過電流検出回路９は、過電流を検出したことを示す信号を遅延回路１０に出力し、遅延回路１０は遅延タイマをスタートさせる。
次に、ステップＳ４で、遅延回路１０は、遅延タイマの計数が完了、すなわち所定の遅延時間が経過したか否かを調べ、該所定の遅延時間が経過した場合は（ＹＥＳ）、ステップＳ９で、遅延回路１０は、ハイレベルの信号をＮＯＲ回路７の対応する入力端に出力してスイッチングトランジスタＭ１をオフさせて遮断状態にし、昇圧動作を停止させて本フローは終了する。この状態からは、遅延回路１０の遅延タイマがリセットされるまでは昇圧動作が再開されることはない。
一方、ステップＳ４で、前記所定の遅延時間が経過していない場合は（ＮＯ）、ステップＳ５で、低電圧誤動作防止回路１１は、電源電圧Ｖｃｃが第１所定値未満に低下していないか否かの検出を行い、電源電圧Ｖｃｃが第１所定値未満に低下していないと判定してローレベルの第１低電圧検出信号ＵＶＬＯ１を出力している場合は（ＮＯ）、ステップＳ４に戻り、電源電圧Ｖｃｃが第１所定値未満に低下したと判定してハイレベルの第１低電圧検出信号ＵＶＬＯ１を出力している場合は（ＹＥＳ）、ステップＳ６で、スイッチングトランジスタＭ１はオフして遮断状態になる。すなわち、遅延回路１０が遅延タイマを計数している間は、ステップＳ５において、低電圧誤動作防止回路１１は、電源電圧Ｖｃｃを監視しており、遅延タイマの計数が完了する前に、分圧電圧ＶＡが第２基準電圧Ｖｒｅｆ２以下に低下すると、第１低電圧検出信号ＵＶＬＯ１をハイレベルにしてスイッチングトランジスタＭ１をオフさせる。
次に、ステップＳ７で、低電圧誤動作防止回路１１は、電源電圧Ｖｃｃが第１所定値よりも小さい第２所定値未満に低下していないか否かの検出を行い、電源電圧Ｖｃｃが第２所定値未満に低下していないと判定してローレベルの第２低電圧検出信号ＵＶＬＯ２を出力している場合は（ＮＯ）、ステップＳ８で、低電圧誤動作防止回路１１は、電源電圧Ｖｃｃが第１所定値以上に上昇していないか否かの検出を行い、電源電圧Ｖｃｃが第１所定値以上に上昇していないと判定してローレベルの第１低電圧検出信号ＵＶＬＯ１を出力している場合は（ＹＥＳ）、ステップＳ１に戻り、電源電圧Ｖｃｃが第１所定値以上に上昇したと判定してハイレベルの第１低電圧検出信号ＵＶＬＯ１を出力している場合は（ＮＯ）、ステップＳ６に戻る。また、ステップＳ７で、低電圧誤動作防止回路１１が電源電圧Ｖｃｃが第２所定値未満に低下したと判定してハイレベルの第２低電圧検出信号ＵＶＬＯ２を出力している場合は（ＹＥＳ）、ステップＳ１０で、遅延回路１０は、遅延タイマによる計数を停止して初期値にリセットし、ステップＳ８に進む。
このように、ステップＳ１〜Ｓ８の間では、遅延回路１０の遅延タイマをリセットする工程がなく遅延タイマの計数が継続しているため、ステップＳ１〜ステップＳ８を繰り返しながら最終的にはステップＳ４で遅延タイマの計数が完了してステップＳ９に移行し、遅延回路１０は、ハイレベルの信号を出力しＮＯＲ回路７を介してスイッチングトランジスタＭ１をオフさせて昇圧動作を停止させる。なお、ステップＳ８で電源電圧Ｖｃｃが第１所定値未満であれば、ステップＳ６に戻るのでスイッチングトランジスタＭ１はオフしたままとなる。
次に、図１では非同期整流方式の昇圧型スイッチングレギュレータを例にして示したが、本発明は同期整流方式の昇圧型スイッチングレギュレータにも適用することができ、この場合は図７のようになる。なお、図７では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図７における図１との相違点は、ダイオードＤ１をＰＭＯＳトランジスタからなる同期整流用トランジスタＭ２に置き換え、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２が、ＮＯＲ回路７の出力信号に応じてドライバ回路１５によって相補的にオン／オフされるようにしたことにある。これ以外の動作は図１と同じであるのでその説明を省略する。
なお、同期整流用トランジスタＭ２は第２のスイッチ素子をなし、第１基準電圧発生回路２、抵抗Ｒ１，Ｒ２、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、インバータ６、ＮＯＲ回路７、ソフトスタート回路８及びドライバ回路１５は制御回路部を、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、インバータ６、ＮＯＲ回路７及びドライバ回路１５は制御回路をそれぞれなす。
また、図１では昇圧型スイッチングレギュレータを例にして説明したが、本発明は降圧型スイッチングレギュレータにも適用することができ、この場合は図８のようになる。なお、図８では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図８における図１との相違点は、スイッチングトランジスタＭ１をＰＭＯＳトランジスタにし、ＮＯＲ回路７の出力端とスイッチングトランジスタＭ１のゲートとの間にインバータ１６を追加し、スイッチングトランジスタＭ１、ダイオードＤ１、インダクタＬ１及び過電流検出回路９の接続を変えたことにある。なお、図８では、図１との相違点を分かりやすくするようにインバータ１６を追加した場合を示しているが、インバータ１６とＮＯＲ回路７を１つのＯＲ回路に置き換えるようにしてもよい。
図８において、ＮＯＲ回路７の出力端はインバータ１６を介してスイッチングトランジスタＭ１のゲートに接続されている。また、電源電圧ＶｃｃとスイッチングトランジスタＭ１のソースとの間に過電流検出回路９が接続され、スイッチングトランジスタＭ１のドレインと出力端子ＯＵＴとの間にインダクタＬ１が接続されている。スイッチングトランジスタＭ１とインダクタＬ１との接続部にはダイオードＤ１のカソードが接続され、ダイオードＤ１のアノードは接地電圧に接続されている。これ以外の部分は、図１と同じであるのでその説明を省略する。
また、図８では非同期整流方式の降圧型スイッチングレギュレータを例にして示したが、本発明は同期整流方式の降圧型スイッチングレギュレータにも適用することができ、この場合は図９のようになる。なお、図９では、図８と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図８との相違点のみ説明する。
図９における図８との相違点は、ダイオードＤ１をＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２に置き換え、同期整流用トランジスタＭ２が、ＮＯＲ回路７の出力信号に応じてオン／オフ制御されるようにしたことにある。これ以外の動作は図８と同じであるのでその説明を省略する。
このように、本第１の実施の形態におけるスイッチングレギュレータは、電源電圧Ｖｃｃが第１所定値まで低下した時点では、昇圧又は降圧動作を一旦停止させるだけで、遅延回路１０の遅延タイマのリセットを行わないようにしたため、昇圧又は降圧動作が一旦停止した後、電源電圧Ｖｃｃが上昇して再び過電流検出を行った場合でも、遅延タイマの計数は続行していることから、所定の遅延時間が経過して、遅延タイマの計数が完了した時点で遅延回路１０の出力信号によって昇圧又は降圧動作を停止させることができ、確実に過電流保護動作を行うことができる。
なお、前記説明では、低電圧誤動作防止回路１１から２つの第１低電圧検出信号ＵＶＬＯ１及び第２低電圧検出信号ＵＶＬＯ２を生成して出力するようにしたが、これは一例であり、本発明はこれに限定するものではなく、低電圧誤動作防止回路１１で生成する低電圧検出信号の数を増やすことは容易に行うことができ、対象とする回路の要求に合わせ低電圧検出信号の数を設定すればよい。
本発明の第１の実施の形態におけるスイッチングレギュレータの回路例を示した図である。 図１の低電圧誤動作防止回路１１の回路例を示した図である。 図２の低電圧誤動作防止回路１１の動作例を示したタイミングチャートである。 図１の低電圧誤動作防止回路１１の他の回路例を示した図である。 図４の低電圧誤動作防止回路１１の動作例を示したタイミングチャートである。 図１の過電流検出回路９、遅延回路１０及び低電圧誤動作防止回路１１の動作例を示したフローチャートである。 本発明の第１の実施の形態におけるスイッチングレギュレータの他の回路例を示した図である。 本発明の第１の実施の形態におけるスイッチングレギュレータの他の回路例を示した図である。 本発明の第１の実施の形態におけるスイッチングレギュレータの他の回路例を示した図である。 低電圧誤動作防止回路を備えた従来の昇圧型スイッチングレギュレータの回路例を示した図である。
符号の説明
１ スイッチングレギュレータ
２ 第１基準電圧発生回路
３ 誤差増幅回路
４ 発振回路
５ ＰＷＭコンパレータ
６，１６ インバータ
７ ＮＯＲ回路
８ ソフトスタート回路
９ 過電流検出回路
１０ 遅延回路
１１ 低電圧誤動作防止回路
１５ ドライバ回路
２１，２２ コンパレータ
２３ 第２基準電圧発生回路
Ｍ１ スイッチングトランジスタ
Ｄ１ ダイオード
Ｍ２ 同期整流用トランジスタ
Ｌ１ インダクタ
Ｃ１ コンデンサ
Ｒ１，Ｒ２，Ｒ２１〜Ｒ２９ 抵抗
Ｍ２１ ＰＭＯＳトランジスタ
Ｍ２２ ＮＭＯＳトランジスタ

Claims (18)

  1. 入力端子に入力された電源電圧を、所定の定電圧に変換して出力電圧として出力端子から出力するスイッチングレギュレータにおいて、
    入力された制御信号に応じてスイッチングを行う第１のスイッチ素子と、
    該第１のスイッチ素子のスイッチングによって前記電源電圧による充電が行われるインダクタと、
    前記第１のスイッチ素子がオフして該インダクタへの充電が停止すると、該インダクタの放電を行う整流素子と、
    前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチ素子に対するスイッチング制御を行う制御回路部と、
    前記出力端子から出力される過電流の検出を行い、該過電流を検出すると所定の遅延時間後に、前記制御回路部に対して前記第１のスイッチ素子をオフさせて遮断状態にさせる過電流検出回路部と、
    前記電源電圧が第１所定値未満に低下すると、前記制御回路部に対して前記第１のスイッチ素子をオフさせ、前記電源電圧が該第１所定値よりも小さい第２所定値未満に低下すると、前記過電流検出回路部に対して前記遅延時間の計数を停止させて所定の初期値にリセットさせる低電圧誤動作防止回路部と、
    を備えることを特徴とするスイッチングレギュレータ。
  2. 前記低電圧誤動作防止回路部は、
    前記電源電圧に比例した、第１比例電圧と該第１比例電圧よりも大きい第２比例電圧とをそれぞれ生成して出力する比例電圧生成回路部と、
    所定の第２基準電圧を生成して出力する第２基準電圧発生回路部と、
    前記第１比例電圧と該第２基準電圧との電圧比較を行い、該比較結果を示す第１低電圧検出信号を生成して出力する第１電圧比較回路部と、
    前記第２比例電圧と前記第２基準電圧との電圧比較を行い、該比較結果を示す第２低電圧検出信号を生成して出力する第２電圧比較回路部と、
    を備え、
    前記制御回路部は、前記第１比例電圧が前記第２基準電圧未満であること示す前記第１低電圧検出信号が第１電圧比較回路部から出力されると、前記第１のスイッチ素子をオフさせ、前記過電流検出回路部は、前記第２比例電圧が前記第２基準電圧未満であること示す前記第２低電圧検出信号が第２電圧比較回路部から出力されると、前記遅延時間の計数を停止して所定の初期値にリセットすることを特徴とする請求項１記載のスイッチングレギュレータ。
  3. 前記低電圧誤動作防止回路部は、
    前記電源電圧に比例した比例電圧を生成して出力する比例電圧生成回路部と、
    所定の第２基準電圧及び該第２基準電圧よりも小さい所定の第３基準電圧をそれぞれ生成して出力する基準電圧発生回路部と、
    前記比例電圧と前記第２基準電圧との電圧比較を行い、該比較結果を示す第１低電圧検出信号を生成して出力する第１電圧比較回路部と、
    前記比例電圧と前記第３基準電圧との電圧比較を行い、該比較結果を示す第２低電圧検出信号を生成して出力する第２電圧比較回路部と、
    を備え、
    前記制御回路部は、前記比例電圧が前記第２基準電圧未満であること示す前記第１低電圧検出信号が第１電圧比較回路部から出力されると、前記第１のスイッチ素子をオフさせ、前記過電流検出回路部は、前記比例電圧が前記第３基準電圧未満であること示す前記第２低電圧検出信号が第２電圧比較回路部から出力されると、前記遅延時間の計数を停止して所定の初期値にリセットすることを特徴とする請求項１記載のスイッチングレギュレータ。
  4. 前記比例電圧生成回路部は、
    直列に接続された複数の抵抗からなり、前記電源電圧を分圧して前記第１比例電圧及び第２比例電圧をそれぞれ生成して出力する分圧回路と、
    外部から入力された制御信号に応じて、該分圧回路へ前記電源電圧を印加する第１スイッチと、
    を備えることを特徴とする請求項２記載のスイッチングレギュレータ。
  5. 前記比例電圧生成回路部は、
    直列に接続された複数の抵抗からなり、前記電源電圧を分圧して前記比例電圧を生成して出力する分圧回路と、
    外部から入力された制御信号に応じて、該分圧回路へ前記電源電圧を印加する第１スイッチと、
    を備えることを特徴とする請求項３記載のスイッチングレギュレータ。
  6. 前記第１電圧比較回路部及び第２電圧比較回路部は、それぞれ入力にヒステリシスが設けられることを特徴とする請求項２記載のスイッチングレギュレータ。
  7. 前記比例電圧生成回路部は、
    直列に接続された複数の抵抗からなり、前記電源電圧を分圧して前記第１比例電圧及び第２比例電圧をそれぞれ生成して出力する分圧回路と、
    外部から入力された制御信号に応じて、該分圧回路へ前記電源電圧を印加する第１スイッチと、
    前記第１低電圧検出信号に応じて、前記分圧回路を構成する少なくとも１つの所定の抵抗を短絡する第２スイッチと、
    を備えることを特徴とする請求項６記載のスイッチングレギュレータ。
  8. 前記第１電圧比較回路部及び第２電圧比較回路部は、それぞれ入力にヒステリシスが設けられることを特徴とする請求項３記載のスイッチングレギュレータ。
  9. 前記比例電圧生成回路部は、
    直列に接続された複数の抵抗からなり、前記電源電圧を分圧して前記比例電圧を生成して出力する分圧回路と、
    外部から入力された制御信号に応じて、該分圧回路へ前記電源電圧を印加する第１スイッチと、
    前記第１低電圧検出信号に応じて、前記分圧回路を構成する少なくとも１つの所定の抵抗を短絡する第２スイッチと、
    を備えることを特徴とする請求項８記載のスイッチングレギュレータ。
  10. 前記整流素子は、入力された制御信号に応じてスイッチングを行って前記インダクタの放電を行う同期整流用の第２のスイッチ素子であり、前記制御回路部は、前記第１のスイッチ素子と相補的に該第２のスイッチ素子をオン／オフさせることを特徴とする請求項１、２、３、４、５、６、７、８又は９記載のスイッチングレギュレータ。
  11. 前記制御回路部は、
    前記出力電圧を分圧した分圧電圧を生成して出力する出力電圧検出回路と、
    所定の第１基準電圧を生成して出力する第１基準電圧発生回路と、
    前記分圧電圧が該第１基準電圧になるように前記第１のスイッチ素子のスイッチング制御を行う制御回路と、
    起動してから所定時間の間、前記第１基準電圧発生回路に対して、第１基準電圧を所定の速度で徐々に上昇させるソフトスタート動作を行うソフトスタート回路と、
    を備え、
    前記低電圧誤動作防止回路部は、前記電源電圧が第１所定値未満に低下すると、前記ソフトスタート回路の初期化を行うことを特徴とする請求項１、２、３、４、５、６、７、８又は９記載のスイッチングレギュレータ。
  12. 前記制御回路部は、
    前記出力電圧を分圧した分圧電圧を生成して出力する出力電圧検出回路と、
    所定の第１基準電圧を生成して出力する第１基準電圧発生回路と、
    前記分圧電圧が該第１基準電圧になるように前記第１及び第２の各スイッチ素子のスイッチング制御をそれぞれ行う制御回路と、
    起動してから所定時間の間、前記第１基準電圧発生回路に対して、第１基準電圧を所定の速度で徐々に上昇させるソフトスタート動作を行うソフトスタート回路と、
    を備え、
    前記低電圧誤動作防止回路部は、前記電源電圧が第１所定値未満に低下すると、前記ソフトスタート回路の初期化を行うことを特徴とする請求項１０記載のスイッチングレギュレータ。
  13. 入力された制御信号に応じてスイッチングを行う第１のスイッチ素子と、
    該第１のスイッチ素子のスイッチングによって、入力端子に入力された電源電圧による充電が行われるインダクタと、
    前記第１のスイッチ素子がオフして該インダクタへの充電が停止すると、該インダクタの放電を行う整流素子と、
    を備え、
    出力端子から出力される出力電圧が所定の定電圧になるように前記第１のスイッチ素子に対するスイッチング制御を行って、前記電源電圧を所定の定電圧に変換して前記出力電圧として前記出力端子から出力するスイッチングレギュレータの動作制御方法において、
    前記出力端子から出力される過電流の検出を行い、
    該過電流を検出すると所定の遅延時間後に、前記第１のスイッチ素子をオフさせて遮断状態にし、
    前記電源電圧が第１所定値未満に低下すると、前記第１のスイッチ素子をオフさせ、
    前記電源電圧が該第１所定値よりも小さい第２所定値未満に低下すると前記遅延時間の計数を停止して所定の初期値にリセットすることを特徴とするスイッチングレギュレータの動作制御方法。
  14. 前記電源電圧に比例した、第１比例電圧と該第１比例電圧よりも大きい第２比例電圧とをそれぞれ生成し、
    前記第１比例電圧と所定の第２基準電圧との電圧比較を行うと共に前記第２比例電圧と前記第２基準電圧との電圧比較を行い、
    前記第１比例電圧が前記第２基準電圧未満である場合は、前記第１のスイッチ素子をオフさせ、
    前記第２比例電圧が前記第２基準電圧未満である場合は、前記遅延時間の計数を停止して所定の初期値にリセットすることを特徴とする請求項１３記載のスイッチングレギュレータの動作制御方法。
  15. 前記電源電圧に比例した比例電圧を生成し、
    所定の第２基準電圧及び該第２基準電圧よりも小さい所定の第３基準電圧をそれぞれ生成し、
    前記比例電圧と前記第２基準電圧との電圧比較を行うと共に前記比例電圧と前記第３基準電圧との電圧比較を行い、
    前記比例電圧が前記第２基準電圧未満である場合は、前記第１のスイッチ素子をオフさせ、
    前記比例電圧が前記第３基準電圧未満である場合は、前記遅延時間の計数を停止して所定の初期値にリセットすることを特徴とする請求項１３記載のスイッチングレギュレータの動作制御方法。
  16. 前記整流素子は、入力された制御信号に応じてスイッチングを行って前記インダクタの放電を行う同期整流用の第２のスイッチ素子であり、前記第１のスイッチ素子と相補的に該第２のスイッチ素子をオン／オフさせることを特徴とする請求項１３、１４又は１５記載のスイッチングレギュレータの動作制御方法。
  17. 前記出力電圧を分圧した分圧電圧を生成し、
    起動してから所定時間の間、所定の速度で徐々に電圧を上昇させるソフトスタート動作を行って所定の第１基準電圧を生成し、
    前記分圧電圧が該第１基準電圧になるように前記第１のスイッチ素子のスイッチング制御を行い、
    前記電源電圧が第１所定値未満に低下すると、前記ソフトスタート動作の初期化を行うことを特徴とする請求項１３、１４又は１５記載のスイッチングレギュレータの動作制御方法。
  18. 前記出力電圧を分圧した分圧電圧を生成し、
    起動してから所定時間の間、所定の速度で徐々に電圧を上昇させるソフトスタート動作を行って所定の第１基準電圧を生成し、
    前記分圧電圧が該第１基準電圧になるように前記第１及び第２の各スイッチ素子のスイッチング制御をそれぞれ行い、
    前記電源電圧が第１所定値未満に低下すると、前記ソフトスタート動作の初期化を行うことを特徴とする請求項１６記載のスイッチングレギュレータの動作制御方法。
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