JP6104586B2 - 半導体装置及び半導体装置の動作方法 - Google Patents

半導体装置及び半導体装置の動作方法 Download PDF

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Description

本発明は、半導体設計技術に関し、さらに詳細には、半導体装置のデータ出力回路に関する。
ＤＲＡＭを含む半導体装置は、出力データに応じて出力パッドを駆動するデータ出力回路を備える。
図５は、従来の技術にかかる半導体装置のデータ出力回路を示すブロックダイアグラムである（特許文献１参照）。
図５に示すように、従来の技術にかかる半導体装置のデータ出力回路は、入力データＩＮ＿ＤＡＴＡに応じてプルアップ及びプルダウン制御信号Ｓ１、Ｓ２を出力するプレドライバ（ＰＲＥ−ＤＲＩＶＥＲ）５０と、プルアップ制御信号Ｓ１に応答して出力段ＤＱを電源電圧ＶＤＤで駆動するＰＭＯＳトランジスタＰＭと、プルダウン制御信号Ｓ２に応答して出力段ＤＱを接地電圧ＶＳＳで駆動するＮＭＯＳトランジスタＮＭとを備えて構成される。
入力データＩＮ＿ＤＡＴＡが存在しないとき、プレドライバ５０は、プルアップ及びプルダウン制御信号Ｓ１、Ｓ２をそれぞれロジック「ハイ」（Ｈｉｇｈ）とロジック「ロー」（Ｌｏｗ）で出力するので、各トランジスタＰＭ、ＮＭは、ターンオフされて出力段ＤＱをディセーブル（Ｄｉｓａｂｌｅ）する。
そして、入力データＩＮ＿ＤＡＴＡがロジック「ハイ」になれば、プレドライバ５０は、ロジック「ロー」であるプルアップ及びプルダウン制御信号Ｓ１、Ｓ２を各トランジスタＰＭ、ＮＭに印加するので、ＰＭＯＳトランジスタＰＭがターンオンされて出力段ＤＱが電源電圧ＶＤＤで駆動される。
また、入力データＩＮ＿ＤＡＴＡがロジック「ロー」になれば、プレドライバ５０は、ロジック「ハイ」であるプルアップ及びプルダウン制御信号Ｓ１、Ｓ２を各トランジスタＰＭ、ＮＭに印加するので、ＮＭＯＳトランジスタＮＭがターンオンされて出力段ＤＱが接地電圧ＶＳＳで駆動される。
韓国公開特許第１０−２００１−００３６４５２号公報
しかしながら、上記した従来の技術にかかる半導体装置の出力回路において、入力データＩＮ＿ＤＡＴＡが連続して入力されてそのビット数が増加されると、プルアップ用及びプルダウン用トランジスタＮＭ、ＰＭのスイッチング時間が短くなる。したがって、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に貫通電流が発生するオーバーラッピング（ｏｖｅｒｌａｐｐｉｎｇ）現象が発生する。オーバーラッピング現象は、不必要な電力損失をもたらし、またこれを受け取る出力側回路が誤動作するようになるという問題点があった。
本発明は、前述した従来の技術の問題点を解決するために提案されたものであって、その目的は、オーバーラッピングを防止できる半導体装置の出力回路を提供することにある。
また、他の目的は、オーバーラッピングを防止するための動作を行う過程において、読み出しコマンドと共に入力されたアドレスに基づいて、該当データがデータ出力パッドを介して出力されるまでの時間であるｔＡＡの損失の発生を防止することができる半導体装置の出力回路を提供することにある。
上記の目的を達成すべく、本発明の一側面によれば、ソースクロックを設定された遅延量分だけ遅延させて、遅延ソースクロックを生成するクロック遅延部と、入力データの値に応じて第１駆動信号及び第２駆動信号の論理レベルを決定すると共に、前記ソースクロックに基づいて検出される前記第１駆動信号及び第２駆動信号の現在論理レベルに応じて前記ソースクロックと前記遅延ソースクロックのうち、いずれか一つのクロックを選択して、前記第１駆動信号及び第２駆動信号の次の論理レベルを決定する動作の基準として使用する駆動信号生成部と、前記第１駆動信号に応答して第１電圧でデータ出力パッドを駆動し、前記第２駆動信号に応答して第２電圧で前記データ出力パッドを駆動する出力パッド駆動部とを備える半導体装置を提供する。
また、上記の目的を達成すべく、本発明の他の側面によれば、ソースクロックを設定された遅延量分だけ遅延させて遅延ソースクロックを生成するステップと、前記ソースクロックに基づいて第１駆動信号及び第２駆動信号の現在論理レベルを検出するステップと、前記検出するステップの結果に応じて前記ソースクロックと前記遅延ソースクロックのうち、いずれか一つのクロックを選択して、前記第１駆動信号及び前記第２駆動信号の次の論理レベルを決定する動作の基準として使用するステップと、前記第１駆動信号の第１論理レベル区間において第１電圧でデータ出力パッドを駆動し、前記第２駆動信号の第２論理レベル区間において第２電圧で前記データ出力パッドを駆動するステップとを含む半導体装置の動作方法を提供する。
前述した本発明は、データ出力パッドをプルアップ駆動する動作とデータ出力パッドをプルダウン駆動する動作とが設定された時間差をおいて行われるようにするために、データ出力回路においてオーバーラッピング現象が発生することを防止できるという効果がある。
また、データ出力パッドをプルアップ駆動する動作を定義するための第１駆動信号の論理レベルを決定する動作と、データ出力パッドをプルダウン駆動する動作を定義するための第２駆動信号の論理レベルを決定する動作とがクロックに同期化されるようにするために、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変動に応じてデータ出力パッドを介して出力されるデータにｔＡＡ損失が発生するのを防止できるという効果がある。
オーバーラッピングを防止できる半導体装置のデータ出力回路を示すブロックダイアグラムである。 図２に示すオーバーラッピングを防止できる半導体装置のデータ出力回路の動作を説明するために示すタイミング図である。 本発明の実施形態によってオーバーラッピングを防止できる半導体装置のデータ出力回路を示すブロックダイアグラムである。 図３に示す本発明の実施形態によってオーバーラッピングを防止できる半導体装置のデータ出力回路の動作を説明するために示すタイミング図である。 従来の技術にかかる半導体装置のデータ出力回路を示すブロックダイアグラムである。
以下、本発明の最も好ましい実施形態が説明される。図面において、厚さと間隔は、説明の便宜のために表現されたものであり、実際の物理的厚さに比べて誇張されて示されうる。本発明を説明するに当たって、本発明の要旨と関係のない公知の構成は省略できる。各図面の構成要素に参照番号を付加するに当たって、同じ構成要素に限っては、たとえ他の図面上に表示されても可能なかぎり同じ符号を付していることに留意すべきである。
図１は、オーバーラッピングを防止できる半導体装置のデータ出力回路を示すブロック図である。
図１に示すように、オーバーラッピングを防止できる半導体装置のデータ出力回路は、プルアップ動作部１００と、プルダウン動作部１２０とを備えて構成される。ここで、プルアップ動作部１００は、プルアップ信号生成部１０２と、第１ないし第４プルアップ駆動部１０４、１０５、１０６、１０７とを備えて構成される。このとき、プルアップ信号生成部１０２は、プルアップパルス調節部１０２２と、第１ないし第４プルアップ遅延素子１０２４、１０２５、１０２６、１０２７とを備えて構成される。
そして、プルダウン動作部１２０は、プルダウン信号生成部１２２と、第１ないし第４プルダウン駆動部１２４、１２５、１２６、１２７とを備えて構成される。このとき、プルダウン信号生成部１２２は、プルダウンパルス調節部１２２２と、第１ないし第４プルダウン遅延素子１２２４、１２２５、１２２６、１２２７とを備えて構成される。
プルアップ動作部１００は、入力データＩＮ＿ＤＡＴＡがロジック「ハイ」になることに応答して、データ出力パッドＤＱをロジック「ハイ」で駆動する。
プルダウン動作部１２０は、入力データＩＮ＿ＤＡＴＡがロジック「ロー」になることに応答して、データ出力パッドＤＱをロジック「ロー」で駆動する。
プルアップ信号生成部１０２に含まれたプルアップパルス調節部１０２２は、オーバーラッピングが発生するのを防止するために、入力データＩＮ＿ＤＡＴＡがロジック「ハイ」である区間の長さを設定された遅延量分だけ縮小させる。
具体的に、プルアップパルス調節部１０２２は、遅延素子ＤＬＹ、ＮＡＮＤゲートＮＤ１及びインバータＩＮＶ１を備える。遅延素子ＤＬＹは、入力データＩＮ＿ＤＡＴＡを設定された遅延量分だけ遅延させ、ＮＡＮＤゲートＮＤ１は、入力データＩＮ＿ＤＡＴＡと遅延素子ＤＬＹの出力データとを論理積演算して結果信号ＰＵ＜０＞として出力する。
プルダウン信号生成部１２２に含まれたプルダウンパルス調節部１２２２は、オーバーラッピングが発生するのを防止するために、入力データＩＮ＿ＤＡＴＡがロジック「ロー」である区間の長さを設定された遅延量分だけ縮小させる。
具体的に、プルダウンパルス調節部１２２２は、遅延素子ＤＬＹ、ノアゲートＮＲ１及びインバータＩＮＶ２を備える。遅延素子ＤＬＹは、入力データＩＮ＿ＤＡＴＡを設定された遅延量分だけ遅延させ、ノアゲートＮＲ１は、入力データＩＮ＿ＤＡＴＡと遅延素子ＤＬＹの出力データとを論理和演算して結果信号ＰＤ＜０＞として出力する。
すなわち、プルアップパルス調節部１０２２とプルダウンパルス調節部１２２２とは、入力データＩＮ＿ＤＡＴＡのロジック「ハイ」区間とロジック「ロー」区間をそれぞれ設定された遅延量分だけ縮小させることによって、入力データＩＮ＿ＤＡＴＡがデータ出力パッドＤＱに駆動される時にロジック「ハイ」である区間とロジック「ロー」である区間とが互いに重なるようになるオーバーラッピング現象が発生するのを防止するための構成要素である。
プルアップ信号生成部１０２に含まれた第１ないし第４プルアップ遅延素子１０２４、１０２５、１０２６、１０２７は、入力データＩＮ＿ＤＡＴＡのロジック「ハイ」区間をデータ出力パッドＤＱに駆動するとき、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変動に対応して、スキュー（ｓｋｅｗ）の変動を最小化する。
このとき、第１ないし第４プルアップ遅延素子１０２４、１０２５、１０２６、１０２７は、それぞれ互いに異なる遅延量を有する構成要素であって、第１ないし第４プルアップ遅延素子１０２４、１０２５、１０２６、１０２７を介して出力される信号は、設定された時間差を有する状態となる。したがって、入力データＩＮ＿ＤＡＴＡの同じロジック「ハイ」区間が設定された時間差をおいて連続でデータ出力パッドＤＱに駆動される形態になり、このような形態によってデータ出力パッドＤＱに駆動される入力データＩＮ＿ＤＡＴＡのロジック「ハイ」区間は、ＰＶＴ変動に対応して、スキュー（ｓｋｅｗ）が最小化されることができる。
プルダウン信号生成部１２２に含まれた第１ないし第４プルダウン遅延素子１２２４、１２２５、１２２６、１２２７は、入力データＩＮ＿ＤＡＴＡのロジック「ロー」区間をデータ出力パッドＤＱに駆動する時に、ＰＶＴ変動に対応して、スキューの変動を最小化する。
このとき、第１ないし第４プルダウン遅延素子１２２４、１２２５、１２２６、１２２７は、それぞれ互いに異なる遅延量を有する構成要素であって、第１ないし第４プルダウン遅延素子１２２４、１２２５、１２２６、１２２７を介して出力される信号は、設定された時間差を有する状態となる。したがって、入力データＩＮ＿ＤＡＴＡの同じロジック「ロー」区間が設定された時間差をおいて連続してデータ出力パッドＤＱに駆動される形態になり、このような形態によってデータ出力パッドＤＱに駆動される入力データＩＮ＿ＤＡＴＡのロジック「ロー」区間は、ＰＶＴ変動に対応して、スキューが最小化されることができる。
第１ないし第４プルアップ駆動部１０４、１０５、１０６、１０７は、プルアップ信号生成部１０２から出力される信号ＰＵ＜１：４＞がロジック「ハイ」になる区間においてデータ出力パッドＤＱを電源電圧ＶＤＤで駆動する。このとき、データ出力パッドＤＱを電源電圧ＶＤＤで駆動するためには、ＰＭＯＳトランジスタを使用することが最も効果的なので、プルアップ信号生成部１０２から出力される信号ＰＵ＜１：４＞の位相を反転した後、第１ないし第４ＰＭＯＳトランジスタ（図示せず）を使用して、データ出力パッドＤＱを電源電圧ＶＤＤで駆動するようになる。
第１ないし第４プルダウン駆動部１２４、１２５、１２６、１２７は、プルダウン信号生成部１２２から出力される信号ＰＤ＜１：４＞がロジック「ロー」になる区間においてデータ出力パッドＤＱを接地電圧ＶＳＳで駆動する。このとき、データ出力パッドＤＱを接地電圧ＶＳＳで駆動するためには、ＮＭＯＳトランジスタを使用することが最も効果的なので、プルダウン信号生成部１２２から出力される信号ＰＤ＜１：４＞の位相を反転した後、第１ないし第４ＮＭＯＳトランジスタ（図示せず）を使用して、データ出力パッドＤＱを接地電圧ＶＳＳで駆動するようになる。
図２は、図１に示すオーバーラッピングを防止できる半導体装置のデータ出力回路を動作を示す図である。
図２を参照すると、オーバーラッピングを防止できる半導体装置のデータ出力回路の理想的な動作と実際又は正常でない動作とを比較して述べることができる。
まず、オーバーラッピングを防止できる半導体装置のデータ出力回路の理想的な動作を述べると、入力データＩＮ＿ＤＡＴＡと入力データＩＮ＿ＤＡＴＡを設定された遅延量ｔＦＤ分だけ遅延させたデータＩＮ＿ＤＡＴＡ（ＤＬＹ）とが生成される。
そして、入力データＩＮ＿ＤＡＴＡのロジック「ハイ」区間と遅延された入力データＩＮ＿ＤＡＴＡ（ＤＬＹ）のロジック「ハイ」区間とが重なる区間に対応して、ロジック「ハイ」にアクティブになる信号がプルアップパルス調節部１０２２の出力信号ＰＵ＜０＞となる。
また、プルアップパルス調節部１０２２の出力信号ＰＵ＜０＞を段階別に遅延させた信号が第１ないし第４プルアップ遅延素子１０２４、１０２５、１０２６、１０２７の出力信号ＰＵ＜１：４＞となる。
このように、第１ないし第４プルアップ遅延素子１０２４、１０２５、１０２６、１０２７の出力信号ＰＵ＜１：４＞がロジック「ハイ」である区間においてデータ出力パッドＤＱが電源電圧ＶＤＤでプルアップ駆動される。
このとき、第１ないし第４プルアップ遅延素子１０２４、１０２５、１０２６、１０２７の出力信号ＰＵ＜１：４＞が時間差をおいて段階的にロジック「ハイ」になることに対応して、データ出力パッドＤＱが電源電圧ＶＤＤでプルアップされる区間のスキューが決定され、これによって、電源電圧ＶＤＤのレベルが変化するＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動現象が発生する時にも、データ出力パッドＤＱを電源電圧ＶＤＤでプルアップ駆動させる区間のスキューが安定した状態になることができる。
同様に、入力データＩＮ＿ＤＡＴＡのロジック「ロー」区間と遅延された入力データＩＮ＿ＤＡＴＡ（ＤＬＹ）のロジック「ロー」区間とが重なる区間に対応して、ロジック「ロー」にアクティブになる信号がプルダウンパルス調節部１２２２の出力信号ＰＤ＜０＞となる。
また、プルダウンパルス調節部１２２２の出力信号ＰＤ＜０＞を段階別に遅延させた信号が第１ないし第４プルダウン遅延素子１２２４、１２２５、１２２６、１２２７の出力信号ＰＤ＜１：４＞となる。
このように、第１ないし第４プルダウン遅延素子１２２４、１２２５、１２２６、１２２７の出力信号ＰＤ＜１：４＞がロジック「ロー」になる区間においてデータ出力パッドＤＱが接地電圧ＶＳＳでプルダウン駆動される。
このとき、第１ないし第４プルダウン遅延素子１２２４、１２２５、１２２６、１２２７の出力信号ＰＤ＜１：４＞が時間差をおいて段階的にロジック「ロー」になること（Ａ［Ｄ］）に対応して、データ出力パッドＤＱが接地電圧ＶＳＳでプルダウンされる区間のスキューが決定され、これによって、電源電圧ＶＤＤのレベルが変化するＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動現象が発生する時にも、データ出力パッドＤＱを接地電圧ＶＳＳでプルダウン駆動させる区間のスキューが安定した状態になることができる。
前述したような過程により生成される第１ないし第４プルアップ遅延素子１０２４、１０２５、１０２６、１０２７の出力信号ＰＵ＜１：４＞がロジック「ハイ」になる区間と第１ないし第４プルダウン遅延素子１２２４、１２２５、１２２６、１２２７の出力信号ＰＤ＜１：４＞がロジック「ロー」になる区間とは、絶対互いに重ならないように設定されることが分かる。
これは、二つのパルスＰＵ＜１：４＞、ＰＤ＜１：４＞のアクティブ区間が重なる時にオーバーラッピング現象が発生して、第１ないし第４プルアップ駆動部１０４、１０５、１０６、１０７と第１ないし第４プルダウン駆動部１２４、１２５、１２６、１２７との間に貫通電流が発生するためであり、これを防止するために入力データＩＮ＿ＤＡＴＡを設定された時間ｔＦＤ分だけ遅延させるプルアップパルス調節部１０２２とプルダウンパルス調節部１２２２の動作によりオーバーラッピング現象が発生するのを防止するようになる。
そして、オーバーラッピングを防止できる半導体装置のデータ出力回路の実際的又は正常でない動作を述べると、理想的な動作と同様に、入力データＩＮ＿ＤＡＴＡと入力データＩＮ＿ＤＡＴＡを設定された遅延量ｔＦＤ分だけ遅延させたデータＩＮ＿ＤＡＴＡ（ＤＬＹ）とが生成される。
そして、入力データＩＮ＿ＤＡＴＡのロジック「ハイ」区間と遅延された入力データＩＮ＿ＤＡＴＡ（ＤＬＹ）のロジック「ハイ」区間とが重なる区間に対応して、ロジック「ハイ」にアクティブになる信号がプルアップパルス調節部１０２２の出力信号ＰＵ＜０＞となる。
ところが、図１に示すオーバーラッピングを防止できる半導体装置のデータ出力回路では、入力データＩＮ＿ＤＡＴＡのロジック「ハイ」区間と遅延された入力データＩＮ＿ＤＡＴＡ（ＤＬＹ）のロジック「ハイ」区間とが重なる区間を探索して、プルアップパルス調節部１０２２の出力信号ＰＵ＜０＞がロジック「ハイ」にアクティブになる区間を探索するためのために、ＮＡＮＤゲートＮＤ１とインバータＩＮＶ１とを使用する。
このとき、ＮＡＮＤゲートＮＤ１とインバータＩＮＶ１とは、動作過程において任意の遅延量ａｓｙｎｃ ｄｅｌａｙを有する可能性がある。例えば、実際動作での電源電圧ＶＤＤレベルが設計当時に予測した電源電圧ＶＤＤのレベルよりさらに高いか、又はさらに低い場合に、任意の遅延量ａｓｙｎｃ ｄｅｌａｙを介して入力される信号を遅延させることができる。
したがって、図２の正常でない動作に、図示のようにプルアップパルス調節部１０２２の出力信号ＰＵ＜０＞が予測した遅延量ｔＦＤより大きな遅延量ｔＡＤ分だけ遅延される現象が発生できる。このような現象が発生する場合に、データ出力パッドＤＱを介して出力されるデータが予測したことよりさらに遅延されて出力されて、ｔＡＡに損失をもたらすことができる。
同様に、入力データＩＮ＿ＤＡＴＡのロジック「ロー」区間と遅延された入力データＩＮ＿ＤＡＴＡ（ＤＬＹ）のロジック「ロー」区間とが重なる区間に対応して、ロジック「ロー」にアクティブになる信号がプルダウンパルス調節部１２２２の出力信号ＰＤ＜０＞となる。
ところが、図１に示すオーバーラッピングを防止できる半導体装置のデータ出力回路では、入力データＩＮ＿ＤＡＴＡのロジック「ロー」区間と遅延された入力データＩＮ＿ＤＡＴＡ（ＤＬＹ）のロジック「ロー」区間とが重なる区間を探索して、プルダウンパルス調節部１２２２の出力信号ＰＤ＜０＞がロジック「ロー」にアクティブになる区間を探索するために、ノアゲートＮＲ１とインバータＩＮＶ１とを使用する。
このとき、ノアゲートＮＲ１とインバータＩＮＶ１とは、動作過程において任意の遅延量ａｓｙｎｃ ｄｅｌａｙを有する可能性がある。例えば、実際動作での電源電圧ＶＤＤレベルが設計当時に予測した電源電圧ＶＤＤのレベルよりさらに高いか、又はさらに低い場合に任意の遅延量ａｓｙｎｃ ｄｅｌａｙを介して入力される信号を遅延させることができる。
したがって、図２の正常でない動作に示すように、プルダウンパルス調節部１２２２の出力信号ＰＤ＜０＞が予測した遅延量ｔＦＤよりさらに大きな遅延量ｔＡＤ分だけ遅延される現象が発生できる。このような現象が発生する場合に、データ出力パッドＤＱを介して出力されるデータが予測したことよりさらに遅延されて出力されて、ｔＡＡに損失をもたらすことができる。
参考に、半導体メモリ装置のｔＡＡは、「Ａｄｄｒｅｓｓ Ａｃｃｅｓｓ ｄｅｌａｙ ｔｉｍｅ」を意味し、一般に読み出しコマンドと共に入力されたアドレスに基づいて、該当データがデータ出力パッドを介して出力されるまでの時間を意味する。したがって、データ出力パッドＤＱを介して出力されるデータが予測した時点よりさらに遅く出力される場合にｔＡＡ損失が発生するといえる。
図３は、本発明の実施の形態に係るオーバーラッピングを防止できる半導体装置のデータ出力回路を示すブロック図である。
図３に示すように、本発明の実施の形態に係るオーバーラッピングを防止できる半導体装置は、クロック遅延部３００と、駆動信号生成部３２０と、出力パッド駆動部３４０とを備えて構成される。ここで、クロック遅延部３００は、第１内部クロック遅延部３０２と、第２内部クロック遅延部３０４とを備えて構成される。そして、駆動信号生成部３２０は、第１駆動信号出力部３２２と、第２駆動信号出力部３２４とを備えて構成される。また、第１駆動信号出力部３２２は、第１論理判断部３２２２と、第１クロック選択出力部３２２４と、第１論理決定部３２２６とを備えて構成される。また、第２駆動信号出力部３２４は、第２論理判断部３２４２と、第２クロック選択出力部３２４４と、第２論理決定部３２４６とを備えて構成される。また、出力パッド駆動部３４０は、第１出力パッド駆動部３４２と、第２出力パッド駆動部３４４とを備えて構成される。
クロック遅延部３００は、ソースクロックＲＣＬＫ、ＦＣＬＫを設定された遅延量分だけ遅延させて遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫを生成する。
このとき、ソースクロックＲＣＬＫ、ＦＣＬＫは、第１内部クロックＲＣＬＫと第２内部クロックＦＣＬＫとを含む構成として示されているが、一般に第１内部クロックＲＣＬＫの第１エッジに対応して、第１エッジが設定され、第２内部クロックＦＣＬＫの第２エッジに対応して、第２エッジが設定される一つのソースクロック（図示せず）を意味する。
もちろん、第１内部クロックＲＣＬＫと第２内部クロックＦＣＬＫとが互いに全く関係のない独立的な位相を有するクロックになることもよく、このような場合に第１内部クロックＲＣＬＫと第２内部クロックＦＣＬＫとが設定されたサイズ以上の位相差を有するように設定されなければならない。
このように、ソースクロックＲＣＬＫ、ＦＣＬＫは、実質的に第１内部クロックＲＣＬＫと第２内部クロックＦＣＬＫとを含む構成であるから、図に示すようにクロック遅延部３００は、第１内部クロックＲＣＬＫを設定された遅延量分だけ遅延させて第１遅延内部クロックＤＲＣＬＫとして出力するための第１内部クロック遅延部３０２と、第２内部クロックＦＣＬＫを設定された遅延量分だけ遅延させて第２遅延内部クロックＤＦＣＬＫとして出力するための第２内部クロック遅延部３０４とを備えるようになる。
駆動信号生成部３２０は、入力データＲＤＯ、ＦＤＯの値に応じて、第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞の論理レベルを決定する。このとき、ソースクロックＲＣＬＫ、ＦＣＬＫに基づいて検出される第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞の論理レベルに応じて、ソースクロックＲＣＬＫ、ＦＣＬＫと遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫのうち、いずれか一つのクロックを選択して、第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞の次の論理レベルを決定する動作の基準クロックとして使用する。
すなわち、駆動信号生成部３２０は、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジが発生する時点以前の第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞の論理レベルに応じて、ソースクロックＲＣＬＫ、ＦＣＬＫと遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫのうち、いずれか一つのクロックを選択した後、選択されたクロックの第１エッジが発生する時点以後及び第２エッジが発生する時点以後に第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞の論理レベルがそれぞれどうなるかを入力データＲＤＯ、ＦＤＯに応じて決定するようになる。
また、ソースクロックＲＣＬＫ、ＦＣＬＫは、第１内部クロックＲＣＬＫと第２内部クロックＦＣＬＫとを含み、遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫは、第１遅延内部クロックＤＲＣＬＫと第２遅延内部クロックＤＦＣＬＫとを含むという点を考慮すると、第１内部クロックＲＣＬＫの第１エッジが発生する時点以前の第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞の論理レベルに応じて、第１内部クロックＲＣＬＫと第１遅延内部クロックＤＲＣＬＫのうち、いずれか一つのクロックを選択した後、選択したクロックの第１エッジが発生する時点以後に第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞の論理レベルがどうなるかを入力データＲＤＯ、ＦＤＯに応じて決定するようになり、第２内部クロックＦＣＬＫの第１エッジが発生する時点以前の第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞の論理レベルに応じて、第２内部クロックＦＣＬＫと第２遅延内部クロックＤＦＣＬＫのうち、いずれか一つのクロックを選択した後、選択したクロックの第１エッジが発生する時点以後に第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞の論理レベルがどうなるかを入力データＲＤＯ、ＦＤＯに応じて決定するようになる。
具体的に、駆動信号生成部３２０の構成要素のうち、第１駆動信号出力部３２２は、入力データＲＤＯ、ＦＤＯに応答して第１駆動信号ＰＵ＜０＞の論理レベルを決定する。
このとき、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジが発生する時点以前に第１駆動信号ＰＵ＜０＞が第１論理レベルを有する状態であると、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジが発生する時点以後に第２論理レベルに遷移するかどうかを入力データＲＤＯ、ＦＤＯに応じて決定する。
また、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジが発生する時点以前に第１駆動信号ＰＵ＜０＞が第２論理レベルを有する状態であると、遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫの第１エッジが発生する時点以後に第１論理レベルに遷移するかどうかを入力データＲＤＯ、ＦＤＯに応じて決定する。
そして、ソースクロックＲＣＬＫ、ＦＣＬＫの第２エッジが発生する時点以前に第１駆動信号ＰＵ＜０＞が第１論理レベルを有する状態であると、ソースクロックＲＣＬＫ、ＦＣＬＫの第２エッジが発生する時点以後に第２論理レベルに遷移するかどうかを入力データＲＤＯ、ＦＤＯに応じて決定する。また、ソースクロックＲＣＬＫ、ＦＣＬＫの第２エッジが発生する時点以前に第１駆動信号ＰＵ＜０＞が第２論理レベルを有する状態であると、遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫの第２エッジが発生する時点以後に第１論理レベルに遷移するかどうかを入力データＲＤＯ、ＦＤＯに応じて決定する。
すなわち、第１駆動信号出力部３２２は、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジが発生する時点以前に第１駆動信号ＰＵ＜０＞が第２論理レベルを有するようになると、第１論理レベルを有する時より設定された時間分だけ遅い時点で論理レベルを遷移するかどうかを決定するようになる。
第１駆動信号出力部３２２の構成要素のうち、第１論理判断部３２２２は、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジ又は第２エッジが発生する時点以前に第１駆動信号ＰＵ＜０＞が第１論理レベルを有する場合にアクティブになり、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジ又は第２エッジが発生する時点以前に第１駆動信号ＰＵ＜０＞が第２論理レベルを有する場合に非アクティブになる第１論理判断信号ＲＬＵＤを生成する。
第１駆動信号出力部３２２の構成要素のうち、第１クロック選択出力部３２２４は、ソースクロックＲＣＬＫ、ＦＣＬＫと遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫとをすべて受け取って、第１論理判断信号ＲＬＵＤがアクティブになる時にソースクロックＲＣＬＫ、ＦＣＬＫを出力し、第１論理判断信号ＲＬＵＤが非アクティブになる時に遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫを出力する。
また、ソースクロックＲＣＬＫ、ＦＣＬＫは、第１内部クロックＲＣＬＫと第２内部クロックＦＣＬＫとを含み、遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫは、第１遅延内部クロックＤＲＣＬＫと第２遅延内部クロックＤＦＣＬＫとを含むという点を考慮すると、第１クロック選択出力部３２２４は、第１内部クロックＲＣＬＫと第１遅延内部クロックＤＲＣＬＫとをすべて受け取って、第１論理判断信号ＲＬＵＤがアクティブになる時に第１内部クロックＲＣＬＫを出力し、第１論理判断信号ＲＬＵＤが非アクティブになる時に第１遅延内部クロックＤＲＣＬＫを出力するためのクロック選択マルチプレクサーＲＭＵＸ１と、第２内部クロックＦＣＬＫと第２遅延内部クロックＤＦＣＬＫとをすべて受け取って、第１論理判断信号ＲＬＵＤがアクティブになる時に第２内部クロックＦＣＬＫを出力し、第１論理判断信号ＲＬＵＤが非アクティブになる時に第２遅延内部クロックＤＦＣＬＫを出力するためのクロック選択マルチプレクサーＦＭＵＸ１とを備えて構成される。
第１駆動信号出力部３２２の構成要素のうち、第１論理決定部３２２６は、第１クロック選択出力部３２２４から出力されるクロック（ＲＣＬＫ ｏｒ ＤＲＣＬＫ、ＦＣＬＫ ｏｒ ＤＦＣＬＫ）の第１エッジ又は第２エッジ以後に第１駆動信号ＰＵ＜０＞が有する論理レベルを入力データＲＤＯ、ＦＤＯの値に応じて決定する。
同様に、駆動信号生成部３２０の構成要素のうち、第２駆動信号出力部３２４は、入力データＲＤＯ、ＦＤＯに応答して第２駆動信号ＰＤ＜０＞の論理レベルを決定する。このとき、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジが発生する時点以前に第２駆動信号ＰＤ＜０＞が第１論理レベルを有する状態であると、遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫの第１エッジが発生する時点以後に第２論理レベルに遷移するかどうかを入力データＲＤＯ、ＦＤＯに応じて決定する。
また、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジが発生する時点以前に第２駆動信号ＰＤ＜０＞が第２論理レベルを有する状態であると、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジが発生する時点以後に第１論理レベルに遷移するかどうかを入力データＲＤＯ、ＦＤＯに応じて決定する。
そして、ソースクロックＲＣＬＫ、ＦＣＬＫの第２エッジが発生する時点以前に第２駆動信号ＰＤ＜０＞が第１論理レベルを有する状態であると、遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫの第２エッジが発生する時点以後に第２論理レベルに遷移するかどうかを入力データＲＤＯ、ＦＤＯに応じて決定する。
また、ソースクロックＲＣＬＫ、ＦＣＬＫの第２エッジが発生する時点以前に第２駆動信号ＰＤ＜０＞が第２論理レベルを有する状態であると、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジが発生する時点以後に第１論理レベルに遷移するかどうかを入力データＲＤＯ、ＦＤＯに応じて決定する。
すなわち、第２駆動信号出力部３２４は、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジが発生する時点以前に第１駆動信号ＰＵ＜０＞が第２論理レベルを有するようになると、第１論理レベルを有する時より設定された時間分だけ遅い時点で論理レベルを遷移するかどうかを決定するようになる。
第２駆動信号出力部３２４の構成要素のうち、第２論理判断部３２４２は、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジ又は第２エッジが発生する時点以前に第２駆動信号ＰＤ＜０＞が第１論理レベルを有する場合にアクティブになり、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジ又は第２エッジが発生する時点以前に第２駆動信号ＰＤ＜０＞が第２論理レベルを有する場合に非アクティブになる第２論理判断信号ＤＬＵＤを生成する。
第２駆動信号出力部３２４の構成要素のうち、第２クロック選択出力部３２４４は、ソースクロックＲＣＬＫ、ＦＣＬＫと遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫとをすべて受け取って、第２論理判断信号ＤＬＵＤがアクティブになる時に遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫを出力し、第２論理判断信号ＤＬＵＤがアクティブになる時にソースクロックＲＣＬＫ、ＦＣＬＫを出力する。
また、ソースクロックＲＣＬＫ、ＦＣＬＫは、第１内部クロックＲＣＬＫと第２内部クロックＦＣＬＫとを含み、遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫは、第１遅延内部クロックＤＲＣＬＫと第２遅延内部クロックＤＦＣＬＫとを含むという点を考慮すると、第２クロック選択出力部３２４４は、第１内部クロックＲＣＬＫと第１遅延内部クロックＤＲＣＬＫとをすべて受け取って、第２論理判断信号ＤＬＵＤがアクティブになる時に第１遅延内部クロックＤＲＣＬＫを出力し、第２論理判断信号ＤＬＵＤが非アクティブになる時に第１内部クロックＲＣＬＫを出力するためのクロック選択マルチプレクサーＲＭＵＸ２と、第２内部クロックＦＣＬＫと第２遅延内部クロックＤＦＣＬＫとをすべて受け取って、第２論理判断信号ＤＬＵＤがアクティブになる時に第２遅延内部クロックＤＦＣＬＫを出力し、第２論理判断信号ＤＬＵＤが非アクティブになる時に第２内部クロックＦＣＬＫを出力するためのクロック選択マルチプレクサーＦＭＵＸ２とを備えて構成される。
第２駆動信号出力部３２４の構成要素のうち、第２論理決定部３２４６は、第２クロック選択出力部３２４４から出力されるクロック（ＲＣＬＫ ｏｒ ＤＲＣＬＫ、ＦＣＬＫ ｏｒ ＤＦＣＬＫ）の第１エッジ又は第２エッジ以後に第２駆動信号ＰＤ＜０＞が有する論理レベルを入力データＲＤＯ、ＦＤＯの値に応じて決定する。
このように、第１駆動信号出力部３２２と第２駆動信号出力部３２４とは、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジが発生する時点以前の第１駆動信号ＰＵ＜０＞の論理レベル及び第２駆動信号ＰＤ＜０＞の論理レベルが互いに同じ状態であるとしても、互いに反対に動作するようになることが分かる。
したがって、第１駆動信号ＰＵ＜０＞が第１論理レベルから第２論理レベルに遷移する時点が第２駆動信号ＰＤ＜０＞が第１論理レベルから第２論理レベルに遷移する時点より設定された時間分だけ先んじた時点になる。反対に、第２駆動信号ＰＤ＜０＞が第２論理レベルから第１論理レベルに遷移する時点が第１駆動信号ＰＵ＜０＞が第２論理レベルから第１論理レベルに遷移する時点より設定された時間分だけ先んじた時点になる。
これによって、第１駆動信号ＰＵ＜０＞が第１論理レベルを有する区間は、第２駆動信号ＰＤ＜０＞が第２論理レベルを有する区間と互いに重なることが不可能であり、第１駆動信号ＰＵ＜０＞が第２論理レベルを有する区間は、第２駆動信号ＰＤ＜０＞が第１論理レベルを有する区間と互いに重なることが不可能になる。
前述した駆動信号生成部３２０についての説明では、入力データＲＤＯ、ＦＤＯの値に応じて第１駆動信号ＰＵ＜０＞及び第２駆動信号ＰＤ＜０＞の論理レベルを決定するようになるとしたが、これを具体的に説明すれば、次の通りである。
まず、入力データＲＤＯ、ＦＤＯは、第１入力データＲＤＯと第２入力データＦＤＯとを含んで構成される。
このとき、第１入力データＲＤＯは、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジ又は遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫの第１エッジに基づいて第１駆動信号ＰＵ＜０＞及び第２駆動信号ＰＤ＜０＞の論理レベルを決定するとき、その基準として使用される値である。
同様に、第１入力データＲＤＯは、第１内部クロックＲＣＬＫの第１エッジ又は第１遅延内部クロックＤＲＣＬＫの第１エッジに基づいて第１駆動信号ＰＵ＜０＞及び第２駆動信号ＰＤ＜０＞の論理レベルを決定するとき、その基準として使用される値である。
また、第２入力データＦＤＯは、ソースクロックＲＣＬＫ、ＦＣＬＫの第２エッジ又は遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫの第２エッジに基づいて第１駆動信号ＰＵ＜０＞及び第２駆動信号ＰＤ＜０＞の論理レベルを決定するとき、その基準として使用される値である。
同様に、第２入力データＦＤＯは、第２内部クロックＦＣＬＫの第１エッジ又は第２遅延内部クロックＤＦＣＬＫの第１エッジに基づいて第１駆動信号ＰＵ＜０＞及び第２駆動信号ＰＤ＜０＞の論理レベルを決定するとき、その基準として使用される値である。
このように、入力データＲＤＯ、ＦＤＯが第１入力データＲＤＯと第２入力データＦＤＯとを含む構成において、第１入力データＲＤＯが第２論理レベルを有する状態で第２入力データＦＤＯが第１論理レベルを有する状態であるとき、駆動信号生成部３２０の構成要素のうち、第１駆動信号出力部３２２と第２駆動信号出力部３２４とは、次の通りに動作するようになる。
まず、第１駆動信号出力部３２２は、第１入力データＲＤＯ及び第２入力データＦＤＯに応答して第１駆動信号ＰＵ＜０＞の論理レベルを決定する。このとき、第１駆動信号ＰＵ＜０＞が第１論理レベルであると、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジ又は第１内部クロックＲＣＬＫの第１エッジに基づいて第２論理レベルに遷移するかどうかを決定し、第１駆動信号ＰＵ＜０＞が第２論理レベルであると、遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫの第２エッジ又は第２遅延内部クロックＤＦＣＬＫの第１エッジに基づいて第１論理レベルに遷移するかどうかを決定する方式で動作できる。
また、第２駆動信号出力部３２４は、第１入力データＲＤＯ及び第２入力データＦＤＯに応答して第２駆動信号ＰＤ＜０＞の論理レベルを決定する。このとき、第２駆動信号ＰＤ＜０＞が第１論理レベルであると、遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫの第１エッジ又は第１遅延内部クロックＤＲＣＬＫの第１エッジに基づいて第２論理レベルに遷移するかどうかを決定し、第１駆動信号ＰＵ＜０＞が第２論理レベルであると、ソースクロックＲＣＬＫ、ＦＣＬＫの第２エッジ又は第２内部クロックＦＣＬＫの第１エッジに基づいて第１論理レベルに遷移するかどうかを決定する方式で動作できる。
そして、入力データＲＤＯ、ＦＤＯが第１入力データＲＤＯと第２入力データＦＤＯとを含む構成において、第１入力データＲＤＯが第１論理レベルを有する状態で第２入力データＦＤＯが第２論理レベルを有する状態であるとき、駆動信号生成部３２０の構成要素のうち、第１駆動信号出力部３２２と第２駆動信号出力部３２４とは、次の通りに動作するようになる。
まず、第１駆動信号出力部３２２は、第１入力データＲＤＯ及び第２入力データＦＤＯに応答して第１駆動信号ＰＵ＜０＞の論理レベルを決定する。このとき、第１駆動信号ＰＵ＜０＞が第１論理レベルであると、ソースクロックＲＣＬＫ、ＦＣＬＫの第２エッジ又は第２内部クロックＦＣＬＫの第１エッジに基づいて第２論理レベルに遷移するかどうかを決定し、第１駆動信号ＰＵ＜０＞が第２論理レベルであると、遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫの第１エッジ又は第１遅延内部クロックＤＲＣＬＫの第１エッジに基づいて第１論理レベルに遷移するかどうかを決定する方式で動作できる。
また、第２駆動信号出力部３２４は、第１入力データＲＤＯ及び第２入力データＦＤＯに応答して第２駆動信号ＰＤ＜０＞の論理レベルを決定する。このとき、第２駆動信号ＰＤ＜０＞が第１論理レベルであると、遅延ソースクロックＤＲＣＬＫ、ＤＦＣＬＫの第２エッジ又は第２遅延内部クロックＤＦＣＬＫの第１エッジに基づいて第２論理レベルに遷移するかどうかを決定し、第１駆動信号ＰＵ＜０＞が第２論理レベルであると、ソースクロックＲＣＬＫ、ＦＣＬＫの第１エッジ又は第１内部クロックＲＣＬＫの第１エッジに基づいて第１論理レベルに遷移するかどうかを決定する方式で動作できる。
出力パッド駆動部３４０は、第１駆動信号ＰＵ＜０＞に応答して第１電圧でデータ出力パッドＤＱを駆動し、第２駆動信号ＰＤ＜０＞に応答して第２電圧でデータ出力パッドＤＱを駆動する。
出力パッド駆動部３４０の構成要素のうち、第１出力パッド駆動部３４２は、第１駆動信号ＰＵ＜０＞の第１論理レベル区間においてイネーブルされて第１電圧でデータ出力パッドＤＱを駆動し、第１駆動信号ＰＵ＜０＞の第２論理レベル区間においてディセーブルされて何らの動作も行わない。
出力パッド駆動部３４０の構成要素のうち、第２出力パッド駆動部３４４は、第２駆動信号ＰＤ＜０＞の第２論理レベル区間においてイネーブルされて第２電圧でデータ出力パッドを駆動し、第２駆動信号ＰＤ＜０＞の第１論理レベル区間においてディセーブルされて何らの動作も行わない。
参考に、図３に示す第１出力パッド駆動部３４２は、図１に示す第１ないし第４プルアップ遅延素子１０２４、１０２５、１０２６、１０２７と第１ないし第４プルアップ駆動部１０４、１０５、１０６、１０７とが結合された構成要素とみなすことができる。すなわち、第１駆動信号ＰＵ＜０＞の第１論理レベル区間を複数のステップにおいて遅延してデータ出力パッドＤＱを第１電圧で各々駆動する動作を行う。
同様に、図３に示す第２出力パッド駆動部３４４は、図１に示す第１ないし第４プルダウン遅延素子１２２４、１２２５、１２２６、１２２７と第１ないし第４プルダウン駆動部１２４、１２５、１２６、１２７とが結合された構成要素とみなすことができる。すなわち、第２駆動信号ＰＤ＜０＞の第２論理レベル区間を複数のステップにおいて遅延してデータ出力パッドＤＱを第２電圧で各々駆動する動作を行う。
前述した本発明の実施の形態に係るデータ出力回路についての説明において、第１論理レベルは、ロジック「ロー」を意味し、第２論理レベルは、ロジック「ハイ」を意味する。したがって、第１エッジは、立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）を意味し、第２エッジは、立ち下りエッジ（ｆａｌｌｉｎ ｇｅｄｇｅ）を意味する。したがって、第１電圧は、電源電圧ＶＤＤを意味し、第２電圧は、接地電圧ＶＳＳを意味する。したがって、第１出力パッド駆動部３４２は、図に示したように、データ出力パッドＤＱを電源電圧ＶＤＤでプルアップ駆動する構成要素となる。また、第２出力パッド駆動部３４４は、図に示すように、データ出力パッドＤＱを接地電圧ＶＳＳでプルダウン駆動する構成要素となる。
反対に、前述した本発明の実施の形態に係るデータ出力回路についての説明において、第１論理レベルは、ロジック「ハイ」を意味し、第２論理レベルは、ロジック「ロー」を意味することもできる。したがって、第１エッジは、立ち下りエッジを意味し、第２エッジは、立ち上がりエッジを意味する。したがって、第１電圧は、接地電圧ＶＳＳを意味し、第２電圧は、電源電圧ＶＤＤを意味する。
したがって、第１出力パッド駆動部３４２は、図に示すものとは異なり、データ出力パッドＤＱを接地電圧ＶＳＳでプルダウン駆動する構成要素となる。また、第２出力パッド駆動部３４４は、図に示すものとは異なり、データ出力パッドＤＱを電源電圧ＶＤＤでプルアップ駆動する構成要素となる。
図４は、図３に示す本発明の実施形態によってオーバーラッピングを防止できる半導体装置のデータ出力回路の動作を説明するために示すタイミング図である。
図４に示すように、第１入力データＲＤＯは、ロジック「ハイ」で、第２入力データＦＤＯは、ロジック「ロー」であり、第１内部クロックＲＣＬＫと第２内部クロックＦＣＬＫとは、設定された位相差を維持しながら交互にトグルする（ｔｏｇｇｌｉｎｇ）のが分かる。また、第１遅延内部クロックＤＲＣＬＫは、第１内部クロックＲＣＬＫから設定された遅延量ｔＦＤ分だけ遅延され、第２遅延内部クロックＤＦＣＬＫは、第２内部クロックＦＣＬＫから設定された遅延量ｔＦＤ分だけ遅延される状態になるのが分かる。
具体的に、第１内部クロックＲＣＬＫの立ち上がりエッジが発生する時点以前区間１において第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞とは、すべてロジック「ロー」を有する状態である。
したがって、第１駆動信号ＰＵ＜０＞がロジック「ロー」からロジック「ハイ」に遷移する動作（Ａ）は、第１内部クロックＲＣＬＫの立ち上がりエッジに基づいてなされることが分かる。
同様に、第２駆動信号ＰＤ＜０＞がロジック「ロー」からロジック「ハイ」に遷移する動作（Ｂ）は、第１遅延内部クロックＤＲＣＬＫの立ち上がりエッジに基づいてなされることが分かる。
このとき、第２内部クロックＦＣＬＫは、第１内部クロックＲＣＬＫより設定された遅延量ｔＦＤに対応する時間より大きな位相差をおいてトグルするので、第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞とがすべてロジック「ハイ」に遷移した以後の時点は、まもなく、第２内部クロックＦＣＬＫの立ち上がりエッジが発生する時点以前区間（２）になることが分かる。
したがって、第２内部クロックＦＣＬＫの立ち上がりエッジが発生する時点以前区間（２）において第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞とは、すべてロジック「ハイ」を有する状態である。
したがって、第１駆動信号ＰＵ＜０＞がロジック「ハイ」からロジック「ロー」に遷移する動作（Ｃ）は、第２遅延内部クロックＤＦＣＬＫの立ち上がりエッジに基づいてなされることが分かる。
同様に、第２駆動信号ＰＤ＜０＞がロジック「ハイ」からロジック「ロー」に遷移する動作（Ｄ）は、第２内部クロックＦＣＬＫの立ち上がりエッジに基づいてなされることが分かる。
このとき、第１内部クロックＲＣＬＫと第２内部クロックＦＣＬＫとは、設定された遅延量ｔＦＤに対応する時間より大きな位相差をおいて互いに交互にトグルするので、第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞とがすべてロジック「ロー」に遷移した以後の時点は、まもなく、第１内部クロックＲＣＬＫの立ち上がりエッジが発生する時点以前区間（３）になるのが分かる。
したがって、第１内部クロックＲＣＬＫの立ち上がりエッジが発生する時点以前区間（３）において第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞とは、すべてロジック「ロー」を有する状態になり、このような状態は、以前に第１内部クロックＲＣＬＫの立ち上がりエッジが発生する時点以前区間（１）での第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞の論理レベル状態と同じ状態であるから、入力データＲＤＯ、ＦＤＯの論理レベル値が変動しない以上、続いて繰り返される動作になるのが分かる。
整理すれば、第１駆動信号ＰＵ＜０＞がロジック「ハイ」を有する区間は、第１内部クロックＲＣＬＫの立ち上がりエッジと第２遅延内部クロックＤＦＣＬＫの立ち上がりエッジとの間で定義され、すなわち、第１駆動信号ＰＵ＜０＞がロジック「ロー」を有する区間は、第２遅延内部クロックＤＦＣＬＫの立ち上がりエッジと第１内部クロックＲＣＬＫの立ち上がりエッジとの間で定義される。
また、第２駆動信号ＰＤ＜０＞がロジック「ハイ」を有する区間は、第１遅延内部クロックＤＲＣＬＫの立ち上がりエッジと第２内部クロックＦＣＬＫの立ち上がりエッジとの間で定義され、すなわち、第２駆動信号ＰＤ＜０＞がロジック「ロー」を有する区間は、第２内部クロックＦＣＬＫの立ち上がりエッジと第１遅延内部クロックＤＲＣＬＫの立ち上がりエッジとの間で定義される。
したがって、第１駆動信号ＰＵ＜０＞がロジック「ロー」を有する区間と第２駆動信号ＰＤ＜０＞がロジック「ハイ」を有する区間とは、いかなる場合にも設定された遅延量ｔＦＤに対応する時間分だけ離れた状態となる。
これは、第１駆動信号ＰＵ＜０＞がロジック「ロー」を有する区間においてデータ出力パッドＤＱを電源電圧ＶＤＤでプルアップ駆動し、第２駆動信号ＰＤ＜０＞がロジック「ハイ」を有する区間においてデータ出力パッドＤＱを接地電圧ＶＳＳでプルダウン駆動するので、データ出力パッドＤＱを電源電圧ＶＤＤでプルアップ駆動する区間と接地電圧ＶＳＳでプルダウン駆動する区間とが常に設定された遅延量ｔＦＤに対応する時間分だけ離れた状態になるということを意味する。
すなわち、データ出力パッドＤＱを電源電圧ＶＤＤでプルアップ駆動する時と接地電圧ＶＳＳでプルダウン駆動する時に貫通電流が発生しなくてもよいという条件を満たしてデータ出力回路でオーバーラッピングが発生するのを防止できるようになる。
このように、第１駆動信号ＰＵ＜０＞がロジック「ロー」を有する区間と第２駆動信号ＰＤ＜０＞がロジック「ハイ」を有する区間とは、いかなる場合にも設定された遅延量ｔＦＤに対応する時間分だけ離れた状態になるので、図に示したように、第１駆動信号ＰＵ＜０＞及び第２駆動信号ＰＤ＜０＞を時間差をおいて段階的に遅延させる方式ＰＵ［０：４］、ＰＤ［０：４］により、電源電圧ＶＤＤのレベルが変化するＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動現象が発生するときにも、データ出力パッドＤＱを電源電圧ＶＤＤでプルアップ駆動させる区間のスキューが安定した状態になるようにすることも可能である。
また、第１内部クロックＲＣＬＫと第２内部クロックＦＣＬＫ及び第１遅延内部クロックＤＲＣＬＫと第２遅延内部クロックＤＦＣＬＫに基づいて第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞の論理レベルが遷移する時点が決定されるようにするために、第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞の論理レベルが決定される過程で任意の遅延量が介入できる余地が存在しないこともある。
すなわち、第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞の論理レベルが遷移する動作は、常にクロックのトグルに基づいて発生する同期化された動作になる。
したがって、実際動作で電源電圧ＶＤＤのレベルが設計当時に予測した電源電圧ＶＤＤのレベルよりさらに高いか、又はさらに低くなるとしても、第１駆動信号ＰＵ＜０＞と第２駆動信号ＰＤ＜０＞の論理レベルが遷移する時点が任意に移動する現象が発生しないこともある。すなわち、データ出力パッドＤＱを介して出力されるデータにｔＡＡ損失が発生するのを防止できる。
以上述べたように、本発明の実施形態を適用すれば、データ出力パッドＤＱを電源電圧ＶＤＤでプルアップ駆動する動作とデータ出力パッドＤＱを接地電圧ＶＳＳでプルダウン駆動する動作とが設定された遅延量ｔＦＤに対応する時間差をおいて行われるようにすることによって、データ出力回路でオーバーラッピング現象が発生するのを防止できる。
また、データ出力パッドＤＱを電源電圧ＶＤＤでプルアップ駆動する動作を定義するための第１駆動信号ＰＵ＜０＞の論理レベルを決定する動作と、データ出力パッドＤＱを接地電圧ＶＳＳでプルダウン駆動する動作とを定義するための第２駆動信号ＰＤ＜０＞の論理レベルを決定する動作がクロックに同期化されてなされるようにするために、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変動に応じて、データ出力パッドＤＱを介して出力されるデータにｔＡＡ損失が発生するのを防止できる。
以上、本発明は、限定された実施形態と図面により説明されたが、本発明は、上記の実施形態に限定されるものではなく、本発明が属する分野における通常の知識を有した者であればこのような記載から多様な修正及び変形が可能である。したがって、本発明の範囲は、説明された実施形態に限定されてはならず、後述する特許請求の範囲だけでなく、この特許請求の範囲と均等なものによって定められねばならない。
例えば、前述した実施形態で例示した論理ゲート及びトランジスタは、入力される信号の極性に応じてその位置及び種類が異なるように具現化されなければならない。
１００ プルアップ動作部
１２０ プルダウン動作部
１０２ プルアップ信号遅延部
１２２ プルダウン信号遅延部
１０２２ プルアップパルス調節部
１２２２ プルダウンパルス調節部
１０２４ 第１プルアップ信号遅延部
１０２５ 第２プルアップ信号遅延部
１０２６ 第３プルアップ信号遅延部
１０２７ 第４プルアップ信号遅延部
１０４ 第１プルアップ駆動部
１０５ 第２プルアップ駆動部
１０６ 第３プルアップ駆動部
１０７ 第４プルアップ駆動部
１２２４ 第１プルダウン信号遅延部
１２２５ 第２プルダウン信号遅延部
１２２６ 第３プルダウン信号遅延部
１２２７ 第４プルダウン信号遅延部
１２４ 第１プルダウン駆動部
１２５ 第２プルダウン駆動部
１２６ 第３プルダウン駆動部
１２７ 第４プルダウン駆動部
３００ クロック遅延部
３０２ 第１内部クロック遅延部
３０４ 第２内部クロック遅延部
３２０ 駆動信号生成部
３２２ 第１駆動信号出力部
３２４ 第２駆動信号出力部
３２２２ 第１論理判断部
３２２４ 第１クロック選択出力部
３２２６ 第１論理決定部
３２４２ 第２論理判断部
３２４４ 第２クロック選択出力部
３２４６ 第２論理決定部
３４０ 出力パッド駆動部
３４２ 第１出力パッド駆動部
３４４ 第２出力パッド駆動部

Claims (20)

  1. ソースクロックを設定された遅延量分だけ遅延させて、遅延ソースクロックを生成するクロック遅延部と、
    入力データの値に応じて第１駆動信号及び第２駆動信号の論理レベルを決定すると共に、前記ソースクロックに基づいて検出される前記第１駆動信号及び第２駆動信号の現在論理レベルに応じて前記ソースクロックと前記遅延ソースクロックのうち、いずれか一つのクロックを選択して、前記第１駆動信号及び第２駆動信号の次の論理レベルを決定する動作の基準として使用する駆動信号生成部と、
    前記第１駆動信号に応答して第１電圧でデータ出力パッドを駆動し、前記第２駆動信号に応答して第２電圧で前記データ出力パッドを駆動する出力パッド駆動部と、
    を備えることを特徴とする半導体装置。
  2. 前記駆動信号生成部は、
    前記入力データに応答して前記第１駆動信号の論理レベルを決定すると共に、前記第１駆動信号が第１論理レベルであるとき、前記ソースクロックに基づいて第２論理レベルに遷移するかどうかを決定し、第２論理レベルであるとき、前記遅延ソースクロックに基づいて第１論理レベルに遷移するかどうかを決定する第１駆動信号出力部と、
    前記入力データに応答して前記第２駆動信号の論理レベルを決定すると共に、前記第２駆動信号が第１論理レベルであるとき、前記遅延ソースクロックに基づいて第２論理レベルに遷移するかどうかを決定し、第２論理レベルであるとき、前記ソースクロックに基づいて第１論理レベルに遷移するかどうかを決定する第２駆動信号出力部と、
    を備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１駆動信号出力部は、
    前記第１駆動信号が第１論理レベルである時にアクティブになり、前記第１駆動信号が第２論理レベルである時に非アクティブになる第１論理判断信号を生成する第１論理判断部と、
    前記第１論理判断信号がアクティブになることに応答して前記ソースクロックを出力し、前記第１論理判断信号が非アクティブになることに応答して前記遅延ソースクロックを出力する第１クロック選択出力部と、
    前記入力データに応答して前記第１駆動信号の論理レベルを決定すると共に、前記第１クロック選択出力部の出力クロックに基づいて前記第１駆動信号の論理レベルを遷移させる第１論理決定部と、
    を備えることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２駆動信号出力部は、
    前記第２駆動信号が第１論理レベルである時にアクティブになり、前記第２駆動信号が第２論理レベルである時に非アクティブになる第２論理判断信号を生成する第２論理判断部と、
    前記第２論理判断信号が非アクティブになることに応答して前記ソースクロックを出力し、前記第２論理判断信号がアクティブになることに応答して前記遅延ソースクロックを出力する第２クロック選択出力部と、
    前記入力データに応答して前記第２駆動信号の論理レベルを決定すると共に、前記第２クロック選択出力部の出力クロックに基づいて前記第２駆動信号の論理レベルを遷移させる第２論理決定部と、
    を備えることを特徴とする請求項３に記載の半導体装置。
  5. 前記ソースクロックは、
    前記ソースクロックの第１エッジに対応して、第１エッジが定義される第１内部クロックと、
    前記ソースクロックの第２エッジに対応して、第１エッジが定義される第２内部クロックと、
    を含むことを特徴とする請求項１に記載の半導体装置。
  6. 前記クロック遅延部は、
    前記第１内部クロックを前記設定された遅延量分だけ遅延させて、第１遅延内部クロックとして出力する第１内部クロック遅延部と、
    前記第２内部クロックを前記設定された遅延量分だけ遅延させて、第２遅延内部クロックとして出力する第２内部クロック遅延部と、
    を備えることを特徴とする請求項５に記載の半導体装置。
  7. 前記入力データは、
    前記第１内部クロックと前記第１遅延内部クロックとに基づいて、前記第１駆動信号及び前記第２駆動信号の論理レベルを決定する第１入力データと、
    前記第２内部クロックと前記第２遅延内部クロックに基づいて、前記第１駆動信号及び前記第２駆動信号の論理レベルを決定する第２入力データと、
    を含むことを特徴とする請求項６に記載の半導体装置。
  8. 前記第１入力データが第２論理レベルを有する状態で、前記第２入力データが第１論理レベルを有する状態であるとき、前記駆動信号生成部は、
    前記第１入力データ及び前記第２入力データに応答して前記第１駆動信号の論理レベルを決定すると共に、前記第１駆動信号が第１論理レベルであるとき、 前記第１内部クロックに基づいて前記第２論理レベルに遷移するかどうかを決定し、第２論理レベルであるとき、前記第２遅延内部クロックに基づいて第１論理レベルに遷移するかどうかを決定する第１駆動信号出力部と、
    前記第１入力データ及び前記第２入力データに応答して前記第２駆動信号の論理レベルを決定すると共に、前記第２駆動信号が第１論理レベルであるとき、 前記第１遅延内部クロックに基づいて前記第２論理レベルに遷移するかどうかを決定し、第２論理レベルであるとき、前記第２内部クロックに基づいて前記第１論理レベルに遷移するかどうかを決定する第２駆動信号出力部と、
    を備えることを特徴とする請求項７に記載の半導体装置。
  9. 前記第１入力データが第１論理レベルを有する状態で、前記第２入力データが第２論理レベルを有する状態であるとき、前記駆動信号生成部は、
    前記第１入力データ及び前記第２入力データに応答して前記第１駆動信号の論理レベルを決定すると共に、前記第１駆動信号が第２論理レベルであるとき、 前記第１遅延内部クロックに基づいて前記第１論理レベルに遷移するかどうかを決定し、第１論理レベルであるとき、前記第２内部クロックに基づいて第２論理レベルに遷移するかどうかを決定する第１駆動信号出力部と、
    前記第１入力データ及び前記第２入力データに応答して前記第２駆動信号の論理レベルを決定すると共に、前記第２駆動信号が第２論理レベルであるとき、 前記第１内部クロックに基づいて前記第２論理レベルに遷移するかどうかを決定し、第１論理レベルであるとき、前記第２遅延内部クロックに基づいて前記第１論理レベルに遷移するかどうかを決定する第２駆動信号出力部と、
    を備えることを特徴とする請求項７に記載の半導体装置。
  10. 前記出力パッド駆動部は、
    前記第１駆動信号の第１論理レベル区間においてイネーブルされて前記第１電圧で前記データ出力パッドを駆動し、前記第２論理レベル区間においてディセーブルされる第１出力パッド駆動部と、
    前記第２駆動信号の第２論理レベル区間においてイネーブルされて前記第２電圧で前記データ出力パッドを駆動し、前記第１論理レベル区間においてディセーブルされる第２出力パッド駆動部と、
    を備えることを特徴とする請求項４に記載の半導体装置。
  11. 前記出力パッド駆動部は、
    前記第１駆動信号の第１論理レベル区間においてイネーブルされて前記第１電圧で前記データ出力パッドを駆動し、前記第２論理レベル区間においてディセーブルされる第１出力パッド駆動部と、
    前記第２駆動信号の第２論理レベル区間においてイネーブルされて前記第２電圧で前記データ出力パッドを駆動し、前記第１論理レベル区間においてディセーブルされる第２出力パッド駆動部と、
    を備えることを特徴とする請求項９に記載の半導体装置。
  12. ソースクロックを設定された遅延量分だけ遅延させて遅延ソースクロックを生成するステップと、
    入力データの値に応じて第１駆動信号及び第２駆動信号の論理レベルを決定するステップと、
    前記ソースクロックに基づいて前記第１駆動信号及び前記第２駆動信号の現在論理レベルを検出するステップと、
    前記検出するステップの結果に応じて前記ソースクロックと前記遅延ソースクロックのうち、いずれか一つのクロックを選択して、前記第１駆動信号及び前記第２駆動信号の次の論理レベルを決定する動作の基準として使用するステップと、
    前記第１駆動信号の第１論理レベル区間において第１電圧でデータ出力パッドを駆動し、前記第２駆動信号の第２論理レベル区間において第２電圧で前記データ出力パッドを駆動するステップと、
    を含むことを特徴とする半導体装置の動作方法。
  13. 前記使用するステップは、
    前記第１駆動信号が第１論理レベルにおいて検出されるとき、前記入力データに応じる第２論理レベルへの遷移時点が前記ソースクロックに対応されるようにするステップと、
    前記第１駆動信号が第２論理レベルにおいて検出されるとき、前記入力データに応じる第１論理レベルへの遷移時点が前記遅延ソースクロックに対応されるようにするステップと、
    前記第２駆動信号が第１論理レベルにおいて検出されるとき、前記入力データに応じる第２論理レベルへの遷移時点が前記遅延ソースクロックに対応されるようにするステップと、
    前記第２駆動信号が第２論理レベルにおいて検出されるとき、前記入力データに応じる第１論理レベルへの遷移時点が前記ソースクロックに対応されるようにするステップと、
    を含むことを特徴とする請求項１２に記載の半導体装置の動作方法。
  14. 前記ソースクロックは、
    前記ソースクロックの第１エッジに対応して第１エッジが定義される第１内部クロックと、
    前記ソースクロックの第２エッジに対応して第１エッジが定義される第２内部クロックと、
    を含むことを特徴とする請求項１２に記載の半導体装置の動作方法。
  15. 前記生成するステップは、
    前記第１内部クロックを前記設定された遅延量分だけ遅延させて第１遅延内部クロックとして出力するステップと、
    前記第２内部クロックを前記設定された遅延量分だけ遅延させて第２遅延内部クロックとして出力するステップと、
    を含むことを特徴とする請求項１４に記載の半導体装置の動作方法。
  16. 前記入力データは、
    前記第１内部クロックと前記第１遅延内部クロックとに基づいて、前記第１駆動信号及び前記第２駆動信号の論理レベルを決定する第１入力データと、
    前記第２内部クロックと前記第２遅延内部クロックとに基づいて、前記第１駆動信号及び前記第２駆動信号の論理レベルを決定する第２入力データと、
    を含むことを特徴とする請求項１５に記載の半導体装置の動作方法。
  17. 前記第１入力データが第２論理レベルを有する状態で、前記第２入力データが第１論理レベルを有する状態であるとき、前記使用するステップは、
    前記第１駆動信号が第１論理レベルにおいて検出されるとき、前記入力データに応じる第２論理レベルへの遷移時点が前記第１内部クロックに対応されるようにするステップと、
    前記第１駆動信号が第２論理レベルにおいて検出されるとき、前記入力データに応じる第１論理レベルへの遷移時点が前記第２遅延内部クロックに対応されるようにするステップと、
    前記第２駆動信号が第１論理レベルにおいて検出されるとき、前記入力データに応じる第２論理レベルへの遷移時点が前記第１遅延内部クロックに対応されるようにするステップと、
    前記第２駆動信号が第２論理レベルにおいて検出されるとき、前記入力データに応じる第１論理レベルへの遷移時点が前記第２内部クロックに対応されるようにするステップと、
    を含むことを特徴とする請求項１６に記載の半導体装置の動作方法。
  18. 前記第１入力データが第１論理レベルを有する状態で、前記第２入力データが第２論理レベルを有する状態であるとき、前記使用するステップは、
    前記第１駆動信号が第１論理レベルにおいて検出されるとき、前記入力データに応じる第２論理レベルへの遷移時点が前記第２内部クロックに対応されるようにするステップと、
    前記第１駆動信号が第２論理レベルにおいて検出されるとき、前記入力データに応じる第１論理レベルへの遷移時点が前記第１遅延内部クロックに対応されるようにするステップと、
    前記第２駆動信号が第１論理レベルにおいて検出されるとき、前記入力データに応じる第２論理レベルへの遷移時点が前記第２遅延内部クロックに対応されるようにするステップと、
    前記第２駆動信号が第２論理レベルにおいて検出されるとき、前記入力データに応じる第１論理レベルへの遷移時点が前記第１内部クロックに対応されるようにするステップと、
    を含むことを特徴とする請求項１７に記載の半導体装置の動作方法。
  19. 前記出力パッドを駆動するステップは、
    前記第１駆動信号の第１論理レベル区間において前記第１電圧で前記データ出力パッドを駆動し、前記第２論理レベル区間において何らの動作もしないステップと、
    前記第２駆動信号の第２論理レベル区間において前記第２電圧で前記データ出力パッドを駆動し、前記第１論理レベル区間において何らの動作もしないステップと、
    を含むことを特徴とする請求項１３に記載の半導体装置の動作方法。
  20. 前記出力パッドを駆動するステップは、
    前記第１駆動信号の第１論理レベル区間において前記第１電圧で前記データ出力パッドを駆動し、前記第２論理レベル区間において何らの動作もしないステップと、
    前記第２駆動信号の第２論理レベル区間において前記第２電圧で前記データ出力パッドを駆動し、前記第１論理レベル区間において何らの動作もしないステップと、
    を含むことを特徴とする請求項１８に記載の半導体装置の動作方法。
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