KR100365940B1

KR100365940B1 - 반도체소자의클럭버퍼회로

Info

Publication number: KR100365940B1
Application number: KR10-1998-0042264A
Authority: KR
Inventors: 김용범
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-10-09
Filing date: 1998-10-09
Publication date: 2003-03-26
Also published as: KR20000025259A

Abstract

본 발명은 반도체 소자의 클럭 버퍼회로에 관한 것으로, 특히 중간단계의 드라이버를 인버터를 사용하지 않고 모스 트랜지스터를 이용하여 칩의 면적을 줄이고 로직을 적절히 구성하여 다이나믹 회로에 적합한 클럭 트리(Clock Tree)를 구성하기 위한 클럭 버퍼회로에 관한 것으로, 외부 클럭 및 내부 클럭이 래치된 래치 클럭을 이용하여 트리거 클럭을 출력하는 트리거 클럭 발생부; 상기 트리거 클럭 발생부로부터 출력되는 트리거 클럭에 따라 접지전압으로 구동하는 구동부; 상기 구동부에 의해 구동된 신호를 일정시간 지연시키는 지연회로를 사용하여 내부 클럭을 발생하는 내부 클럭 발생부; 및 상기 외부클럭 및 트리거 클럭에 의해 제어되어 상기 내부클럭을 래치하여 상기 트리거 클럭 발생부로 상기 래치 클럭을 출력하는 래치 제어부를 구비하는 것을 특징으로 한다.

Description

반도체 소자의 클럭버퍼 회로

본 발명은 반도체 소자의 클럭 버퍼회로에 관한 것으로, 특히 중간단계의 드라이버를 인버터를 사용하지 않고 모스 트랜지스터를 이용하여 칩의 면적을 줄이고 로직을 적절히 구성하여 다이나믹 회로에 적합한 클럭 트리(Clock Tree)를 구성하기 위한 클럭 버퍼회로에 관한 것이다.

도 1은 종래에 일반적인 클럭버퍼회로로, 외부클럭인(EX-CLK)와 전원전압(Vcc)을 각각 수신하는 제1 낸드 게이트(ND1) 및 제2 낸드 게이트(ND2)와, 상기 제1 낸드 게이트(ND1) 출력단과 제1 내부클럭(CLK1) 출력단자 사이에 직렬접속된 제1, 제2, 제3 인버터(IV1, IV2, IV3)와, 상기 제2 낸드 게이트(ND2) 출력단과 제2 내부클럭(CLK2) 출력단자 사이에 직렬접속된 제4, 제5, 제6 인버터(IV4, IV5, IV6)로 구성된다.

이상의 구성으로 이루어진 기존의 클럭버퍼회로에 있어서는 구동력을 증가시키기 위하여 최종단 인버터인 제3 인버터 및 제6 인버터의 사이즈를 크게 하므로 전단의 인버터인 제1, 제2, 제4, 제5 인버터(IV1, IV2, IV4, IV5)의 사이즈를 크게 하여야 한다.

따라서, 칩의 면적이 커지게 되며, 다이나믹 회로에 사용하기에는 다소 불편한 점이 있다.

또한, 원 제로 검출기(One Zero Detector) 회로의 경우 클럭의 "로우" 구간에서 프리차지 하고 클럭의 "하이" 구간에서 액티브시 논리조합 회로(Combinational Circuit)로부터 충분한 셋업 타임을 확보하지 못하는 경우 동작오류가 발생하는 문제점이 있었다.

이에 본 발명은 상기한 바와 같은 종래의 제 문제점들을 해소시키기 위하여 창안된 것으로 드라이버를 모스 트랜지스터로 구성하고 칩의 면적을 줄이고 지연회로를 사용하여 클럭 펄스 폭을 조절하여 다이나믹 회로에 적합한 클럭버퍼회로를제공함에 그 목적이 있다.

도 1은 종래기술에 따른 반도체 소자의 클럭버퍼 회로.

도 2는 본 발명의 일실시예에 따른 반도체 소자의 클럭버퍼 회로.

도 3은 상기 도 2에 대한 동작타이밍도.

<도면의 주요부분에 대한 부호의 설명>

10 : 트리거 클럭 발생부 20 : 래치 제어부

22 : 래치부 30,40 : 내부 클럭 발생부

32, 42 : 딜레이부 EX_CLK : 외부클럭

TCLK : 트리거 클럭 CLK1, CLK2 : 내부 클럭

N1, N2, N3, N4 : 노드

상기한 바와 같은 목적을 달성하기 위한 본 발명의 클럭버퍼 회로는 외부 클럭 및 내부 클럭이 래치된 래치 클럭을 이용하여 트리거 클럭을 출력하는 트리거 클럭 발생부; 상기 트리거 클럭 발생부로부터 출력되는 트리거 클럭에 따라 접지전압을 구동하는 구동부; 상기 구동부에 의해 구동된 클럭을 일정시간 지연시키는 지연회로를 사용하여 상기 내부 클럭을 발생하는 내부 클럭 발생부; 및 상기 외부클럭 및 트리거 클럭에 의해 제어되어 상기 내부 클럭을 래치하여 상기 트리거 클럭 발생부로 상기 래치 클럭을 출력하는 래치 제어부를 구비하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.

도 2는 본 발명의 일실시예에 따른 클럭버퍼회로를 나타낸 것으로, 외부클럭 (EX_CLK) 및 제3 노드(N3)상의 래치된 신호를 이용하여 트리거 클럭(TCLK)을 출력하는 트리거 클럭 발생부(10)와, 트리거 클럭 발생부(10)의 트리거 클럭(TCLK)에 따라 접지전압으로 노드(N1, N4)를 풀 다운시키는 제1, 제2 구동부(34, 44)와, 제1, 제2 구동부(34, 44)에 의해 구동된 클럭을 일정시간 지연시키는 제1, 제2 딜레이부(32,42)를 이용하여 제1, 제2 내부 클럭(CLK1, CLK2)을 발생하는 제1, 제2 내부 클럭 발생부(30, 40)와, 외부 클럭(EX_CLK) 및 트리거 클럭(TCLK)에 따라 제어되어 제1 내부 클럭 발생부(30)의 제1 내부 클럭(CLK1)을 래치하는 래치제어부(20)를 구비한다.

상기 트리거 클럭 발생부(10)는 외부클럭(EX_CLK) 및 상기 래치 제어부(20)의 래치된 신호(N3)를 논리 조합하는 낸드 게이트(ND3)와, 상기 낸드 게이트(ND3)의 출력신호를 반전시켜 상기 트리거 클럭(TCLK)을 출력하는 인버터(IV7)로 구성 된다.

상기 제1 구동부(34)는 상기 트리거 클럭(TCLK)이 게이트에 인가되고 소오스가 접지전압에 연결되어 상기 트리거 클럭(TCLK)을 구동하는 엔모스형 트랜지스터(MN1)로 구성된다. 여기서, 상기 제2 구동부(44)도 상기 제1 구동부(34)와 동일하게 엔모스형 트랜지스터(MN3)로 구성된다.

상기 제1 내부 클럭 발생부(30)는 상기 제1 구동부(34)에 의해 구동된 노드 (N1)의 전위를 반전시켜 제1 내부 클럭(CLK1)을 발생하는 인버터(IN8)와, 그 인버터(IV8)의 출력신호를 일정시간 지연시키는 제1 딜레이부(32)와, 그 제1 딜레이부(32)의 출력신호를 반전시키는 인버터(IV9)와, 그 인버터(IV9)의 출력신호가 게이트에 인가되고 소오스에 전원접압(Vcc)이 인가되며 드레인이 노드(N1)에 연결된 피모스형 트랜지스터(MP1)로 구성된다.

여기서, 제2 내부 클럭 발생부(40)도 인버터(VI13, IV14), 제2 딜레이부(42) 및 피모스형 트랜지스터(MP3)를 포함하여 상기 제1 내부 클럭 발생부(30)와 동일하게 구성된다.

상기 래치 제어부(20)는 상기 트리거 클럭(TCLK)에 의해 제어되어 상기 제1 내부 클럭(CLK1)이 인버터(IV10)에 의해 반전된 신호(N2)를 선택적으로 전송하는엔모스형 트랜지스터(MN2)와, 그 엔모스형 트랜지스터(MN2)에 의해 선택적으로 전송된 신호를 래치하는. 인버터들(IV11, IV12)로 구성된 래치부(22)와, 외부 클럭(EX-CLK)에 따라 상기 래치부(22)의 출력단자(N3)를 전원전압(Vcc)으로 풀업시키는 피모스형 트랜지스터(MP2)를 포함하여 구성된다.

이하, 상기한 구성으로 이루어진 본 발명의 클럭버퍼회로에 대한 동작관계를도 3의 동작타이밍도를 참조하여 상세히 설명한다.

초기 외부 클럭(EX_CLK)이 "로우" 상태일 때 트리거 클럭 발생부(10)의 트리거 클럭(TCLK)은 "로우" 상태가 되고, 제1 내부 클럭 발생부(30)의 노드(Nl)는"하이" 상태에 있다.

따라서, 제1 내부클럭(CLK1)은 "로우" 상태가 되고, 인버터(IV10)의 출력 노드(N2)는 "하이" 상태가 되며, 상기 트리거 클럭(TCLK)이 "로우"이므로 래치 제어부(20)의 엔모스형 트랜지스터(MN2)가 턴오프되어 노드(N3)는 외부 클럭(EX_CLK)이 "로우" 상태이므로 피모스형 트랜지스터(MP2)는 턴온되어 전원전압(Vcc)이 인가되어 "하이" 상태가 된다.

또한, 상기 트리거 클럭(TCLK)이 "로우" 상태이므로 제2 구동부(44)인 엔모스형 트랜지스터(MN3)가 턴오프되어 노드(N4)는 "하이"상태에 있고 따라서 제2 내부 클럭(CLK2)은 "로우"로 출력된다.

이어서, 외부 클럭(EX_CLK)이 "하이"로 천이하게 되면, 트리거 클럭 발생부(10)의 제3 낸드 게이트(ND3)는 노드(N3)가 "하이" 상태이므로 결국 트리거 클럭발생부(20)의 출력인 트리거 클럭(TCLK)은 "하이" 상태가 된다.

따라서, 상기 제1 구동부(34)인 앤모스형 트랜지스터(MNl)가 턴 온 되어 제1노드(Nl)는 "로우"로 떨어지게 되며, 상기 트리거 클럭(TCLK)이 "하이" 상태가 되기 때문에 상기 래치 제어부(20)의 엔모스형 트랜지스터(MN2)는 턴 온 된다.

이어서, 제1 노드(N1)의 "로우" 전위는 제8 인버터(IV8)에 의해 반전되어 "하이" 전위가 되고 이로써 제1 내부 클럭(CLK1)은 "하이"로 천이된다.

한편, 상기 제8 인버터(IV8)의 출력인 제1 내부 클럭(CLK1)이 "하이" 상태이므로 제10 인버터(IV10)로 입력되어 "로우" 상태로 반전된다.

이어서, 상기 트리거 클럭(TCLK)이 "하이" 상태이므로, 래치 제어부(20)의엔모스형 트랜지스터(MN2)는 턴 온 되고, 상기 제10 인버터(IV10)의 "로우" 상태의출력은 래치부(22)에 전송되어 래치된다. 이때, 외부 클럭(EX-CLK)은 "하이" 상태이므로 피모스형 트랜지스터(MP2)는 턴 오프 되어 있다.

따라서, "하이" 상태의 외부클럭(EX_CLK)과 래치부(22)에 래치된 "로우" 상태의 신호는 제3 낸드 게이트(ND3)로 입력되어 트리거 클럭(TCLK)을 다시 "로우"로 천이시키고 제1 내부 클럭 발생부(30)의 엔모스형 트랜지스터(MN1) 및 래치 제어부(20)의 엔모스형 트랜지스터(MN2)를 다시 턴 오프 시킨다.

한편, 제1 노드(Nl)의 전위가 "로우" 상태일 때, "하이" 상태의 제1 내부 클럭(CLK1)은 제1 딜레이부(32)에 의해 일정시간 지연되고, 인버터(IV9)에 의해 반전되어 피모스형 트랜지스터(MP1)를 턴온시켜 제1 내부 클럭(CLKl)은 일정시간 "하이" 상태를 유지한다.

도 3은 이러한 신호 흐름관계를 나타내고 있는데 (b)의 트리거 클럭(TCLK)이 "로우"에서 "하이"로 천이하게 되면 (f)의 제1 내부클럭(CLKl)이 "하이"로 천이 하여 트리거 클럭(TCLK)이 다시 "로우"로 떨어져도 제1 내부클럭(CLKl)은 제1 딜레이부(32)에 의해 "하이" 상태를 유지한다. 이때, 제2 노드(N2) 및 제3 노드(N3)에서의 클럭은 (d),(e)에 도시된 바와 같이 제1 내부 클럭(CLKl)과 동일한 펄스 폭만큼 딜레이를 하게 되므로 "로우" 상태를 유지한다.

이어서, 외부 클럭(EX_CLK)이 "하이"에서 "로우"로 떨어지게 되면 제3 낸드게인트(ND3)의 입력단자에는 제3 노드(N3)상의 "로우" 신호와 "로우"의 외부클럭(EX_CLK)이 입력되어 트리거 클럭(TCLK)은 여전히 "로우"상태를 유지하게 된다. 따라서, 제1 내부클럭 발생부(30)의 엔모스형 트랜지스터(MNl) 및 래치 제어부(20)의 엔모스형 트랜지스터(MN2)는 턴오프된다.

한편, 제1 노드(Nl)상의 파형을 살펴보면, 트리거 클럭(TCLK)이 "하이" 상태가 되어 제1 구동부(34)인 엔모스형 트랜지스터(MN1)가 턴 온 되어 제1 노드(Nl)를 "로우" 상태로 만든다.

따라서, 제1 내부클럭(CLKl)은 "하이" 상태가 되고, 래치 제어부(20)를 통해 트리거 클럭(TCLK)을 "로우" 상태로 천이시키기 때문에, 제1 구동부(34)인 엔모스형 트랜지스터(MNl)를 턴 오프 시킨다.

한편, "하이" 상태인 제1 내부 클럭(CLK1)이 제1 딜레이부(32)에 의해 일정시간 지연되어 피모스형 트랜지스터(MP1)를 턴 온 시켜 제1 노드(Nl)를 "하이" 상태로 만들어 제1 내부 클럭(CLK1)을 "로우" 상태로 만든다.

여기서, "하이" 상태인 제1 내부 클럭(CLK1)이 "로우" 상태로 천이하기까지의 구간은 제1 딜레이부(32)의 지연시간(도 3에서의 "딜레이")만큼이다.

한편, 제2 내부클럭(CLK2)을 발생하는 제2 내부클럭 발생부(40)는 상기 제1내부클럭 발생부(30)와 동일한 구성에 의해 동일한 동작을 수행하기 때문에, 제2 내부클럭(CLK2)의 파형은 제1 내부 클럭(CLK1)의 파형과 동일하다.

지금까지 설명한 도 2의 동작을 요약하면, 최초 외부클럭(EX_CLK)이 "로우"에서 "하이"로 천이하여 크리거 클럭(TCLK)의 펄스가 상승 후 다시 떨어지더라도 내부클럭(CLK1, CLK2)은 제1 및 제2 딜레이부(32,42)에 의해 일정시간 "하이" 상태를 유지한 후 "로우"로 천이하게 된다. 이때, 딜레이 시간은 외부클럭(EX_CLK)의 펄스 폭의 크기로 본 발명은 내부클럭(CLKl, CLK2)이 외부클럭(EX_CLK)에 동기되어 딜레이 값에 의해 펄스 폭이 적절히 정해지는 클럭 펄스를 발생시킬 수가 있어 다이나믹 회로에 적합한 클럭 트리(c1ock tree)를 구성할 수가 있다.

또한 최종단 인버터인 제8 인버터(IV8)는 제1 엔모스형 트랜지스터(MNl)에의해 구동되므로 제7 인버터(IV7)의 드라이브 사이즈는 엔모스와 피모스로 구성된인버터를 구동할 때의 약 1/3 정도의 사이즈이면 되므로 보다 적은 면적으로 클럭트리를 구성할 뿐만 아니라 딜레이 값에 따라 셋업 타임을 충분히 확보할 수가 있어 다이나믹 회로에 적합한 로직을 구성할 수가 있다.

이상에서 설명한 바와 같이, 본 발명은 중간단계의 드라이버를 인버터 대신모스 트랜지스터를 사용함으로써 칩의 면적을 줄이고 로직을 적절히 구성하여 다이나믹 회로에 적합한 클럭트리를 만들어 칩의 고속동작에 유용한 효과가 있다.

본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대채 및 부가가 가능할 것이다.

Claims

외부 클럭 및 내부 클럭이 래치된 래치 클럭을 이용하여 트리거 클럭을 출력하는 트리거 클럭 발생부;

상기 트리거 클럭 발생부로부터 출력되는 트리거 클럭에 따라 접지전압을 구동하는 구동부;

상기 구동부에 의해 구동된 신호를 일정시간 지연시키는 지연회로를 사용하여 내부 클럭을 발생하는 내부 클럭 발생부; 및

상기 외부클럭 및 트리거 클럭에 의해 제어되어 상기 내부 클럭을 래치하여상기 트리거 클럭 발생부로 상기 래치 클럭을 출력하는 래치 제어부를 구비하는 것을 특징으로 하는 반도체 소자의 클럭 버퍼 회로.
제 1 항에 있어서,

상기 구동부는,

게이트에 상기 트리거 클럭 발생부로부터 트리거 클럭을 인가받고, 드레인이 상기 내부 클럭 발생부의 입력단자에 연결되고, 소오스가 접지전압에 연결된 엔모스형 트랜지스터인 것을 특징으로 하는 클럭 버퍼 회로.
제 1 항에 있어서,

상기 내부클럭 발생부는,

상기 구동부에 의해 구동된 클럭을 반전시켜 상기 내부 클럭을 발생하는 반전수단;

상기 내부 클럭을 일정시간 지연시키는 지연수단; 및

게이트에 상기 지연수단에 의해 지연된 클럭이 인가되고, 소오스가 전원전압에 연결되고, 드레인이 상기 반전수단의 입력단자에 연결된 피모스형 트랜지스터를 포함하여 구성된 것을 특징으로 하는 클럭 버퍼 회로.
제 1 항에 있어서,

상기 래치 제어부는,

게이트에 상기 트리거 클럭이 인가되어 제어됨에 따라 상기 내부 클럭을 선택적으로 전송하는 엔모스형 트랜지스터;

상기 엔모스형 트랜지스터에 의해 선택적으로 전송된 내부 클럭을 래치하는 래치수단; 및

게이트에 상기 외부 클럭이 인가되고, 소오스가 전원전압에 연결되고, 드레인이 상기 래치수단의 출력단자에 연결된 피모스형 트랜지스터를 구비하는 것을 특징으로 하는 클럭 버퍼 회로.