JP2008301488A - 分周回路および分周方法 - Google Patents
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Abstract
よび方法。
【解決手段】整数分割値により入力信号の周波数を分割する回路および方法。回路は一般
的に(a)入力信号を受信する第1の複数の直列接続された遅延要素および第1の設定可
能なフィードバック・ネットワークを含む第1周波数分割器、(b)入力信号の逆転を受
信する第2の複数の直列接続された遅延要素および第2の設定可能なフィードバック・ネ
ットワークを含む第2周波数分割器、(c)第1および第2周波数分割器の出力を選択し
および/あるいは組み合わせ、周波数分割出力信号を形成するよう構成される設定可能な
論理、および(d)第1および第2の設定可能なフィードバック・ネットワークおよび設
定可能な論理を選択可能な形で設定するよう構成されるプログラマブル回路、を含む。
【選択図】図2
Description
奇数および偶数の分割比率双方に対し50%又は50%に近いデューティ・サイクルを有
するプログラマブル整数クロック分割器の回路および分割方法に関する。
のクロック信号に基づき複数のクロック信号を形成する必要がある。複数のクロック信号
を生成する従来の方法は位相ロック・ループ(PLL)回路を用いる方法である。PLL
回路は入力としてクロック信号を受信し、入力クロック信号から1つ以上の出力クロック
信号を形成することができる。複数のクロック信号を生成する別の従来の方法はクロック
分割器回路を用いる方法である。クロック分割器回路は入力クロック信号を受信し、より
低い周波数の出力クロック信号を形成する。出力クロック信号は入力クロック信号を所定
の比率で分割することにより形成することができる。例えば、クロック分割器回路は数個
のフリップ・フロップ回路を含み、入力クロック信号をいくつかの偶数整数の比率(例え
ば2、4、6等々)で分割することができる。
。特に、周波数分割器は特定の半導体チップにおける発振器の数を削減することができ、
それにより追加機能回路のための空間を作ることができる。しばしばマスター・クロック
信号を生成する1つの発振器回路が提供される。次に1つ以上の周波数分割器および/あ
るいは逓倍器を用いて異なった周波数を有する複数のクロック信号が生成される。例えば
、1つ以上の1/2分周回路を用いてマスター発振器クロック周波数を2、4、8等々で
分割することができる。クロック信号をプログラム可能な形で分割すること(例えば、望
ましい分割比率を示す1つ以上の信号を提供または選択することにより分割比率を実行時
に選択すること)がしばしば望ましい。これは例えば複数のクロック分割器回路出力から
1つの出力を動的に選択するか、または選択された分割比率に応答して1つのクロック分
割器回路の動作を変更することによって達成することができる。
および/あるいはクロック分割器回路が生成するクロック信号は50%デューティ・サイ
クルを有しない。例えば信号のプラスまたは「オン」部分は信号のマイナスまたは「オフ
」位相よりかなり長いか、または短いかもしれず、信号は実質的に50%の時間「オン」
でないことになる。これは低周波数システムおよび/あるいは装置をトリガーするために
、1つのクロック・エッジのみ用いるシステムではあまり重要でないかもしれない。しか
し、より高周波のシステムによって、ある装置はクロック信号のプラス・エッジでトリガ
ーされ、別の装置はマイナス・エッジによりトリガーされるかもしれない。このようなシ
ステムにおいては、クロック信号が50%デューティ・サイクルを有することが重要とな
る。例えば、クロック信号が2ナノ秒(ns)周期および50%デューティ・サイクルを
有する場合、いずれのクロック・エッジによりトリガーされても装置が操作を完了するの
に1nsある。しかし、クロック信号が非対称であると(例えば40%「オン」および6
0%「オフ」のデューティ・サイクルを有する場合)、片方のクロック・エッジによりト
リガーされた装置は反対側のクロック・エッジによりトリガーされた装置より早く操作を
終了するかもしれない。これは装置をトリガーするのに双方のクロック・エッジを利用す
るシステムを設計しようとする場合に制限要因となる可能性がある。
、6、等々)で分割するよう構成されるが、これは奇数整数の比率で分割するより簡単だ
からである。奇数整数の比率で分割するクロック分割器回路は技術的に知られているが、
これらの回路は50%のデューティ・サイクルを達成しづらい。次に図12を参照すると
、クロック信号101が示される。分割クロック信号102はカウンタまたはカスケード
されたフリップ・フロップを用いる従来の1/3分周クロック分割器の出力である。信号
102のデューティ・サイクルは約66%である(例えば入力クロック2サイクル中「オ
ン」で、入力クロック1サイクル中「オフ」である)ことが分かる。このようなクロック
信号は双方のクロック・エッジを利用するシステム、または他の理由から50%デューテ
ィ・サイクルが肝要であるシステムには適していない場合がある。さらに、従来のクロッ
ク分割器回路の多くは奇数整数の分割比率に対し50%のデューティ・サイクルを形成す
るためにデューティ・サイクル50%の入力クロック信号を必要とする。
ラマブルな整数クロック分割の方法および回路を提供する必要がある。さらに、入力クロ
ック信号が50%デューティ・サイクルを有しない場合もこのようなクロック分割を提供
すること、および標準的な集積回路部品を用いることが望ましい。
る。回路は一般的に第1周波数分割器と、第2周波数分割器、出力信号を選択するための
設定可能な論理、および分割器および選択回路を設定するためのプログラマブル回路を含
む。第1周波数分割器は(i)入力信号を受信するよう構成される第1遅延ブロック(例
えば、複数の直列接続された遅延要素を有する第1遅延ブロック)および(ii)第1遅延
ブロックの1つ以上の第1出力を第1遅延ブロック入力(例えば複数の遅延要素中第1要
素の入力)に連結するよう構成される第1の設定可能なカプラ回路を含む。第2周波数分
割器は(i)入力信号の逆転を受信するよう構成される第2遅延ブロック(例えば、複数
の直列接続された遅延要素を有する第2遅延ブロック)および(ii)第1遅延ブロックの
1つ以上の第1出力を第2遅延ブロック入力(例えば複数の遅延要素中第1要素の入力)
に連結するよう構成される第2の設定可能なカプラ回路を含む。設定可能な論理は第1遅
延ブロックの第2出力および第2遅延ブロックの第2出力を選択して周波数分割出力信号
を形成するよう構成される。プログラマブル回路は第1および第2の設定可能なカプラ回
路および設定可能な論理を選択的に設定するよう構成される。
せることができる。従って、設定可能な論理は整数分割値が偶数の場合、例えば入力信号
の逆転を第2周波数分割器に供給するインバータをディスエーブルすることにより第2周
波数分割器をディスエーブルするように設定することができる。
み合わせて組み合わせ出力を形成するよう構成される組み合わせ回路を含む。別の実施形
態で、設定可能な論理はさらに整数分割値が奇数の場合組み合わせ出力信号を周波数分割
出力信号として出力し、整数分割値が偶数の場合第1遅延ブロックの第2出力を出力する
よう構成されるマルチプレクサを含む。組み合わせ回路はさらに第1遅延ブロックの第2
出力またはその導関数に連結した第1入力、第2遅延ブロックの第2出力またはその導関
数に連結した第2入力、および組み合わせ出力を形成するよう構成される出力を有するN
AND論理ゲート(または論理的に同等のもの)を含むことができる。
ロップを含み、Nは少なくとも2の整数で、第2の複数の直列接続されたM個のD型フリ
ップ・フロップを含み、Mは少なくとも2でN以下の整数で、整数の分割値はN×2の最
大値および(M×2)−1の最大奇数値を有する。第2周波数分割器は実質的に第1周波
数分割器と同一であることができる(例えばMはNに等しくて良い)。しかし、特定用途
における奇数整数の最大分割値が偶数整数の最大分割値より相当小さい場合、第2周波数
分割器は第1周波数分割器より遅延要素の数が少なくて良い。
る。一実施形態で、Kが偶数の場合、第1遅延ブロックの第1出力はN個のD型フリップ
・フロップのI個目からの出力を含み、I=K/2である。Kが奇数の場合、第1遅延ブ
ロックの第1出力はN個のD型フリップ・フロップのJ個目および(J+1)個目からの
マイナス出力を含む。このような実施形態において、一般的にJ=(K−1)/2である
。従って、Kの最小偶数値が2で、Kの最小奇数値が3の場合、IおよびJは双方とも最
小値が1となる。
フロップのJ個目および(J+1)個目からのマイナス出力を第1のAND論理ゲートを
通して第1遅延ブロックの1個目の入力に連結するよう設定され、第2の設定可能なカプ
ラ回路はN個のD型フリップ・フロップのJ個目および(J+1)個目からのマイナス出
力を第2のAND論理ゲートを通して第2遅延ブロックの1個目の入力に連結するよう設
定される。あるいはKが偶数の場合、第1の設定可能なカプラ回路はインバータを通して
N個のD型フリップ・フロップのI個目の出力を第1遅延ブロックの1個目の入力に連結
するよう設定することができる。
ーティ・サイクルと関係なく50%のデューティ・サイクルを有する。整数分割値が奇数
の場合、周波数分割出力信号は入力信号のデューティ・サイクルが50%の時に50%の
デューティ・サイクルを有する。整数分割値が奇数で入力信号のデューティ・サイクルが
50%でない場合、周波数分割出力信号は入力信号のデューティ・サイクルより50%に
近いデューティ・サイクルを有する。代表的な一実施形態で、整数分割値が3で入力信号
が33%のデューティ・サイクルを有する場合、周波数分割出力信号のデューティ・サイ
クルは少なくとも45%となる。
要素を有する第1遅延ブロック)に印加し、(ii)第1遅延ブロックの1つ以上の第1出
力を第1遅延ブロック入力(例えば第1遅延ブロックの第1要素の入力)に選択的に連結
し、(iii)第1遅延ブロックの第2出力から第1分割器出力を選択することにより第1
分割器出力を形成すること、(b)プログラマブル整数分割値が奇数の場合、(i)入力
の逆転を第2遅延ブロック(例えば直列接続された第2の複数の遅延要素を有する第2遅
延ブロック)に印加し、(ii)第2遅延ブロックの1つ以上の第1出力を第2遅延ブロッ
ク入力(例えば第2遅延ブロックの第1要素の入力)に選択的に連結し、(iii)第2遅
延ブロックの第2出力から第2分割器出力を選択することにより第2分割器出力を形成す
ること、および(c)整数分割値に従い第1分割器出力および/あるいは第2分割器出力
に基づき周波数分割出力信号を形成することの工程を含む。
成された分割比率を動作中に変更できるよう)を含むことができる。好ましい実施形態で
、方法は選択された整数分割値が偶数の場合、例えば第2遅延ブロックに入力信号の逆転
を提供するインバータをディスエーブルおよび/あるいは作動停止することにより第2遅
延ブロックの動作を停止することを含む。
のI個目の出力を第1遅延ブロックに連結することを含み、I=K/2である。好ましい
実施形態で、I個目の出力は選択された整数分割値に応答してインバータを作動させるこ
とにより第1遅延ブロックに連結され、インバータはI個目の出力に連結された入力およ
び第1遅延ブロックの入力に連結された出力を有する。好ましい実施形態で、インバータ
はトライステート・インバータである。
のJ個目および(J+1)個目のマイナス出力を第1遅延ブロックの入力に連結すること
を含み、工程(b)(ii)はM個のD型フリップ・フロップのJ個目および(J+1)個
目のマイナス出力を第2遅延ブロックの入力に連結することを含み、J=(K−1)/2
である。別の実施形態で、工程(a)(ii)は(1)N個のD型フリップ・フロップのJ
個目および(J+1)個目のマイナス出力に対し第1のAND論理演算を実施し、(2)
第1のAND演算の出力またはその導関数を第1遅延ブロックの入力に提供することを含
み、工程(b)(ii)は(1)M個のD型フリップ・フロップのJ個目および(J+1)
個目のマイナス出力に対し第2のAND論理演算を実施し、(2)第2のAND演算の出
力またはその導関数を第2遅延ブロックの入力に提供することを含む。
器出力に対しNAND論理演算を実施し、NAND論理演算の出力またはその導関数を周
波数分割出力信号として形成することを含むことができる。あるいはKが偶数の場合、工
程(c)は第1分割器出力またはその導関数を周波数分割出力信号として形成することを
含むことができる。
ための回路は、(a)(i)前記入力信号を受信するよう構成される第1の複数の直列接
続された遅延要素、および(ii)前記第1の複数の遅延要素の1つ以上の第1出力を前記
第1の複数の遅延要素の1個目の入力に連結するよう構成される第1の設定可能なカプラ
回路、を含む第1周波数分割器と、(b)(i)前記入力信号の逆転を受信するよう構成
される第2の複数の直列接続された遅延要素、および(ii)前記第2の複数の遅延要素の
1つ以上の第1出力を前記第2の複数の遅延要素の1個目の入力に連結するよう構成され
る第2の設定可能なカプラ回路、を含む第2周波数分割器と、(c)前記第1の複数の遅
延要素の第2出力および前記第2の複数の遅延要素の第2出力を選択し周波数分割出力信
号を形成するよう構成される設定可能な論理と、(d)前記第1および第2の設定可能な
カプラ回路および前記設定可能な論理を選択可能な形で設定するよう構成されるプログラ
マブル回路と、を含むことをその要旨とする。
で分割する方法は、(a)(i)前記入力信号を第1の複数の直列接続された遅延要素を
含む第1遅延ブロックに印加し、(ii)前記第1遅延ブロックの1つ以上の第1出力を前
記第1遅延ブロックの第1遅延要素の入力を含む第1遅延ブロック入力に選択的に連結し
、(iii)前記第1遅延ブロックの第2出力から前記第1分割器出力を選択すること、に
より第1分割器出力を形成することと、(b)前記プログラマブル整数分割値が奇数の場
合、(i)前記入力信号の逆転を第2の複数の直列接続された遅延要素を含む第2遅延ブ
ロックに印加し、(ii)前記第2遅延ブロックの1つ以上の第1出力を前記第2遅延ブロ
ックの第1遅延要素の入力を含む第2遅延ブロック入力に選択的に連結し、(iii)前記
第2遅延ブロックの第2出力から前記第2分割器出力を選択すること、により第2分割器
出力を形成することと、(c)前記整数分割値に従い前記第1分割器出力および/あるい
は前記第2分割器出力に基づき周波数分割出力信号を形成することと、を含むことをその
要旨とする。
ルを提供するよう簡単にプログラムできる周波数分割器構造を有利に提供する。偶数の整
数分割比率について、出力は入力クロックのデューティ・サイクルに関係なく50%デュ
ーティ・サイクルを有する。奇数の整数分割比率について、出力は入力クロックが50%
デューティ・サイクルを有する場合に50%デューティ・サイクルを有し、入力クロック
が50%デューティ・サイクルを有しない場合出力は改良されたデューティ・サイクルを
有する。回路および方法はD型フリップ・フロップなどの標準的な論理セルおよび基本的
な論理ゲートを用いて実施することができ、望まれる任意の整数分割比率を提供するよう
簡単にスケールすることができる。
かになろう。
発明は好ましい実施形態と併せて説明されるが、これらは発明をこれらの実施形態に限定
する意図ではないことが理解されよう。逆に、発明は添付特許請求の範囲で定義される精
神および範囲に含まれる代替、修正、および同等のものを対象とすることを意図している
。さらに、本発明の以下の詳細な説明において、本発明の充分な理解を提供するために多
数の具体的な詳細が述べられる。しかし当業者であれば本発明がこれらの具体的な詳細な
しでも実施され得ることが直ちに明らかであろう。それ以外で、周知の方法、手順、部品
、および回路は本発明の態様を不必要に分かりにくくしないよう詳細に説明していない。
」、「周期」、および「周波数」の用語は互換的に使用されるが、一般的に技術的に認め
られた意味を与えられる。また便宜上および簡略化のために「信号」および「波形」の用
語は「に接続」、「と連結」、「に連結」、および「と通信」の用語(これらの用語は用
語の使用がはっきりと別のことを指さない限りさらに接続、連結、および/あるいは通信
する要素間の直接的および/あるいは間接的な関係を指す)同様互換的に使用できるが、
これらの用語は一般的に技術的に認められた意味を与えられる。
図1を参照すると、入力信号の周波数を整数分割値で分割する回路200のブロック図
が示される。回路200は第1周波数分割器210、第2周波数分割器220、設定選択
器230、および出力選択器240を含む。
211および設定可能なカプラ212を含む。遅延回路ブロック211は、例えば直列接
続された複数の遅延回路である。設定可能なカプラ212は遅延回路ブロック211の1
つ以上の出力を、直列に接続された複数の遅延回路のうち1個目遅延回路の入力に接続す
る。
含む。第2周波数分割器220は、入力クロック信号201の逆転または補完を受信する
。例えば、例えばインバータ202からの逆転クロック信号203を受信する。カプラ2
12と同様に、カプラ222は第2の複数の遅延回路の1つ以上の出力を遅延回路221
の1個目の入力に接続する。
出力を選択して周波数分割信号205を出力する。設定選択器230は第1の設定可能な
カプラ回路212および第2の設定可能なカプラ回路222ならびに出力選択器240を
選択可能な形で設定する。例えば、設定選択器230は、分割器200の外部から整数分
割値を選択するための信号を受信する。設定選択器の入力は例えば可能な各整数分割値に
対する選択器入力、望まれる整数分割値またはその他分割器回路200の動作を設定する
任意の入力値の直列または並列表示を有することができる。
定選択器230は、整数分割値が偶数の時に第2周波数分割器220をディスエーブルす
るようにしてもよい。あるいは、設定選択器230は、インバータ202をディスエーブ
ルすることにより第2周波数分割器をディスエーブルしてもよい。
次に図2を用いて、本発明により入力クロック信号を分周する分周回路300のより詳
細な回路図を説明する。
分割器304を有する。遅延要素ブロック305は、複数のD型フリップ・フロップ(D
FF)311〜316含み、それらは直列に接続されている。本実施例では、6個のDF
Fを含む。複数のDFF311〜316の各々は、CLK入力端子で入力クロック信号3
01を受信する。DFF311〜316が受信するクロック信号は、分周回路300が外
部から受信したクロック入力を、インバータを介して受信してもよい。本実施例では、偶
数個、具体的には2つのインバータ327およびインバータ328を介してクロック信号
を受信している。DFF312から316は先行するDFF311から315各々のプラ
ス出力に連結されるD入力を有する。すなわち、遅延回路ブロック305が第1から第n
の直列接続されたDFFを含む場合、第mのDFF(2≦m≦n)のデータ入力端子Dは
、第m−1段の出力qに接続されている。第1のDFFのデータ入力端子はカプラ回路3
06の出力に接続され、第nのDFFの出力qは出力選択器307に接続されている。D
FF312から316のリセット端子Rには、共通のリセット信号303が入力される。
リセット信号は、2つのインバータ317およびインバータ318を介して受信してもよ
い。
6の1つ以上のプラス出力qxAを結合するデジタル・フィードバック・ネットワークを
形成する。設定線Div02−Div12の設定信号は、たとえば図1のカプラ回路30
6を設定する設定選択器230のようなプログラマブル回路により生成される。プログラ
マブル回路は例えば不揮発性メモリ(例えばEPROM、フラッシュ・メモリ、ヒューズ
、等々)またはRAM(例えば設定レジスタ、分周回路を実装した電子機器のユーザがア
クセスできない(書き換えできない)プログラマブル・メモリ)を含むことができる。
定用途において奇数整数の最大分割値(分周比)が偶数整数の最大分割値より小さい場合
、第2周波数分割器は、第1周波数分割器より少ない遅延回路で構成することができる。
第2周波数分割器330は逆転入力クロック信号(例えばNANDゲート329の出力)
を受信する。
は第1周波数分割器304と第2周波数分割器330の出力を結合した出力を選択し、周
波数分割出力信号302として出力する。
ーティ・サイクルを形成することができる。従って、第2周波数分割器330は一般的に
奇数分割値が選択された場合にのみ作動される。奇数分割値が選択された場合とは、例え
ば奇数信号310が高レベルの場合で、奇数信号310は図1の設定選択器230のよう
なプログラマブル論理により提供される。回路300において、奇数信号310および入
力クロック信号301はNANDゲート329に入力として供給される。従って、奇数信
号310が低レベル(L)の場合、NANDゲート329の出力は高レベル(H)に引き
上げられ、第2周波数分割器330をディスエーブルする。奇数信号310が高レベル(
H)の場合、NANDゲート329の出力はクロック信号301が反転した逆転入力クロ
ック信号であり、第2周波数分割器330に供給される。
ブロック305およびカプラ回路306に関連して図示することができる。DFF311
〜316はカスケードされたD型フリップ・フロップで、カプラ回路306の要素はDF
F311〜316と組み合わせてプログラマブル・デジタル・フィードバック・ネットワ
ークを形成する。カプラ回路306のトライステート・バッファ(スリーステート・バッ
ファ)319,320,323,324,325,326をオンおよびオフに切り替える
ことにより使用可能なすべての偶数の整数分割比率を実現することができる。これらの分
割比率は入力クロック波形のデューティ・サイクルに関係なく固有の50%デューティ・
サイクルを有する。
2は、設定選択器230のようなプログラマブル論理により供給できる)DFF311の
プラス出力q0AをDFF311のD入力に接続することにより、2の分割比率が実現さ
れる。
クロック入力信号301、波形410はDFF311のプラス出力q0Aで、波形411
は「Div02」信号が高レベルで「Div03、Div04、Div06、Div08
、Div12」が低レベルの場合にインバータ319により供給されるカプラ306の出
力信号308である。波形401の各上昇エッジ(立ち上がり)(例えば時間402,4
03,404等)において、DFF311は管理線308をサンプリングし、管理線30
8がHの場合はHを出力し、管理線308がLの場合はLを出力する。従って、管理線3
08の高レベルの場合、所定時間の遅延後、DFF311はそのプラス出力q0Aにおい
て高レベル出力(H)を生成する。その結果、カプラ308(波形411)はインバータ
319により低レベルに引き下げられる。波形401の次の上昇エッジ(例えば時間40
3の)において、DFF311は管理線308をサンプルして、その後プラス出力q0A
において低レベルの出力を形成する。波形410に見られるように、DFF311の出力
は入力クロック周波数の半分で50%のデューティ・サイクルを有する信号である。DF
F311の動作はクロック信号の上昇エッジにのみ依存するので入力クロック信号301
のデューティ・サイクルは無関係である。DFF311の出力は次に残りのDFF311
〜316を通して伝播し第1周波数分割器の出力309が生成される。
ベルの場合)DFF312のプラス出力q1AをDFF311のD入力に接続することに
より4の分割比率が実現される。次に図5(b)を参照すると、分割比率が4である場合
に形成される波形のグラフが示される。波形401は入力クロック信号301を表す。波
形420および波形421は各々DFF311およびDFF312におけるプラス出力q
0Aおよびプラス出力q1Aを表す。波形422は「Div04」信号が高レベルの場合イ
ンバータ324により提供されるカプラ出力308を表す。波形420と421に見られ
るように、DFF311およびDFF312の出力は入力クロック波形401の周波数の
1/4の周波数で、50%のデューティ・サイクルを有する信号である。DFF312の
出力は次に残りのDFF313〜316を通して伝播し第1周波数分割器の出力309が
形成される。
ベルの場合)DFF313のプラス出力q2AをDFF311のD入力に接続することに
より6の分割比率が実現される。次に図5(c)を参照すると、分割比率が6である場合
に形成される波形のグラフが示される。波形401は入力クロック信号301を表す。波
形430,431,432は各々DFF311,312,313におけるプラス出力q0
A,q1A,q2Aを表す。波形422は「Div06」信号が高レベルの場合インバータ
326により提供されるカプラ出力308を表す。波形430,431,432に見られ
るように、DFF311,312,313の出力は入力クロック波形401の周波数の1
/6の周波数で、50%のデューティ・サイクルを有する信号である。DFF313の出
力は次に残りのDFF314〜316を通して伝播し第1周波数分割器の出力309が形
成される。
例えば制御信号「Div08」、「Div10」、および「Div12」が各々高レベル
の場合)に対し形成される波形のグラフである。より一般的に、遅延要素ブロック305
はN個のD型フリップ・フロップを含むことができ、Nは整数で最大分割比率はN×2で
ある。選択された偶数の分割比率KはI個目のカスケードされたDFFのプラス出力を最
初のDFFのD入力(例えばDFF311のD入力)に接続することにより実現でき、I
とKは整数で、I=K/2である。従って最小分割比率Kが2の場合、NとIは双方とも
最小値が1となる。偶数の分割比率の場合、遅延要素ブロック305におけるDFFの出
力値は入力クロック信号301の上昇エッジにおいてのみ変化する(またはDFFの構成
によっては下降エッジ)。このように本発明は任意の整数分割比率に対し50%デューテ
ィ・サイクルの出力信号を提供する。
比率はNANDゲート321およびトライステート・インバータ322を通して(例えば
「Div03」入力が高レベルの場合)DFF311およびDFF312の各々のマイナ
ス出力q0A’とq1A’を接続することにより実現される。
。波形401は入力クロック信号301を表す。波形470はDFF311のプラス出力
q1Aを表し、波形471はDFF312のプラス出力q1Aを表す。
v03”信号が高レベルの場合、DFF311のマイナス出力q0A’およびDFF31
2のマイナス出力q1A’がNANDゲート321に入力されて、NANDゲート321
の出力が、インバータ322を介してカプラ出力308として出力される。従って、マイ
ナス出力q0A’およびマイナス出力q1A’に対し論理的AND演算が実施される。波形
470および波形471に見られるように、DFF311およびDFF312の出力は入
力クロック周波数の1/3の周波数を有する信号である。しかし波形470および波形4
71は50%のデューティ・サイクルを有しない。
奇数の分割比率と50%デューティ・サイクルを有する分割クロック信号を形成するた
めに第2周波数分割器330を用いる。第2周波数分割器330はM個のD型フリップ・
フロップを有することができ、MはN以下の整数で、最大奇数分割比率は(M×2)−1
である。第2周波数分割器330は実質的に第1周波数分割器と同じであって良い(例え
ばMはNに等しくて良い)。しかし特定の用途に対する最大奇数整数分割値が最大偶数整
数分割値より小さい場合、第2周波数分割器が有する遅延要素は第1周波数分割器が有す
る遅延回路より少なくてよい。従って、3の最小奇数分割比率Kである場合、NおよびM
の最小値は双方とも2である。例えば、3の奇数分割比率を達成するために第1遅延ブロ
ックおよび第2遅延ブロックの各々は、少なくとも2つの遅延回路DFFを有する必要が
ある。例えば、最大奇数分割比が2L+1の場合、第2周波数分割器はL+1個の遅延回
路DFFを含めばよい。
場合、少なくとも2つのD型フリップ・フロップ(DFF)351,352を含めばよい
。第2周波数分割器330’において、カプラ回路は同じ奇数分割比率に対する第1周波
数分割器のカプラ回路306と同じようにDFFを接続する。この場合、周波数分割器3
30’はDFF351およびDFF352各々のマイナス出力q0B’およびマイナス出
力q1B’を1個目のDFF351に接続するAND論理ゲート353を含む。
整数分割比率Kが奇数の場合、第1周波数分割器のカプラ回路306は遅延要素ブロッ
ク305のN個のD型フリップ・フロップ中J個目および(J+1)個目のマイナス出力
を、AND論理ゲートを通して1個目の遅延要素(例えば1個目のDFF311)に連結
するよう構成することができ、J=(K−1)/2である。具体的には、第2周波数分割
器において、カプラ回路はM個のDFF中J個目および(J+1)個目のマイナス出力を
AND論理ゲート(例えば図3のANDゲート353)を通して1個目のDFFに連結す
るよう構成することができる。このように3の最小奇数分割比率の場合、Jは1の最小値
を有する。例えば3の分割比率に対し、各遅延ブロックにおける1個目および2個目の遅
延要素のマイナス出力は各々の遅延ブロック入力に連結される。
再度図8を参照すると、波形402は逆転入力信号301’を表す。波形473および
波形474はDFF351およびDFF352各々のプラス出力q0Bおよびプラス出力
q1Bを表す。波形475はDFF351およびDFF352各々のマイナス出力q0B’
およびマイナス出力q1B’に連結された入力を有するANDゲート353により提供さ
れるカプラ出力信号354を表す。波形470および波形471同様、波形473および
波形474に見られるように、DFF351およびDFF352の出力は入力クロック周
波数の1/3の周波数であるが、デューティ・サイクルが50%でない信号である。
分割器の出力を第2周波数分割器330の出力に連結することができる。例えば、分割比
率が3である場合、第1周波数分割器の2個目のDFF312の逆転出力q1A’(例え
ば「Div03」信号が高レベルの場合、DFF312のプラス出力q1AがNANDゲ
ート334を通った後)を図3における第2周波数分割器330’の2個目のDFF35
2の逆転出力q1B’(例えば「Div03」信号が高レベルの場合、DFF352のプ
ラス出力q1BがNANDゲート331を通った後)とNANDゲート332で組み合わ
せることができる。再度図8を参照すると、波形476は2個目のDFF351の逆転出
力q0B’で、波形477は2個目のDFF352の逆転出力q1B’である。波形478
はNANDゲート332の出力で、50%のデューティ・サイクルを有する。
信号301’の上昇エッジ(またはDFFの構成により下降エッジ)においてのみトリガ
ーされる一方第1遅延ブロックのDFF(例えば図2のDFF311およびDFF312
)は図2の非逆転クロック信号の同じ(情報または下降)エッジによりトリガーされる。
従って、分割比率が奇数の場合出力信号478のデューティ・サイクルは部分的に入力ク
ロックのデューティ・サイクルに依存し得る(例えば入力クロックのデューティ・サイク
ルが50%でない場合出力信号のデューティ・サイクルは50%でないかもしれない)。
しかし、奇数分割比率に対する出力デューティ・サイクルは入力クロックのデューティ・
サイクルに対し一般的に向上する(例えば、出力デューティ・サイクルは入力デューティ
・サイクルに比べ50%に近い)。例えば入力クロックのサイクルが33%の場合、出力
クロックのデューティ・サイクルは3の分割比率に対し一般的に45%より良い。
数分割比率が偶数の時は第1周波数分割器の出力のみを選び、任意の整数分割比率に対し
50%のデューティ・サイクルを有する分割出力302を形成することができる。
るために一部の回路を省略している。第1周波数分割器210は、J=(K−1)/2個
の遅延回路を有する必要があるため、少なくとも3つの遅延回路を有する。また、第2周
波数分割器220も、J=(K−1)/2個の遅延回路を有する必要があるため、少なく
とも3つの遅延回路を有する。また、第1周波数分割器210複数の遅延回路のJ個目の
遅延要素の逆転出力および第2周波数分割器のJ個目の遅延要素の逆転出力に対して、A
ND演算を実施するため、第2の遅延回路の出力q1A’および第3の遅延回路の出力q
2A’がAND回路に入力している。同様に、第2周波数分割器220複数の遅延回路の
第2の遅延回路の出力q1B’および第3の遅延回路の出力q2B’がAND回路に入力し
ている。出力選択器307のNAND回路332を介した第1周波数分割器210の出力
信号と第2周波数分割器220の出力信号が、出力選択器307の出力信号として出力さ
れる。
比率Kが奇数の場合、出力選択器回路240は一連の遅延要素各々においてJが同じ位置
である限り、第1周波数分割器のJ個目の遅延要素の逆転出力および第2周波数分割器の
J個目の遅延要素の逆転出力に対しNAND演算を実施するよう構成することができる。
当業者であれば任意の偶数および奇数整数分割値の範囲に対し本発明によるクロック分割
器回路を実施するために適当な論器および/あるいは回路を設計することができよう。
次に図9を参照すると、本発明による方法のフローチャートが示される。工程S501
で、方法は分割比率を決定することを含む。例えば方法は望まれる整数分割比率に対応す
る信号を受信し、またはデータ記憶装置から値を読み取ることを含むことができる。工程
S511から工程S513は望まれる整数分割比率に従い第1分割器出力を形成すること
を含む。工程S520で、選択された整数分割比率が奇数であるか判定される。奇数の場
合、工程S521〜S523は第2分割器出力を形成することを含む。工程S530で、
選択された分割比率が奇数であるか再度判定される。奇数の場合、工程S532は第1の
複数の遅延要素の第2出力から第1分割器出力を、第2の複数の遅延要素の第2出力から
第2分割器出力を選び周波数分割出力信号を形成することを含む。分割比率が偶数の場合
、工程S531は第1分割器出力を周波数分割出力信号として形成することを含む。
ク信号201)を第1遅延ブロック(例えば複数の直列接続遅延要素を有する第1遅延回
路ブロック211)に印加することを含む。工程S512は第1遅延ブロックの1つ以上
の第1出力を第1遅延ブロック入力(例えば第1遅延ブロックの1個目の遅延要素の入力
)に選択的に連結する(例えば第1の設定可能なカプラ212を用い)ことを含む。工程
S513は第1遅延ブロックの第2出力から第1分割器出力を選択することを含む。
入力信号の逆転(例えば逆転クロック信号203)を第2遅延ブロック(例えば複数の直
列接続遅延要素を有する第2遅延回路ブロック221)に印加することを含む。工程S5
22は第2遅延ブロックの1つ以上の第1出力を第2遅延ブロック入力(例えば第2遅延
ブロックの1個目の遅延要素の入力)に選択的に連結する(例えば第2の設定可能なカプ
ラ212を用い)ことを含む。工程S523は第2遅延ブロックの第2出力から第2分割
器出力を選択することを含む。
転を作動停止にすることにより(例えば図1のインバータ202を作動停止することによ
り)、第2遅延ブロックを作動停止することを含むことができる。選択された整数分割比
率は符号Kにより表すことができる。工程S511から工程S513で用いられる第1遅
延ブロックはN個のD型フリップ・フロップ(例えば図2における遅延ブロックの6個の
D型フリップ・フロップ)を含むことができ、Nは少なくとも2の整数で、工程S521
から工程S523で用いられる第2遅延ブロックはM個のD型フリップ・フロップ(例え
ば図3における第2分割器回路330’の2個のD型フリップ・フロップ)を含むことが
でき、Mは少なくとも2の整数で、M≦Nである。この構成において、KはN×2の最大
値および(M×2)−1の最大奇数値を有する。
遅延ブロックの入力に連結することを含むことができ、I=K/2である。I個目の出力
は選択された整数分割値に応答してインバータを作動化することにより第1遅延ブロック
の入力に連結することができ、インバータはI個目の出力に連結した入力および第1遅延
ブロックの入力に連結した出力を有する。例えば、次に図2を参照すると、I個目の出力
は選択された分割比率が2、4、6、8、10、または12に各々対応するトライステー
ト・インバータ319,324,326,320,325を作動化することにより選択す
ることができる。
1)個目のマイナス出力を第1遅延ブロックの入力に連結することを含むことができ、工
程S522はM個のD型フリップ・フロップのJ個目および(J+1)個目のマイナス出
力を第2遅延ブロックの入力に連結することを含むことができ、J=(K−1)/2であ
る。より具体的に、工程S512は(1)N個のD型フリップ・フロップのJ個目および
(J+1)個目のマイナス出力に対し第1のAND演算を実施すること、および(2)第
1のAND演算の出力またはその導関数を第1遅延ブロックの入力に提供することを含む
ことができ、工程S522は(1)M個のD型フリップ・フロップのJ個目および(J+
1)個目のマイナス出力に対し第2のAND演算を実施すること、および(2)第2のA
ND演算の出力またはその導関数を第2遅延ブロックの入力に提供することを含むことが
できる。
S512はD型フリップ・フロップ(DFF)311,312のマイナス出力をNAND
ゲート321に連結し、NANDゲート321の出力を、トライステート・インバータ3
22を通して1個目のDFF311の入力に連結する(これにより論理的AND演算を実
施する)ことを含むことができ、工程S522はDFF351およびDFF352のマイ
ナス出力をANDゲート353に連結し、ANDゲート353の出力を1個目のDFF3
51の入力に連結することを含むことができる。
D論理演算を実施し(例えば図2のNANDゲート332により)、NAND論理演算の
出力またはその導関数を周波数分割信号として形成する(例えば選択された整数分割比率
が奇数の場合マルチプレクサ333においてNANDゲート332の出力を選択すること
により)を含むことができる。工程S531(Kが偶数の場合)は第1分割器出力または
その導関数を周波数分割出力信号として形成する(例えば選択された整数分割比率が偶数
の場合マルチプレクサ333において第1分割器出力309を選択することにより)こと
を含むことができる。
図10および図11は、本発明の分周回路を用いた電子機器の例を示す図である。例え
ば、本発明の分周回路は、図10に示すようなシンセサイザに用いることもできる。また
、図10のシンセサイザは、例えば、図11のような電波時計(無線制御計測装置)のよ
うな電子機器に用いることができる。
する。本発明は50%に近いデューティ・サイクルを有する任意の整数分割比率を提供す
るよう容易にプログラムできる周波数分割器構造を有利に提供する。回路および方法がD
型フリップ・フロップのような標準の論理セルおよび基本的な論理ゲートを用いることに
より実施することができ、望まれる任意の整数分割比率を提供するよう容易にスケールす
ることができる。
は網羅的または発明を開示の正確な形態に限定する意図はなく、上記の教示に照らし多数
の修正および変形が可能であることが明らかである。実施形態は発明の原理およびその実
際的な適用を最も良く説明し、それにより他の当業者が検討する特定用途に適するような
修正を加えて発明および各種実施形態を最も良く利用できるように選ばれ説明された。発
明の範囲は本明細書に添付される特許請求の範囲およびこれらの匹敵するものにより定義
されることが意図される。
択器、222…設定可能なカプラ、221…遅延要素、301…クロック入力、330…
第2周波数分割器。
Claims (13)
- 入力信号の周波数を2以上の整数分割値で分割するための分周回路であって、前記分周
回路は、
(i)前記入力信号を受信し、直列接続された第1〜第Nの遅延回路を含み、前記第1
〜第Nの遅延回路のうち第nの遅延回路は第n−1の遅延回路の出力信号を受信する(2
≦n≦N)、第1の遅延回路ブロックと、(ii)前記第1〜第Nの遅延回路の出力のうち
、少なくとも1つに基づいた信号を前記第1〜第Nの遅延回路のうち前記第1の遅延回路
に入力する第1のカプラ回路と、を含み、前記第Nの遅延回路の出力を第1出力信号とし
て出力し、前記第1〜第Nの遅延回路の出力のうち、少なくとも1つを第2出力信号とし
て出力する、第1周波数分割器と、
(i)前記入力信号を受信し、直列接続された第1〜第Mの遅延回路を含み、前記第1
〜第Mの遅延回路のうち第mの遅延回路は第m−1の遅延回路の出力信号を受信する(2
≦m≦M)、第2の遅延回路ブロックと、(ii)前記第1〜第Mの遅延回路の出力のうち
、少なくとも1つに基づいた信号を前記第1〜第Mの遅延回路のうち前記第1の遅延回路
に入力する第2のカプラ回路と、を含み、前記第Mの遅延回路の出力を第3出力信号とし
て出力する、第2周波数分割器と、
前記第1出力信号と前記第2出力信号及び第3出力信号に基づいた第4出力信号とを選
択し、周波数分割出力信号を生成する出力選択器と、
前記第1周波数分割器が、前記第1〜第Nの遅延回路の出力のうち、いずれの出力を前
記第2出力信号として出力するかを制御し、前記出力選択器が、前記第1出力信号と前記
第4出力信号のどちらを選択して出力するかを制御する、設定選択器と、
を含むことを特徴とする分周回路。 - N>Mであり、
前記第2周波数分割器の第iの遅延回路は、前記第1周波数分割器の第iの遅延回路と
実質的に同じである(1≦i≦M)ことを特徴とする請求項1に記載の分周回路。 - 前記出力選択器は、前記整数分割値が偶数の場合、前記第2周波数分割器をディスエー
ブルすることを特徴とする請求項1又は請求項2に記載の分周回路。 - 前記出力選択器は、前記整数分割値が偶数の場合、前記入力信号の前記逆転をディスエ
ーブルすることを特徴とする請求項1又は請求項2に記載の分周回路。 - 前記出力選択器は、さらに、
前記第2の出力信号と前記第3の出力信号とを組み合わせて第4の出力信号を生成する
組み合わせ回路と、
前記整数分割値が奇数の場合、前記第4の出力信号を出力し、前記整数分割値が偶数の
場合、前記第1の出力信号を出力するマルチプレクサと、を含むことを特徴とする請求項
1乃至請求項4のいずれか一項に記載の分周回路。 - 前記遅延回路は、D型フリップ・フロップであり、
前記整数分割値は、2N以下かつ2M−1以下であることを特徴とする請求項1乃至請
求項5のいずれか一項に記載の分周回路。 - 前記整数分割値がKのとき、
Kが偶数の場合、
前記第1の出力信号は、前記第1〜第Nの遅延回路の出力のうち第K/2の遅延回路の
出力であり、
Kが奇数の場合、J=(K−1)/2とすると、
前記第2の出力信号は、前記第1〜第Nの遅延回路の出力のうち、第Jの遅延回路のマ
イナス出力および第J+1の遅延回路のマイナス出力に基づいた信号であり、
前記第3の出力信号は、前記第1〜第Mの遅延回路の出力のうち、第Jの遅延回路のマ
イナス出力および第J+1の遅延回路のマイナス出力に基づいた信号であることを特徴と
する請求項6に記載の分周回路。 - Kが奇数の場合、
前記第1のカプラ回路は、第1のAND論理ゲートを介して、
前記第1〜第Nの遅延回路の出力のうち、前記第Jの遅延回路のマイナス出力および前
記(J+1)の遅延回路のマイナス出力を、前記第1の遅延回路に入力し、
前記第2のカプラ回路は、第2のAND論理ゲートを介して、
前記第1〜第Mの遅延回路の出力のうち、前記第Jの遅延回路のマイナス出力および前
記(J+1)の遅延回路のマイナス出力を、前記第1の遅延回路に入力することを特徴と
する請求項7に記載の分周回路。 - Kが奇数の場合、
前記第1のカプラ回路は、
前記第1〜第Nの遅延回路の出力のうち、前記第Jの遅延回路のマイナス出力および前
記(J+1)の遅延回路のマイナス出力を、インバータを介して前記第1の遅延回路に入
力することを特徴とする請求項7又は請求項8に記載の分周回路。 - 前記整数分割値が偶数の場合、
前記周波数分割出力信号は50%のデューティ・サイクルを有し、
前記整数分割値が奇数の場合、
前記入力信号が50%の場合、前記周波数分割出力信号は50%のデューティ・サイク
ルを有し、
50%でない入力信号を有する場合、前記周波数分割出力信号は前記入力信号のデュー
ティ・サイクルより50%に近いデューティ・サイクルを有することを特徴とする請求項
1乃至請求項9のいずれか一項に記載の分周回路。 - 前記整数分割値が3で前記入力信号が33%のデューティ・サイクルを有する場合、前
記周波数分割出力信号は少なくとも45%のデューティ・サイクルを有することを特徴と
する請求項10に記載の分周回路。 - 入力信号の周波数を選択された、少なくとも2の整数分割値で分割する分周方法で、前
記分周方法は、
(a)(i)前記入力信号を第1の複数の直列接続された遅延要素を含む第1遅延ブロ
ックに印加し、(ii)前記第1遅延ブロックの1つ以上の第1出力を前記第1遅延ブロッ
クの第1遅延要素の入力を含む第1遅延ブロック入力に選択的に連結し、(iii)前記第
1遅延ブロックの第2出力から前記第1分割器出力を選択すること、により第1分割器出
力を形成することと、
(b)前記プログラマブル整数分割値が奇数の場合、(i)前記入力信号の逆転を第2
の複数の直列接続された遅延要素を含む第2遅延ブロックに印加し、(ii)前記第2遅延
ブロックの1つ以上の第1出力を前記第2遅延ブロックの第1遅延要素の入力を含む第2
遅延ブロック入力に選択的に連結し、(iii)前記第2遅延ブロックの第2出力から前記
第2分割器出力を選択すること、により第2分割器出力を形成することと、
(c)前記整数分割値に従い前記第1分割器出力および/あるいは前記第2分割器出力
に基づき周波数分割出力信号を形成することと、を含むことを特徴とする分周方法。 - 請求項1乃至請求項11のいずれか一項に記載の分周回路を含むことを特徴とする電子
機器。
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Publications (2)
Publication Number | Publication Date |
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Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8149028B2 (en) * | 2009-02-04 | 2012-04-03 | Analog Devices, Inc. | Method and device for dividing a frequency signal |
US8368434B2 (en) * | 2010-02-17 | 2013-02-05 | Qualcomm Incorporated | Differential quadrature divide-by-three circuit with dual feedback path |
US8471608B2 (en) * | 2011-02-02 | 2013-06-25 | Texas Instruments Incorporated | Clock divider circuit |
US8442472B2 (en) * | 2011-04-04 | 2013-05-14 | Fujitsu Semiconductor Limited | Technique to generate divide by two and 25% duty cycle |
US8471607B1 (en) | 2011-12-30 | 2013-06-25 | St-Ericsson Sa | High-speed frequency divider architecture |
CN103633995A (zh) * | 2012-08-24 | 2014-03-12 | 比亚迪股份有限公司 | 分频器电路 |
KR20150017996A (ko) * | 2013-08-08 | 2015-02-23 | 에스케이하이닉스 주식회사 | 노이즈 검출 회로, 이를 포함하는 지연 고정 루프와 듀티 싸이클 보정기 |
CN107547082B (zh) * | 2016-06-23 | 2023-10-13 | 豪威科技股份有限公司 | 用于数字***中时钟合成器的1-16和1.5-7.5分频器 |
US10298382B2 (en) | 2016-06-23 | 2019-05-21 | Omnivision Technologies, Inc. | 1-16 and 1.5-7.5 frequency divider for clock synthesizer in digital systems |
CN109217867A (zh) * | 2017-07-07 | 2019-01-15 | 安徽爱科森齐微电子科技有限公司 | 一种任意整数分频器 |
EP3503404B1 (en) * | 2017-12-22 | 2021-10-27 | NXP USA, Inc. | By odd integer digital frequency divider circuit and method |
CN110460328B (zh) * | 2019-09-09 | 2024-06-25 | 广东华芯微特集成电路有限公司 | 任意整数分频器及锁相环*** |
CN117081581B (zh) * | 2023-08-18 | 2024-03-22 | 上海奎芯集成电路设计有限公司 | 一种同步九分频电路和九分频信号生成方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54112152A (en) * | 1978-02-22 | 1979-09-01 | Meidensha Electric Mfg Co Ltd | Frequency divider |
JPH07154243A (ja) * | 1993-11-29 | 1995-06-16 | Mitsubishi Electric Corp | 電子式時計装置ならびに補正値決定装置および方法 |
JPH08340250A (ja) * | 1995-04-12 | 1996-12-24 | Kawasaki Steel Corp | 可変分周器 |
JPH10135821A (ja) * | 1996-10-25 | 1998-05-22 | Nec Corp | クロック生成回路 |
JPH10276083A (ja) * | 1997-03-28 | 1998-10-13 | Rohm Co Ltd | 偶数奇数分周回路 |
JP2002043929A (ja) * | 2000-07-28 | 2002-02-08 | Nec Eng Ltd | 可変分周回路およびそれを使用するクロック分周方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2697703B1 (fr) * | 1992-10-30 | 1995-01-13 | Sgs Thomson Microelectronics | Multiplexeur recevant en entrée une pluralité de signaux identiques mais déphasés. |
US5425074A (en) * | 1993-12-17 | 1995-06-13 | Intel Corporation | Fast programmable/resettable CMOS Johnson counters |
EP0683566A1 (de) * | 1994-05-17 | 1995-11-22 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Teilen eines Taktsignals |
US5552732A (en) | 1995-04-25 | 1996-09-03 | Exar Corporation | High speed divide by 1.5 clock generator |
US6121801A (en) | 1997-01-08 | 2000-09-19 | Advanced Micro Devices, Inc. | Non-integer clock divider |
US6707326B1 (en) | 1999-08-06 | 2004-03-16 | Skyworks Solutions, Inc. | Programmable frequency divider |
TW425766B (en) | 1999-10-13 | 2001-03-11 | Via Tech Inc | Non-integer frequency division device |
US6518805B2 (en) * | 2000-10-04 | 2003-02-11 | Broadcom Corporation | Programmable divider with built-in programmable delay chain for high-speed/low power application |
US6570417B2 (en) | 2000-11-14 | 2003-05-27 | Broadcom Corporation | Frequency dividing circuit |
US6404839B1 (en) | 2001-02-28 | 2002-06-11 | Sun Microsystems, Inc. | Selectable clock divider circuit with a 50% duty cycle clock |
TWI229501B (en) | 2003-10-16 | 2005-03-11 | Via Tech Inc | Frequency divider and related frequency divider designing method |
-
2007
- 2007-05-31 US US11/756,461 patent/US7505548B2/en not_active Expired - Fee Related
-
2008
- 2008-05-27 JP JP2008137661A patent/JP4780144B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54112152A (en) * | 1978-02-22 | 1979-09-01 | Meidensha Electric Mfg Co Ltd | Frequency divider |
JPH07154243A (ja) * | 1993-11-29 | 1995-06-16 | Mitsubishi Electric Corp | 電子式時計装置ならびに補正値決定装置および方法 |
JPH08340250A (ja) * | 1995-04-12 | 1996-12-24 | Kawasaki Steel Corp | 可変分周器 |
JPH10135821A (ja) * | 1996-10-25 | 1998-05-22 | Nec Corp | クロック生成回路 |
JPH10276083A (ja) * | 1997-03-28 | 1998-10-13 | Rohm Co Ltd | 偶数奇数分周回路 |
JP2002043929A (ja) * | 2000-07-28 | 2002-02-08 | Nec Eng Ltd | 可変分周回路およびそれを使用するクロック分周方法 |
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