TW202318806A - 具有分段延遲電路的延遲鎖相迴路 - Google Patents

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Abstract

一種系統包括延遲鎖相迴路(delay locked loop, DLL)，DLL包括具有耦合到DLL的輸入端的第一輸入端的相位檢測器，以及串聯耦合在DLL的輸入端和相位檢測器的第二輸入端之間的第一延遲電路和第二延遲電路。DLL還包括第一控制電路，其中第一控制電路的輸入端耦合到相位檢測器的輸出端，第一控制電路的第一輸出端耦合到第一延遲電路的控制輸入端，以及第一控制電路的第二輸出端耦合到第二延遲電路的控制輸入端。該系統還包括具有耦合到第一控制電路的輸入端的第二控制電路，以及具有耦合到第二控制電路的輸出端的控制輸入端的從延遲電路。

Description

具有分段延遲電路的延遲鎖相迴路
優先權要求
本申請主張於2021年5月13日在美國專利局提交的非臨時申請序列No.17/319,926的優先權和權益。
本揭露的各態樣一般涉及延遲電路，並且更具體地涉及分段延遲電路。
延遲電路可以被用來將訊號延遲可調整(即，可調諧)延遲。例如，可調整延遲可以被用來通過將第一訊號延遲對應的量來相對於第二訊號調整第一訊號的定時(timing)。當被延遲的訊號是週期訊號時，延遲可以用訊號相位的變化來描述。
以下呈現一個或多個實施方式的簡化總結，以便提供對這些實施方式的基本理解。本發明內容不是對所有預期實施方式的廣泛概述，並且既不旨在識別所有實施方式的關鍵或必要元素，也不旨在勾勒任何或所有實施的範圍。其唯一目的是以簡化的形式呈現一個或多個實施方式的一些概念，作為稍後呈現的更詳細描述的先導。
第一態樣涉及一種系統。該系統包括延遲鎖相迴路(delay locked loop, DLL)，其包括具有第一輸入端、第二輸入端和輸出端的相位檢測器，其中相位檢測器的第一輸入端耦合到DLL的輸入端。DLL還包括第一延遲電路和第二延遲電路，其中第一延遲電路和第二延遲電路串聯耦合在DLL的輸入端和相位檢測器的第二輸入端之間。DLL還包括具有輸入端、第一輸出端和第二輸出端的第一控制電路，其中第一控制電路的輸入端耦合到相位檢測器的輸出端，第一控制電路的第一輸出端耦合到第一延遲電路的控制輸入端，第一控制電路的第二輸出端耦合到第二延遲電路的控制輸入端。該系統還包括具有輸入端和輸出端的第二控制電路，其中第二控制電路的輸入端耦合到第一控制電路。該系統還包括從延遲電路，從延遲電路具有耦合到第二控制電路的輸出端的控制輸入端。
第二態樣涉及一種作業系統的方法。該系統包括延遲鎖相迴路(DLL)和從延遲電路，DLL包括相位檢測器、第一延遲電路和第二延遲電路，其中相位檢測器的第一輸入端耦合到DLL的輸入端，且第一延遲電路與第二延遲電路串聯耦合在DLL的輸入端與相位檢測器的第二輸入端之間。該方法包括從相位檢測器的輸出端接收相位誤差訊號，基於相位誤差訊號來調整第一延遲控制訊號，將第一延遲控制訊號的第一部分輸出到第一延遲電路的控制輸入端，將第一延遲控制訊號的第二部分輸出到第二延遲電路的控制輸入端，基於第一延遲控制訊號來生成第二延遲控制訊號，並將第二延遲控制訊號輸出到從延遲電路的控制輸入端。
下面結合圖式闡述的詳細描述旨在作為對各種配置的描述，而不旨在表示在其中可以實踐本文描述的概念的唯一配置。為了提供對各種概念的透徹理解，詳細描述包括具體細節。然而，對於所屬技術領域具有通常知識者來說顯而易見的是，可以在沒有這些具體細節的情況下實踐這些概念。在一些情形中，為了避免混淆這些概念，眾所周知的結構和元件以方塊圖形式來示出。
延遲電路可以被用來將訊號延遲可調整(即，可調諧)的延遲。例如，可調整延遲可以被用來通過將第一訊號延遲對應的量來相對於第二訊號調整第一訊號的定時。例如，延遲電路可以被用在包括鎖存器的資料介面中，該鎖存器被配置為在時脈訊號的邊沿上鎖存(即，捕獲)來自資料訊號的資料位元。在這個示例中，延遲電路可以被用來調整時脈訊號的定時以使時脈訊號的邊沿在資料訊號的轉變之間居中。在另一個示例中，可以在並行接收多個資料訊號的資料介面處使用一個或多個延遲電路。在這個示例中，接收到的資料訊號可能在時間上未對準，並且一個或多個延遲電路可以被用來調整資料訊號的定時以使資料訊號重新對準。應當瞭解，本揭露不限於上述示例，並且延遲電路可以被使用在其他應用中。
圖1示出了根據本揭露的某些態樣的具有可調整延遲的延遲電路120的示例。延遲電路120被配置為在輸入端122處接收訊號，將訊號延遲可調整延遲，並在輸出端124處輸出被延遲的訊號。訊號可以是時脈訊號、資料訊號或其他類型的訊號。在這個示例中，延遲電路120的延遲由在控制輸入端126處接收到的延遲控制訊號(例如，數位代碼)來設置，如下面進一步討論的。可調整延遲也可以被稱為可調諧延遲、可程式化延遲、可變延遲或其他術語。
在這個示例中，延遲電路120包括串聯耦合以形成延遲線(例如，延遲鏈)的多個延遲裝置110-1至110-N。延遲裝置110-1至110-N中的每一個具有相應的輸入端112-1至112-N(被標記為“in”)和相應的輸出端114-1至114-N(被標記為“out”)。延遲裝置110-1至110-N中的每一個可以具有大致相同的延遲τ。延遲裝置110-1的輸入端112-1耦合到延遲電路120的輸入端122。每個延遲裝置110-1至110-(N-1)的輸出端114-1至114-(N-1)耦合到延遲線中的下一個延遲裝置110-2至110-N的輸入端112-2至112-N。延遲裝置110-1至110-N中的每一個也可以被稱為延遲級、延遲元件、延遲單元、延遲緩衝器或其他術語。
延遲電路120還包括具有多個輸入端132-1至132-N、輸出端134和選擇輸入端136的多工器130。多工器130的輸入端132-1至132-N中的每一個耦合到延遲線中的延遲裝置110-1至110-N中的相應一個的輸出端114-1至114-N。結果，輸入端132-1至132-N中的每一個耦合到延遲線上對應於不同延遲的不同點。多工器130的輸出端134耦合到延遲電路120的輸出端124，並且多工器130的選擇輸入端136耦合到延遲電路120的控制輸入端126。
多工器130被配置為在選擇輸入端136處接收延遲控制訊號，並且基於接收到的延遲控制訊號來選擇多工器130的輸入端132-1至132-N之一，其中輸入端132-1至132-N中的被選擇的輸入端耦合到多工器130的輸出端134。因為輸入端132-1至132-N中的每一個耦合到延遲線上對應於不同延遲的不同點，所以延遲控制訊號可以通過控制由多工器130選擇輸入端132-1至132-N中的哪一個來控制延遲電路120的延遲。在這個示例中，延遲電路120允許以延遲步長τ來調整輸入端122和輸出端124之間的延遲，τ是一個延遲裝置的延遲。
圖2示出了根據本揭露的某些態樣的具有可調整延遲的延遲電路220的另一個示例。延遲電路220被配置為在輸入端222處接收訊號，將訊號延遲可調整延遲，並在輸出端224處輸出被延遲的訊號。訊號可以是時脈訊號、資料訊號或其他類型的訊號。在這個示例中，延遲電路220的延遲由在控制輸入端226處接收到的延遲控制訊號(例如，數位代碼)來設置，如下面進一步討論的。
在這個示例中，延遲電路220包括以長號(trombone)配置來佈置的多個延遲裝置210-1至210-N。延遲裝置210-1至210-N中的每一個具有相應的第一輸入端212-1至212-N(被標記為“f in”)、相應的第一輸出端214-1至214-N(被標記為“f out”)、相應的第二輸入端216-1至216-N(被標記為“r in”)、以及相應的第二輸出端218-1至218-N(被標記為“r out”)。
在這個示例中，使用延遲裝置210-1至210-N的第一輸入端212-1至212-N和第一輸出端214-1至214-N沿前向路徑230耦合延遲裝置210-1至210-N。被延遲的訊號在延遲電路220的輸入端222處被接收並且在方向240上沿前向路徑230傳播(即，圖2中從左到右)。在這個示例中，延遲裝置210-1的第一輸入端212-1耦合到延遲電路220的輸入端222。如圖2中所示，延遲裝置210-1至210-(N-1)中的每一個的第一輸出端214-1至214-(N-1)在前向方向240上耦合到下一個延遲裝置210-2至210-N的第一輸入端212-2至212-N。在這個示例中，延遲裝置210-N的第一輸出端214-N可以耦合到延遲裝置210-N的第二輸入端216-N。
還使用延遲裝置210-1至210-N的第二輸入端216-1至216-N和第二輸出端218-1至218-N沿返回路徑235耦合延遲裝置210-1至210-N。被延遲的訊號在方向245上沿返回路徑235傳播(即，圖2中從右到左)，並在延遲電路220的輸出端224處輸出。在這個示例中，如圖2中所示，延遲裝置210-2至210-N中的每一個的第二輸出端218-2至218-N在返回方向245上耦合到下一個延遲裝置210-1至210-(N-1)的第二輸入端216-1至216-(N-1)。延遲裝置210-1的第二輸出端218-1耦合到延遲電路220的輸出端224。
在這個示例中，延遲裝置210-1至210-N中的每一個可以被選擇性地配置為在第一模式或第二模式下操作。在第一模式下，延遲裝置將被延遲的訊號從相應的第一輸入端212-1至212-N在前向方向240上傳遞到相應的第一輸出端214-1至214-N，並在返回方向245上從相應的第二輸入端216-1至216-N傳遞到相應的第二輸出端218-1至218-N。在第二模式下，延遲裝置將被延遲的訊號從相應的第一輸入端212-1至212-N傳遞到相應的第二輸出端218-1至218-N。因此，在第二模式下，延遲裝置將訊號從前向路徑230路由到返回路徑235。
在這個示例中，延遲電路220包括耦合到控制輸入端226的解碼器250。解碼器250被配置為經由控制輸入端226接收延遲控制訊號，並且基於延遲控制訊號(例如，數位代碼)來控制每個延遲裝置210-1至210-N的模式。為了便於說明，解碼器250與延遲裝置210-1至210-N之間的個體連接未在圖2中明確示出。
在這個示例中，解碼器250通過控制延遲裝置210-1至210-N中的哪一個被用來將訊號從前向路徑230路由到返回路徑235(即，控制延遲裝置210-1至210-N中的哪一個在第二模式下操作)，基於延遲控制訊號(例如，數位代碼)來控制延遲電路220的延遲。在這個示例中，解碼器250通過選擇在前向路徑230下方更遠的延遲裝置以將訊號從前向路徑230路由到返回路徑235，基於延遲控制訊號來增加延遲電路220的延遲。這通過使訊號傳播通過更大數量的延遲裝置210-1至210-N來增加了延遲電路220的延遲。在這個示例中，解碼器250將被用來將訊號從前向路徑230路由到返回路徑235的延遲裝置操作在第二模式下，並且將在前的延遲裝置(即，位於圖2中操作第二模式下的延遲裝置的左側的延遲裝置)操作在第一模式下。
在這個示例中，延遲電路220的一個延遲步長τ可以等於在前向方向240上通過一個延遲裝置的延遲和在返回方向245上通過一個延遲裝置的延遲之和。在這個示例中，以延遲步長τ來調整延遲電路220允許輸入端222和輸出端224之間的延遲，其中τ是一個延遲裝置的延遲。換言之，在這個示例中可以調整延遲的最小單位是一個延遲步長τ。
應當瞭解，本揭露不限於圖1和圖2中所示的示例性延遲電路。一般來說，延遲電路可以包括多個延遲裝置，其中每個延遲裝置具有τ的延遲，並且可以(例如，使用開關、邏輯閘和/或一個或多個多工器)基於延遲控制訊號來將延遲裝置中的一個或多個選擇性地放置在延遲電路的延遲路徑中。一般而言，延遲電路的延遲是通過基於延遲控制訊號來控制延遲電路的延遲路徑中的延遲裝置的數量以延遲步長τ進行調整的。延遲路徑中的延遲裝置的數量越多，延遲時間越長。
在某些態樣，延遲電路可以被使用在延遲鎖相迴路(DLL)中。在這方面，圖3示出了根據本揭露的某些態樣的包括具有可調整延遲的延遲電路320的DLL 305的示例。DLL 305具有被配置為接收參考訊號(被標記為“Ref”)的輸入端308。在一個示例中，參考訊號是時脈訊號。延遲電路320具有輸入端322和輸出端324。在這個示例中，延遲電路320的輸入端322耦合到DLL 305的輸入端308。因此，在這個示例中，延遲電路320在輸入端322處接收參考訊號Ref，延遲參考訊號Ref，並在輸出端324處輸出被延遲的參考訊號。
DLL 305還包括相位檢測器310和第一控制電路330。相位檢測器310可以用二進位(bang-bang)相位檢測器、時間數位轉換器(time-to-digital converter, TDC)或其他類型的相位檢測器來實施。相位檢測器310具有耦合到DLL 305的輸入端308的第一輸入端312、耦合到延遲電路320的輸出端324的第二輸入端314、以及輸出端316。相位檢測器310被配置為檢測在參考訊號Ref和被延遲的參考訊號之間的相位誤差，並在輸出端316處輸出端指示相位誤差的相位誤差訊號。對於相位檢測器310用bang-bang相位檢測器來實施的示例，相位誤差訊號可以指示被延遲的參考訊號和參考訊號Ref之間的相位誤差的符號(例如，指示被延遲的參考訊號的邊沿(例如，上升沿)是超前還是滯後於參考訊號Ref的邊沿(例如，上升沿))。例如，相位誤差訊號可以具有指示被延遲的參考訊號超前於參考訊號Ref的第一值(例如1)和指示被延遲的參考訊號滯後於參考訊號Ref的第二值(例如-1)。
第一控制電路330具有耦合到相位檢測器310的輸出端316的輸入端332，以及耦合到延遲電路320的控制輸入端326的輸出端334。如上面討論的，第一控制電路330接收來自相位檢測器310的相位誤差訊號，基於相位誤差訊號來生成第一延遲控制訊號，並將第一延遲控制訊號輸出到延遲電路320的控制輸入端326。
延遲電路320包括多個可選擇的延遲裝置(圖3中未示出)，其中每個延遲裝置具有τ的延遲。在這個示例中，延遲電路320通過使用第一延遲控制訊號來控制延遲電路320的延遲路徑中的延遲裝置的數量，允許第一控制電路330以延遲步長τ調整(即調諧)延遲電路320的延遲。延遲電路320可以用圖1中所示的示例性延遲電路120或圖2中所示的示例性延遲電路220來實施。然而，應當瞭解，延遲電路320不限於這些示例。在一個示例中，第一延遲控制訊號包括指示n個數量的延遲步長τ的數位代碼。在這個示例中，延遲電路320基於第一延遲控制訊號將n個數量的延遲裝置放置在延遲電路320的延遲路徑中，從而導致大約等於n·τ的延遲。然而，應當瞭解，第一延遲控制訊號不限於這個示例。
在操作中，第一控制電路330基於來自相位檢測器310的相位誤差訊號在減小被延遲的參考訊號和參考訊號Ref之間的相位誤差的方向上調整延遲電路320的延遲。更具體地，如果被延遲的參考訊號的邊沿超前於參考訊號Ref的邊沿，則第一控制電路330增加延遲電路320的延遲，並且如果被延遲的參考訊號的邊沿滯後於參考訊號Ref的邊沿，則第一控制電路330減少延遲電路320的延遲。
對於相位檢測器310用bang-bang相位檢測器來實施的示例，第一控制電路330可以在相位誤差訊號具有第一值(例如，1)時遞增第一延遲控制訊號(例如，數位代碼)並在相位誤差訊號具有第二值(例如，-1)時遞減第一延遲控制訊號。在這個示例中，相位檢測器310可以針對參考訊號Ref的每個週期(例如，迴圈)輸出相位誤差訊號，在這種情況下，第一延遲控制訊號可以在參考訊號Ref的每個週期被更新一次。
當DLL 305鎖定時，被延遲的參考訊號的邊沿與參考訊號Ref的邊沿大約對準。這發生在延遲電路320的延遲大約等於參考訊號Ref的一個週期(即，迴圈)時。因此，當DLL 305鎖定時，延遲電路320的延遲大約等於參考訊號Ref的一個週期(即，迴圈)，並且來自第一控制電路330的第一延遲控制訊號指示在參考訊號Ref的一個週期(即週期)中的延遲步長τ的數量。
在某些態樣，參考訊號Ref是定時訊號。如圖3中的示例所示，在一個示例中，參考訊號Ref可以是由時脈源360提供的時脈訊號，時脈源360具有耦合到DLL 305的輸入端308的輸出端362。在這些態樣，時脈源360被配置為生成參考訊號Ref，並在輸出端362處輸出參考訊號Ref。在一個示例中，時脈源360被配置為生成已知頻率的參考訊號Ref，該已知頻率大約與電源電壓和/或溫度無關。在這個示例中，時脈源360可以用晶體振盪器或具有已知頻率的另一種類型的時脈源來實施。因為參考訊號Ref的頻率是已知的，所以參考訊號Ref的週期也是已知的。
由於參考訊號Ref的週期是已知的，一個延遲步長τ的延遲可以通過將參考訊號Ref的一個週期除以參考訊號Ref的一個週期中的延遲步長τ的數量來確定，這個數量在DLL 305被鎖定時由第一延遲控制訊號給出。該資訊可以被用來確定實現所期望的延遲所需的延遲步長τ的數量，如下面進一步討論的。
在這方面，圖3示出了從延遲電路350和第二控制電路340的示例，其中第二控制電路340使用來自第一控制的電路330一個參考週期(即，參考訊號Ref的一個週期)中的延遲步長τ的數量，來確定從延遲電路350中為實現從延遲電路350的期望延遲所需的延遲步長的數量。從延遲電路350被配置為在輸入端352處接收訊號，將訊號延遲一個可調整延遲，並在輸出端354處輸出被延遲的訊號。訊號可以是資料訊號、時脈訊號或其他類型的訊號。
第二控制電路340具有耦合到第一控制電路330的輸出端334的輸入端342、和耦合到從延遲電路350的控制輸入端356的輸出端344。在操作中，第二控制電路340接收來自第一控制電路330的在一個參考週期中的延遲步長τ的數量，並且基於一個參考週期中的延遲步長τ的數量，來確定實現從延遲電路350的期望延遲所需的延遲步長的數量。例如，第二控制電路340可以通過將一個參考週期中的延遲步長τ的數量乘以比率T DLY/T REF來確定實現期望延遲所需的延遲步長的數量，其中T DLY是期望延遲並且T REF是一個參考週期。然後，第二控制電路340可以向從延遲電路350的控制輸入端356輸出第二延遲控制訊號，該第二延遲控制訊號指示所確定的實現期望延遲所需的延遲步長τ的數量。
從延遲電路350包括多個可選擇的延遲裝置(圖3中未示出)，其中每個延遲裝置具有一個延遲步長τ的延遲。在這個示例中，從延遲電路350通過使用第二延遲控制訊號控制從延遲電路350的延遲路徑中的延遲裝置的數量，允許第二控制電路340以延遲步長τ調整(即調諧)從延遲電路350的延遲。從延遲電路350可以用圖1中所示的示例性延遲電路120或圖2所示的示例性延遲電路220來實施。然而，應當瞭解，從延遲電路350不限於這些示例。在一個示例中，第二延遲控制訊號包括指示從延遲電路350的期望延遲中的延遲步長τ的數量m的數位代碼。在這個示例中，從延遲電路350基於第二延遲控制訊號將m個延遲裝置放置在從延遲電路350的延遲路徑中以實現期望延遲。
圖3中所示的DLL 305的挑戰在於，一個參考週期可能遠大於一個延遲步長τ，這要求延遲電路320具有非常大量的延遲裝置，以便產生一個參考週期的延遲。非常大量的延遲裝置增加了DLL 305的面積和成本。因此，希望減少DLL中的延遲裝置的數量，同時仍然提供等於一個參考週期的延遲。
圖4示出了根據本揭露的某些態樣的包括分段延遲電路410的示例性DLL 405。DLL 405也包括上面討論的第一控制電路440和相位檢測器310。分段延遲電路410具有耦合到DLL 405的輸入端308的輸入端412、和耦合到相位檢測器310的第二輸入端314的輸出端414。分段延遲電路410被配置為在輸入端412處接收參考訊號Ref，將參考訊號Ref延遲可調整延遲，並在輸出端414處輸出被延遲的參考訊號。
分段延遲電路410包括串聯耦合在分段延遲電路410的輸入端412和輸出端414之間的第一延遲電路420和第二延遲電路430。因此，分段延遲電路410的延遲是第一延遲電路420的延遲和第二延遲電路430的延遲之和。在這個示例中，第一延遲電路420具有輸入端422和輸出端424，其中第一延遲電路420被配置為以延遲步長τ延遲輸入端422和輸出端424之間的參考訊號。第二延遲電路430具有輸入端432和輸出端434，其中第二延遲電路430被配置為以粗略延遲步長τ c延遲輸入端432和輸出端434之間的參考訊號Ref，其中一個粗略延遲步長τ c是延遲步長τ的倍數。換言之，τ c=c·τ，其中c是倍數。在某些態樣，倍數c是2的冪。這個特徵允許來自第一控制電路440的第一延遲控制訊號在第一延遲電路420和第二延遲電路430之間被拆分，如下面進一步討論的。延遲步長τ也可以被稱為第一延遲步長，並且粗略延遲步長τ c也可以被稱為第二延遲步長，其中第二延遲步長是第一延遲步長的倍數(即，c·τ)。
在圖4的示例中，第二延遲電路430的輸入端432耦合到分段延遲電路410的輸入端412，第一延遲電路420的輸入端422耦合到第二延遲電路430的輸出端434，並且第一延遲電路420的輸出端424耦合到分段延遲電路410的輸出端414。因此，在這個示例中，參考訊號由第二延遲電路430延遲，然後由第一延遲電路420延遲。然而，應當瞭解，在其他實現中，分段延遲電路410中的第一延遲電路420和第二延遲電路430的順序可以互換。
第一控制電路440具有耦合到相位檢測器310的輸出端316的輸入端422、耦合到第一延遲電路420的控制輸入端426的第一輸出端444、和耦合到第二延遲電路430的控制輸入端436的第二輸出端446。第一控制電路440接收來自相位檢測器310的相位誤差訊號，基於相位誤差訊號來生成第一延遲控制訊號，並在第一和第二延遲電路420和430的控制輸入端426和436之間拆分第一延遲控制訊號。
在某些態樣，第一延遲控制訊號包括指示延遲步長τ的數量的數位代碼d[L-1:0]。對於相位檢測器310用bang-bang相位檢測器來實施的示例，第一控制電路440可以在相位誤差訊號具有第一值(例如，1)時遞增第一延遲控制訊號，並且在相位誤差訊號具有第二值(例如，-1)時遞減第一延遲控制訊號。在這個示例中，相位檢測器310可以針對參考訊號Ref的每個週期(例如，迴圈)輸出相位誤差訊號，在這種情況下，第一延遲控制訊號可以在參考訊號Ref的每個週期被更新一次。
第一延遲控制訊號在第一控制電路440的第一輸出端444和第二輸出端446之間被拆分，其中第一延遲控制訊號的第一部分在第一輸出端444處輸出，並且第一延遲控制訊號的第二部分在第二輸出端446處輸出。因此，在這個示例中，第一延遲電路420的控制輸入端426接收第一延遲控制訊號的第一部分，並且第二延遲電路430的控制輸入端436接收第一延遲控制訊號的第二部分。
對於第一延遲控制訊號包括指示延遲步長τ的數量的數位代碼d[L-1:0]的示例，第一延遲控制訊號的第一部分包括數位代碼的第一部分d[K-1:0]並且第一延遲控制訊號的第二部分包括數位代碼的第二部分d[L-1:K]。相對於數位代碼的第二部分d[L-1:K]，數位代碼的第一部分d[K-1:0]包括數位代碼的低排序位元。換言之，相對於數位代碼的第一部分d[K-1:0]，數位代碼的第二部分d[L-1:K]包括數位代碼的高排序位元。數位代碼d[L-1:0]中的低排序位元比高排序位元具有更低的值。最低排序位元(即d[0])也可以被稱為最低有效位元(least significant bit, LSB)，並且最高排序位元(即d[L-1])也可以被稱為最高有效位元(most significant bit, MSB)。
在這個示例中，數位代碼的第一部分d[K-1:0]包括指示延遲步長τ的數量(例如，一個粗略延遲步長τ c內的延遲步長τ的數量)的第一位元。數位代碼的第二部分d[L-1:K]包括指示粗略延遲步長τ c的數量的第二位元，假設上面討論的倍數c是2的冪(例如，c=2 K)。使倍數c為2的冪允許用於第二延遲電路430的延遲控制位元(即d[L-1:K])與用於第一延遲電路420的延遲控制位元(即d[K-1:0])進行序連，以形成用於第一延遲控制訊號的數位代碼d[L-1:0]。
第一延遲電路420被配置為基於第一延遲控制訊號的第一部分來以延遲步長τ延遲參考訊號。對於第一延遲控制訊號的第一部分包括數位代碼的第一部分d[K-1:0]的示例，第一延遲電路420可以被配置為將參考訊號延遲p·τ，其中p是由數位代碼的第一部分d[K-1:0]指示的延遲步長τ的數量。
第二延遲電路430被配置為基於第一延遲控制訊號的第二部分來以粗略延遲步長τ c延遲參考訊號。如上面所討論的，一個粗略延遲步長τ c等於c·τ，其中c是倍數。對於第一延遲控制訊號的第二部分包括數位代碼的第二部分d[L-1:K]的示例，第二延遲電路430可以被配置為將參考訊號延遲q·τ c，其中q是由數位代碼的第二部分d[L-1:K]指示的粗略延遲步長τ c的數量。
當DLL 405鎖定時，分段延遲電路410的延遲大約等於一個參考週期(即，參考訊號Ref的一個週期)，並且第一延遲控制訊號(例如，數位代碼d[L-1:0])指示在一個參考週期中的延遲步長τ的數量。第一延遲控制訊號可以被發送到第二控制電路340(如圖3中所示)。然後，第二控制電路340可以使用一個參考週期中的延遲步長τ的數量，來確定實現從延遲電路350(圖3中所示)的期望延遲所需的延遲步長τ的數量。第二控制電路340然後可以生成第二延遲控制訊號，該第二延遲控制訊號指示實現期望延遲所需的延遲步長τ的數量，並將第二延遲控制訊號輸出到從延遲電路350，如上面所討論的。
在某些態樣，第一延遲電路420包括多個可選擇的延遲裝置(圖4中未示出)，其中每個延遲裝置具有τ的延遲。在這些態樣，第一延遲電路420被配置為：通過基於第一延遲控制訊號的第一部分來控制第一延遲電路420的延遲路徑中的延遲裝置的數量，來基於第一延遲控制訊號的第一部分調整(即調諧)第一延遲電路420的延遲。對於第一延遲控制訊號的第一部分包括數位代碼的第一部分d[K-1:0]的示例，第一延遲電路420可以將p個延遲裝置放置在第一延遲電路420的延遲路徑中，其中p是由數位代碼的第一部分d[K-1:0]指示的延遲步長τ的數量。
對於第一延遲電路420用圖1中所示的示例性延遲電路120來實施的示例，多工器130可以基於數位代碼的第一部分d[K-1:0]來選擇與大約p·τ的延遲相對應的輸入端132-1至132-N。對於第一延遲電路420用圖2中所示的示例性延遲電路220來實施的示例，解碼器250可以操作延遲裝置210-1至210-N以基於數位代碼的第一部分d[K-1:0]來產生大約p·τ的延遲。然而，應當瞭解，第一延遲電路420不限於這些示例。
在某些態樣，第二延遲電路430可以使用一個或多個環形振盪器來實施。在這些態樣，每個環形振盪器包括耦合在環路中的延遲裝置，其中環形振盪器的一個週期大約等於一個粗略延遲步長τ c。
在這方面，圖5示出了根據某些態樣的使用環形振盪器的第二延遲電路430的示例性實施方式。在這個示例中，第二延遲電路430包括第一振盪電路510、第二振盪電路520和輸出電路530。
第一振盪電路510具有輸入端512、輸出端514和計數輸入端516。輸入端512耦合到第二延遲電路430的輸入端432，並且計數輸入端516耦合到第二延遲電路430的控制輸入端436。第一振盪電路510包括第一環形振盪器(圖5中未示出)，該第一環形振盪器具有等於一個粗略延遲步長τ c的週期。在操作中，第一振盪電路510被配置為在輸入端432處檢測參考訊號Ref的上升沿，回應於檢測到的上升沿而對第一環形振盪器的週期進行計數，並在對第一環形振盪器的q個週期進行計數之後在輸出端514處輸出第一延遲訊號。因此，在這個示例中，第一延遲訊號從輸入端432處的上升沿延遲q·τ c的延遲。在這個示例中，被計數的週期數量q由第一延遲控制訊號的第二部分(例如，數位代碼的第二部分d[L-1:K])指示。
第二振盪電路520具有輸入端522、輸出端524和計數輸入端526。輸入端522耦合到第二延遲電路430的輸入端432，並且計數輸入端526耦合到第二延遲電路430的控制輸入端436。第二振盪電路520包括第二環形振盪器(圖5中未示出)，該第二環形振盪器具有等於一個粗略延遲步長τ c的週期。在操作中，第二振盪電路520被配置為在輸入端432處檢測參考訊號Ref的下降沿，回應於檢測到的下降沿而對第二環形振盪器的週期進行計數，並在對第二環形振盪器的q個週期進行計數之後在輸出端524處輸出第二延遲訊號。因此，在這個示例中，第二延遲訊號從輸入端432處的下降沿延遲q·τ c的延遲。在這個示例中，被計數的週期數量q由第一延遲控制訊號的第二部分(例如，數位代碼的第二部分d[L-1:K])指示。
輸出電路530具有第一輸入端532、第二輸入端534和輸出端536。第一輸入端532耦合到第一振盪電路510的輸出端514，第二輸入端534耦合到第二振盪電路520的輸出端524，並且輸出電路530的輸出端536耦合到第二延遲電路430的輸出端434。在操作中，輸出電路530被配置為響應於來自第一振盪電路510的第一延遲訊號，而將輸出端536從零切換到一。因此，在這個示例中，輸出電路530回應於第一延遲訊號而輸出上升沿，該上升沿從輸入端432處的上升沿延遲q·τ c的延遲。輸出電路530被配置為響應於來自第二振盪電路520的第二延遲訊號而將輸出端536從一切換到零。因此，在這個示例中，輸出電路530回應於第二延遲訊號而輸出下降沿，該下降沿從輸入端432處的下降沿延遲q·τ c的延遲。因此，輸出端536輸出參考訊號Ref的被延遲的版本，其從輸入端432處的參考訊號Ref延遲大約q·τ c的延遲。
應當瞭解，第二延遲電路430不限於圖5中所示的示例。在這方面，圖6示出了第二延遲電路430用級聯的兩個環形振盪器來實施的另一個示例，如下面進一步討論的。在這個示例中，第二延遲電路430包括第一振盪電路610、第二振盪電路620、計數控制電路650和輸出電路630。
計數控制電路650具有耦合到第二延遲電路430的控制輸入端436的輸入端652、第一輸出端654和第二輸出端656。計數控制電路650被配置為接收第一延遲控制訊號的第二部分(例如，數位代碼的第二部分d[L-1:K])，其指示粗略延遲步長τ c的數量q。計數控制電路650被配置為生成等於 的第一計數值，其是q/2四捨五入到最接近的最低整數(即，q/2的下限)。控制電路650還被配置為生成等於q- 的第二計數值。對於q為偶數的情況，第一計數值和第二計數值都等於q/2。計數控制電路650在第一輸出端654處輸出第一計數值並在第二輸出端656處輸出第二計數值。
第一振盪電路610具有輸入端612、輸出端614和計數輸入端616。輸入端612耦合到第二延遲電路430的輸入端432，並且計數輸入端616耦合到計數控制電路650的第一輸出端654。第一振盪電路610包括第一環形振盪器(圖6中未示出)，該第一環形振盪器具有等於一個粗略延遲步長τ c的週期。在操作中，第一振盪電路610被配置為在輸入端432處檢測參考訊號Ref的上升沿，回應於檢測到的上升沿來對第一環形振盪器的週期進行計數，並在對等於第一計數值的第一環形振盪器的週期數進行計數之後在輸出端614處輸出第一延遲訊號。
第二振盪電路620具有輸入端622、輸出端624和計數輸入端626。輸入端622耦合到第一振盪電路610的輸出端614，並且計數輸入端626耦合到計數控制電路650的第二輸出端656。第二振盪電路620包括第二環形振盪器(圖6中未示出)，其具有等於一個粗略延遲步長τ c的週期。在操作中，第二振盪電路620被配置為檢測來自第一振盪電路610的第一延遲訊號，響應於檢測到的第一延遲訊號來對第二環形振盪器的週期進行計數，並在對等於第二計數值的第二環形振盪器的週期數進行計數之後在輸出端624處輸出第二延遲訊號。
輸出電路630具有第一輸入端632、第二輸入端634和輸出端636。第一輸入端632耦合到第一振盪電路610的輸出端614，第二輸入端634耦合到第二振盪電路620的輸出端624，並且輸出電路630的輸出端636耦合到第二延遲電路430的輸出端434。在操作中，輸出電路630被配置為響應於來自第一振盪電路610的第一延遲訊號將輸出端636從一切換到零，並且響應於來自第二振盪電路620的第二延遲訊號將輸出端636從零切換到一，反之亦然。對於q為偶數的示例，輸出電路630在從輸入端432處檢測到的上升沿延遲q/2·τ c之後將輸出端636從一切換到零，並且在從輸入端432處檢測到的上升沿延遲q·τ c之後將輸出端636從零切換到一，反之亦然。這得到了參考訊號Ref的被延遲的版本，其具有50％的工作週期並且在輸入端432處從參考訊號Ref被延遲大約q·τ c的延遲。
圖7示出了根據某些態樣的振盪電路710的示例。振盪電路710可以被用來實施上面討論的振盪電路510、520、610和620中的每一個(即，振盪電路510、520、610和620中的每一個可以是圖7中所示的示例性振盪電路710的單獨實例)。在這個示例中，振盪電路710包括環形振盪器725、檢測電路750和計數器730。
檢測電路750具有輸入端752和輸出端754，輸入端752耦合到振盪電路710的輸入端712。環形振盪器725具有使能輸入端726和輸出端727，使能輸入端726耦合到檢測電路750的輸出端754。計數器730具有耦合到環形振盪器725的輸出端727的輸入端732、耦合到振盪電路710的輸出端714的輸出端734、以及耦合到振盪電路710的計數輸入端716的計數輸入端736。
在某些態樣，環形振盪器725被配置為在被檢測電路750啟用時進行振盪，其中環形振盪器725的一個週期(即，迴圈)等於一個粗略延遲步長τ c。在一個示例中，檢測電路750被配置為檢測輸入端752處的邊沿。邊沿可以是參考訊號Ref或另一訊號的上升沿或下降沿。對於振盪電路710實施第二振盪電路620的示例，檢測電路750可以被配置為檢測來自第一振盪電路610的第一延遲訊號。響應於邊沿或第一延遲訊號的檢測，檢測電路750啟用環形振盪器725，這使環形振盪器725以等於一個粗略延遲步長τ c的週期來進行振盪。
計數器730被配置為在由檢測電路750啟用環形振盪器725時對環形振盪器725的週期(即，迴圈)進行計數。在一個示例中，計數器730被配置為接收第一延遲控制訊號的第二部分(例如，數位代碼的第二部分d[L-1:K])，並基於由第一延遲控制訊號的第二部分指示的週期數(例如，q)來設置計數器730的計數值。在另一個示例中，計數器730可以從計數控制電路650接收第一計數值或第二計數值，並將計數器730的計數值設置為第一計數值或第二計數值。
在一個示例中，計數器730可以從上面設置的計數值向下計數，並且當計數達到零時輸出延遲訊號。替代地，計數器730可以從零開始計數，當計數達到上面設置的計數值時輸出延遲訊號。對於振盪電路710實施第一振盪電路510或610的示例，延遲訊號對應於上面討論的第一延遲訊號。對於振盪電路710實施第二振盪電路520或620的示例，延遲訊號對應於上面討論的第二延遲訊號。當延遲訊號由計數器730輸出時，環形振盪器725可以被禁用(例如，由計數器730)。
在圖7中的示例中，環形振盪器725包括使能電路740和串聯耦合以形成延遲線(例如，延遲鏈)的多個延遲裝置720-1至720-R。使能電路740具有輸入端742、輸出端744和使能輸入端746。使能輸入端746耦合到檢測電路750的輸出端754。在某些態樣，使能電路740被配置為：當其被檢測電路750啟用時，將輸入端742耦合到輸出端744，並且當被禁用時，將輸入端742與輸出端744解耦。例如，當檢測電路750檢測到上面討論的輸入端752處的邊沿或第一延遲訊號時，檢測電路750可以啟用使能電路740。使能電路740可以被計數器730禁用(例如，當計數器730輸出延遲訊號時)。
延遲裝置720-1至720-R中的每一個具有相應的輸入端722-1至722-R(被標記為“in”)和相應的輸出端724-1至724-R(被標記為“out”)。延遲裝置720-1至720-R中的每一個可以具有大致相同的延遲τ。延遲線中的第一個延遲裝置720-1的輸入端722-1耦合到使能電路740的輸出端744，並且延遲線中的最後一個延遲裝置720-R的輸出端724-R耦合到使能電路740的輸入端742。當使能電路740被檢測電路750啟用時，使能電路740將輸入端742耦合到輸出端744，輸出端744將延遲裝置720-1至720-R耦合成迴路。在這方面，使能電路740可以進行反相(即，將輸入端742和輸出端744之間的訊號反相)以使迴路以等於2R·τ的週期進行振盪。可以選擇延遲裝置720-1至720-R的數量，以使得2R等於上面討論的倍數c，從而環形振盪器725的一個週期大約等於一個粗略延遲步長τ c。
圖8A示出了根據某些態樣的第一控制電路440的示例性實施方式。在這個示例中，第一控制電路440包括累加器810和輸出暫存器820。累加器810具有輸入端812和輸出端814，輸入端812耦合到第一控制電路440的輸入端442。輸出暫存器820具有耦合到累加器810的輸出端814的輸入端822、耦合到第一控制電路440的第一輸出端444的第一輸出端824、以及耦合到第一控制電路440的第二輸出端446的第二輸出端826。
累加器810被配置為在輸入端812處接收來自相位檢測器310的相位誤差訊號，並且基於相位誤差訊號增加或減少第一延遲控制訊號。對於相位檢測器310用bang-bang相位檢測器來實施的示例，累加器810可以在相位誤差訊號具有第一值(例如，1)時遞增第一延遲控制訊號(例如，數位代碼d[L-1:0])，並且在相位誤差訊號具有第二值(例如，-1)時遞減第一延遲控制訊號。累加器810被配置為將第一延遲控制訊號輸出到輸出暫存器820。累加器810也可以被稱為積分器或其他術語。
輸出暫存器820被配置為在輸入端822處接收第一延遲控制訊號(例如，數位代碼d[L-1:0])，並保存第一延遲控制訊號。輸出暫存器820在第一輸出端824處輸出第一延遲控制訊號的第一部分(例如d[K-1:0])，並在第二輸出端826處輸出第一延遲控制訊號的第二部分(例如d[L-1:K])。
圖8B示出了根據某些態樣的累加器810的示例性實施方式。在這個示例中，累加器810包括加法器850和暫存器860。加法器850具有第一輸入端852、第二輸入端854和輸出端856。加法器850的第一輸入端852耦合到累加器810的輸入端812，並且加法器850的輸出端856耦合到累加器810的輸出端814。暫存器860具有耦合到加法器850的輸出端856的輸入端862、以及耦合到加法器850的第二輸入端854的輸出端864。暫存器860還具有被配置為接收時脈訊號clk的時脈輸入端866。在一個示例中，時脈訊號clk是參考訊號Ref。
在這個示例中，加法器850的輸出端856將第一延遲控制訊號提供給累加器810的輸出端814。暫存器860被配置為在時脈訊號clk的邊沿(例如，上升沿或下降沿)上鎖存第一延遲控制訊號(例如，數位代碼d[L-1:0])，並將鎖存的第一延遲控制訊號輸出到加法器850的第二輸入端854。加法器850被配置為將在第一輸入端852處接收到的相位誤差訊號(例如，1或-1)加到在第二輸入端854處接收到的鎖存的第一延遲控制訊號上，以更新第一延遲控制訊號。在這個示例中，第一延遲控制訊號可以是相位誤差訊號的運行和。在某些態樣，暫存器860可以用由時脈訊號clk進行時脈計時的多位元正反器來實施。多位元正反器可以包括並聯佈置的多個一位元正反器。
圖8C示出了另一個示例性實施方式，其中輸出暫存器820也被用於累加，消除了對圖8B中所示的暫存器860的需要。在這個示例中，輸出暫存器820的第一和第二輸出端824和826耦合到加法器850的第二輸入端854，以向加法器850的第二輸入端854提供第一延遲控制訊號(例如，數位代碼d[L-1:0])。在一個示例中，輸出暫存器820可以包括被配置為接收時脈訊號clk(例如，參考訊號Ref)的時脈輸入端886。在這個示例中，輸出暫存器820可以被配置為在時脈訊號clk的邊沿(例如，上升沿或下降沿)上鎖存第一延遲控制訊號(例如，數位代碼d[L-1:0])，在輸出暫存器820的第一輸出端824處輸出鎖存的第一延遲控制訊號的第一部分，並且在輸出暫存器820的第二輸出端826處輸出鎖存的第一延遲控制訊號的第二部分。
應當瞭解，累加器810不限於圖8B和圖8C中所示的示例性實施方式，並且累加器810可以用其他電路來實施。
應當瞭解，分段延遲電路410不限於第一延遲電路420和第二延遲電路430，並且可以包括一個或多個附加延遲電路。在這方面，圖9示出了在其中分段延遲電路410包括與第一延遲電路420和第二延遲電路430串聯耦合的第三延遲電路910的示例。因此，在這個示例中，分段延遲電路410的延遲是第一延遲電路420的延遲、第二延遲電路430的延遲以及第三延遲電路910的延遲之和。
在這個示例中，第三延遲電路910具有輸入端912和輸出端914，其中第三延遲電路910被配置為以精細延遲步長τ f延遲輸入端912和輸出端914之間的參考訊號，其中一個精細延遲步長τ f是延遲步長τ的一部分。在一個示例中，τ f=τ/D，其中D是除數。換言之，延遲步長τ是精細延遲步長τ f的倍數(即，τ=D·τ f，其中D是這個運算式中的倍數)。在某些態樣，除數D是2的冪。該特徵允許來自第一控制電路440的第一延遲控制訊號在第一延遲電路420、第二延遲電路430和第三延遲電路910之間被拆分，如下面進一步討論的。延遲步長τ也可以被稱為第一延遲步長，粗略延遲步長τ c也可以被稱為第二延遲步長，精細延遲步長τ f也可以被稱為第三延遲步長，其中第二延遲步長是第一延遲步長的倍數c並且第一延遲步長是第三延遲步長的倍數D。
在圖9中的示例中，第三延遲電路910的輸入端912耦合到第一延遲電路420的輸出端424，並且第三延遲電路910的輸出端914耦合到分段延遲電路410的輸出端414。因此，在這個示例中，參考訊號被第二延遲電路430延遲，然後被第一延遲電路420延遲，然後被第三延遲電路910延遲。然而，應該瞭解，分段延遲電路410中的第一延遲電路420、第二延遲電路430和第三延遲電路910的順序在其他實施方式中可以不同。
在這個示例中，第一控制電路440還具有第三輸出端922，第三輸出端922耦合到第三延遲電路910的控制輸入端916。第一延遲控制訊號可以包括數位代碼d[H-1:0]，數位代碼d[H-1:0]指示精細延遲步長τ f的數量，這在這個示例中是分段延遲電路410的最小延遲步長大小。
對於相位檢測器310用bang-bang相位檢測器來實施的示例，第一控制電路440可以在相位誤差訊號具有第一值(例如，1)時遞增第一延遲控制訊號，並在相位誤差訊號具有第二值(例如，-1)時遞減第一延遲控制訊號。在這個示例中，相位檢測器310可以針對參考訊號Ref的每個週期(例如，迴圈)輸出相位誤差訊號，在這種情況下，第一延遲控制訊號可以在參考訊號Ref的每個週期被更新一次。
第一延遲控制訊號在第一控制電路440的第一輸出端444、第二輸出端446和第三輸出端922之間被拆分，其中第一延遲控制訊號的第一部分在第一輸出端處輸出。控制訊號的第二部分在第二輸出端446處輸出，並且第一延遲控制訊號的第三部分在第三輸出端922處輸出。因此，在這個示例中，第一延遲電路420的控制輸入端426接收第一延遲控制訊號的第一部分，第二延遲電路430的控制輸入端436接收第一延遲控制訊號的第二部分，並且第三延遲電路910的控制輸入端916接收第一延遲控制訊號的第三部分。
對於其中第一延遲控制訊號包括指示精細延遲步長τ f的數量的數位代碼d[H-1:0]的示例，第一延遲控制訊號包括數位代碼的第一部分d[G-1:J]，第一延遲控制訊號的第二部分包括數位代碼的第二部分d[H-1:G]，並且第一延遲控制訊號的第三部分包括數位代碼的第三部分d[J-1:0]。數位代碼的第一部分d[G-1:J]中的位元排序低於數位代碼的第二部分d[H-1:G]中的位元，並且數位代碼的第一部分d[G-1:J]中的位元排序高於數位代碼d[J-1:0]的第三部分中的位元。數位代碼的第二部分d[H-1:G]中的位元排序高於數位代碼的第一部分d[G-1:J]和數位代碼的第三部分d[J-1:0]中的位元。數位代碼的第三部分d[J-1:0]中的位元排序低於數位代碼的第二部分d[H-1:G]和數位代碼的第一部分d[G-1:J]中的位元。
在這個示例中，數位代碼的第一部分d[G-1:J]包括指示延遲步長τ的數量(例如，一個粗略延遲步長τ c內的延遲步長τ的數量)的第一位元。數位代碼的第二部分d[H-1:G]包括指示粗略延遲步長τ c的數量的第二位元，假設上面討論的倍數c是2的冪。數位代碼的第三部分d[J-1:0]包括指示精細延遲步長τ f的數量的第三位元，假設上面討論的除數D是2的冪。使倍數c為2的冪並且除數D是2的冪允許用於第一延遲電路420的延遲控制位元(即，d[G-1:J])、用於第二延遲電路430的延遲控制位元(即，d[H-1:G])、以及用於第三延遲電路910的延遲控制位元(即d[J-1:0])級聯成用於第一延遲控制訊號的數位代碼d[H-1:0]。
第一延遲電路420被配置為基於第一延遲控制訊號的第一部分來以延遲步長τ延遲參考訊號。對於第一延遲控制訊號的第一部分包括數位代碼的第一部分d[G-1:J]的示例，第一延遲電路420可以被配置為將參考訊號延遲p·τ，其中p是由數位代碼的第一部分d[G-1:J]指示的延遲步長τ的數量。如上面參考圖4所討論的，第一延遲電路420可以用圖1中所示的示例性延遲電路120、圖2中所示的示例性延遲電路220或者包括可以(例如，使用開關、邏輯閘和/或一個或多個多工器)被選擇性地放置在延遲電路的延遲路徑中的延遲裝置的另一延遲電路來實施。
第二延遲電路430被配置為基於第一延遲控制訊號的第二部分來以粗略步長τ c延遲參考訊號。如上面所討論的，一個粗略延遲步長τ c等於c·τ，其中c是倍數。對於第一延遲控制訊號的第二部分包括數位代碼的第二部分d[H-1:G]的示例，第二延遲電路430可以被配置為將參考訊號延遲q·τ c，其中q是由數位代碼的第二部分d[H-1:G]指示的粗略延遲步長τ c的數量。例如，第二延遲電路430可以用圖5或圖6中所示的示例性實施方式來實施。
第三延遲電路910被配置為基於第一延遲控制訊號的第三部分來以精細步長τ f延遲參考訊號。如上面所討論的，一個精細延遲步長τ f等於τ/D，其中D是除數。對於第一延遲控制訊號的第三部分包括數位代碼的第三部分d[J-1:0]的示例，第三延遲電路910可以被配置為將參考訊號延遲s·τ f，其中s是由數位代碼的第三部分d[J-1:0]指示的精細延遲步長τ f的數量。下面進一步討論第三延遲電路910的示例性實施方式。
圖10示出了根據某些態樣的第一控制電路440的另一個示例性實施方式。在這個示例中，輸出暫存器820還具有第三輸出端1022，第三輸出端1022耦合到第一控制電路440的第三輸出端922。
累加器810被配置為在輸入端812處接收來自相位檢測器310的相位誤差訊號，並且基於相位誤差訊號來增加或減少第一延遲控制訊號。對於其中相位檢測器310用bang-bang相位檢測器來實施的示例，累加器810可以在相位誤差訊號具有第一值(例如，1)時遞增第一延遲控制訊號，並且在相位誤差訊號具有第二值(例如，-1)時遞減第一延遲控制訊號。累加器810被配置為將第一延遲控制訊號輸出到輸出暫存器820。
輸出暫存器820被配置為在輸入端822處接收第一延遲控制訊號(例如，數位代碼d[H-1:0])，並保存第一延遲控制訊號。輸出暫存器820在第一輸出端824處輸出第一延遲控制訊號的第一部分(例如，d[G-1:J])，在第二輸出端826處輸出第一延遲控制訊號的第二部分(例如，d[H-1:G])，並且在第三輸出端1022處輸出第一延遲控制訊號的第三部分(例如，d[J-1:0])。
圖11示出了根據本揭露的各態樣的第三延遲電路910的示例性實施方式。在這個示例中，第三延遲電路910包括串聯耦合以形成延遲線(即，延遲鏈)的多個延遲裝置1110-1至1110-W。延遲裝置1110-1至1110-W中的每一個具有相應的輸入端1112-1至1112-W、以及相應的輸出端1114-1至1114-W。延遲裝置1110-1的輸入端1112-1耦合到第三延遲電路910的輸入端912，並且延遲裝置1110-W的輸出端1114-W耦合到第三延遲電路910的輸出端914。
第三延遲電路910還包括耦合到控制輸入端916的解碼器1150。解碼器950被配置為接收第一延遲控制訊號的第三部分並且通過調整每個延遲裝置1110-1至1110-W的延遲，來基於第一延遲控制訊號的第三部分控制第三延遲電路910的延遲。例如，每個延遲裝置1110-1至1110-W可以包括可變電容負載，在可變電容負載中解碼器1150通過調整相應的電容負載來調整每個延遲裝置1110-1至1110-W的延遲。在這個示例中，延遲器的電容負載越大，延遲器的延遲時間越長。為了便於說明，解碼器1150和延遲裝置1110-1至1110-W之間的個體連接未在圖11中示出。
圖12示出了延遲裝置1210的示例性實施方式，延遲裝置1210可以被用來實施圖11中所示的延遲裝置1110-1至1110-W中的每一個(例如，延遲裝置1110-1至1110-W中的每一個可以是圖12中的延遲裝置1210的單獨實例)。在這個示例中，延遲裝置1210具有輸入端1212和輸出端1214。延遲裝置1210包括延遲緩衝器1220和可變電容器1230。延遲緩衝器1220具有耦合到延遲裝置1210的輸入端1212的輸入端1222、以及耦合到延遲裝置1210的輸出端1214的輸出端1224。
可變電容器1230耦合到緩衝器1220的輸出端1224。在這個示例中，可變電容器1230具有由解碼器1150控制的可調整(即，可調諧)電容。這允許解碼器1150通過調整可變電容器1230的電容來調整延遲緩衝器1220的輸出端1224處的電容負載(以及因此的延遲裝置1210的延遲)。電容器1230的電容越大，電容負載越大，因此延遲裝置1210的延遲時間越長。
應當瞭解，第三延遲電路910不限於圖11中所示的示例性實施方式。在另一個示例中，第三延遲電路910用延遲內插器來實施。在這個示例中，第一延遲電路420被配置為提供間隔一個延遲步長τ的兩個延遲訊號，並且延遲內插器被配置為在兩個延遲訊號之間內插以提供一個延遲步長τ的分數的延遲。
圖13示出了示例性實施方式，其中第一延遲電路420被配置為在第三延遲電路910處提供用於延遲內插的兩個延遲訊號。在這個示例中，第一延遲電路420的輸出端424包括第一輸出端424-1和第二輸出端424-2。此外，第一延遲電路420包括圖1中所示的示例性延遲電路120，其中延遲裝置110-1的輸入端112-1耦合到第一延遲電路420的輸入端422，多工器130的輸出端134耦合到第一延遲電路420的第一輸出端424-1，並且多工器130的選擇輸入端136耦合到第一延遲電路420的控制輸入端426。第一延遲電路420還包括耦合在多工器130的輸出端134和第二輸出端424-2之間的附加延遲裝置1310。
在這個示例中，多工器130的輸出端134在第一輸出端424-1處提供提前延遲訊號(被標記為“提前”)。延遲裝置1310將多工器130的輸出端134處的延遲訊號延遲一個延遲步長τ，以在第二輸出端424-2處提供推後延遲訊號(被標記為“推後”)，其中提前延遲訊號和推後延遲訊號間隔開一個延遲步長τ。
圖14示出了另一個示例性實施方式，其中第一延遲電路420被配置為在第三延遲電路910處提供用於延遲內插的兩個延遲訊號。在這個示例中，第一延遲電路420的輸出端424包括第一輸出端424-1和第二輸出端424-2。此外，第一延遲電路420包括圖2中所示的示例性延遲電路220，其中延遲裝置210-1至210-N以長號配置來耦合。
在這個示例中，延遲裝置210-1的輸入端212-1耦合到第一延遲電路420的輸入端422，並且解碼器250耦合到第一延遲電路420的控制輸入端426。如上面參考圖2所討論的，解碼器250通過選擇被用來將訊號從前向路徑230路由到返回路徑235的長號配置中的延遲裝置，來控制延遲裝置210-1的第二輸出端218-1處的延遲。在這個示例中，解碼器250通過選擇被用來從前向路徑230路由到返回路徑235的長號配置中的延遲裝置，基於延遲控制訊號的第一部分來調整(即調諧)提前延遲訊號和推後延遲訊號的延遲。
在這個示例中，第一延遲電路420還包括第一延遲裝置1410、第二延遲裝置1420和第三延遲裝置1430。延遲裝置1410、1420和1430中的每一個在結構上可以相同或類似於長號配置中的延遲裝置。
在這個示例中，第一延遲裝置1410的第一輸入端1412耦合到延遲裝置210-1的第二輸出端218-1，第一延遲裝置1410的第一輸出端1414耦合到第一延遲裝置1410的第二輸入端1416，並且第一延遲裝置1410的第二輸出端1418耦合到第一延遲電路420的第一輸出端424-1。第一延遲裝置1410接收來自延遲裝置210-1的第二輸出端218-1的訊號並將訊號延遲一個粗略延遲步長，以在第一延遲電路20的第一輸出端424-1處提供提前延遲訊號。
在這個示例中，第二延遲裝置1420的第一輸入端1422耦合到延遲裝置210-1的第二輸出端218-1，第二延遲裝置1420的第一輸出端1424耦合到第三延遲裝置1430的第一輸入端1432，第三延遲裝置1430的第一輸出端1434耦合到第三延遲裝置1430的第二輸入端1436，第三延遲裝置1430的第二輸出端1438耦合到第二延遲裝置1420的第二輸入端1426，並且第二延遲裝置1420的第二輸出端1428耦合到第一延遲裝置420的第二輸出端424-2。第二延遲裝置1420接收來自延遲裝置210-1的第二輸出端218-1的訊號。第二延遲裝置1420和第三延遲裝置1430將訊號延遲兩個粗略延遲步長，以在第一延遲電路420的第二輸出端424-2處提供推後延遲訊號。
因此，在這個示例中，通過使用第一延遲裝置1410將來自延遲裝置210-1的第二輸出端218-1的訊號延遲一個粗略延遲步長來提供提前延遲訊號，並且通過使用第二延遲裝置1420和第三延遲裝置1430將來自延遲裝置210-1的第二輸出端218-1的訊號延遲兩個粗略延遲步長來提供推後延遲訊號。結果，在這個示例，提前延遲訊號和推後延遲訊號被間隔開一個粗略延遲步長τ。
在圖13和圖14中的示例中，第三延遲電路910由內插器來實施，該內插器被配置為接收來自第一延遲電路420的提前延遲訊號和推後延遲訊號，並在提前延遲訊號和推後延遲訊號(其間隔開一個延遲步長τ)之間進行內插以產生延遲，該延遲是一個延遲步長τ的分數。在某些態樣，第一控制電路440通過使用第一延遲控制訊號的第三部分控制延遲內插來控制第三延遲電路910的精細延遲，如下面進一步討論的。
圖15示出了根據本揭露的某些態樣的第三延遲電路910的示例，其中第三延遲電路910用延遲內插器來實施。在這個示例中，第三延遲電路910包括多個驅動器1510-1至1510-Y、電容器1545和輸出緩衝器1560。
驅動器1510-1至1510-Y中的每一個包括相應的上拉裝置1520-1至1520-Y和相應的下拉裝置1525-1至1525-Y。上拉裝置1520-1至1520-Y中的每一個耦合在節點1530和電壓供應軌之間，其中電壓供應軌提供供應電壓Vdd。如下文進一步討論的，上拉裝置1520-1至1520-Y中的每一個被配置為在上拉裝置開啟時將節點1530拉高(例如，將節點1530上拉到Vdd)。在圖15中的示例中，上拉裝置1520-1至1520-Y中的每一個用相應的電晶體(例如，相應的p型場效應電晶體(p-type field effect transistor, PFET))來實施。
下拉裝置1525-1至1525-Y中的每一個耦合在節點1530和地之間。如下文進一步討論的，下拉裝置1525-1至1525-Y中的每一個被配置為在下拉裝置開啟時將節點1530拉低(例如，將節點1530拉到地)。在圖15中的示例中，下拉裝置1525-1至1525-Y中的每一個都用相應的電晶體(例如，相應的n型場效應電晶體(n-type field effect transistor, NFET))來實施。
電容器1545耦合在節點1530和地之間。輸出緩衝器1560具有耦合到節點1530的輸入端1562以及耦合到第三延遲電路910的輸出端914的輸出端1564。輸出緩衝器1560可以用一個或多個反相器或另一種類型的輸出緩衝器來實施。
在這個示例中，第三延遲電路910的輸入端912包括第一輸入端912-1和第二輸入端912-2。第一輸入端912-1耦合到第一延遲電路420的第一輸出端424-1，並且第二輸入端912-1耦合到第一延遲電路420的第二輸出端424-2。第三延遲電路910包括解碼器1540，解碼器1540具有耦合到第三延遲電路910的第一輸入端912-1的第一輸入端1542、和耦合到第三延遲電路910的第二輸入端912-2的第二輸入端1544。因此，第一輸入端1542接收提前延遲訊號並且第二輸入端1544接收推後延遲訊號。解碼器1540還具有控制輸入端1546，控制輸入端1546耦合到第三延遲電路910的控制輸入端916並被配置為接收第一延遲控制訊號的第三部分。解碼器1540還耦合到驅動器1510-1至1510-Y，並且更具體地，耦合到每個驅動器1510-1至1510-Y的上拉裝置1520-1至1520-Y和下拉裝置1525-1至1525-Y。對於其中上拉裝置1520-1至1520-Y中的每一個用相應的電晶體來實施的示例，解碼器1540耦合到每個電晶體的閘極。此外，對於其中下拉裝置1525-1至1525-Y中的每一個包括相應電晶體的示例，解碼器1540耦合到每個電晶體的閘極。
在一個示例中，解碼器1540被配置為通過基於延遲控制訊號的第三部分，將在第一輸入端1542處接收到的提前延遲訊號輸入端到可程式化數量的驅動器1510-1至1510-Y、並將在第二輸入端1544處接收到的推後延遲訊號輸入端到其餘驅動器1510-1至1510-Y，來控制第三延遲電路910的延遲。在這個示例中，當可程式化數量較大時(即，解碼器1540將提前延遲訊號輸入端到較大數量的驅動器1510-1至1510-Y)，第三延遲電路910的精細延遲較短。因此，在這個示例中，解碼器1540通過基於延遲控制訊號的第三部分來控制接收提前延遲訊號的驅動器1510-1至1510-Y的數量、同時其餘驅動器1510-1至1510-Y接收推後延遲訊號，來控制第三延遲電路910的精細延遲。
如上面所討論的，在某些態樣，驅動器1510-1至1510-Y的上拉裝置1520-1至1520-Y和下拉裝置1525-1至1525-Y用相應的電晶體來實施。在這些態樣中，解碼器1540通過將提前延遲訊號輸入到相應的上拉裝置1520-1至1520-Y的電晶體的閘極和相應的下拉裝置1525-1至1525-Y的電晶體的閘極，來將提前延遲訊號輸入端到驅動器1510-1至1510-Y。解碼器1540通過將推後延遲訊號輸入端到相應的上拉裝置1520-1至1520-Y的電晶體的閘極和相應的下拉裝置1525-1至1525-Y的電晶體的閘極，來將推後延遲訊號輸入端到驅動器1510-1至1510-Y。
圖16示出了根據本揭露的各態樣的包括DLL 405、第二控制電路340和從延遲電路350的系統的示例。在這個示例中，第二控制電路340的輸入端342耦合到第一控制電路440以接收第一延遲控制訊號(例如，數位代碼d[L-1:0])，該第一延遲控制訊號指示當DLL 405被鎖定時的一個參考週期中的延遲步長τ的數量。為了接收第一延遲控制訊號，第二控制電路340的輸入端342可以耦合到第一控制電路440的第一輸出端444和第二輸出端446(在圖16中的示例中示出)、累加器810的輸出端814(圖16中未示出)、或提供對第一延遲控制訊號的訪問的第一控制電路440的另一部分。
第二控制電路340的輸出端344耦合到從延遲電路350的控制輸入端356以控制從延遲電路350的可調整延遲。如上面所討論的，從延遲電路350被配置為接收在輸入端352處的訊號，將訊號延遲可調整延遲，並在輸出端354處輸出被延遲的訊號。該訊號可以是資料訊號、時脈訊號或其他類型的訊號。
在操作中，第二控制電路340從第一控制電路440接收第一延遲控制訊號(例如，數位代碼d[L-1:0])，該第一延遲控制訊號提供關於在一個參考週期中的延遲步長τ的數量的資訊。然後，第二控制電路340基於由第一延遲控制訊號提供的一個參考週期中的延遲步長τ的數量，來確定實現從延遲電路350的期望延遲所需的延遲步長的數量。例如，第二控制電路340可以通過將一個參考週期中的延遲步長的數量τ乘以比率T DLY/T REF，來確定實現期望延遲所需的延遲步長的數量，其中T DLY是期望延遲並且T REF是一個參考週期。然後，第二控制電路340可以向從延遲電路350的控制輸入端356輸出第二延遲控制訊號，該第二延遲控制訊號指示所確定的實現期望延遲所需的延遲步長τ的數量。
從延遲電路350可以包括多個可選擇的延遲裝置(圖16中未示出)，其中每個延遲裝置具有一個延遲步長τ的延遲。在這個示例中，從延遲電路350通過使用第二延遲控制訊號來控制從延遲電路350的延遲路徑中的延遲裝置的數量，允許第二控制電路340以延遲步長τ調整(即調諧)從延遲電路350的延遲。從延遲電路350可以用圖1中所示的示例性延遲電路120來實施，其中圖1中的輸入端122、輸出端124和控制輸入端126分別對應於圖16中的輸入端352、輸出端354和控制輸入端356。從延遲電路350也可以用圖2中所示的示例性延遲電路220來實施，其中圖2中的輸入端222、輸出端224和控制輸入端226分別對應於圖16中的輸入端352、輸出端354和控制輸入端356。然而，應當瞭解，從延遲電路350不限於這些示例。在一個示例中，第二延遲控制訊號包括指示從延遲電路350的期望延遲中的延遲步長τ的數量m的數位代碼。在這個示例中，從延遲電路350基於第二延遲控制訊號將m個延遲裝置放置在從延遲電路350的延遲路徑中以實現期望延遲。
DLL 405中的分段延遲電路410允許從延遲電路350的延遲步長τ遠小於一個參考週期，同時與圖3中的DLL 305相比顯著減小了DLL 405的面積和成本。這是因為DLL 305中的非分段延遲電路320需要非常大量的延遲裝置才能實現足夠寬的延遲調諧範圍以產生一個參考週期的延遲，這增加了DLL 305的面積和成本。相比之下，分段延遲電路410包括第二延遲電路430，第二延遲電路430為分段延遲電路410提供粗略延遲調整。粗略延遲調整允許分段延遲電路410使用比未分段延遲電路320少得多的延遲裝置來實現寬的延遲調諧範圍，同時由第一延遲電路420提供的精細延遲調整允許分段延遲電路410仍然實現一個延遲步長τ的相同延遲調諧解析度。例如，如果一個參考週期等於一千個延遲步長τ，那麼未分段延遲電路320需要至少一千個延遲裝置來產生一個參考週期的延遲。相比之下，分段延遲電路410中的第二延遲電路430可以使用少得多的延遲裝置來實現相同的寬調諧範圍(例如，通過對環形振盪器的振盪進行計數以產生較大的延遲，其中環形振盪器包括相對較少數量的延遲裝置)。
圖17示出了根據某些態樣的第二控制電路340的示例性實施方式。在這個示例中，第二控制電路340包括乘法器1710和量化器1720。乘法器1710具有第一輸入端1712、第二輸入端1714和輸出端1716。乘法器1710的第一輸入端1712耦合到第二控制電路340的輸入端342，並且乘法器1710的第二輸入端1714耦合到第二控制電路340的控制輸入端1730。量化器1720具有輸入端1722和輸出端1724。量化器1720的輸入端1722耦合到乘法器1710的輸出端1716，並且量化器1720的輸出端1724耦合到第二控制電路340的輸出端344。
在操作中，乘法器1710在第一輸入端1712處接收第一延遲控制訊號。在一個示例中，第一延遲控制訊號是指示在一個參考週期中的延遲步長τ的數量的數位代碼(例如，數位代碼d[L:0])。乘法器1710還在第二輸入端1714處接收第三延遲控制訊號，第三延遲控制訊號指示用於從延遲電路350的期望延遲。例如，第三延遲控制訊號可以指示期望延遲除以一個參考週期的比率(即，T DLY/T REF，其中T DLY是期望延遲，T REF是一個參考週期)。乘法器1710將第一延遲控制訊號與第三延遲控制訊號相乘，以生成指示從延遲電路350的期望延遲中的延遲步長的數量的訊號。量化器1720然後可以量化來自乘法器1710的訊號，以生成第二延遲控制訊號。例如，來自乘法器1710的訊號可以包括分數延遲步長(fractional delay step)。在這個示例中，量化器1720可以去除分數延遲步長或將來自乘法器1710的訊號四捨五入到最接近的整數以生成第二控制延遲訊號。在這個示例中，第二延遲控制訊號指示實現從延遲電路350的期望延遲所需的延遲步長τ的數量m。
如上面所討論的，從延遲電路350可以包括多個可選擇的延遲裝置(圖16中未示出)，其中每個延遲裝置具有一個延遲步長τ的延遲。在這個示例中，從延遲電路350通過根據第二延遲控制訊號中指示的延遲步長的數量，將一定數量的延遲裝置放置在從延遲電路350的延遲路徑中來實現期望延遲。對於每個延遲裝置具有大約等於一個延遲步長的延遲的示例，從延遲電路350可以在延遲路徑中放置與第二延遲控制訊號中指示的延遲步長的數量相等的延遲裝置的數量。
圖18示出了根據本揭露的各態樣的包括DLL 405、第二控制電路340和從延遲電路350的系統的另一個示例。在這個示例中，分段延遲電路410包括第三延遲電路910，第三延遲電路910以精細延遲步長τ f來提供精細延遲調整，如上面所討論的。此外，在這個示例中，第一延遲控制訊號(例如，數位代碼d[H-1:0])指示當DLL 405被鎖定時在一個參考週期中的精細延遲步長的數量。
第二控制電路340的輸入端342耦合到第一控制電路440以接收第一延遲控制訊號(例如，數位代碼d[H-1:0])。為了接收第一延遲控制訊號，第二控制電路340的輸入端342可以耦合到第一控制電路440的第一輸出端444、第二輸出端446和第三輸出端922(在圖18的示例中示出)、累加器810的輸出端814(圖18中未示出)、或提供對第一延遲控制訊號的訪問的第一控制電路440的另一部分。
第二控制電路340的輸出端344耦合到從延遲電路350的控制輸入端356以控制從延遲電路350的可調整延遲。如上面所討論的，從延遲電路350被配置為接收在輸入端352處的訊號，將訊號延遲可調整延遲，並在輸出端354處輸出被延遲的訊號。該訊號可以是資料訊號、時脈訊號或其他類型的訊號。在這個示例中，從延遲電路350可以被配置為以精細延遲步長調整從延遲電路350的可調整延遲。
在操作中，第二控制電路340從第一控制電路440接收第一延遲控制訊號(例如，數位代碼d[H-1:0])，該第一延遲控制訊號提供關於在一個參考週期中的精細延遲步長τ f的數量的資訊。然後，第二控制電路340基於由第一延遲控制訊號所提供的一個參考週期中的精細延遲步長τ f，來確定實現從延遲電路350的期望延遲所需的精細延遲步長的數量。例如，第二控制電路340可以通過將一個參考週期中的精細延遲步長τ f乘以比率T DLY/T REF來確定實現期望延遲所需的延遲步長數量，其中T DLY是期望延遲並且T REF是一個參考週期。然後，第二控制電路340可以向從延遲電路350的控制輸入端356輸出第二延遲控制訊號，該第二延遲控制訊號指示所確定的實現期望延遲所需的m個精細延遲步長τ f。
響應於第二延遲控制訊號，從延遲電路350將從延遲電路350的延遲設置為期望延遲。在這個示例中，從延遲電路350可以用分段延遲電路來實施。在這方面，圖19示出了其中從延遲電路350包括串聯耦合在從延遲電路350的輸入端352和輸出端354之間的第一延遲電路1920和第二延遲電路1930的示例。在這個示例中，第二延遲電路1930具有輸入端1932和輸出端1934，輸入端1932耦合到從延遲電路350的輸入端352。第二延遲電路1930被配置為以延遲步長τ延遲輸入端1932處的訊號。第一延遲電路1920具有耦合到第二延遲電路1930的輸出端1934的輸入端1922、以及耦合到從延遲電路350的輸出端354的輸出端1924。第一延遲電路1920被配置為以精細延遲步長τ f延遲輸入端1922處的訊號。
在這個示例中，第二延遲電路1930可以用圖1、圖2、圖13或圖14中所示的示例性延遲電路來實施。然而，應當瞭解，第二延遲電路1930不限於這些示例。第一延遲電路1920可以用圖11或圖15中所示的示例性延遲電路來實施。然而，應當瞭解，第一延遲電路1920不限於這些示例。對於其中第一延遲電路1920實施延遲內插器的示例，第二延遲電路1930的輸出端1934可以包括分別用於輸出提前延遲訊號和推後延遲訊號的第一輸出端和第二輸出端。在這個示例中，第一延遲電路1920的輸入端1922可以包括耦合到第一輸出端、用於接收提前延遲訊號的第一輸入端，以及耦合到第二輸出端、用於接收推後延遲訊號的第二輸入端。
在這個示例中，第二控制電路340的輸出端344包括耦合到第一延遲電路1920的控制輸入端1926的第一輸出端344-1、以及耦合到第二延遲電路1930的控制輸入端1936的第二輸出端344-2。在這個示例中，第二延遲控制訊號可以是數位代碼d2[Y-1:0]，該數位代碼d2[Y-1:0]指示從延遲電路350的期望延遲中的精細延遲步長的數量。
在操作中，第二控制電路340生成第二延遲控制訊號，該第二延遲控制訊號指示從延遲電路350的期望延遲中的精細延遲步長的數量。第二控制電路340可以將第二延遲控制訊號拆分成第一部分和第二部分，其中第一部分從第一輸出端344-1輸出到第一延遲電路1920的控制輸入端1926，並且第二部分從第二輸出端344-2輸出到第二延遲電路1930的控制輸入端1936。在這個示例中，第二延遲控制訊號可以包括數位代碼d2[Y-1:0]，其中第二延遲控制訊號的第一部分包括數位代碼的第一位元d2[X-1:0]並且第二延遲控制訊號的第二部分包括數位代碼的第二位元d2[Y-1:X]，其中第二位元d2[Y-1:X]相對於第一位元d2[X-1:0]是更高排序。
第一延遲電路1920基於第二延遲控制訊號的第一部分來設置第一延遲電路1920的延遲，並且第二延遲電路1930基於第二延遲控制訊號的第二部分來設置第二延遲電路1930的延遲。例如，第二延遲控制訊號的第二部分(例如，第一位元d2[Y-1:X])可以指示延遲步長τ的數量。在這個示例中，第二延遲電路1930可以將第二延遲電路1930的延遲設置為等於在第二延遲控制訊號的第二部分中指示的延遲步長τ的數量。第二延遲控制訊號的第一部分(例如，第二位元d2[X-1:0])可以指示精細延遲步長τ f的數量。在這個示例中，第一延遲電路1920可以將第一延遲電路1920的延遲設置為等於在第二延遲控制訊號的第一部分中指示的精細延遲步長τ f的數量。在這個示例中，從延遲電路350的控制輸入端356包括耦合到第一延遲電路1920的控制輸入端1926的第一輸入端356-1、以及耦合到第二延遲電路1930的控制輸入端1936的第二輸入端356-2。
在某些態樣，第二控制電路340可以用圖17中所示的示例性實施方式來實施。在這個示例中，量化器1720的輸出端1724耦合到第二控制電路340的第一輸出端344-1和第二輸出端344-2。在這個示例中，從量化器1720輸出的第二延遲控制訊號在第一輸出端344-1和第二輸出端344-2之間被拆分，其中第二延遲控制訊號的第一部分在第一輸出端344-1處輸出，並且第二延遲控制訊號的第二部分在第二輸出端344-2處輸出。
圖20示出了在其中從延遲電路350被用來延遲用於由鎖存器2010捕獲資料的時脈訊號的示例。在這個示例中，鎖存器2010具有資料登錄端2012、時脈輸入端2014和輸出端2016。鎖存器2010的時脈輸入端2014耦合到從延遲電路350的輸出端354。
在這個示例中，從延遲電路350在輸入端352處接收時脈訊號，延遲時脈訊號，並在輸出端354處輸出被延遲的時脈訊號，輸出端354耦合到鎖存器2010的時脈輸入端2014。鎖存器2010在資料登錄端2012處接收資料訊號，並在時脈輸入端2014處接收被延遲的時脈訊號。鎖存器2010被配置為在被延遲的時脈訊號的上升沿和/或下降沿從接收到的資料訊號中捕獲(即，鎖存)資料位元，並在輸出端2016處輸出資料位元。在這個示例中，從延遲電路350可以被用來延遲時脈訊號，以便在資料訊號的轉變之間使時脈訊號的邊沿居中。鎖存器2010可以用正反器或其他類型的鎖存器來實施。
對於其中在記憶體介面中使用鎖存器2010的示例，鎖存器2010的輸出端2016可以耦合到被配置為將資料位元寫入到記憶體(未示出)的寫入電路2030。在另一個示例中，鎖存器2010的輸出端2016可以耦合到被配置為處理資料位元的資料處理器(未示出)。
在某些態樣，時脈訊號可以由具有輸出端2022的時脈源2020來提供，輸出端2022耦合到從延遲電路350的輸入端352。時脈源2020可以包括鎖相迴路(phase locked loop, PLL)、DLL、時脈恢復電路或其他類型的時脈源。在這個示例中，時脈源2020可以生成時脈訊號並在輸出端2022處輸出時脈訊號。
圖21圖示了根據某些態樣的對包括延遲鎖相迴路(DLL)和從延遲電路的系統進行操作的方法2100。DLL(例如，DLL 405)包括相位檢測器(例如，相位檢測器310)、第一延遲電路(例如，第一延遲電路420)和第二延遲電路(例如，第二延遲電路430)，其中第一相位檢測器的輸入端(例如，第一輸入端312)耦合到DLL的輸入端(例如，輸入端308)，並且第一延遲電路和第二延遲電路串聯耦合在DLL的輸入端和相位檢測器的第二輸入端(例如，第二輸入端314)之間。
在方塊2110處，從相位檢測器的輸出端接收相位誤差訊號。例如，相位誤差訊號可以由第一控制電路440接收。
在方塊2120處，基於相位誤差訊號來調整第一延遲控制訊號。例如，第一延遲控制訊號可以由第一控制電路440調整。在一個示例中，第一延遲控制訊號包括數位代碼(例如，d[L-1:0])，並且調整第一延遲控制訊號包括：如果相位誤差訊號具有第一值(例如，1)，則遞增數位代碼，並且如果相位誤差訊號具有第二值(例如，-1)，則遞減數位代碼。在這個示例中，數位代碼可以由累加器810遞增或遞減。
在方塊2130處，將第一延遲控制訊號的第一部分輸出到第一延遲電路的控制輸入端。例如，第一延遲控制訊號的第一部分可以由第一控制電路440輸出。
在方塊2140處，將第一延遲控制訊號的第二部分輸出到第二延遲電路的控制輸入端。例如，第一延遲控制訊號的第二部分可以由第一控制電路440輸出。在某些態樣，第一延遲控制訊號的第一部分包括第一位元(例如，d[K-1:0])，第一延遲控制訊號的第二部分(例如，d[L-1:K])包括第二位元，並且第二位元比第一位元更高排序。
在方塊2150處，基於第一延遲控制訊號來生成第二延遲控制訊號。例如，基於第一延遲控制訊號來生成第二延遲控制訊號可以包括將第一延遲控制訊號與第三延遲控制訊號相乘(例如，使用乘法器1710)。在這個示例中，第三延遲控制訊號可以包括從延遲電路的延遲除以參考時脈訊號的週期的比率(例如，T DLY/T REF)。
在方塊2160處，將第二延遲控制訊號輸出到從延遲電路的控制輸入端。在一個示例中，從延遲電路(例如，從延遲電路350)包括第三延遲電路(例如，第一延遲電路1920)、以及與第三延遲電路串聯耦合的第四延遲電路(例如，第二延遲電路1930)。在這個示例中，輸出第二延遲控制訊號可以包括將第二控制訊號的第一部分輸出到第三延遲裝置的控制輸入端(例如，控制輸入端1926)，以及將第二控制訊號的第二部分輸出到第四延遲裝置的控制輸入端(例如，控制輸入端1936)。
1.一種系統，包括：
延遲鎖相迴路(DLL)，包括：
具有第一輸入端、第二輸入端和輸出端的相位檢測器，其中相位檢測器的第一輸入端耦合到DLL的輸入端；
第一延遲電路；
第二延遲電路，其中第一延遲電路和第二延遲電路串聯耦合在DLL的輸入端和相位檢測器的第二輸入端之間；
具有輸入端、第一輸出端和第二輸出端的第一控制電路，其中第一控制電路的輸入端耦合到相位檢測器的輸出端，第一控制電路的第一輸出端耦合到第一延遲電路的控制輸入端，並且第一控制電路的第二輸出端耦合到第二延遲電路的控制輸入端；
具有輸入端和輸出端的第二控制電路，其中第二控制電路的輸入端耦合到第一控制電路；和
從延遲電路，具有耦合到第二控制電路的輸出端的控制輸入端。
2.根據條款1所述的系統，其中第一控制電路包括：
具有輸入端和輸出端的累加器，其中累加器的輸入端耦合到相位檢測器的輸出端；和
具有輸入端、第一輸出端和第二輸出端的暫存器，其中暫存器的輸入端耦合到累加器的輸出端，暫存器的第一輸出端耦合到第一控制電路的第一輸出端，並且暫存器的第二輸出端耦合到第一控制電路的第二輸出端。
3. 根據1或2所述的系統，還包括：
具有資料登錄端、時脈輸入端和輸出端的鎖存器，其中資料登錄端被配置為接收資料訊號，並且時脈輸入端耦合到從延遲電路的輸出端。
4.根據條款3所述的系統，還包括耦合到從延遲電路的輸入端的時脈源。
5.根據條款1至4中任一項所述的系統，其中從延遲電路包括：
第三延遲電路；和
第四延遲電路，其中第三延遲電路和第四延遲電路串聯耦合；
其中第二控制電路的輸出端包括耦合到第三延遲電路的控制輸入端的第一輸出端，以及耦合到第四延遲電路的控制輸入端的第二輸出端。
6.根據條款1至5中任一項所述的系統，其中第一控制電路被配置為：
基於來自相位檢測器的相位誤差訊號來調整第一延遲控制訊號；
在第一控制電路的第一輸出端處輸出第一延遲控制訊號的第一部分；和
在第一控制電路的第二輸出端處輸出第一延遲控制訊號的第二部分。
7.根據條款6所述的系統，其中：
第一延遲控制訊號包括數位代碼；和
第一控制電路被配置為：如果相位誤差訊號具有第一值，則遞增數位代碼，並且如果相位誤差訊號具有第二值，則遞減數位代碼。
8.根據條款6或7所述的系統，其中：
第一延遲電路被配置為基於第一延遲控制訊號的第一部分來以第一延遲步長調整第一延遲；和
第二延遲電路被配置為基於第一延遲控制訊號的第二部分來以第二延遲步長調整第二延遲，其中第二延遲步長是第一延遲步長的倍數。
9.根據條款6至8中任一項所述的系統，其中第二控制電路被配置為：
接收來自第一控制電路的第一延遲控制訊號；
基於第一延遲控制訊號和第三延遲控制訊號來生成第二延遲控制訊號；以及
將第二延遲控制訊號輸出到從延遲電路的控制輸入端。
10.根據條款9所述的系統，其中第三延遲控制訊號包括從延遲電路的延遲除以參考時脈訊號的週期的比率。
11.根據條款6至10中任一項所述的系統，其中第一延遲電路包括多個延遲裝置，並且第一延遲電路被配置為基於第一延遲控制訊號的第一部分，選擇性地將一定數量的所述多個延遲裝置放置在第一延遲電路的延遲路徑中。
12.根據條款11所述的系統，其中第二延遲電路包括：
環形振盪器；和
計數器，其被配置為基於第一延遲控制訊號的第二部分對環形振盪器的週期進行計數。
13.根據條款1至12中任一項所述的系統，其中第二控制電路包括：
具有第一輸入端、第二輸入端和輸出端的乘法器，其中乘法器的第一輸入端耦合到第二控制電路的輸入端，並且乘法器的第二輸入端被配置為接收第三延遲控制訊號；和
具有輸入端和輸出端的量化器，其中量化器的輸入端耦合到乘法器的輸出端，並且量化器的輸出端耦合到第二控制電路的輸出端。
14.根據條款13所述的系統，其中第三延遲控制訊號包括從延遲電路的延遲除以參考時脈訊號的週期的比率。
15.根據條款1至4和6至14中任一項所述的系統，其中DLL還包括：
第三延遲電路，其中第一延遲電路、第二延遲電路和第三延遲電路串聯耦合在DLL的輸入端和相位檢測器的第二輸入端之間，並且第一控制電路具有耦合到第三延遲電路的控制輸入端的第三輸出端。
16.根據條款15所述的系統，其中從延遲電路包括：
第四延遲電路；和
第五延遲電路，其中第四延遲電路和第五延遲電路串聯耦合；
其中第二控制電路的輸出端包括耦合到第四延遲電路的控制輸入端的第一輸出端，以及耦合到第五延遲電路的控制輸入端的第二輸出端。
17.根據條款16所述的系統，其中第一控制電路被配置為：
基於來自相位檢測器的相位誤差訊號來調整第一延遲控制訊號；
在第一控制電路的第一輸出端處輸出第一延遲控制訊號的第一部分；
在第一控制電路的第二輸出端處輸出第一延遲控制訊號的第二部分；以及
在第一控制電路的第三輸出端處輸出第一延遲控制訊號的第三部分。
18.根據條款16或17所述的系統，其中第二控制電路被配置為：
接收來自第一控制電路的第一延遲控制訊號；
基於第一延遲控制訊號和第三延遲控制訊號來生成第二延遲控制訊號；以及
在第二控制電路的第一輸出端處輸出第二延遲控制訊號的第一部分，並且在第二控制電路的第二輸出端處輸出第二延遲控制訊號的第二部分。
19.根據條款18所述的系統，其中第三延遲控制訊號包括從延遲電路的延遲除以參考時脈訊號的週期的比率。
20.根據條款16至19中任一項所述的系統，其中第四延遲電路包括多個延遲裝置，並且第四延遲電路被配置為基於第二延遲控制訊號的第二部分，選擇性地將一定數量的所述多個延遲裝置放置在所述第四延遲電路的延遲路徑中。
21.根據條款20所述的系統，其中第三延遲裝置包括延遲內插器。
22.一種操作包括延遲鎖相迴路(DLL)和從延遲電路的系統的方法，該DLL包括相位檢測器、第一延遲電路和第二延遲電路，其中相位檢測器的第一輸入端耦合到DLL的輸入端，並且第一延遲電路和第二延遲電路串聯耦合在DLL的輸入端和相位檢測器的第二輸入端之間，該方法包括：
從相位檢測器的輸出端接收相位誤差訊號；
基於相位誤差訊號來調整第一延遲控制訊號；
將第一延遲控制訊號的第一部分輸出到第一延遲電路的控制輸入端；
將第一延遲控制訊號的第二部分輸出到第二延遲電路的控制輸入端；
基於第一延遲控制訊號來生成第二延遲控制訊號；以及
將第二延遲控制訊號輸出到從延遲電路的控制輸入端。
23.根據條款22所述的方法，其中：
第一延遲控制訊號包括數位代碼；以及
調整第一延遲控制訊號包括：
如果相位誤差訊號具有第一值，則遞增數位代碼；以及
如果相位誤差訊號具有第二值，則遞減數位代碼。
24.根據條款23所述的方法，其中：
第一延遲電路被配置為基於第一延遲控制訊號的第一部分來以第一延遲步長調整第一延遲；以及
第二延遲電路被配置為基於第一延遲控制訊號的第二部分來以第二延遲步長調整第二延遲，其中第二延遲步長是第一延遲步長的倍數。
25.條款22至24中任一項的方法，其中：
DLL還包括第三延遲電路；
第一延遲電路、第二延遲電路和第三延遲電路串聯耦合在DLL的輸入端和相位檢測器的第二輸入端之間；以及
該方法還包括將第一延遲控制訊號的第三部分輸出到第三延遲電路的控制輸入端。
26.根據條款25所述的方法，其中：
第一延遲電路被配置為基於第一延遲控制訊號的第一部分來以第一延遲步長調整第一延遲；
第二延遲電路被配置為基於第一延遲控制訊號的第二部分來以第二延遲步長調整第二延遲；
第三延遲電路被配置為基於第一延遲控制訊號的第三部分來以第三延遲步長調整第三延遲；
第二延遲步長是第一延遲步長的第一倍數；以及
第一延遲步長是第三延遲步長的第二倍數。
27.根據條款22至26中任一項所述的方法，其中基於第一延遲控制訊號生成第二延遲控制訊號包括：
將第一延遲控制訊號與第三延遲控制訊號相乘。
28.根據條款27所述的方法，其中第三延遲控制訊號包括從延遲電路的延遲除以參考時脈訊號的週期的比率。
29.根據條款22至24、27和28中任一項所述的方法，其中從延遲電路包括第三延遲電路、以及與第三延遲電路串聯耦合的第四延遲電路，並且其中輸出第二延遲控制訊號包括：
將第二控制訊號的第一部分輸出到第三延遲裝置的控制輸入端；和
將第二控制訊號的第二部分輸出到第四延遲裝置的控制輸入端。
應當瞭解，本揭露不限於上面被用來描述本揭露的各態樣的示例性術語。例如，延遲裝置也可以被稱為延遲級、延遲緩衝器、延遲元件、延遲單元或其他術語。控制電路也可以被稱為控制器、控制邏輯、控制電路或其他術語。延遲電路也可以被稱為延遲線或其他術語。延遲步長也可以被稱為延遲單元或其他術語。相位檢測器也可以被稱為相位檢測器、相位比較器或其他術語。
解碼器250、1540、第一控制電路440、第二控制電路340和累加器810都可以用通用處理器、數位訊號處理器(digital signal processor, DSP)、特殊應用積體電路(application specific integrated circuit, ASIC)、現場可程式化閘陣列(field programmable gate array, FPGA)或其他可程式化邏輯元件、離散硬體元件(例如，邏輯閘)、或者被設計來執行本文描述的功能的其任何組合來實施。處理器可以通過執行包括用於執行功能的代碼的軟體來執行本文描述的功能。軟體可以被存儲在諸如RAM、ROM、EEPROM、光碟和/或磁片的電腦可讀儲存媒體上。
在本文中使用諸如“第一”、“第二”等指定名稱對元件的任何引用通常不限制這些元件的數量或順序。相反，這些名稱在本文中被用作區分兩個或更多元件或一個元件的多個實例的方便方法。例如，從延遲電路350的第一延遲電路1920和第二延遲電路1930也可以分別被稱為第三延遲電路和第四延遲電路、或者被稱為第四延遲電路和第五延遲電路，以將這些延遲電路與分段延遲電路410中的延遲電路區分開來。因此，對第一和第二元件的引用並不意味著只能採用兩個元件，或者第一元件必須在第二元件之前。
在本揭露中，詞語“示例性”被用來意指“用作示例、實例或說明”。在此描述為“示例性”的任何實施或態樣不一定被解釋為比本揭露的其他態樣更優選或有利。同樣，術語“態樣”並不要求本揭露的所有態樣都包括所討論的特徵、優點或操作模式。術語“耦合”在本文中被用來指代兩個結構之間的直接或間接電氣耦合。還應瞭解，術語“地”(ground)可以指的是直流地或交流地，因此術語“地”涵蓋了這兩種可能性。
提供本揭露的前述描述以使得所屬技術領域具有通常知識者能夠製作或使用本揭露。對於所屬技術領域具有通常知識者來說，對本揭露的各種修改將是顯而易見的，並且在不背離本揭露的精神或範圍的情況下，本文所定義的一般原理可以被應用於其他變型。因此，本揭露不旨在限於本文描述的示例，而是要被賦予與本文所揭露的原理和新穎性特徵相一致的最寬範圍。
120:延遲電路 110-1:延遲裝置 110-2:延遲裝置 110-(N-1):延遲裝置 110-N:延遲裝置 112-1:輸入端 112-2:輸入端 112-(N-1):輸入端 112-N:輸入端 114-1:輸出端 114-2:輸出端 114-(N-1):輸出端 114-N:輸出端 122:輸入端 124:輸出端 126:控制輸入端 130:多工器 132-1:輸入端 132-2:輸入端 132-(N-1):輸入端 132-N:輸入端 134:輸出端 136:選擇輸入端 220:延遲電路 210-1:延遲裝置 210-2:延遲裝置 210-(N-1):延遲裝置 210-N:延遲裝置 212-1:第一輸入端 212-2:第一輸入端 212-(N-1):第一輸入端 212-N:第一輸入端 214-1:第一輸出端 214-2:第一輸出端 214-(N-1):第一輸出端 214-N:第一輸出端 216-1:第二輸入端 216-2:第二輸入端 216-(N-1):第二輸入端 216-N:第二輸入端 218-1:第二輸出端 218-2:第二輸出端 218-(N-1):第二輸出端 218-N:第二輸出端 222:輸入端 224:輸出端 226:控制輸入端 230:前向路徑 235:返回路徑 240:前向方向 245:返回方向 250:解碼器 305:延遲鎖相迴路 308:輸入端 310:相位檢測器 312:第一輸入端 314:第二輸入端 316:輸出端 320:延遲電路 322:輸入端 324:輸出端 326:控制輸入端 330:第一控制電路 332:輸入端 334:輸出端 340:第二控制電路 342:輸入端 344:輸出端 350:延遲電路 352:輸入端 354:輸出端 356:控制輸入端 360:時脈源 362:輸出端 Ref:參考訊號 405:延遲鎖相迴路 410:分段延遲電路 412:輸入端 414:輸出端 420:第一延遲電路 422:輸入端 424:輸出端 426:控制輸入端 430:第二延遲電路 432:輸入端 434:輸出端 436:控制輸入端 440:第一控制電路 442:輸入端 444:第一輸出端 446:第二輸出端 510:第一振盪電路 512:輸入端 514:輸出端 516:計數輸入端 520:第二振盪電路 522:輸入端 524:輸出端 526:計數輸入端 530:輸出電路 532:第一輸入端 534:第二輸入端 536:輸出端 610:第一振盪電路 612:輸入端 614:輸出端 616:計數輸入端 620:第二振盪電路 622:輸入端 624:輸出端 626:計數輸入端 630:輸出電路 632:第一輸入端 634:第二輸入端 636:輸出端 650:計數控制電路 652:輸入端 654:第一輸出端 656:第二輸出端 710:振盪電路 712:輸入端 714:輸出端 716:計數輸入端 720-1:延遲裝置 720-2:延遲裝置 720-R:延遲裝置 722-1:輸入端 722-2:輸入端 722-R:輸入端 724-1:輸出端 724-2:輸出端 724-R:輸出端 725:環形振盪器 726:使能輸入端 727:輸出端 730:計數器 732:輸入端 734:輸出端 736:計數輸入端 740:使能電路 742:輸入端 744:輸出端 746:使能輸入端 750:檢測電路 752:輸入端 754:輸出端 810:累加器 812:輸入端 814:輸出端 820:輸出暫存器 822:輸入端 824:第一輸出端 826:第二輸出端 850:加法器 852:第一輸入端 854:第二輸入端 856:輸出端 860:暫存器 862:輸入端 864:輸出端 866:時脈輸入端 886:時脈輸入端 910:第三延遲電路 912:輸入端 914:輸出端 916:控制輸入端 922:第三輸出端 1022:第三輸出端 1110-1:延遲裝置 1110-2:延遲裝置 1110-3:延遲裝置 1110-W:延遲裝置 1112-1:輸入端 1112-2:輸入端 1112-3:輸入端 1112-W:輸入端 1114-1:輸出端 1114-2:輸出端 1114-3:輸出端 1114-W:輸出端 1150:解碼器 1210:延遲裝置 1212:輸入端 1214:輸出端 1220:延遲緩衝器 1222:輸入端 1224:輸出端 1230:可變電容器 1310:延遲裝置 424-1:第一輸出端 424-2:第二輸出端 1410:第一延遲裝置 1412:第一輸入端 1414:第一輸出端 1416:第二輸入端 1418:第二輸出端 1420:第二延遲裝置 1422:第一輸入端 1424:第一輸出端 1426:第二輸入端 1428:第二輸出端 1430:第三延遲裝置 1432:第一輸入端 1434:第一輸出端 1436:第二輸入端 1438:第二輸出端 1510-1:驅動器 1510-Y:驅動器 1520-1:上拉裝置 1520-Y:上拉裝置 1525-1:下拉裝置 1525-Y:下拉裝置 1530:節點 1540:解碼器 1542:第一輸入端 1544:第二輸入端 1545:電容器 1546:控制輸入端 1560:輸出緩衝器 1562:輸入端 1564:輸出端 Vdd:供應電壓 1710:乘法器 1712:第一輸入端 1714:第二輸入端 1716:輸出端 1720:量化器 1722:輸入端 1724:輸出端 1730:控制輸入端 1920:第一延遲電路 1922:輸入端 1924:輸出端 1926:控制輸入端 1930:第二延遲電路 1932:輸入端 1934:輸出端 1936:控制輸入端 344-1:第一輸出端 344-2:第二輸出端 356-1:第一輸入端 356-2:第二輸入端 2010:鎖存器 2012:資料登錄端 2014:時脈輸入端 2016:輸出端 2020:時脈源 2022:輸出端 2030:寫入電路 2100:方法 2110:方塊 2120:方塊 2130:方塊 2140:方塊 2150:方塊 2160:方塊
圖1示出了根據本揭露的某些態樣的延遲電路的示例。
圖2示出了根據本揭露的某些態樣的延遲電路的另一個示例。
圖3示出了根據本揭露的某些態樣的包括延遲電路的延遲鎖相迴路(DLL)的示例。
圖4示出了根據本揭露的某些態樣的包括分段延遲電路的DLL的示例。
圖5示出了根據本揭露的某些態樣的粗略延遲電路的示例性實施方式。
圖6示出了根據本揭露的某些態樣的粗略延遲電路的另一個示例性實施方式。
圖7示出了根據本揭露的某些態樣的振盪電路的示例性實施方式。
圖8A示出了根據本揭露的某些態樣的控制電路的示例性實施方式。
圖8B示出了根據本揭露的某些態樣的累加器的示例性實施方式。
圖8C示出了根據本揭露的某些態樣的累加器的另一個示例性實施方式。
圖9示出了根據本揭露的某些態樣的包括分段延遲電路的DLL的另一個示例。
圖10示出了根據本揭露的某些態樣的控制電路的另一個示例性實施方式。
圖11示出了根據本揭露的某些態樣的精細延遲電路的示例性實施方式。
圖12示出了根據本揭露的某些態樣的精細延遲電路中的延遲裝置的示例性實施方式。
圖13示出了根據本揭露的某些態樣的被配置為產生提前延遲訊號(early delayed signal)和推後延遲訊號(late delayed signal)的延遲電路的示例性實施方式。
圖14示出了根據本揭露的某些態樣的被配置為產生提前延遲訊號和推後延遲訊號的延遲電路的另一個示例性實施方式。
圖15示出了根據本揭露的某些態樣的精細延遲電路的另一個示例性實施方式。
圖16示出了根據本揭露的某些態樣的包括DLL、第二控制電路和從延遲電路的系統的示例。
圖17示出了根據本揭露的某些態樣的第二控制電路的示例性實施方式。
圖18示出了根據本揭露的某些態樣的包括DLL、第二控制電路和從延遲電路的系統的另一個示例。
圖19示出了根據本揭露的某些態樣的在其中用分段延遲電路實施從延遲電路的示例。
圖20示出了根據本揭露的某些態樣的在其中從延遲電路被用來延遲鎖存器的時脈訊號的示例。
圖21是圖示了根據本揭露的某些態樣的包括DLL和從延遲電路的系統的操作方法的流程圖。
405:延遲鎖相迴路
308:輸入端
310:相位檢測器
312:第一輸入端
314:第二輸入端
316:輸出端
340:第二控制電路
342:輸入端
344:輸出端
350:延遲電路
352:輸入端
354:輸出端
356:控制輸入端
360:時脈源
362:輸出端
Ref:參考訊號
410:分段延遲電路
412:輸入端
414:輸出端
420:第一延遲電路
422:輸入端
424:輸出端
426:控制輸入端
430:第二延遲電路
432:輸入端
434:輸出端
436:控制輸入端
440:第一控制電路
442:輸入端
444:第一輸出端
446:第二輸出端

Claims (29)

  1. 一種系統，包括： 延遲鎖相迴路(delay locked loop, DLL)，包括： 具有第一輸入端、第二輸入端和輸出端的相位檢測器，其中所述相位檢測器的所述第一輸入端耦合到所述DLL的輸入端； 第一延遲電路； 第二延遲電路，其中所述第一延遲電路和所述第二延遲電路串聯耦合在所述DLL的所述輸入端和所述相位檢測器的所述第二輸入端之間； 具有輸入端、第一輸出端和第二輸出端的第一控制電路，其中所述第一控制電路的所述輸入端耦合到所述相位檢測器的所述輸出端，所述第一控制電路的所述第一輸出端耦合到所述第一延遲電路的控制輸入端，並且所述第一控制電路的所述第二輸出端耦合到所述第二延遲電路的控制輸入端； 具有輸入端和輸出端的第二控制電路，其中所述第二控制電路的所述輸入端耦合到所述第一控制電路；以及 從延遲電路，具有耦合到所述第二控制電路的所述輸出端的控制輸入端。
  2. 如請求項1所述的系統，其中所述第一控制電路包括： 具有輸入端和輸出端的累加器，其中所述累加器的所述輸入端耦合到所述相位檢測器的所述輸出端；以及 具有輸入端、第一輸出端和第二輸出端的暫存器，其中所述暫存器的所述輸入端耦合到所述累加器的所述輸出端，所述暫存器的所述第一輸出端耦合到所述第一控制電路的所述第一輸出端，並且所述暫存器的所述第二輸出端耦合到所述第一控制電路的所述第二輸出端。
  3. 如請求項1所述的系統，還包括： 具有資料登錄端、時脈輸入端和輸出端的鎖存器，其中所述資料登錄端被配置為接收資料訊號，並且所述時脈輸入端耦合到所述從延遲電路的輸出端。
  4. 如請求項3所述的系統，還包括耦合到所述從延遲電路的輸入端的時脈源。
  5. 如請求項1所述的系統，其中所述從延遲電路包括： 第三延遲電路；以及 第四延遲電路，其中所述第三延遲電路和所述第四延遲電路串聯耦合； 其中所述第二控制電路的所述輸出端包括耦合到所述第三延遲電路的控制輸入端的第一輸出端，以及耦合到所述第四延遲電路的控制輸入端的第二輸出端。
  6. 如請求項1所述的系統，其中所述第一控制電路被配置為： 基於來自所述相位檢測器的相位誤差訊號，來調整第一延遲控制訊號； 在所述第一控制電路的所述第一輸出端處，輸出所述第一延遲控制訊號的第一部分；以及 在所述第一控制電路的所述第二輸出端處，輸出所述第一延遲控制訊號的第二部分。
  7. 如請求項6所述的系統，其中： 所述第一延遲控制訊號包括數位代碼；以及 所述第一控制電路被配置為：如果所述相位誤差訊號具有第一值，則遞增所述數位代碼，並且如果所述相位誤差訊號具有第二值，則遞減所述數位代碼。
  8. 如請求項6所述的系統，其中： 所述第一延遲電路被配置為：基於所述第一延遲控制訊號的所述第一部分，來以第一延遲步長調整第一延遲；以及 所述第二延遲電路被配置為：基於所述第一延遲控制訊號的所述第二部分，來以第二延遲步長調整第二延遲，其中所述第二延遲步長是所述第一延遲步長的倍數。
  9. 如請求項6所述的系統，其中所述第二控制電路被配置為： 接收來自所述第一控制電路的所述第一延遲控制訊號； 基於所述第一延遲控制訊號和第三延遲控制訊號，來生成第二延遲控制訊號；以及 將所述第二延遲控制訊號輸出到所述從延遲電路的所述控制輸入端。
  10. 如請求項9所述的系統，其中所述第三延遲控制訊號包括：所述從延遲電路的延遲除以參考時脈訊號的週期的比率。
  11. 如請求項6所述的系統，其中所述第一延遲電路包括多個延遲裝置，並且所述第一延遲電路被配置為：基於所述第一延遲控制訊號的所述第一部分，選擇性地將一定數量的所述多個延遲裝置放置在所述第一延遲電路的延遲路徑中。
  12. 如請求項11所述的系統，其中所述第二延遲電路包括： 環形振盪器；以及 計數器，所述計數器被配置為：基於所述第一延遲控制訊號的所述第二部分對所述環形振盪器的週期進行計數。
  13. 如請求項1所述的系統，其中第二控制電路包括： 具有第一輸入端、第二輸入端和輸出端的乘法器，其中所述乘法器的所述第一輸入端耦合到所述第二控制電路的所述輸入端，並且所述乘法器的所述第二輸入端被配置為接收第三延遲控制訊號；以及 具有輸入端和輸出端的量化器，其中所述量化器的所述輸入端耦合到所述乘法器的所述輸出端，並且所述量化器的所述輸出端耦合到所述第二控制電路的所述輸出端。
  14. 如請求項13所述的系統，其中所述第三延遲控制訊號包括：所述從延遲電路的延遲除以參考時脈訊號的週期的比率。
  15. 如請求項1所述的系統，其中所述DLL還包括： 第三延遲電路，其中所述第一延遲電路、所述第二延遲電路和所述第三延遲電路串聯耦合在所述DLL的所述輸入端和所述相位檢測器的所述第二輸入端之間，並且所述第一控制電路具有耦合到所述第三延遲電路的控制輸入端的第三輸出端。
  16. 如請求項15所述的系統，其中所述從延遲電路包括： 第四延遲電路；以及 第五延遲電路，其中所述第四延遲電路和所述第五延遲電路串聯耦合； 其中所述第二控制電路的所述輸出端包括耦合到所述第四延遲電路的控制輸入端的第一輸出端，以及耦合到所述第五延遲電路的控制輸入端的第二輸出端。
  17. 如請求項16所述的系統，其中所述第一控制電路被配置為： 基於來自所述相位檢測器的相位誤差訊號，來調整第一延遲控制訊號； 在所述第一控制電路的所述第一輸出端處，輸出所述第一延遲控制訊號的第一部分； 在所述第一控制電路的所述第二輸出端處，輸出所述第一延遲控制訊號的第二部分；以及 在所述第一控制電路的所述第三輸出端處，輸出所述第一延遲控制訊號的第三部分。
  18. 如請求項16所述的系統，其中所述第二控制電路被配置為： 接收來自所述第一控制電路的所述第一延遲控制訊號； 基於所述第一延遲控制訊號和第三延遲控制訊號，來生成第二延遲控制訊號；以及 在所述第二控制電路的所述第一輸出端處，輸出所述第二延遲控制訊號的第一部分，並且在所述第二控制電路的所述第二輸出端處，輸出所述第二延遲控制訊號的第二部分。
  19. 如請求項18所述的系統，其中所述第三延遲控制訊號包括：所述從延遲電路的延遲除以參考時脈訊號的週期的比率。
  20. 如請求項16所述的系統，其中所述第四延遲電路包括多個延遲裝置，並且所述第四延遲電路被配置為：基於所述第二延遲控制訊號的所述第二部分，選擇性地將一定數量的所述多個延遲裝置放置在所述第四延遲電路的延遲路徑中。
  21. 如請求項20所述的系統，其中所述第三延遲裝置包括延遲內插器。
  22. 一種操作包括延遲鎖相迴路(DLL)和從延遲電路的系統的方法，所述DLL包括相位檢測器、第一延遲電路和第二延遲電路，其中所述相位檢測器的第一輸入端耦合到所述DLL的輸入端，並且所述第一延遲電路和所述第二延遲電路串聯耦合在所述DLL的所述輸入端和所述相位檢測器的第二輸入端之間，所述方法包括： 從所述相位檢測器的輸出端接收相位誤差訊號； 基於所述相位誤差訊號來調整第一延遲控制訊號； 將所述第一延遲控制訊號的第一部分輸出到所述第一延遲電路的控制輸入端； 將所述第一延遲控制訊號的第二部分輸出到所述第二延遲電路的控制輸入端； 基於所述第一延遲控制訊號來生成第二延遲控制訊號；以及 將所述第二延遲控制訊號輸出到所述從延遲電路的控制輸入端。
  23. 如請求項22所述的方法，其中： 所述第一延遲控制訊號包括數位代碼；以及 調整所述第一延遲控制訊號包括： 如果所述相位誤差訊號具有第一值，則遞增所述數位代碼；以及 如果所述相位誤差訊號具有第二值，則遞減所述數位代碼。
  24. 如請求項23所述的方法，其中： 所述第一延遲電路被配置為：基於所述第一延遲控制訊號的所述第一部分，來以第一延遲步長調整第一延遲；以及 所述第二延遲電路被配置為：基於所述第一延遲控制訊號的所述第二部分，來以第二延遲步長調整第二延遲，其中所述第二延遲步長是所述第一延遲步長的倍數。
  25. 如請求項22所述的方法，其中： 所述DLL還包括第三延遲電路； 所述第一延遲電路、所述第二延遲電路和所述第三延遲電路串聯耦合在所述DLL的所述輸入端和所述相位檢測器的所述第二輸入端之間；以及 所述方法還包括將所述第一延遲控制訊號的第三部分輸出到所述第三延遲電路的控制輸入端。
  26. 如請求項25所述的方法，其中： 所述第一延遲電路被配置為：基於所述第一延遲控制訊號的所述第一部分，來以第一延遲步長調整第一延遲； 所述第二延遲電路被配置為：基於所述第一延遲控制訊號的所述第二部分，來以第二延遲步長調整第二延遲； 所述第三延遲電路被配置為：基於所述第一延遲控制訊號的所述第三部分，來以第三延遲步長調整第三延遲； 所述第二延遲步長是所述第一延遲步長的第一倍數；以及 所述第一延遲步長是所述第三延遲步長的第二倍數。
  27. 如請求項22所述的方法，其中基於所述第一延遲控制訊號來生成所述第二延遲控制訊號包括： 將所述第一延遲控制訊號與第三延遲控制訊號相乘。
  28. 如請求項27所述的方法，其中所述第三延遲控制訊號包括：所述從延遲電路的延遲除以參考時脈訊號的週期的比率。
  29. 如請求項22所述的方法，其中所述從延遲電路包括第三延遲電路、以及與所述第三延遲電路串聯耦合的第四延遲電路，並且其中輸出所述第二延遲控制訊號包括： 將所述第二延遲控制訊號的第一部分輸出到所述第三延遲裝置的控制輸入端；以及 將所述第二延遲控制訊號的第二部分輸出到所述第四延遲裝置的控制輸入端。
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