JP2008276408A - 画像処理装置及びメモリのアクセス制御方法 - Google Patents
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Abstract
【解決手段】複数のセンサ素子がライン方向に並ぶラインセンサより取得された1ライン分の画素信号をmラインに分割して、分割されたラインを単位として画素信号を順次に出力するラインセンサより出力された画素信号が、その出力順に従ってメモリに格納される。分割されたラインの各々には、1ライン分の画素信号からp×(m−1)画素おきに抽出された連続するp個の画素信号が順次に配置される。X方向の位置を示すX位置信号と、Y方向の位置を示すY位置信号が生成されると、X位置信号のビット配列を並べ替えて、Y位置信号と結合することにより、メモリへのアクセスアドレス信号を生成し、このアクセスアドレス信号でメモリをアクセスすることで画素信号が取得される。
【選択図】 図5B
Description
複数のセンサ素子がライン方向に並ぶラインセンサより取得された1ライン分の画素信号をmライン(mは2以上の整数)に分割して、分割されたラインを単位として順次に出力する撮像手段と、前記分割されたラインの各々には、前記1ライン分の画素信号からp×(m−1)画素おきに抽出された連続するp個(pは1以上の整数)の画素信号が順次に配置されており、
前記撮像手段より出力された画素信号を、その出力順に従って格納するメモリと、
前記撮像手段により得られる画像のライン方向に対応したX方向の位置を示す、複数ビットからなるX位置信号を生成するX位置の生成手段と、
前記画像の前記X方向に直交するY方向の位置を示す、複数ビットからなるY位置信号を生成するY位置の生成手段と、
前記X位置信号のビット配列の一部のビットを上位側に移動させて、前記Y位置信号を前記X位置信号の上位側に結合することにより、前記メモリへのアクセスアドレス信号を生成するアドレス生成手段と、
前記アドレス生成手段で生成されたアクセスアドレス信号で前記メモリをアクセスして画素信号を取得して画像処理を施す画像処理手段とを備える。
複数のセンサ素子がライン方向に並ぶラインセンサより取得された1ライン分の画素信号をmライン(mは2以上の整数)に分割して、分割されたラインを単位として順次に出力する撮像手段から出力された画素信号を処理するための画像処理装置によるメモリのアクセス制御方法であって、前記分割されたラインの各々には、前記1ライン分の画素信号からp×(m−1)画素おきに抽出された連続するp個(pは1以上の整数)の画素信号が順次に配置されており、
前記撮像手段より出力された画素信号を、その出力順に従ってメモリに格納する格納工程と、
前記撮像手段により得られる画像のライン方向に対応したX方向の位置を示す、複数ビットからなるX位置信号を生成するX位置の生成工程と、
前記画像の前記X方向に直交するY方向の位置を示す、複数ビットからなるY位置信号を生成するY位置の生成工程と、
前記X位置信号のビット配列の一部のビットを上位側に移動させて、前記Y位置信号と結合することにより、前記メモリへのアクセスアドレス信号を生成するアドレス生成工程と、
前記アドレス生成工程で生成されたアクセスアドレス信号で前記メモリをアクセスして画素信号を取得する取得工程とを備える。
第1実施形態に係る画像読取装置、画像処理装置及び画像出力装置の構成について図1のブロック図を参照して説明する。なお、画像読取装置、画像処理装置及び画像出力装置はそれぞれ別の装置で実現されてもよいし、いずれかまたは全てが一体となった装置で実現されても良い。また、画像読取装置はスキャナ装置であってもよいし、デジタルカメラやデジタルビデオカメラなどの撮像装置であってもよい。さらに画像出力装置はプリンタなどの印刷装置であってもよいし、ディスプレイモニタなどの表示装置であってもよい。また、画像読取装置、画像処理装置及び画像出力装置がそれぞれ別の装置で構成される場合は、各装置は互いに通信可能なようにローカルエリアネットワーク(LAN)などを介して接続される。
(1)複数のセンサ素子がライン方向に並ぶラインセンサ(CCDセンサ124)を有しており、
(2)画像読取部120は、ラインセンサより取得された1ライン分の画素信号をmライン(mは2以上の整数)に分割し、分割されたラインを単位として順次に出力する構成を有する。ここで、分割されたラインの各々には、1ライン分の画素信号からp×(m−1)画素おきに抽出された連続するp個(pは1以上の整数)の画素信号が順次に配置されている。例えば、図4A,Bはm=2、p=2の場合を示しており、図9A,Bはm=4、p=1の場合を示している。以下、mラインに分割され、連続するp画素ずつ各ラインに画素が配置される形態をm分割p画素という。例えば、図4Aのセンサ出力の形態は2分割2画素、図9Aのセンサ出力の形態は4分割1画素である。
(1)X位置信号x_countの最下位ビット側よりp×m−1の数値を表現するのに必要なビット数のビットを抽出する。例えば、図4Aも図9Aも、「3」を表現するのに必要な2ビット(0ビット目と1ビット目)が抽出される。
(2)抽出されたビットのうちの下位側からp−1の数値を表現するのに必要なビット数のビットを除外した残りのビットをY位置信号y_countの最下位側に接続する。図9Aの出力形態の場合は、「p−1=0」なので、除外されるビットはなく、抽出された2ビットがそのままY位置信号y_countの最下位側に接続される(図9C)。図4Aの出力形態場合は、「p−1=1」なので下位1ビット(0ビット目)が除外され、残りのビット(1ビット目)がY位置信号y_countの最下位側に接続される(図8)。
(3)(2)で除外されたビットは、ビット抽出後のX位置信号の最下位側に接続される。例えば、図4Aの出力形態の場合は、(1)で2ビットが抽出された後のX位置信号の最下位側に、(2)で除外された0ビット目が接続される(図8)。
(4)更に、例えば1画素が16ビット(2バイト)の場合のように、1画素で連続する2つのアクセスアドレスが必要な場合は、(3)で生成されたアクセスアドレスの最下位側に0が接続され、連続アクセスの先頭アドレスを生成する。また、1画素で連続する4つのアクセスアドレスが必要な場合は、(3)で生成されたアクセスアドレスの最下位側2ビットに0が接続され、連続アクセスの先頭アドレスを生成する。なお、このように1画素のビット数が複数選択可能な構成にするには、バッファメモリ読出し単位を1画素のビット数が最大となる場合に合わせ、上記最下位側のビットによって必要な画素のデータを選択する構成とする。このようにすれば、1画素のビット数が変わってもアクセス数は変わらない。
次に、第2実施形態について説明する。第2実施形態では、CCDセンサ124の組み立てなどの状況や画像読み取り範囲によって、センサの端部が使用できず、且つ分割の境界面ではない画素位置から読み取りを行うような場合がある。例えば図4Aのセンサ構造において、センサブロックAの1番目のセンサ素子が使用できず、シフトレジスタ401からは4番目の画素を先頭として画素データが出力される場合がある。このような場合、シフトレジスタAからの出力には位相ずれが発生し、バンドメモリ540には図12の(b)に示すような配置で画素データが格納される。また、2分割1画素の構成で1画素ずれた場合は、図12の(a)のように画素データが配置される。同様に、4分割1画素の構成で2画素ずれた場合は、図12の(c)のように画素データが配置され、4分割2画素の構成で4画素ずれが発生した場合は図12の(d)のように画素データが配置される。そして、この場合、図12の(a)〜(d)に記載されている数字の順に画像を読み出す必要がある。第2実施形態では、このように、バンドメモリ540に展開した画素が第1実施形態で示したようには配置されず、位相がずれている場合であっても、位相ズレを補償して正しい画像データに並べ替えることができる画素並べ替え回路500を説明する。なお、本実施形態の位相補償は、m分割p画素の構成のセンサにおいて、p画素単位で画素ずれが生じた場合を対処するものである。
・2分割1画素の場合:Y位置信号側(最上位側)へ移動したx_count[0:0]に1を加算
・2分割2画素の場合:Y位置信号側(最上位側)へ移動したx_count[1:1]に1を加算
・4分割1画素の場合:Y位置信号側(最上位側)へ移動したx_count[1:0]に1〜3のいずれかを加算(図12の(c)では2を加算している)
・4分割2画素の場合:Y位置信号側(最上位側)へ移動したx_count[2:1]に1〜3のいずれかを加算(上記の図では2を加算している)。
位相補償用加算器552は、X位置信号(X_count)のビット配列のうちの、最上位側(Y位置信号との連結側)への移動の対象となるビットに対して位相補償のための加算を行う。加算される値は、当該移動の対象となるビットのビット数で表現可能な範囲の数値の中から選択された整数値となる。例えば、4分割2画素の構成のセンサ出力形態の場合、移動対象となるx_count[2:1]の2ビットの範囲に、2ビットで表現され得る0〜3までのいずれかの整数値を加算することにより位相が補償される。
Claims (12)
- 複数のセンサ素子がライン方向に並ぶラインセンサより取得された1ライン分の画素信号をmライン(mは2以上の整数)に分割して、分割されたラインを単位として順次に出力する撮像手段と、前記分割されたラインの各々には、前記1ライン分の画素信号からp×(m−1)画素おきに抽出された連続するp個(pは1以上の整数)の画素信号が順次に配置されており、
前記撮像手段より出力された画素信号を、その出力順に従って格納するメモリと、
前記撮像手段により得られる画像のライン方向に対応したX方向の位置を示す、複数ビットからなるX位置信号を生成するX位置の生成手段と、
前記画像の前記X方向に直交するY方向の位置を示す、複数ビットからなるY位置信号を生成するY位置の生成手段と、
前記X位置信号のビット配列の一部のビットを上位側に移動させて、前記Y位置信号を前記X位置信号の上位側に結合することにより、前記メモリへのアクセスアドレス信号を生成するアドレス生成手段と、
前記アドレス生成手段で生成されたアクセスアドレス信号で前記メモリをアクセスして画素信号を取得して画像処理を施す画像処理手段とを備えることを特徴とする画像処理装置。 - 前記アドレス生成手段における前記ビット配列の並べ替えでは、
前記X位置の生成手段で生成された前記X位置信号の最下位ビット側よりp×m−1の数値を表現するのに必要なビット数のビットを抽出し、
抽出されたビットのうちの下位側からp−1の数値を表現するのに必要なビット数のビットを除外した残りのビットを前記Y位置信号の最下位側に結合し、
前記除外されたビットをビット抽出後の前記X位置信号の最下位側に結合することを特徴とする請求項1に記載の画像処理装置。 - 前記アドレス生成手段は、前記X位置信号のビット配列を並べ替えて、前記Y位置信号と結合することにより生成されたアドレスの下位側に連続アクセスが2の場合、値が0の1ビットを結合し、連続アクセスが4の場合、値が0の2ビットを結合して、前記アクセスアドレス信号とすることを特徴とする請求項1又は2に記載の画像処理装置。
- 前記アドレス生成手段は、前記X位置信号のビット配列のうち、前記移動の対象となる前記一部のビットに対して、前記一部のビットのビット数で表現可能な範囲の数値の中から選択された整数値を加算する加算手段を有することを特徴とする請求項1乃至3の何れか1項に記載の画像処理装置。
- 前記撮像手段は、前記ライン方向と直交する副走査方向にN個のラインセンサが並列に配置された構成を有し、前記ラインセンサ内の隣接した画素の中心間の距離をdとした場合に、前記N個のラインセンサが前記ライン方向にφ=d/Nだけずらして配置されていることを特徴とする請求項1に記載の画像処理装置。
- 前記メモリは前記センサ素子からの予め定められたライン数分の画素データを格納するバンドメモリであることを特徴とする請求項1乃至5の何れか1項に記載の画像処理装置。
- 複数のセンサ素子がライン方向に並ぶラインセンサより取得された1ライン分の画素信号をmライン(mは2以上の整数)に分割して、分割されたラインを単位として順次に出力する撮像手段から出力された画素信号を処理するための画像処理装置によるメモリのアクセス制御方法であって、前記分割されたラインの各々には、前記1ライン分の画素信号からp×(m−1)画素おきに抽出された連続するp個(pは1以上の整数)の画素信号が順次に配置されており、
前記撮像手段より出力された画素信号を、その出力順に従ってメモリに格納する格納工程と、
前記撮像手段により得られる画像のライン方向に対応したX方向の位置を示す、複数ビットからなるX位置信号を生成するX位置の生成工程と、
前記画像の前記X方向に直交するY方向の位置を示す、複数ビットからなるY位置信号を生成するY位置の生成工程と、
前記X位置信号のビット配列の一部のビットを上位側に移動させて、前記Y位置信号と結合することにより、前記メモリへのアクセスアドレス信号を生成するアドレス生成工程と、
前記アドレス生成工程で生成されたアクセスアドレス信号で前記メモリをアクセスして画素信号を取得する取得工程とを備えることを特徴とするメモリのアクセス制御方法。 - 前記アドレス生成工程における前記ビット配列の並べ替えでは、
前記X位置の生成工程で生成された前記X位置信号の最下位ビット側よりp×m−1の数値を表現するのに必要なビット数のビットを抽出し、
抽出されたビットのうちの下位側からp−1の数値を表現するのに必要なビット数のビットを除外した残りのビットを前記Y位置信号の最下位側に結合し、
前記除外されたビットをビット抽出後の前記X位置信号の最下位側に結合することを特徴とする請求項7に記載のメモリのアクセス制御方法。 - 前記アドレス生成工程では、前記X位置信号のビット配列を並べ替えて、前記Y位置信号と結合することにより生成されたアドレスの下位側に連続アクセスが2の場合、値が0の1ビットを結合し、連続アクセスが4の場合、値が0の2ビットを結合して、前記アクセスアドレス信号とすることを特徴とする請求項7又は8に記載のメモリのアクセス制御方法。
- 前記アドレス生成工程は、前記X位置信号のビット配列のうち、前記移動の対象となる前記一部のビットに対して、前記一部のビットのビット数で表現可能な範囲の数値の中から選択された整数値を加算する加算工程を有することを特徴とする請求項7乃至9の何れか1項に記載のメモリのアクセス制御方法。
- 前記撮像手段は、前記ライン方向と直交する副走査方向にN個のラインセンサが並列に配置された構成を有し、前記ラインセンサ内の隣接した画素の中心間の距離をdとした場合に、前記N個のラインセンサが前記ライン方向にφ=d/Nだけずらして配置されていることを特徴とする請求項7に記載のメモリのアクセス制御方法。
- 前記メモリは前記センサ素子からの予め定められたライン数分の画素データを格納するバンドメモリであることを特徴とする請求項7乃至11の何れか1項に記載のメモリのアクセス制御方法。
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