JP2007013595A - 画像読取装置 - Google Patents

Abstract

【課題】イメージセンサの光電変換素子が複数の素子群からなるチャネルに分割され、各チャネルから並列に出力された画像信号を、小容量の記憶手段で簡易に並び替える手段を提供する。
【解決手段】画像読取装置１は、光電変換素子が任意の素子群からなるチャネルに分割されたイメージセンサ２４と、イメージセンサ２４の各チャネルから並列に出力された画像信号をシリアル化して出力するアナログフロントエンド回路３１と、シリアル化された画像信号をサンプリングし、画像信号が属するチャネルをチャネル情報として付加して出力するサンプリング回路３２と、所定のアドレスに基づいて画像信号を格納する内部メモリ３４と、チャネル情報に基づいて、各チャネル毎にイメージセンサ２４の主走査方向の先頭から画像信号が並ぶように、内部メモリ３４に対して書き込みと読み出しとを行うためのアドレスを生成する並び替え回路３３とを具備する。
【選択図】図４

Description

本発明は、主走査方向に配列された光電変換素子を有するイメージセンサの出力信号に基づいて画像読み取りを行う画像読取装置に関する。より詳細には、イメージセンサの光電変換素子が複数の素子群からなるチャネルに分割され、各チャネルから並列に画像信号が出力される画像読取装置に関する。

従来より、読取載置台に内蔵されたイメージセンサをキャリッジに搭載して走査することにより原稿の画像を読み取るいわゆるフラットベッドスキャナが、複写機や複合機に搭載される画像読取装置として知られている。また、イメージセンサとして、ＣＩＳ（Contact Image Sensor）が知られている。ＣＩＳは、主走査方向に光電変換素子が配列されており、該光電変換素子が受光強度に応じた画像信号を出力するものである。また、主走査方向に配列された複数の光電変換素子は、一方向に順次画像信号を出力するように制御される。

従来の画像読取装置におけるイメージセンサからは、複数の光電変換素子から主走査方向に順次画像信号が出力されるので、１ライン分の画像読取りには、１ライン分の光電変換素子から順次画像信号を出力するための時間を要する。このイメージセンサによる１ライン分の画像読取りに要する時間を短縮することにより、画像読取装置を高速化することが提案されている。例えば、イメージセンサの光電変換素子を複数個の素子群に分割して、各素子群から画像信号を並列に出力する構成が提案されている（特許文献１参照）。

特開平６−１８９０８０号公報

イメージセンサの各素子群から並列に画像信号が出力される場合に、出力された画像信号を、光電変換素子の主走査方向の順序に従って並び替える必要が生じる。仮に、イメージセンサから並列に出力された画像信号をバッファメモリに格納し、該バッファメモリから、出力された光電変換素子の主走査方向の順序に従って各画像信号を読み出すこととすれば、バッファメモリから画像信号の読み出しを行っている間に、つぎのライン分としてイメージセンサから並列に出力された画像信号を書き込むためのバッファメモリを別に設ける必要がある。つまり、２つのバッファメモリ又は大容量のバッファメモリを用いて、並列に出力された画像信号を各ライン毎に交互に書き込み及び読み出しを行うことになる。そのために、装置のコストが上がるという問題が生じる。

また、イメージセンサの複数の素子群から並列に出力される画像信号を、バッファメモリの所定のアドレスに書き込み、書き込まれた画像信号を所定の順序で読み出すと同時に、その読み出したアドレスに次の画像信号を書き込むことが提案されている。しかし、このようなアドレス制御は、イメージセンサの各素子群が同数の光電変換素子からなる場合に適しており、各素子群の光電変換素子数が異なる場合には、各ライン毎に並列して出力される画像信号に付与するアドレス制御が複雑になる。そのため、制御プログラムが複雑になる他、バッファメモリへのオーバーライトやシステム破綻の危険性が高くなり、装置の信頼性が低下するという問題がある。

本発明は、かかる問題に鑑みてなされたものであり、イメージセンサの光電変換素子が複数の素子群からなるチャネルに分割され、各チャネルから並列に出力された画像信号を、小容量の記憶手段で簡易に並び替える手段を提供することを目的とする。

(1)本発明に係る画像読取装置は、主走査方向に配列された光電変換素子が任意の素子群からなるチャネルに分割され、各チャネルから並列に画像信号を出力するイメージセンサと、イメージセンサから並列に出力された画像信号をシリアル化して出力するシリアル伝送手段と、シリアル化された画像信号をサンプリングし、画像信号が属するチャネルをチャネル情報として各画像信号毎に付加して出力するサンプリング手段と、所定のアドレスに基づいて画像信号を格納する記憶手段と、チャネル情報に基づいて、各チャネル毎にイメージセンサの主走査方向の先頭から画像信号が並ぶように、上記記憶手段に対して書き込みと読み出しとを行うためのアドレスを付与して、サンプリングされた画像信号を上記記憶手段に読み書きする並び替え手段と、を具備するものである。

イメージセンサからは各チャネル毎の画像信号が並列して出力される。換言すれば、イメージセンサの動作クロックに対してチャネル分割数の画像信号が一度に出力されるので、イメージセンサの画像読取が高速化される。イメージセンサから並列に出力された各チャネルの画像信号は、シリアル化され、チャネル情報が付加される。並び替え手段は、チャネル情報に基づいて、各チャネル毎にイメージセンサの主走査方向の先頭から画像信号が並ぶようにアドレスを生成して、記憶手段に対して画像信号の書き込みと読み出しとを行う。これにより、イメージセンサから並列に出力された画像信号が、主走査方向に連続する１ラインのデータに並び替えられる。

(2)また、上記並び替え手段は、上記記憶手段の格納領域を上記イメージセンサのチャネル数と同数のブロックに分割し、さらに各ブロックをチャネル数と同数のサブブロックに分割し、各チャネル毎のアドレスカウンタとブロック及びサブブロックに対応したオフセットアドレスとに基づいて生成されたアドレスにより、上記記憶手段に画像信号を読み書きするものであってもよい。

記憶手段の格納領域をチャネル数と同数のブロック及びサブブロックに分割することにより、各チャネルの画像信号を読み書きするための領域に対するアドレス生成が簡易となる。

(3)また、上記並び替え手段は、上記サンプリング手段によりチャネル情報が付加された画像信号を、奇数ラインと偶数ラインとに分けて所定のアドレスをそれぞれ生成するものであって、奇数ライン又は偶数ラインのうち一方のラインの各チャネルに対して、上記記憶手段の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックを割り当ててアドレスを生成し、奇数ライン又は偶数ラインのうち他方のラインの各チャネルに対して、上記記憶手段の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックの各サブブロック毎に各チャネルを割り当ててアドレスを生成するものであってもよい。

奇数ライン又は偶数ラインのうち一方のラインの各チャネルに対して、記憶手段の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックが割り当てられ、該ブロックに対応するアドレスが付与される。したがって、読み出し前のブロックに新たな画像信号が書き込まれることがない。つまり、各ブロックにおいて読み出し前の画像信号に対して上書きが行われることがない。

奇数ライン又は偶数ラインのうち他方のラインの各チャネルに対して、記憶手段の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックの各サブブロック毎に各チャネルを割り当てられ、アドレスが付与される。前述したように、一方のラインの各チャネルは、記憶手段のいずれかのブロックに割り当てられて、該チャネルの画像信号の書き込み及び読み込みが行われる。他方のラインの各チャネルに対しては、一方のラインの画像信号の読み出しが終了したいずれかのブロックが割り当てられるので、読み出し前のブロックに新たな画像信号が書き込まれることがない。つまり、各ブロックにおいて読み出し前の一方のラインの画像信号に対して上書きが行われることがない。また、該ブロックの各サブブロックに各チャネルが割り当てられる。したがって、各チャネルの画像信号を該ブロックに順次書き込むことができる。該ブロックに書き込みが終了すれば、一方のラインの画像信号の読み出しが終了した他のブロックが同様に割り当てられる。これが繰り返されることにより、各ブロックにおいて読み出し前の画像信号に対して上書きが行われることがない。これにより、記憶手段の格納領域が効率的に用いられ、記憶手段に求められる格納領域が低減される。

(4)また、上記記憶手段は、格納領域が複数のブロックに等分され、各ブロックが複数のサブブロックに等分されたものが好適である。

(5)また、上記記憶手段のブロックは、上記イメージセンサの最大画素数のチャネルの画像信号を格納可能な容量を有するものであることが好適である。

(6)また、上記並び替え手段は、上記記憶手段のいずれかのブロック又はサブブロックに画像信号を書き込んでいる間に、他のブロック又はサブブロックに格納された画像信号を読み出すものであってもよい。

これにより、いずれかのブロック又はサブブロックに画像信号が書き込まれる間に、他のいずれかのブロック又はサブブロックの読み込みが終了する。したがって、いずれかのブロック又はサブブロックに画像信号が書き込まれた後に、他のいずれかのブロック又はサブブロックは、画像信号が書き込み可能な状態になる。

(7)また、上記イメージセンサは、主走査方向に配列された光電変換素子が３分割されたものが好適である。

(8)また、上記イメージセンサは、主走査方向の中央となるチャネルの光電変換素子数が最も小さくなるように分割されたものが好適である。

イメージセンサのほぼ中央に被読取媒体の中央が合致するように配置される所謂センターレジでは、イメージセンサの両端側の光電変換素子は、被読取媒体の幅によっては反射光を受光しない場合がある。一方、イメージセンサの中央は被読取媒体が、その幅に拘わらず常に配置される。換言すれば、センターレジでは、イメージセンサの有効画素領域が中央付近になる。イメージセンサの中央となるチャネルの素子数を最も小さくすることにより、イメージセンサの両端側が有効画素領域として用いられない場合に、各チャネルから出力される画像信号量の差が小さくなる。これにより、記憶手段の各ブロック又はサブブロックを有効利用することができる。

(9)また、上記サンプリング手段は、上記イメージセンサの各チャネルのうち、被読取媒体からの反射光を受光するための有効画素領域に属する光電変換素子が出力した画像信号のみを出力するものであってもよい。

これにより、記憶手段の格納領域が一層効率的に用いられ、記憶手段に求められる格納領域が一層低減される。

(10)また、上記並び替え手段が出力した画像信号に対して、上記イメージセンサの各光電変換素子間のばらつきを補正する補正処理手段をさらに備え、該補正処理手段が単位光電変換素子分の画像信号を補正処理する周期に対して、上記サンプリング手段のサンプリング周期が同等以上に設定されたものであってもよい。

これにより、サンプリング手段が画像信号をサンプリングして並び替え手段に出力するより速く、並び替え手段が記憶手段から読み出した画像信号を出力することができる。したがって、記憶手段において、読み出し前の画像信号に対して上書きが行われることがない。

(11)また、上記並び替え手段が画像信号を格納する上記記憶手段として、並び替え手段を構成する回路内部に備えられた内部メモリが用いられ、補正処理後の出力データ先として外部メモリが用いられ、上記並び替え手段が出力する画像信号を、所定期間内に所定数以上の出力とならないように調整する出力調整手段が設けられたものであってもよい。

上記記憶手段に内部メモリが用いられることにより、並び替え手段は内部メモリに高速にアクセスすることが可能となり、画像信号の読み書きを高速に行うことが可能である。補正処理後の出力データ先として用いられる外部メモリは、補正処理手段以外にも、例えばＣＰＵのワークメモリとして用いられる。この外部メモリは、補正処理において使用する補正データを記憶するものであってもよい。出力調整手段は、並び替え手段から出力される画像信号が、所定期間内に所定数以上とならないように調整する。例えば、出力調整手段は、並び替え手段が出力する画像信号が所定数となるまで保持する。この保持の間、補正処理手段は外部メモリにアクセスしない。これにより、補正処理手段が外部メモリへのアクセスを占有することが防止されるので、ＣＰＵ等を含むシステムの破綻が回避される。

(12)また、上記シリアル伝送手段は、上記イメージセンサが出力するアナログの画像信号をデジタル変換するアナログデジタル変換器を有するものが好適である。

(13)また、上記シリアル伝送手段は、上記アナログデジタル変換器が画像信号をデジタル変換する前に、アナログの画像信号をシリアル化するアナログスイッチを有するものであってもよい。

これにより、各チャネルに対してアナログデジタル変換器を共用させることが可能となり、コストダウンが実現される。

(14)また、上記シリアル伝送手段は、上記イメージセンサのチャネル毎に上記アナログデジタル変換器を有し、デジタル変換されたチャネル毎の画像信号をシリアル化するものであってもよい。

これにより、各チャネル毎のデジタル変換速度が向上するので、処理速度の高速化が実現される。

このように、本発明に係る画像読取装置によれば、イメージセンサからは各チャネル毎の画像信号が並列して出力されることとしたので、イメージセンサの画像読取が高速化される。

また、記憶手段の格納領域をチャネル数と同数のブロック及びサブブロックに分割されたので、各チャネルの画像信号を読み書きするための領域に対するアドレス生成が簡易になる。

さらに、記憶手段に画像信号を書き込む際に、各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックが割り当てられるようにしたので、読み出し前の画像信号に対して上書きが行われることがない。これにより、記憶手段の格納領域が効率的に用いられ、記憶手段に求められる格納領域が低減される。

以下、適宜図面を参照して本発明の実施形態を説明する。
図１は、本発明の実施の形態に係る画像読取装置１の外観構成を示すものである。本画像読取装置１は、例えば、プリンタ機能とスキャナ機能とを一体的に備えた多機能装置（ＭＦＤ：Multi Function Device）のスキャナ部として用いられたり、複写機の画像読取部として用いられるものであるが、プリンタ機能等は本発明において任意の機構であり、例えば、スキャナ機能のみを有するフラットベッドスキャナ（ＦＢＳ：Flatbed Scanner）として画像読取装置１を実現してもよい。

図に示すように、画像読取装置１は、ＦＢＳとして機能する読取載置台２に対して、オート・ドキュメント・フィーダ（ＡＤＦ：Auto Document Feeder）３を備えた原稿カバー４が開閉自在に取り付けられてなる。読取載置台２は、略直方体の筐体２０の天面にプラテンガラス２１が配設され、該筐体２０内に画像読取ユニット５が内蔵されてなるものである。プラテンガラス２１上に載置された原稿が、原稿カバー４が閉じられることにより固定される。その原稿に対して、画像読取ユニット５が走査されて画像読取りが行われる。

また、読取載置台２の正面側には、操作パネル２２が設けられている。操作パネル２２は各種操作ボタンや液晶表示部から構成されており、画像読取装置１は、該操作パネル２２からの指示によって動作するようになっている。なお、本画像読取装置１をＭＦＤとして実現する場合には、操作パネル２２による指示のほか、コンピュータに接続されて該コンピュータからスキャナドライバ等を介して送信される指示によっても動作することとなる。

原稿カバー４には、原稿トレイから排紙トレイへ原稿を連続搬送するＡＤＦ３が備えられており、該ＡＤＦ３による搬送過程において原稿がプラテン２３を通過し、該プラテン２３の下方において画像読取ユニット５が該原稿の画像を読み取るようになっているが、本発明においてＡＤＦ３は任意の構成である。

画像読取ユニット５は、イメージセンサ２４がキャリッジに搭載され、該キャリッジがベルト駆動機構等の走査機構によりプラテンガラス２１に平行して往復動可能に構成されている。イメージセンサ２４は所謂密着型のイメージセンサであり、一般にＣＩＳと称される。

図２に示すように、イメージセンサ２４は、その上面２５が平面視で細長矩形の直方体形状である。上面２５には、イメージセンサ２４に内蔵されたＬＥＤの光を導くライトガイド２６が長手方向に配設されている。このライトガイド２６により、ＬＥＤの光がイメージセンサ２４の上面２５側へ出射される。また、上面２５には、複数の集光レンズ２７がライトガイド２６と平行するように長手方向に一列に配設されている。さらに、イメージセンサ２４の内部には、集光レンズ２７の直下に複数の光電変換素子が集光レンズ２７と同方向に列設されている。ＬＥＤから出射された光は被読取媒体に照射され、その反射光が集光レンズ２７により光電変換素子に集光される。光電変換素子は反射光の強度に応じた画像信号を出力する。このようにして、イメージセンサ２４は、被読取媒体の画像を画像信号として出力する。

イメージセンサ２４の長手方向、すなわち主走査方向に配列された光電変換素子は任意の素子群からなるチャネルに分割されている。本実施の形態では、イメージセンサ２４の光電変換素子が３分割されたものについて説明する。図３に示すように、イメージセンサ２４の主走査方向に配列された光電変換素子は５１２０個である。これら各光電変換素子が１ラインにおける１画素に相当する。換言すれば、イメージセンサ２４の１ラインは５１２０画素からなる。この１ラインの５１２０画素が中央及び両端の３つの領域に分割されている。これら各領域を主走査方向の上流側からチャネル１（ｃｈ１）、チャネル２（ｃｈ２）、チャネル３（ｃｈ３）と呼ぶ。イメージセンサ２４の主走査方向の上流側とは、イメージセンサ２４が５１２０画素の画像信号を順次出力する方向の上流側であり、図２における左側である。

各チャネルに含まれる画素数は任意に設定し得る。本実施の形態では、チャネル１が１６００画素、チャネル２が１７９２画素、チャネル３が１７２８画素を有するように、１ライン分の５１２０画素が３分割されている。各チャネル１，２，３には、各チャネルが有する光電変換素子から画像信号を出力するための出力線がそれぞれ設けられている。イメージセンサ２４には、制御信号としてトリガー信号ＴＧが与えられた後、クロック信号ＣＬＫが与えられ、このクロック信号ＣＬＫに同期して、各チャネル１，２，３から、各チャネルが有する光電変換素子からの画像信号が出力される。換言すれば、イメージセンサ２４は、クロック信号ＣＬＫに同期して各チャネル１，２，３から画像信号を並列に出力する。

各チャネル１，２，３からの画像信号は、各チャネル１，２，３に対応して設けられた３本の出力線からそれぞれ出力される。各チャネルにおいては、主走査方向の上流側の光電変換素子から順次スイッチングされて各光電変換素子の画像信号が出力される。詳細には、チャネル１からは、１画素目から１６００画素目までの画像信号がシリアルに出力される。チャネル２からは、１６０１画素目から３３９２画素目までの画像信号がシリアルに出力される。チャネル３からは、３３９３画素目から５１２０画素目までの画像信号がシリアルに出力される。

イメージセンサ２４の各出力線は、画像読取装置１の制御部と電気的に接続されている。画像読取装置１の制御部は、例えば、各種演算を行うためのＣＰＵ、各種制御プログラムが格納されたＲＯＭ、データを一時格納するためのＲＡＭ、駆動回路や各種インタフェース等を駆動するためのＡＳＩＣ等からなる。

図４は、画像読取装置１の制御部３０の構成を示す。制御部３０は、サンプルホールド回路、アナログスイッチ、及びアナログ／デジタル変換器からなるアナログフロントエンド回路３１（シリアル伝送手段）と、サンプリング回路３２と、並び替え回路３３と、内部メモリ３４（記憶手段）と、補正処理回路３５と，外部メモリ３６と、ウェイト回路３７とを主として構成されている。なお、イメージセンサ２４に与えられるトリガー信号ＴＧ、クロック信号ＣＬＫ、及びサンプリングタイミングは、アナログフロントエンド回路３１の制御信号を生成するタイミング生成回路３８から供給される。

以下、制御部３０によりイメージセンサ２４の出力制御について詳述する。
イメージセンサ２４のＬＥＤから被読取媒体に光が照射され、被読取媒体の反射光が集光レンズ２７により主走査方向に列設された各光電変換素子に集光されると、各光電変換素子は、受光した光強度に応じて電荷を蓄積する。

イメージセンサには、図５に示すように、制御信号として、１ラインの開始を示すトリガー信号ＴＧが与えられた後、クロック信号ＣＬＫが付与される。このクロック信号ＣＬＫに基づいて、各チャネル１，２，３が同時にスイッチングされ、各チャネル１，２，３の３つの光電変換素子から、受光した光強度に応じた画像信号が並列して外部に出力される。

詳細には、第１番目のクロック信号ＣＬＫに基づいて、チャネル１から１画素目の画像信号が、チャネル２から１６０１画素目の画像信号が、チャネル３から３３９３画素目の画像信号が並列に出力される。続いて、第２番目のクロック信号ＣＬＫに基づいて、チャネル１から２画素目の画像信号が、チャネル２から１６０２画素目の画像信号が、チャネル３から３３９４画素目の画像信号が並列に出力される。同様に、各クロック信号ＣＬＫに基づいて３つのチャネルから画像信号が並列に順次出力され、第１６００番目のクロック信号ＣＬＫに基づいて、チャネル１から１６００画素目の画像信号が、チャネル２から３２００画素目の画像信号が、チャネル３から４９２８画素目の画像信号が並列に出力される。チャネル１は、１６００画素分の光電変換素子からなるので、第１６０１番目以降のクロック信号ＣＬＫに対して画像信号を出力しない。

つづいて、第１７２８番目のクロック信号ＣＬＫに基づいて、チャネル２から３３２８画素目の画像信号が、チャネル３から５１２０画素目の画像信号が並列に出力される。チャネル３は、１７２８画素分の光電変換素子からなるので、第１７２８番目以降のクロック信号ＣＬＫに対して画像信号を出力しない。そして、第１７９２番目のクロック信号ＣＬＫに基づいて、チャネル２から３３９２画素目の画像信号が出力される。そして、１ライン分のすべての画像信号の出力が終了する。

イメージセンサ２４から並列に出力されたアナログの各画像信号は、アナログフロントエンド回路３１により、サンプルホールドされた後、デジタル変換され且つシリアル化される。デジタル変換とは、イメージセンサ２４から出力されたアナログの画像信号を所定ビット数のデジタルコードからなるデジタル信号に変換することである。デジタル変換は、アナログ／デジタル変換器により行われる。シリアル化とは、イメージセンサ２４から並列に出力された３つの画像信号を、所定の順序で直列に出力することにより行われる。並列に出力された画像信号のシリアル化は、アナログスイッチがイメージセンサ２４からの出力線のいずれか１つを順次スイッチングすることにより行われる。このデジタル変換とシリアル化の順序は、いずれが先であってもよい。この順序は、読取速度又はコストのいずれを目的とするかによって選択される。

アナログスイッチによりイメージセンサ２４から並列に出力されたアナログ信号をシリアル化し、その後、アナログ／デジタル変換器によりシリアル化されたアナログの画像信号をデジタル変換するように構成すれば、各チャネル１，２，３に対して、アナログデジタル変換器を共用させることが可能となる。これにより、制御部３０のコストダウンが実現される。

一方、イメージセンサ２４の各チャネル１，２，３に対応させて３つのアナログ／デジタル変換器を設けて、各チャネル１，２，３から並列に出力されるアナログの画像信号をデジタル変換し、その後、アナログスイッチにより、デジタル変換された各チャネル１，２，３の画像信号をシリアル化するように構成すれば、各チャネル１，２，３毎のデジタル変換速度が向上する。これにより、制御部３０の処理速度の高速化が実現される。

アナログフロントエンド回路３１によりシリアル化された各チャネル１，２，３の画像信号は、サンプリング回路３２によりサンプリングされる。図５に示すように、各チャネル１，２，３から出力される画像信号は所定の波形をなしている。サンプリング回路３２は、各チャネル１，２，３から出力される画像信号のレベルが安定する所定時点の画像信号をサンプリングする。また、サンプリング回路３２は、各画像信号が属するチャネルをチャネル情報としてサンプリングした各画像信号毎に付加して出力する。

図６は、サンプリング回路から出力される画像信号を模式的に示している。アナログフロントエンド回路３１のアナログスイッチは、チャネル１、チャネル２、チャネル３の順序でスイッチングを行い、イメージセンサ２４から並列に出力された画像信号は、チャネル１、チャネル２、チャネル３の順序でシリアル化されている。

詳細には、第１番目のクロック信号ＣＬＫに基づいて各チャネル１，２，３から並列に出力された１画素目、１６０１画素目、３３９３画素目の画像信号は、チャネル１、チャネル２、チャネル３の順序で直列に出力され、１画素目の画像信号にチャネル１を示すチャネル情報が付加され、１６０１画素目の画像信号にチャネル２を示すチャネル情報が付加され、３３９３画素目の画像信号にチャネル３を示すチャネル情報が付加されている。

つづいて、第２番目のクロック信号ＣＬＫに基づいて各チャネル１，２，３から並列に出力された２画素目、１６０２画素目、３３９４画素目の画像信号も同様に、チャネル１、チャネル２、チャネル３の順序で直列に出力され、２画素目の画像信号にチャネル１を示すチャネル情報が付加され、１６０２画素目の画像信号にチャネル２を示すチャネル情報が付加され、３３９４画素目の画像信号にチャネル３を示すチャネル情報が付加されている。第３番目のクロック信号ＣＬＫから第１６００番目のクロック信号ＣＬＫまで、同様に、各チャネル１，２，３の所定画素の画像信号が、チャネル情報とともにチャネル１、チャネル２、チャネル３の順序で直列的に順次出力される。

第１６０１番目以降のクロック信号ＣＬＫに基づく出力では、チャネル１から出力される画像信号はなく、チャネル２，３から並列に出力された所定画素の画像信号が、チャネル２，３の順序で直列に出力され、各画像信号にチャネル２又はチャネル３を示す画像信号が付加されている。

第１７２９番目以降のクロック信号ＣＬＫに基づく出力では、チャネル１，３から出力される画像信号はなく、チャネル２から出力された所定画素の画像信号のみが出力され、その画像信号にチャネル２を示すチャネル情報が付加されている。そして、第１７９２番目のクロック信号ＣＬＫに基づいて出力されたチャネル２の３３９２画素目の画像信号にチャネル２を示すチャネル情報が付加されて出力され、１ライン分の出力が終了する。

サンプリング回路３２から出力された画像信号は、並び替え回路３３によりイメージセンサ２４の主走査方向の先頭から各画像信号が並ぶように並び替えられる。並び替え回路３２は、各画像信号の並び替えのために、サンプリング回路３２から出力された画像信号を内部メモリ３４の所定アドレスに書き込み、また、内部メモリ３４に書き込まれた画像信号を所定の順序で読み出す。並び替え回路３３が画像信号を読み書きする内部メモリ３４は、並び替え回路３３を構成する回路内部に備えられたものである。

並び替え回路３３は、内部メモリ３４の格納領域をイメージセンサ２４のチャネル数と同数のブロックに分割する。つまり３分割する。３分割された内部メモリ３４の各ブロックは、イメージセンサ２４の最大画素数のチャネルの画像信号を格納可能な容量を有する。また、各ブロックは等分されている。

詳細に説明するに、イメージセンサ２４の最大画素数を有するチャネルは、主走査方向中央のチャネル２であり、その画素数は１７９２画素である。このチャネル２の画素数をチャネル数３で割った数の９倍が内部メモリ３４の容量として要求される。なお、チャネル２の画素数を３で割った数のうち、小数点以下は切り上げる。仮に１画素が１バイトのデジタルコードで表現されるとすれば、１７９２画素を３で割って小数点以下を切り上げた数は５９８である。この３倍の１７９４バイトが内部メモリ３４が３つに等分された１ブロックの容量となる。そして、内部メモリ３４に要求される容量は５３８２バイトである。

仮に、イメージセンサ２４の全画素数５１２０画素を１画素を１バイトで表現されるとして、各ラインを交互に読み書きするための２ライン分のメモリ容量を求めると１０２４０バイトとなる。したがって、内部メモリ３４は、イメージセンサ２４の２ライン分のメモリ容量より小さい容量で実現されている。換言すれば、内部メモリ３４の格納領域が効率的に用いられ、内部メモリ３４に求められる格納領域が低減されている。

さらに、並び替え回路３３は、内部メモリ３４の各ブロックを、チャネル数３でサブブロックに等分する。つまり、内部メモリ３４の格納領域は、３つのブロックにより等分され、さらに各ブロックが３つのサブブロックにより等分される。並び替え回路３３は、サンプリング回路３２から出力された画像信号に対して、各チャネル毎のアドレスカウンタとブロック及びサブブロックに対応したオフセットアドレスとに基づいて生成されたアドレスにより、内部メモリ３４に各画像信号を読み書きする。また、内部メモリ３４は、生成された所定のアドレスに基づいて画像信号を格納する。

以下、並び替え回路３３による内部メモリ３４への画像信号の書き込みについて、図７を用いて説明する。並び替え回路３３は、イメージセンサ２４のライン毎の出力を、奇数ラインと偶数ラインとで内部メモリ３４への書き込み方法を変えて、書き込みを行う。なお、以下に詳述される奇数ラインにおける内部メモリ３４への読み書きの方法と偶数ラインにおける内部メモリ３４への読み書きの方法とは置き換えることができる。つまり、１ライン毎に内部メモリ３４への読み書きの方法が変更されればよい。

奇数ラインとして１ライン目を説明する。１ライン目の各チャネルの画像信号を内部メモリ３４に書き込む際には、内部メモリ３４の３つのブロックに対応するアドレスを生成して書き込みを行う。並び替え回路３３は、奇数ラインのアドレス生成のために、各チャネル１，２，３毎のアドレスカウンタ（ch1_wr_acount、ch2_wr_acount、ch3_wr_acount）と、チャネル２，３に対応する奇数ライン用のオフセットアドレス（ch2_offset1、ch3_offset1）を有する。アドレスカウンタ（ch1_wr_acount、ch2_wr_acount、ch3_wr_acount）は、各チャネル１，２，３の画像信号を１つ書き込む毎にカウントアップされる。オフセットアドレス（ch2_offset1、ch3_offset1）は、内部メモリ３４のブロックの容量に対応するものである。チャネル２に対して設けられたオフセットアドレス（ch2_offset1）は、第１ブロックの容量（１７９４バイト）に対応している。チャネル３に対して設けられたオフセットアドレス（ch3_offset1）は、第１ブロック及び第２ブロックの容量（３５８８バイト）に対応している。なお、チャネル２に対するオフセットアドレス（ch2_offset1）の２倍がチャネル３に対するオフセットアドレス（ch3_offset1）である。

並び替え回路３３は、図６に示したシリアル化された１ライン目の画像信号をサンプリング回路３２から受信する。そして、第１番目のクロック信号ＣＬＫに基づいて各チャネル１，２，３から並列に出力された１画素目、１６０１画素目、３３９３画素目の画像信号を、それぞれのチャネル情報に基づいて、内部メモリ３４の第１ブロック、第２ブロック、第３ブロックにそれぞれ書き込む。

チャネル１の１画素目の画像信号に対しては、チャネル１に対応したアドレスカウンタ（ch1_wr_acount）により、内部メモリ３４の第１ブロックの最初に相当するアドレス、例えば０番地が与えられ、内部メモリ３４の０番地に１画素目の画像信号が書き込まれる。なお、０番地から１７９３番地までは、内部メモリ３４の第１ブロックに属する。

チャネル２の１６０１画素目の画像信号に対しては、チャネル２に対応したアドレスカウンタ（ch2_wr_acount）とオフセットアドレス（ch2_offset1）により、内部メモリ３４の第２ブロックの最初に相当するアドレス、例えば１７９４番地が与えられ、内部メモリの１７９４番地に１６０１画素目の画像信号が書き込まれる。なお、１７９４番地から３５８７番地までは、内部メモリ３４の第２ブロックに属する。

チャネル３の３３９３画素目の画像信号に対しては、チャネル３に対応したアドレスカウンタ（ch3_wr_acount）とオフセットアドレス（ch3_offset1）により、内部メモリ３４の第３ブロックの最初に相当するアドレス、例えば３５８８番地が与えられ、内部メモリの３５８８番地に３３９３画素目の画像信号が書き込まれる。なお、３５８８番地から５３８１番地までは、内部メモリ３４の第３ブロックに属する。

つづいて並び替え回路３３が受信するチャネル１の２画素目の画像信号に対しては、チャネル１に対応したアドレスカウンタ（ch1_wr_acount）により１つカウントアップされた１番地が与えられ、内部メモリ３４の１番地に２画素目の画像信号が書き込まれる。チャネル２の１６０２画素目の画像信号に対しては、チャネル２に対応したアドレスカウンタ（ch2_wr_acount）とオフセットアドレス（ch2_offset1）により１つカウントアップされた１７９５番地が与えられ、内部メモリの１７９５番地に１６０２画素目の画像信号が書き込まれる。チャネル３の３３９４画素目の画像信号に対しては、チャネル３に対応したアドレスカウンタ（ch3_wr_acount）とオフセットアドレス（ch3_offset1）により１つカウントアップされた３５８９番地が与えられ、内部メモリの３５８９番地に３３９４画素目の画像信号が書き込まれる。

これを繰り返して、最後に並び替え回路３３が受信するチャネル２の３３９２画素目の画像信号が、内部メモリ３４の第２ブロックに属する第３５８７番地に書き込まれて、１ライン目の画像信号の書き込みが終了する。

偶数ラインとして２ライン目を説明する。２ライン目の各チャネルの画像信号を内部メモリ３４に書き込む際には、内部メモリ３４の９つのサブブロックに対応するアドレスを生成して書き込みを行う。並び替え回路３３は、偶数ラインのアドレス生成のために、各チャネル１，２，３毎のアドレスカウンタ（ch1_wr_acount、ch2_wr_acount、ch3_wr_acount）と、各チャネル１，２，３毎に偶数ライン用のオフセットアドレス（ch2_offset1、ch3_offset1、ch1_offset2、ch2_offset2、ch3_offset2）を有する。アドレスカウンタ（ch1_wr_acount、ch2_wr_acount、ch3_wr_acount）は、各チャネル１，２，３の画像信号を１つ書き込む毎にカウントアップされる。また、各チャネル１，２，３が内部メモリ３４のブロックを跨ぐ場合にクリアされる。

オフセットアドレス（ch2_offset1、ch3_offset1、ch2_offset2、ch3_offset2）は、内部メモリ３４のブロック及びサブブロックの容量に対応して設けられている。第１ブロックでは、チャネル１はオフセットアドレスなし、チャネル２は、３分の１ブロック（５９８バイト）に相当するオフセットアドレス（ch2_offset2）が用いられ、チャネル３は、３分の２ブロック（１１９６バイト）に相当するオフセットアドレス（ch3_offset2）が用いられる。

第２ブロックでは、チャネル１は１ブロックに相当するオフセットアドレス（ch2_offset1）が用いられ、チャネル２は、１ブロックと３分の１に相当するオフセットアドレス（ch2_offset1＋ch2_offset2）が用いられ、チャネル３は、１ブロックと３分の２に相当するオフセットアドレス（ch2_offset1＋ch3_offset2）が用いられる。

第３ブロックでは、チャネル１は２ブロックに相当するオフセットアドレス（ch3_offset1）が用いられ、チャネル２は、２ブロックと３分の１に相当するオフセットアドレス（ch3_offset1＋ch2_offset2）が用いられ、チャネル３は、２ブロックと３分の２に相当するオフセットアドレス（ch3_offset1＋ch3_offset2）が用いられる。

並び替え回路３３は、図６に示したシリアル化された２ライン目の画像信号をサンプリング回路３２から受信する。そして、第１番目のクロック信号ＣＬＫに基づいて各チャネル１，２，３から並列に出力された１画素目、１６０１画素目、３３９３画素目の画像信号を、それぞれのチャネル情報に基づいて、内部メモリ３４の第１ブロック(1),(2),(3)に書き込む。

チャネル１の１画素目の画像信号に対しては、チャネル１に対応したアドレスカウンタ（ch1_wr_acount）により、内部メモリ３４の第１ブロックの第１のサブブロック（第１ブロック(1)）の最初に相当するアドレス、例えば０番地が与えられ、内部メモリ３４の０番地に１画素目の画像信号が書き込まれる。なお、０番地から５９７番地までは、内部メモリ３４の第１ブロックの第１のサブブロック（第１ブロック(1)）に属する。

チャネル２の１６０１画素目の画像信号に対しては、チャネル２に対応したアドレスカウンタ（ch2_wr_acount）とオフセットアドレス（ch2_offset2）により、内部メモリ３４の第１ブロックの第２のサブブロック（第１ブロック(2)）の最初に相当するアドレス、例えば５９８番地が与えられ、内部メモリの５９８番地に１６０１画素目の画像信号が書き込まれる。なお、５９８番地から１１９５番地までは、内部メモリ３４の第１ブロックの第２のサブブロック（第１ブロック(2)）に属する。

チャネル３の３３９３画素目の画像信号に対しては、チャネル３に対応したアドレスカウンタ（ch3_wr_acount）とオフセットアドレス（ch3_offset2）により、内部メモリ３４の第１ブロックの第３のサブブロック（第１ブロック(3)）の最初に相当するアドレス、例えば１１９６番地が与えられ、内部メモリの１１９６番地に３３９３画素目の画像信号が書き込まれる。なお、１１９６番地から１７９３番地までは、内部メモリ３４の第１ブロックの第３のサブブロック（第１ブロック(3)）に属する。

つづいて並び替え回路３３が受信するチャネル１の２画素目の画像信号に対しては、チャネル１に対応したアドレスカウンタ（ch1_wr_acount）により１つカウントアップされた１番地が与えられ、内部メモリ３４の１番地に２画素目の画像信号が書き込まれる。チャネル２の１６０２画素目の画像信号に対しては、チャネル２に対応したアドレスカウンタ（ch2_wr_acount）とオフセットアドレス（ch2_offset2）により１つカウントアップされた５９９番地が与えられ、内部メモリの５９９番地に１６０２画素目の画像信号が書き込まれる。チャネル３の３３９４画素目の画像信号に対しては、チャネル３に対応したアドレスカウンタ（ch3_wr_acount）とオフセットアドレス（ch3_offset2）により１つカウントアップされた１１９７番地が与えられ、内部メモリの１１９７番地に３３９４画素目の画像信号が書き込まれる。

これを繰り返して、並び替え回路３３が順次受信する各チャネル１，２，３の所定画素の画像信号が、内部メモリ３４の第１ブロックの各サブブロックに書き込まれる。内部メモリ３４の第１ブロックの各サブブロックは、各々５９８画素分の画像信号を格納することができる。一方、各チャネル１，２，３の画像信号は、それぞれ１６００画素分、１７９２画素分、１７２８画素分が出力される。したがって、チャネル１の５９９画素目以降の画像信号（ch1_2、ch1_3）、チャネル２の２１９９画素目以降の画像信号（ch2_2、ch2_3）、及びチャネル３の３９９１画素目以降の画像信号（ch3_2、ch3_3）は、内部メモリ３４の第１ブロックの各サブブロックに書き込むことはできない。したがって、並び替え回路３３は、第１ブロックの各サブブロックへの書き込みを終了すれば、第２ブロックの各サブブロック（第２ブロック(1),(2),(3)）へ書き込みを行う。

チャネル１の５９９画素目の画像信号に対しては、チャネル１に対応したアドレスカウンタ（ch1_wr_acount）とオフセットアドレス（ch2_offset1）により、内部メモリ３４の第２ブロックの第１のサブブロック（第２ブロック(1)）の最初に相当するアドレス１７９４番地が与えられ、内部メモリ３４の１７９３番地に５９９画素目の画像信号が書き込まれる。なお、１７９４番地から２３９１番地までは、内部メモリ３４の第２ブロックの第１のサブブロック（第２ブロック(1)）に属する。また、アドレスカウンタ（ch1_wr_acount）は第１ブロックから第２ブロックへ移行することによりリセットされている。

チャネル２の２１９９画素目の画像信号に対しては、チャネル２に対応したアドレスカウンタ（ch2_wr_acount）とオフセットアドレス（ch2_offset1＋ch2_offset2）により、内部メモリ３４の第２ブロックの第２のサブブロック（第２ブロック(2)）の最初に相当するアドレス２３９２番地が与えられ、内部メモリの２３９２番地に２１９９画素目の画像信号が書き込まれる。なお、２３９２番地から２９９０番地までは、内部メモリ３４の第２ブロックの第２のサブブロック（第２ブロック(2)）に属する。また、アドレスカウンタ（ch2_wr_acount）は、内部メモリ３４の第１ブロックから第２ブロックへ移行することによりリセットされている。

チャネル３の３９９１画素目の画像信号に対しては、チャネル３に対応したアドレスカウンタ（ch3_wr_acount）とオフセットアドレス（ch2_offset1＋ch3_offset2）により、内部メモリ３４の第２ブロックの第３のサブブロック（第２ブロック(3)）の最初に相当するアドレス２９９１番地が与えられ、内部メモリ３４の２９９１番地に３９９１画素目の画像信号が書き込まれる。なお、２９９１番地から３５８７番地までは、内部メモリ３４の第２ブロックの第３のサブブロック（第２ブロック(3)）に属する。また、アドレスカウンタ（ch3_wr_acount）は、内部メモリ３４の第１ブロックから第２ブロックへ移行することによりリセットされている。

つづいて並び替え回路３３が受信するチャネル１の６００画素目の画像信号に対しては、チャネル１に対応したアドレスカウンタ（ch1_wr_acount）とオフセットアドレス（ch2_offset1）により１つカウントアップされた１７９４番地が与えられ、内部メモリ３４の１７９４番地に６００画素目の画像信号が書き込まれる。チャネル２の２２００画素目の画像信号に対しては、チャネル２に対応したアドレスカウンタ（ch2_wr_acount）とオフセットアドレス（ch2_offset1＋ch2_offset2）により１つカウントアップされた２３９３番地が与えられ、内部メモリの２３９３番地に２２００画素目の画像信号が書き込まれる。チャネル３の３９９２画素目の画像信号に対しては、チャネル３に対応したアドレスカウンタ（ch3_wr_acount）とオフセットアドレス（ch2_offset1＋ch3_offset2）により１つカウントアップされた２９９２番地が与えられ、内部メモリの２９９２番地に３９９２画素目の画像信号が書き込まれる。

これを繰り返して、並び替え回路３３が順次受信する各チャネル１，２，３の所定画素の画像信号が、内部メモリ３４の第２ブロックの各サブブロックに書き込まれる。内部メモリ３４の第２ブロックの各サブブロックは、各々５９８画素分の画像信号を格納することができる。一方、各チャネル１，２，３の画像信号は、それぞれ１６００画素分、１７９２画素分、１７２８画素分が出力される。したがって、チャネル１の１１９７画素目以降の画像信号（ch1_3）、チャネル２の２７９７画素目以降の画像信号（ch2_3）、及びチャネル３の４５８９画素目以降の画像信号（ch3_3）は、内部メモリ３４の第２ブロックの各サブブロックに書き込むことはできない。したがって、並び替え回路３３は、第２ブロックの各サブブロックへの書き込みを終了すれば、第３ブロックの各サブブロック（第３ブロック(1),(2),(3)）へ書き込みを行う。

チャネル１の１１９７画素目の画像信号に対しては、チャネル１に対応したアドレスカウンタ（ch1_wr_acount）とオフセットアドレス（ch3_offset1）により、内部メモリ３４の第３ブロックの第１のサブブロック（第３ブロック(1)）の最初に相当するアドレス３５８８番地が与えられ、内部メモリ３４の３５８８番地に１１９７画素目の画像信号が書き込まれる。なお、３５８８番地から４１８５番地までは、内部メモリ３４の第３ブロックの第１のサブブロック（第３ブロック(1)）に属する。また、アドレスカウンタ（ch1_wr_acount）は、内部メモリ３４の第２ブロックから第３ブロックへ移行することによりリセットされている。

チャネル２の２７９７画素目の画像信号に対しては、チャネル２に対応したアドレスカウンタ（ch2_wr_acount）とオフセットアドレス（ch3_offset1＋ch2_offset2）により、内部メモリ３４の第３ブロックの第２のサブブロック（第３ブロック(2)）の最初に相当するアドレス４１８６番地が与えられ、内部メモリ３４の４１８６番地に２７９７画素目の画像信号が書き込まれる。なお、４１８６番地から４７８３番地までは、内部メモリ３４の第３ブロックの第２のサブブロック（第３ブロック(2)）に属する。また、アドレスカウンタ（ch2_wr_acount）は、内部メモリ３４の第２ブロックから第３ブロックへ移行することによりリセットされている。

チャネル３の４５８９画素目の画像信号に対しては、チャネル３に対応したアドレスカウンタ（ch3_wr_acount）とオフセットアドレス（ch3_offset1＋ch3_offset2）により、内部メモリ３４の第３ブロックの第３のサブブロック（第３ブロック(3)）の最初に相当するアドレス４７８４番地が与えられ、内部メモリの４７８４番地に４５８９画素目の画像信号が書き込まれる。なお、４７８４番地から５３８１番地までは、内部メモリ３４の第３ブロックの第３のサブブロック（第３ブロック(3)）に属する。また、アドレスカウンタ（ch3_wr_acount）は、内部メモリ３４の第２ブロックから第３ブロックへ移行することによりリセットされている。

つづいて並び替え回路３３が受信するチャネル１の１１９８画素目の画像信号に対しては、チャネル１に対応したアドレスカウンタ（ch1_wr_acount）とオフセットアドレス（ch3_offset1）により１つカウントアップされた３５８９番地が与えられ、内部メモリ３４の３５８９番地に１１９８画素目の画像信号が書き込まれる。チャネル２の２７９８画素目の画像信号に対しては、チャネル２に対応したアドレスカウンタ（ch2_wr_acount）とオフセットアドレス（ch3_offset1＋ch2_offset2）により１つカウントアップされた４１８７番地が与えられ、内部メモリの４１８７番地に２７９８画素目の画像信号が書き込まれる。チャネル３の４５９０画素目の画像信号に対しては、チャネル３に対応したアドレスカウンタ（ch3_wr_acount）とオフセットアドレス（ch3_offset1＋ch3_offset2）により１つカウントアップされた４７８５番地が与えられ、内部メモリの４７８５番地に４５９０画素目の画像信号が書き込まれる。

これを繰り返して、最後に並び替え回路３３が受信するチャネル２の３３９２画素目の画像信号が、内部メモリ３４の第３ブロックの第２のサブブロック（第３ブロック(2)）に属する第５３８１番地に書き込まれて、２ライン目の画像信号の書き込みが終了する。

以下、並び替え回路３３による内部メモリ３４からの画像信号の読み出しについて、図７及び図８を用いて説明する。前述したように、並び替え回路３３は、イメージセンサ２４のライン毎の出力を、奇数ラインと偶数ラインとで内部メモリ３４への書き込み方法を変えて、書き込みを行っているので、内部メモリ３４からの画像信号の読み出しも、各ラインの書き込み方法に従って行われる。

奇数ラインの読み出しとして１ライン目を説明する。図７及び図８に示すように、１ライン目のチャネル１の画像信号は、内部メモリ３４の第１ブロックに書き込まれている。並び替え回路３３は、内部メモリ３４に対して書き込みと読み出しを同時に行う。つまり、内部メモリ３４のいずれかのブロック又はサブブロックに画像信号を書き込んでいる間に、他のブロック又はサブブロックや、現在書き込みを行っているブロック又はサブブロックに格納された画像信号を読み出すことができる。また、並び替え回路の読み出し速度は、書き込み速度より速いものとする。並び替え回路３３は、１ライン目の読み出しのために各チャネル共通のアドレスカウンタ（rd_acount）と各チャネル及び各ブロックに対応したオフセットアドレス（ch2_offset1、ch3_offset1、ch1_offset2、ch2_offset2、ch3_offset2）を有する。なお、オフセットアドレスは書き込み時のものを用いることができる。また、アドレスカウンタは、読み出しチャネルの切り替え及びブロック間を移行することによってリセットされる。

図８に示すように、１ライン目のチャネル１の画像信号は、内部メモリ３４の第１ブロックに書き込まれた後、直ちに読み出される。このチャネル１の画像信号は、１ライン目の１画素目から１６００画素目の画像信号である。また、内部メモリ３４の第１ブロックには、イメージセンサ２４の光電変換素子の主走査方向の配列に従って、１画素目から１６００画素目の画像信号が順次並ぶように書き込まれている。したがって、並び替え回路３３は、アドレスカウンタ（rd_acount）に従って順次カウントアップしながら内部メモリ３４の第１ブロックを読み出すことにより、イメージセンサ２４の１ライン目の１画素目から１６００画素目までの画像信号を順次読み出すことができる。

並び替え回路３３が、内部メモリ３４の第１ブロックに書き込まれた画像信号をすべて読み出したときには、第２ブロックには少なくとも第１ブロックへ書き込まれた画素数以上の画像信号が書き込まれている。並び替え回路３３は、内部メモリ３４の第１ブロックを読み出した後、第２ブロックを読み出す。第２ブロックには、チャネル２の画像信号、すなわち１ライン目の１６０１画素目から３３９２画素目の画像信号が、イメージセンサ２４の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。したがって、並び替え回路３３は、アドレスカウンタ（rd_acount）とオフセットアドレス（ch2_offset1）に従って順次カウントアップしながら内部メモリ３４の第２ブロックを読み出すことにより、イメージセンサ２４の１ライン目の１６０１画素目から３３９２画素目までの画像信号を順次読み出すことができる。

並び替え回路３３が、内部メモリ３４の第２ブロックに書き込まれた画像信号をすべて読み出したときには、並び替え回路３３は、第３ブロックに対して既に書き込みを行っている。したがって、並び替え回路３３は、内部メモリ３４の第２ブロックを読み出した後、第３ブロックを読み出す。第３ブロックには、チャネル３の画像信号、すなわち１ライン目の３３９３画素目から５１２０画素目の画像信号が、イメージセンサ２４の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。したがって、並び替え回路３３は、アドレスカウンタ（rd_acount）とオフセットアドレス（ch3_offset1）に従って順次カウントアップしながら内部メモリ３４の第３ブロックを読み出すことにより、イメージセンサ２４の１ライン目の３３９３画素目から５１２０画素目までの画像信号を順次読み出すことができ、１ラインのデータの読み出しを終了する。なお、内部メモリ３４の各ブロックからの読み出しは、同一ラインの各ブロックへの書き込みを超えないように、並び替え回路３３において制御されている。

偶数ラインの読み出しとして２ライン目を説明する。図７及び図８に示すように、２ライン目のチャネル１の画像信号（ch1_1、ch1_2、ch1_3）は、内部メモリ３４の第１ブロックの第１のサブブロック（第１ブロック(1)）、第２ブロックの第１のサブブロック（第２ブロック(1)）、第３ブロックの第１のサブブロック（第３１ブロック(1)）に３分割して書き込まれている。

詳細には、第１ブロックの第１のサブブロック（第１ブロック(1)）にチャネル１の２ライン目の１画素目から５９８画素目の画像信号（ch1_1）がイメージセンサ２４の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。第２ブロックの第１のサブブロック（第２ブロック(1)）にチャネル１の２ライン目の５９９画素目から１１９６画素目の画像信号（ch1_2）がイメージセンサ２４の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。第３ブロックの第１のサブブロック（第３ブロック(1)）にチャネル１の２ライン目の１１９７画素目から１６００画素目の画像信号（ch1_3）がイメージセンサ２４の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。

並び替え回路３３は、アドレスカウンタ（rd_acount）に従って順次カウントアップしながら内部メモリ３４の第１ブロックの第１のサブブロック（第１ブロック(1)）を読み出すことにより、イメージセンサ２４の２ライン目の１画素目から５９８画素目までの画像信号を順次読み出す。

その後、アドレスカウンタ（rd_acount）がリセットされる。つづいて、並び替え回路３３は、アドレスカウンタ（rd_acount）とオフセットアドレス（ch2_offset1）に従って順次カウントアップしながら内部メモリ３４の第２ブロックの第１のサブブロック（第２ブロック(1)）を読み出すことにより、イメージセンサ２４の２ライン目の５９９画素目から１１９６画素目までの画像信号を順次読み出す。

その後、アドレスカウンタ（rd_acount）が再びリセットされる。つづいて、並び替え回路３３は、アドレスカウンタ（rd_acount）とオフセットアドレス（ch3_offset1）に従って順次カウントアップしながら内部メモリ３４の第３ブロックの第１のサブブロック（第３ブロック(1)）を読み出すことにより、イメージセンサ２４の２ライン目の１１９７画素目から１６００画素目までの画像信号を順次読み出す。これにより、イメージセンサ２４の２ライン目のチャネル１の画像信号が主走査方向の順序ですべて読み出される。

並び替え回路３３が、２ライン目のチャネル１の画像信号をすべて読み出したときには、２ライン目のチャネル１の画素数以上の画像信号が、第１ブロックの第２のサブブロック（第１ブロック(2)）、第２ブロックの第２のサブブロック（第２ブロック(2)）、第３ブロックの第２のサブブロック（第３ブロック(2)）にそれぞれ書き込まれている。

詳細には、第１ブロックの第２のサブブロック（第１ブロック(2)）にチャネル１の２ライン目の１６０１画素目から２１９８画素目の画像信号（ch2_1）がイメージセンサ２４の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。第２ブロックの第２のサブブロック（第２ブロック(2)）にチャネル１の２ライン目の２１９９画素目から２７９６画素目の画像信号（ch2_2）がイメージセンサ２４の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。第３ブロックの第２のサブブロック（第３ブロック(2)）にチャネル１の２ライン目の２７９７画素目から３３９２画素目の画像信号（ch1_3）がイメージセンサ２４の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。

並び替え回路３３は、アドレスカウンタ（rd_acount）とオフセットアドレス（ch2_offset2）に従って順次カウントアップしながら内部メモリ３４の第１ブロックの第２のサブブロック（第１ブロック(2)）を読み出すことにより、イメージセンサ２４の２ライン目の１６０１画素目から２１９８画素目までの画像信号（ch2_1）を順次読み出す。

その後、アドレスカウンタ（rd_acount）がリセットされる。つづいて、並び替え回路３３は、アドレスカウンタ（rd_acount）とオフセットアドレス（ch2_offset1＋ch2_offset2）に従って順次カウントアップしながら内部メモリ３４の第２ブロックの第２のサブブロック（第２ブロック(2)）を読み出すことにより、イメージセンサ２４の２ライン目の２１９９画素目から２７９６画素目までの画像信号（ch2_2）を順次読み出す。

その後、アドレスカウンタ（rd_acount）が再びリセットされる。つづいて、並び替え回路３３は、アドレスカウンタ（rd_acount）とオフセットアドレス（ch3_offset1＋ch2_offset2）に従って順次カウントアップしながら内部メモリ３４の第３ブロックの第２のサブブロック（第３ブロック(2)）を読み出すことにより、イメージセンサ２４の２ライン目の２７９７画素目から３３９２画素目までの画像信号（ch2_3）を順次読み出す。これにより、イメージセンサ２４の２ライン目のチャネル２の画像信号が主走査方向の順序ですべて読み出される。

並び替え回路３３が、２ライン目のチャネル２の画像信号をすべて読み出したときには、２ライン目のチャネル３の画像信号が、第１ブロックの第３のサブブロック（第１ブロック(3)）、第２ブロックの第３のサブブロック（第２ブロック(3)）、第３ブロックの第３のサブブロック（第３ブロック(3)）にそれぞれ書き込まれている。

詳細には、第１ブロックの第３のサブブロック（第１ブロック(3)）にチャネル１の２ライン目の３３９３画素目から３９９０画素目の画像信号（ch3_1）がイメージセンサ２４の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。第２ブロックの第３のサブブロック（第２ブロック(3)）にチャネル１の２ライン目の３９９１画素目から４５８８画素目の画像信号（ch3_2）がイメージセンサ２４の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。第３ブロックの第３のサブブロック（第３ブロック(3)）にチャネル１の２ライン目の４５８９画素目から５１２０画素目の画像信号（ch3_3）がイメージセンサ２４の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。

並び替え回路３３は、アドレスカウンタ（rd_acount）とオフセットアドレス（ch3_offset2）に従って順次カウントアップしながら内部メモリ３４の第１ブロックの第３のサブブロック（第１ブロック(3)）を読み出すことにより、イメージセンサ２４の２ライン目の３３９３画素目から３９９０画素目までの画像信号（ch3_1）を順次読み出す。

その後、アドレスカウンタ（rd_acount）がリセットされる。つづいて、並び替え回路３３は、アドレスカウンタ（rd_acount）とオフセットアドレス（ch2_offset1＋ch3_offset2）に従って順次カウントアップしながら内部メモリ３４の第２ブロックの第３のサブブロック（第２ブロック(3)）を読み出すことにより、イメージセンサ２４の２ライン目の３９９１画素目から４５８８画素目までの画像信号（ch3_2）を順次読み出す。

その後、アドレスカウンタ（rd_acount）が再びリセットされる。つづいて、並び替え回路３３は、アドレスカウンタ（rd_acount）とオフセットアドレス（ch3_offset1＋ch3_offset2）に従って順次カウントアップしながら内部メモリ３４の第３ブロックの第３のサブブロック（第３ブロック(3)）を読み出すことにより、イメージセンサ２４の２ライン目の４５８９画素目から５１２０画素目までの画像信号（ch3_3）を順次読み出す。これにより、イメージセンサ２４の２ライン目のチャネル３の画像信号が主走査方向の順序ですべて読み出される。そして、２ライン目の画像信号の読み出しが終了する。

このように、並び替え回路３３は、イメージセンサ２４が主走査方向を１ラインとして出力する画像信号を、奇数ラインと偶数ラインとに分けて所定のアドレスをそれぞれ生成し、奇数ラインの各チャネル１，２，３に対して、内部メモリ３４の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックを割り当てるようにアドレスを生成し、偶数ラインの各チャネル１，２，３に対して、内部メモリ３４の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックの各サブブロック毎に各チャネル１，２，３を割り当てるようにアドレスを生成する。したがって、読み出し前の内部メモリ３４の各ブロックに新たな画像信号が書き込まれること、すなわちオーバーライトが生じない。また、内部メモリ３４においてオーバーライトが起きないようなアドレス生成を簡易に行うことができる。

例えば、図８に示すように、並び替え回路３３が内部メモリ３４に１ライン目の各チャネル１，２，３の画像信号をすべて書き終えたときには、内部メモリ３４の第１ブロックに書き込まれたチャネル１の画像信号の読み出しが終了している。したがって、並び替え回路３３は、オーバーライトすることなく、内部メモリ３４の第１ブロックの各サブブロックにチャネル１，２，３の画像信号を順次書き込むことができる。

並び替え回路３３が２ライン目の画像信号を書き込む際には、第１ブロック、第２ブロック、第３ブロックの順序で、各ブロックのサブブロックに対して書き込みを行うが、１ライン目の画像信号も第１ブロック、第２ブロック、第３ブロックの順序で読み出されている。並び替え回路３３が、第１ブロックの各サブブロックに２ライン目の画像信号を書き終えたときには、内部メモリ３４の第２ブロックから１ライン目のチャネル２の画像信号の読み出しは終了している。並び替え回路３３が、第２ブロックの各サブブロックに２ライン目の画像信号を書き終えたときには、内部メモリ３４の第３ブロックから１ライン目のチャネル３の画像信号の読み出しは終了している。したがって、並び替え回路３３が２ライン目の画像信号を第１ブロック、第２ブロック、第３ブロックの順序で、各ブロックのサブブロックに対して書き込みを行う際に、書き込みを行うブロックに既に書き込まれている１ライン目の画像信号は読み出されている。よって、オーバーライトが生じない。このような１ライン目と２ライン目とにおける内部メモリ３４への画像信号の読み書きが、奇数ラインと偶数ラインとで同様に繰り返されることにより、オーバーライトすることなく内部メモリ３４への画像信号の読み書きが実現される。

図４に示すように、並び替え回路３３によりイメージセンサ２４の主走査方向の順序に並び替えられた画像信号は、ウエイト回路３７（出力調整手段）に出力される。ウエイト回路３７は、並び替え回路３３から出力される画像信号が、所定期間内に所定数以上出力されないように出力調整しながら、画像信号を補正処理回路３５の暗補正回路に出力する。具体的には、ウエイト回路３７は、１６画素毎に周期を図るカウンタを備える。該周期に到達するまで、ウエイト回路３７は、並び替え回路３３から出力された画像信号を保持して、補正処理回路３５への出力を停止する。そして、上記周期に到達すれば、ウエイト回路３７は、保持した画像信号を補正処理回路３５へ出力する。なお、カウンタは画素数でなく、時間で設定されていてもよい。

補正処理回路３５は、黒基準データに基づいて光電変換素子間のばらつきを補正する暗補正回路、白基準データに基づいて光電変換素子間及び光源のばらつきを補正するシェーディング補正回路、γ曲線の補正を行うガンマ補正回路、解像度の補正を行う解像度補正回路、補正処理後のデータを出力する出力回路から構成されている。このうち、暗補正回路、シェーディング補正回路、補正回路、解像度補正回路、及び出力回路は周知のものであり、詳細な説明は省略する。

また、補正処理回路３５は、暗補正やシェーディング補正に用いる各補正データや、補正処理後のデータの出力先として外部メモリ３６とデータを送受信可能に接続されている。外部メモリ３６は、所謂ＲＡＭであり、ＣＰＵ等のその他のデバイスがデータの一時保存のためにアクセス可能なものである。並び替え回路３３が並び替えを行うための記憶手段として、並び替え回路３３内に設けられた内部メモリ３４が用いられることにより、並び替え回路３３が内部メモリ３４に高速にアクセスすることが可能となり、画像信号の読み書きを高速に行うことが可能になる。一方、補正処理回路３５から補正処理後の出力データ先や補正データの格納先として外部メモリ３６を用いることにより、出力データのバッファ容量の拡大等に容易に対応することができる。

補正処理回路３５へは、並び替え回路３３からウエイト回路３７に所定の画素数が出力されるまで、画像信号が出力されない。この間、補正処理回路３５は、暗補正やシェーディング補正のために、又は補正処理後のデータ出力のために、外部メモリ３６にアクセスすることがない。これにより、補正処理回路３５が外部メモリ３６へのアクセスを占有することが防止されるので、外部メモリ３６へのアクセスとして、補正処理回路３５のアクセスがＣＰＵ等のアクセスより高位の優先順位がつけられていたとしても、ウェイト回路３７により出力調整される間にＣＰＵ等が外部メモリ３６にアクセスすることが可能となる。したがって、制御部３０を含むシステムの破綻が回避される。

また、補正処理回路３５が単位光電変換素子分、すなわち１画素分の画像信号を補正処理する周期に対して、サンプリング回路３２のサンプリング周期が同等以上に設定されている。これにより、サンプリング回路３２が画像信号をサンプリングして並び替え回路３３に出力するより速く、並び替え回路３３が内部メモリ３４から読み出した画像信号を出力することができる。換言すれば、補正処理回路３５の補正処理により並び替え回路３３の出力が待たされて、並び替え回路３３からの画像信号の出力を超えてサンプリング回路３２から並び替え回路３３に画像信号が入力されることがない。これにより、並び替え回路３３により、内部メモリ３４から読み出しが行われる前に、内部メモリ３４への書き込みが行われることがなく、内部メモリ３４においてオーバーライトが生じることが防止される。

このように、本画像読取装置１によれば、イメージセンサ２４からは各チャネル１，２，３毎の画像信号が並列して出力されるので、イメージセンサ２４による画像読取りが高速化される。また、内部メモリ３４の格納領域をチャネル数と同数の３つのブロック及び３つのサブブロックに等分したので、各チャネル１，２，３の画像信号を読み書きするための領域に対するアドレス生成が簡易になる。さらに、内部メモリ３４に画像信号を書き込む際に、各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックが割り当てられるようにしたのでオーバーライトが行われることがない。これにより、内部メモリ３４の格納領域が効率的に用いられ、内部メモリ３４に求められる格納領域が低減される。

なお、本実施の形態では、イメージセンサ２４の５１２０画素すべてが用いられる場合を例に説明したが、本発明は、イメージセンサ２４の一部が有効画素領域として用いられる場合にも当然に適用される。例えば、イメージセンサ２４に対して中央を基準として被読取媒体が配置される所謂センターレジでは、イメージセンサ２４の主走査方向の長さに到達しない幅の被読取媒体に対しては、被読取媒体が存在しないイメージセンサ２４の両側に相当する光電変換素子の出力は不要であり、被読取媒体からの反射光を受光した光電変換素子が出力する画像信号のみを処理すればよい。このように、被読取媒体からの反射光を受光する領域、すなわちイメージセンサ２４に対して被読取媒体が配置された領域に対応する画素を有効画素領域という。

上記サンプリング回路３２は、イメージセンサ２４の各チャネル１，２，３のうち、被読取媒体からの反射光を受光する有効画素領域に属する光電変換素子が出力した画像信号のみを出力するものとしてもよい。例えば、イメージセンサ２４に対してセンターレジで被読取媒体が配置され、イメージセンサ２４の両端側に被読取媒体が存在しない場合に、チャネル１の１画素目から被読取媒体の一端が存在する所定画素まで、及びチャネル３の被読取媒体の他端が存在する所定画素から５１２０画素目までの画像信号は、並び替えや補正処理を行う必要がないものである。このような有効画素領域以外の画像信号に対してサンプリングを行わないことにより、並び替え回路３３が用いる内部メモリ３４の格納領域が一層効率的に用いられる。

また、本実施の形態では、イメージセンサ２４の中央側のチャネル２に含まれる画素数が最大となるようにイメージセンサ２４の光電変換素子が分割したが、前述したように、イメージセンサ２４に対してセンターレジで被読取媒体が配置されることを考慮すれば、イメージセンサ２４の主走査方向の中央となるチャネル２の素子数が最も小さくなるように分割することが好適である。

イメージセンサ２４に対してセンターレジで被読取媒体が配置される場合には、イメージセンサ２４の両端側の光電変換素子は被読取媒体の幅によっては使用されない場合がある一方、イメージセンサ２４の中央の光電変換素子は被読取媒体の幅に拘わらず常に使用されると想定される。つまりセンターレジでは、イメージセンサ２４の有効画素領域が中央付近になり、チャネル２が出力する画像信号は常にサンプリングされる一方、チャネル１，３の一部は有効画素領域外となって、その一部の画像信号はサンプリングされない。したがって、イメージセンサ２４の中央となるチャネル２に含まれる光電変換素子数を最も小さくすることにより、イメージセンサ２４の両端側が有効画素領域として用いられない場合に、各チャネル１，２，３からサンプリングされる画像信号量の差が小さくなる。これにより、その後の並び替え回路３３において、内部メモリ３４の各ブロック又はサブブロックを最大画素数に合わせて等分することが小容量の内部メモリ３４で実現される、内部メモリ３４を更に有効利用することができる。勿論、本発明においてイメージセンサの光電変換素子を複数のチャネルに分割する場合の各チャネルの光電変換素子数は任意であるので、本実施の形態又は変形例に示すチャネル数や各チャネルの画素数は一例にすぎないことは言うまでもない。

図１は、本発明の実施の形態に係る画像読取装置１の外観構成を示す斜視図である。 図２は、イメージセンサ２４の外観構成を示す平面図である。 図３は、イメージセンサ２４の光電変換素子の分割を示す模式図である。 図４は、制御部３０の構成を示すブロック図である。 図５は、イメージセンサ２４の制御信号と出力される画像信号を示す図である。 図６は、サンプリング回路３２から出力されるデータを示す図である。 図７は、内部メモリ３４の使用方法を示す図である。 図８は、内部メモリ３４への書き込みと読み出しの関係を示す図である。

符号の説明

１・・・画像読取装置
２４・・・イメージセンサ
３１・・・アナログフロントエンド回路（シリアル伝送手段）
３２・・・サンプリング回路（サンプリング手段）
３３・・・並び替え回路（並び替え手段）
３４・・・内部メモリ（記憶手段）
３５・・・補正処理回路（補正処理手段）
３６・・・外部メモリ
３７・・・ウェイト回路（出力調整手段）

Claims (14)

1. 主走査方向に配列された光電変換素子が任意の素子群からなるチャネルに分割され、各チャネルから並列に画像信号を出力するイメージセンサと、
   イメージセンサから並列に出力された画像信号をシリアル化して出力するシリアル伝送手段と、
   シリアル化された画像信号をサンプリングし、画像信号が属するチャネルをチャネル情報として各画像信号毎に付加して出力するサンプリング手段と、
   所定のアドレスに基づいて画像信号を格納する記憶手段と、
   チャネル情報に基づいて、各チャネル毎にイメージセンサの主走査方向の先頭から画像信号が並ぶように、上記記憶手段に対して書き込みと読み出しとを行うためのアドレスを付与して、サンプリングされた画像信号を上記記憶手段に読み書きする並び替え手段と、を具備するものである画像読取装置。
2. 上記並び替え手段は、上記記憶手段の格納領域を上記イメージセンサのチャネル数と同数のブロックに分割し、さらに各ブロックをチャネル数と同数のサブブロックに分割し、各チャネル毎のアドレスカウンタとブロック及びサブブロックに対応したオフセットアドレスとに基づいて生成されたアドレスにより、上記記憶手段に画像信号を読み書きするものである請求項１に記載の画像読取装置。
3. 上記並び替え手段は、上記サンプリング手段によりチャネル情報が付加された画像信号を、奇数ラインと偶数ラインとに分けて所定のアドレスをそれぞれ生成するものであって、
   奇数ライン又は偶数ラインのうち一方のラインの各チャネルに対して、上記記憶手段の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックを割り当ててアドレスを生成し、
   奇数ライン又は偶数ラインのうち他方のラインの各チャネルに対して、上記記憶手段の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックの各サブブロック毎に各チャネルを割り当ててアドレスを生成するものである請求項２に記載の画像読取装置。
4. 上記記憶手段は、格納領域が複数のブロックに等分され、各ブロックが複数のサブブロックに等分されたものである請求項２又は３に記載の画像読取装置。
5. 上記記憶手段のブロックは、上記イメージセンサの最大画素数のチャネルの画像信号を格納可能な容量を有するものである請求項２から４のいずれかに記載の画像読取装置。
6. 上記並び替え手段は、上記記憶手段のいずれかのブロック又はサブブロックに画像信号を書き込んでいる間に、他のブロック又はサブブロックに格納された画像信号を読み出すものである請求項２から５のいずれかに記載の画像読取装置。
7. 上記イメージセンサは、主走査方向に配列された光電変換素子が３分割されたものである請求項１から６のいずれかに記載の画像読取装置。
8. 上記イメージセンサは、主走査方向の中央となるチャネルの光電変換素子数が最も小さくなるように分割されたものである請求項７に記載の画像読取装置。
9. 上記サンプリング手段は、上記イメージセンサの各チャネルのうち、被読取媒体からの反射光を受光するための有効画素領域に属する光電変換素子が出力した画像信号のみを出力するものである請求項１から８のいずれかに記載の画像読取装置。
10. 上記並び替え手段が出力した画像信号に対して、上記イメージセンサの各光電変換素子間のばらつきを補正する補正処理手段をさらに備え、該補正処理手段が単位光電変換素子分の画像信号を補正処理する周期に対して、上記サンプリング手段のサンプリング周期が同等以上に設定されたものである請求項１から９のいずれかに記載の画像読取装置。
11. 上記並び替え手段が画像信号を格納する上記記憶手段として、並び替え手段を構成する回路内部に備えられた内部メモリが用いられ、
    補正処理後の出力データ先として外部メモリが用いられ、
    上記並び替え手段が出力する画像信号を、所定期間内に所定数以上の出力とならないように調整する出力調整手段が設けられたものである請求項１から１０のいずれかに記載の画像読取装置。
12. 上記シリアル伝送手段は、上記イメージセンサが出力するアナログの画像信号をデジタル変換するアナログデジタル変換器を有するものである請求項１から１１のいずれかに記載の画像読取装置。
13. 上記シリアル伝送手段は、上記アナログデジタル変換器が画像信号をデジタル変換する前に、アナログの画像信号をシリアル化するアナログスイッチを有するものである請求項１２に記載の画像読取装置。
14. 上記シリアル伝送手段は、上記イメージセンサのチャネル毎に上記アナログデジタル変換器を有し、デジタル変換されたチャネル毎の画像信号をシリアル化するものである請求項１２に記載の画像読取装置。
    

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