JP2008262616A - 半導体記憶装置、内部リフレッシュ停止方法、外部アクセスと内部リフレッシュとの競合処理方法、カウンタ初期化手法、外部リフレッシュのリフレッシュアドレス検出方法、及び外部リフレッシュ実行選択方法 - Google Patents

半導体記憶装置、内部リフレッシュ停止方法、外部アクセスと内部リフレッシュとの競合処理方法、カウンタ初期化手法、外部リフレッシュのリフレッシュアドレス検出方法、及び外部リフレッシュ実行選択方法 Download PDF

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Abstract

【課題】メモリバンク構成を用いない半導体記憶装置が搭載されるシステム側が内部リフレッシュワード線アドレスを意識することなく、かつ、様々な外部アクセスと内部同時リフレッシュとの競合の調停が可能な半導体記憶装置を省面積で実現する。
【解決手段】リフレッシュブロックカウンタがインクリメントカウンタ３６０及びデクリメントカウンタ３７０の２系統のカウンタによって構成される。また、リフレッシュカウンタ制御回路３５０を備える。前記リフレッシュカウンタ制御回路３５０は、前記インクリメントカウンタ３６０のアドレス又は前記デクリメントカウンタ３７０のアドレスと、外部アクセスブロックアドレスとが一致する場合には、対応するブロックへのリフレッシュアクセスを停止する。前記インクリメントカウンタ３６０の値が前記デクリメントカウンタ３７０の値よりも大きくなると、リフレッシュとカウントアップ動作を停止する。
【選択図】図６

Description

本発明は、半導体記憶装置に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のリフレッシュ動作に関するものである。
近年、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）を低コストで実現するために、特に混載用ＤＲＡＭには高集積化することが求められている。メモリ面積の大半を占めるのが、複数のメモリセルを有するメモリアレイ部である。これまで、高集積化を実現するために、メモリセルトランジスタや高誘電率絶縁膜を用いたメモリキャパシタの微細化技術によって、メモリセル面積の縮小化が行われてきた。
例えばスタック型メモリセルの場合、微細化によるキャパシタ表面積の減少に対して新しい高誘電率絶縁膜の導入を行い、キャパシタ容量の確保を図っている。しかしながら、メモリセルのキャパシタ容量を増大させるためには絶縁膜厚を極限にまで薄くする必要があり、これによってキャパシタ絶縁膜のトンネルリーク電流が増大している。さらに、微細化プロセスではロジックコンパチビリティが強く要求されているのでストレージノードがシリサイド化されているが、これによってストレージノードの接合リークが増大している。このため、メモリセルの電荷保持時間が減少し、従来よりも頻繁にワード線を活性化させてリフレッシュ動作をする必要性が生じている。
従来では、リフレッシュ頻度を上げるために、外部からＤＲＡＭに入力するリフレッシュコマンド（オートリフレッシュコマンド等）の入力頻度を増やしていたが、この場合には、外部からＤＲＡＭにリード・ライトアクセスするアクセス効率が実効的に減少し、システムパフォーマンスが制限されるという問題が生じている。例えば、電荷保持時間１ｍｓでワード線が４０９６本のＤＲＡＭをリフレッシュする場合には、従来の外部からのオートリフレッシュコマンドの入力頻度は、２４４ｎｓに１回の入力が必要となる。ＤＲＡＭのランダムサイクルが１００ｎｓであったときには、２サイクルに１回ものリフレッシュコマンドの入力が必要となる。
また、外部からのリフレッシュコマンド入力時に、ＤＲＡＭ内部で複数のワード線を活性化させることによって外部からのリフレッシュコマンドの入力頻度を低減する技術もある。しかし、同時に多くのメモリブロックを活性化する際の瞬間電流の増大による電源電圧ドロップやノイズによって動作マージンが減少するので、同時に活性化が可能な最大ワード線数には限界がある。そのため、メモリセルの電荷保持時間がより減少した場合には、外部からのリフレッシュコマンド入力頻度を上げることは不可避である。
これらの技術に対して、特許文献１には、通常のリード・ライトアクセス動作時に、外部からのリード・ライトアクセス（外部アクセス）が行われていないメモリブロックを同時にリフレッシュする技術が記載されている。
図２６は、前記特許文献１に記載された従来の半導体記憶装置の要部構成のブロック図である。
同図において、ＲＡＣはロウアドレスカウンタ、バンク０、バンク１、・・・、バンク１４、バンク１５はメモリバンク、ＷＡＤＤ＜６：０＞はワード線アドレス、ＷＲＡＣ＜６：０＞はリフレッシュワード線アドレス、ＢＳＥＬ＜１５：０＞はバンクセレクト信号、ＲＢＳＥＬ＜１５：０＞はリフレッシュバンクセレクト信号である。
本構成によって、前記バンクセレクト信号ＢＳＥＬ＜１５：０＞によって指定されるメモリバンクとは異なるメモリバンクを、前記リフレッシュバンクセレクト信号ＲＢＳＥＬ＜１５：０＞によって選択することで、外部アクセスと同時にリフレッシュを行うことが可能である。外部アクセスされるメモリバンクとリフレッシュしようとするメモリバンクとが衝突する場合には、当該メモリバンクのリフレッシュは不可能であるので、当該半導体記憶装置が搭載されるシステム（図示せず）においてバンク競合を回避している。
また、各メモリバンクに対応するロウアドレスカウンタＲＡＣに、各メモリバンク内のワード線のうちのリフレッシュされたワード線を独立に記憶させている。これによって、前記ロウアドレスカウンタＲＡＣにおいて、各メモリバンク内のリフレッシュされるワード線のアドレス管理を行うので、システム側では、各メモリバンク内のワード線のアドレス管理を意識することが不要となる。
従って、前記特許文献１記載の技術では、所定回数のバンク競合を回避して各々のメモリバンクにリフレッシュバンクセレクト信号ＲＢＳＥＬ＜１５：０＞を入力することのみによって、当該半導体記憶装置に備えた複数のメモリバンク内の全てのメモリセルのリフレッシュが可能となる。ここで、例えば、各メモリバンク内に１２８本のワード線を備えている場合には、１２８のリフレッシュコマンドがメモリセルのセル電荷保持時間内に各メモリバンク毎に入力されるようにシステム側でバンク競合を回避すれば、全メモリセルのリフレッシュが保証される。
特開２００５−２０３０９２号公報
しかしながら、メモリバンク構成を用いない半導体記憶装置においては、当該半導体記憶装置内のメモリブロックへのブロック単位でのアクセスをシステム側が行うことができないので、前記特許文献１記載の技術によって、外部アクセスメモリブロックに対するアクセスと内部リフレッシュメモリブロックに対するアクセスとの競合をシステム側が調停することは不可能である。
また、前記特許文献１記載の技術では、各々のメモリバンクに対応したロウアドレスカウンタを半導体記憶装置内に分散配置するので、当該半導体記憶装置の面積増大が問題となる。
さらに、システム側がバンク競合のみを意識してリフレッシュを管理した場合、システム側は各メモリバンク内のワード線のリフレッシュ情報を認識していないので、当該半導体記憶装置にリフレッシュバンクセレクト信号ＲＢＳＥＬ＜１５：０＞を入力し続けることになる。これによって、メモリセルのセル電荷保持時間内に必要なリフレッシュ回数以上のリフレッシュが行われて消費電流が増大してしまうという課題がある。これを回避するには、リフレッシュを停止するようにシステム側から複雑なリフレッシュ管理を行うか、ＤＲＡＭ内部で制御を行う必要があるが、前記特許文献１にはこれらの管理や制御については一切開示されていない。
本発明は、前記の課題に着目してなされたのもであり、その目的は、メモリバンク構成を用いない半導体記憶装置において、当該半導体記憶装置が搭載されるシステム側が内部リフレッシュワード線アドレスを意識することなく、かつ、通常ランダム動作・ページ動作・プリチャージ動作及びそれらの混合アクセスのような様々な外部アクセスと、内部同時リフレッシュとの競合の調停が可能な半導体記憶装置を省面積で実現することにある。更には、上記の目的に加えて、メモリセルのセル電荷保持時間内での全メモリセルのリフレッシュを必要最小限の回数で保障することにある。
前記の目的を達成するために、本発明では、同時に１本のみが活性化される複数のワード線を有する複数のメモリブロックを備えた半導体記憶装置において、前記複数のメモリブロックのうち、リフレッシュを行う２つ以上のメモリブロックを選択する複数のリフレッシュメモリブロックカウンタと、前記２つ以上のメモリブロックに対して共通な共通ワード線アドレスを生成するリフレッシュワード線カウンタと、外部アクセスと内部リフレッシュとの調停を行う調停回路とを新たに備え、前記複数のリフレッシュメモリブロックカウンタと前記リフレッシュワード線カウンタとを用いて、リフレッシュ対象のメモリブロック及びその内部のワード線を示す第１のワード線アドレスを少なくとも１つ以上生成し、外部から当該半導体記憶装置内部のメモリブロック内のワード線へのアクセスが行われる期間に、前記少なくとも１つ以上の第１のワード線アドレスの示すワード線のリフレッシュを行うように調停する構成を採用する。
具体的に、請求項１記載の発明の半導体記憶装置は、マトリックス状に配置された複数のメモリセルと、前記複数のメモリセルの行に各々対応する複数のワード線と、前記複数のメモリセルの列に各々対応する複数のビット線と、前記複数のメモリセルの列に各々対応する複数のセンスアンプとによって構成され、前記複数のワード線のうち、同時に１本のみのワード線が活性化される複数のメモリブロックと、２つ以上のメモリブロックのブロックアドレスを生成して、前記複数のメモリブロックのうち、リフレッシュを行う２つ以上のメモリブロックを選択する複数のリフレッシュメモリブロックカウンタと、前記２つ以上のメモリブロックに対して共通な共通ワード線アドレスを生成するリフレッシュワード線カウンタと、前記２つ以上のブロックアドレスと前記共通ワード線アドレスとに基づいて、少なくとも１つ以上の第１のワード線アドレスを生成し、外部から供給される第２のワード線アドレスの示すワード線に対してアクセスされる期間に、前記少なくとも１つ以上の第１のワード線アドレスの示す各々のワード線のリフレッシュを行うように調停する調停回路とを備えたことを特徴とする。
請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記調停回路は、前記複数のリフレッシュメモリブロックカウンタで選択された２つ以上のメモリブロックのうちの何れか１つのメモリブロックと、前記第２のワード線アドレスに対応し外部からのアクセスが行われるメモリブロックとが一致するとき、当該メモリブロックのリフレッシュを停止させるように調停することを特徴とする。
請求項３記載の発明は、前記請求項１記載の半導体記憶装置において、前記複数のリフレッシュメモリブロックカウンタは、リフレッシュ実行後に毎回カウントアップされ、前記リフレッシュワード線カウンタは、全てのメモリブロックに対してリフレッシュが完了した後にカウントアップされることを特徴とする。
請求項４記載の発明は、前記請求項１記載の半導体記憶装置において、当該半導体記憶装置には、その外部から所定の周期毎にリフレッシュ要求が入力され、前記所定の周期は、当該半導体記憶装置に備えた複数のメモリブロックのうち、リフレッシュが完了していないメモリブロックが１つ以下となる周期であることを特徴とする。
請求項５記載の発明は、前記請求項４記載の半導体記憶装置において、当該半導体記憶装置の外部からのリフレッシュ要求が入力されたとき、前記複数のリフレッシュメモリブロックカウンタの各々には、リフレッシュが完了していないメモリブロックのブロックアドレスが共通のアドレスとして記憶されていることを特徴とする。
請求項６記載の発明は、前記請求項１記載の半導体記憶装置において、当該半導体記憶装置の外部からのリフレッシュ要求が入力される毎に、前記複数のリフレッシュメモリブロックカウンタがリセットされると共に、前記リフレッシュワード線カウンタがカウントアップされることを特徴とする。
請求項７記載の発明は、前記請求項６記載の半導体記憶装置において、当該半導体記憶装置には、電源立ち上げ後、又はセルフリフレッシュからの復帰後の通常動作開始の直前に、１回のダミー外部リフレッシュ要求が入力されることを特徴とする。
請求項８記載の発明は、前記請求項１記載の半導体記憶装置において、前記複数のリフレッシュメモリブロックカウンタは、リフレッシュ実行後に毎回カウントアップされ、前記調停回路は、全てのメモリブロックに対してリフレッシュが完了した後には、次に前記リフレッシュワード線カウンタがカウントアップされるまで、内部リフレッシュ動作を停止するように調停することを特徴とする。
請求項９記載の発明は、前記請求項１記載の半導体記憶装置において、２個のリフレッシュメモリブロックカウンタは、１対のインクリメントカウンタとデクリメントカウンタとによって構成されることを特徴とする。
請求項１０記載の発明は、前記請求項９記載の半導体記憶装置において、前記調停回路は、前記インクリメントカウンタの値が前記デクリメントカウンタの値よりも大きくなった時に、全てのメモリブロックのリフレッシュが完了したことを示すフラグを発生することを特徴とする。
請求項１１記載の発明は、前記請求項９記載の半導体記憶装置において、当該半導体記憶装置の外部からのリフレッシュ要求が入力されたとき、前記インクリメントカウンタの値と前記デクリメントカウンタの値とが一致する場合、前記調停回路は、前記インクリメントカウンタ及び前記デクリメントカウンタが示すメモリブロックを外部リフレッシュアクセスサイクルでリフレッシュするように調停することを特徴とする。
請求項１２記載の発明は、前記請求項１記載の半導体記憶装置において、セルフリフレッシュ時に、前記複数のリフレッシュメモリブロックカウンタは、前記リフレッシュワード線カウンタのキャリー出力信号に応じてカウントアップされるように切り替えられることを特徴とする。
請求項１３記載の発明は、前記請求項１２記載の半導体記憶装置において、前記複数のリフレッシュメモリブロックカウンタ及び前記リフレッシュワード線カウンタの各々は、セルフリフレッシュ周期でカウントアップされることを特徴とする。
請求項１４記載の発明は、前記請求項１記載の半導体記憶装置において、当該半導体記憶装置の外部からの外部制御によって、前記複数のリフレッシュメモリブロックカウンタは、前記リフレッシュワード線カウンタのキャリー出力信号に応じてカウントアップされるように切り替えられることを特徴とする。
請求項１５記載の発明は、前記請求項１記載の半導体記憶装置において、さらに、当該半導体記憶装置の外部から供給された前記第２のワード線アドレスの記憶手段を備え、
前記調停回路は、前記第１のワード線アドレスと、前記記憶手段に記憶された１つ以上の第２のワード線アドレスとを比較し、一致する場合は前記第１のワード線アドレスの示すワード線のリフレッシュをスキップするように調停することを特徴とする。
請求項１６記載の発明は、前記請求項１５記載の半導体記憶装置において、前記記憶手段は、外部アクセスメモリブロックアドレス記憶手段と、前記第１及び第２のワード線アドレスの一致フラグ記憶手段とによって構成されることを特徴とする。
請求項１７記載の発明は、前記請求項１５記載の半導体記憶装置において、前記記憶手段は、当該半導体記憶装置の外部からリフレッシュ要求が入力される度にリセットされることを特徴とする。
請求項１８記載の発明は、前記請求項１記載の半導体記憶装置において、前記第１のワード線アドレスは、第１のプリデコード信号線を用いて伝送されると共に、前記第２のワード線アドレスは、第２のプリデコード信号線を用いて伝送され、前記第１及び第２のプリデコード信号線の信号線数は同数であることを特徴とする。
請求項１９記載の発明は、前記請求項１記載の半導体記憶装置において、前記複数のリフレッシュメモリブロックカウンタは、複数対のインクリメントカウンタとデクリメントカウンタとによって構成され、前記複数のメモリセルによって構成される複数のメモリアレイを複数の領域に分割したそれぞれの領域に対して、１対のインクリメントカウンタ及びデクリメントカウンタが割り当てられることを特徴とする。
請求項２０記載の発明の半導体記憶装置は、マトリックス状に配置された複数のメモリセルと、前記複数のメモリセルの行に各々対応する複数のワード線と、前記複数のメモリセルの列に各々対応する複数のビット線と、前記複数のメモリセルの列に各々対応する複数のセンスアンプとによって構成され、前記複数のワード線のうち、同時に１本のみのワード線が活性化される複数のメモリブロックと、前記複数のメモリブロックに共通なブロックアドレスを生成する複数のリフレッシュメモリブロックカウンタと、前記複数のメモリブロックのうち、２つ以上のメモリブロックに対して共通な共通ワード線アドレスを生成するリフレッシュワード線カウンタと、前記ブロックアドレスと前記共通ワード線アドレスとに基づいて、少なくとも１つ以上の第１のワード線アドレスを生成し、外部から供給される第２のワード線アドレスの示すワード線に対してアクセスされる期間に、前記少なくとも１つ以上の第１のワード線アドレスの示す各々のワード線のリフレッシュを行うように調停する調停回路とを備えたことを特徴とする。
請求項２１記載の発明は、前記請求項１〜２０の何れか一項に記載の半導体記憶装置において、前記調停回路は、当該半導体記憶装置の外部からアクセスされるページアクセス期間中に、前記少なくとも１つ以上の第１のワード線アドレスの示す各々のワード線のリフレッシュを行うように調停することを特徴とする。
請求項２２記載の発明は、前記請求項２１記載の半導体記憶装置において、さらに、ロウ制御回路を備え、前記ロウ制御回路は、複数サイクルにわたって外部から入力されるロウアクセスコマンド信号のイネーブルクロック数をカウントし、所定の回数毎に内部同時リフレッシュコマンドを発行することを特徴とする。
請求項２３記載の発明は、前記請求項１〜２２の何れか一項に記載の半導体記憶装置において、前記調停回路は、プリチャージ期間であることを検知して、複数の第１のワード線アドレスの示すワード線の同時リフレッシュを行うように調停することを特徴とする。
請求項２４記載の発明は、前記請求項２２又は２３記載の半導体記憶装置において、前記ロウ制御回路は、外部から入力されるロウアクセスコマンド信号のディスネーブルクロック数をカウントし、所定の回数毎に内部同時リフレッシュコマンドを発行することを特徴とする。
請求項２５記載の発明は、前記請求項２１〜２４の何れか一項に記載の半導体記憶装置において、当該半導体記憶装置の動作がプリチャージ期間のとき、当該半導体記憶装置に入力される入力クロック数は、所定の制限数以下であることを特徴とする。
請求項２６記載の発明は、前記請求項２５記載の半導体記憶装置において、最小ランダムサイクルが２クロックのとき、プリチャージ期間の入力クロック数が奇数であることを特徴とする。
請求項２７記載の発明は、前記請求項２５記載の半導体記憶装置において、最小ランダムサイクルが２クロックのとき、プリチャージ期間の入力クロック数が所定の回数以上となる場合には、その入力クロック数は奇数であることを特徴とする。
請求項２８記載の発明の内部リフレッシュ停止方法は、複数のマトリックス配列されたメモリセルと、複数のワード線と、複数のビット線と、複数のセンスアンプとから構成されて、同時に１本のみの前記ワード線が活性化されるメモリブロックを複数備えた半導体記憶装置における内部リフレッシュ停止方法において、前記複数のメモリブロックを順番に内部リフレッシュするアドレスを発生する複数のブロックカウンタの値の大小を検出する工程と、前記工程の検出結果に基づいて、リフレッシュを一時停止する工程とを有することを特徴とする。
請求項２９記載の発明は、前記請求項２８記載の内部リフレッシュ停止方法において、前記複数のブロックカウンタが、１対若しくは複数対のインクリメントカウンタとデクリメントカウンタとで構成された場合に、内部リフレッシュが実行される度に前記インクリメントカウンタ及びデクリメントカウンタのカウントを行うと共に、前記インクリメントカウンタのカウンタ値及び前記デクリメントカウンタのカウンタ値の大小を比較する工程と、前記インクリメントカウンタのカウンタ値が前記デクリメントカウンタのカウンタ値よりも大きくなった時点で内部リフレッシュを一時停止する工程とを有することを特徴とする。
請求項３０記載の発明は、前記請求項２８記載の内部リフレッシュ停止方法において、内部リフレッシュの一時停止の状態は、外部からのリフレッシュコマンドが発行されるまで継続されることを特徴とする。
請求項３１記載の発明の外部アクセスと内部リフレッシュとの競合処理方法は、複数のマトリックス配列されたメモリセルと、複数のワード線と、複数のビット線と、複数のセンスアンプとから構成されて、同時に１本のみの前記ワード線が活性化される複数のメモリブロックと、前記複数のメモリブロックを順番に内部リフレッシュするアドレスを発生する複数のブロックカウンタとを備えた半導体記憶装置における外部アクセスと内部リフレッシュとの競合処理方法において、外部アクセスされるメモリブロックと内部リフレッシュメモリブロックとの衝突を検出する工程と、前記工程で衝突を検出したとき、内部リフレッシュ及び前記ブロックカウンタのカウントを停止する工程とを有することを特徴とする。
請求項３２記載の発明は、前記請求項３１記載の外部アクセスと内部リフレッシュとの競合処理方法において、外部アクセスされるメモリブロックと内部リフレッシュメモリブロックとの衝突が外部リフレッシュまで継続した場合、外部リフレッシュサイクルで前記衝突メモリブロックをリフレッシュすることを特徴とする。
請求項３３記載の発明のカウンタ初期化手法は、複数のマトリックス配列されたメモリセルと、複数のワード線と、複数のビット線と、複数のセンスアンプとから構成されて、同時に１本のみの前記ワード線が活性化される複数のメモリブロックと、前記複数のメモリブロックを順番に内部リフレッシュするアドレスを発生する複数のブロックカウンタとを備えた半導体記憶装置におけるカウンタ初期化方法において、外部リフレッシュコマンドの入力を検出する工程と、前記工程で外部リフレッシュコマンドの入力を検出したとき、前記複数のブロックカウンタを初期化する工程とを有することを特徴とする。
請求項３４記載の発明の外部リフレッシュのリフレッシュアドレス検出方法は、複数のマトリックス配列されたメモリセルと、複数のワード線と、複数のビット線と、複数のセンスアンプとから構成されて、同時に１本のみの前記ワード線が活性化される複数のメモリブロックと、前記複数のメモリブロックを順番に内部リフレッシュするアドレスを発生する複数のブロックカウンタとを備えた半導体記憶装置における外部リフレッシュのリフレッシュアドレス検出方法において、外部リフレッシュサイクルを検出する工程と、前記工程で外部リフレッシュサイクルを検出したとき、前記複数のブロックカウンタに共通するアドレスをリフレッシュする工程とを有することを特徴とする。
請求項３５記載の発明の外部リフレッシュ実行選択方法は、複数のマトリックス配列されたメモリセルと、複数のワード線と、複数のビット線と、複数のセンスアンプとから構成されて、同時に１本のみの前記ワード線が活性化される複数のメモリブロックと、前記複数のメモリブロックを順番に内部リフレッシュするアドレスを発生する複数のブロックカウンタとを備えた半導体記憶装置における外部リフレッシュ実行選択方法において、前記複数のブロックカウンタが、１対若しくは複数対のインクリメントカウンタとデクリメントカウンタとで構成された場合に、内部リフレッシュが実行される度に前記インクリメントカウンタ及びデクリメントカウンタのカウントを行うと共に、前記インクリメントカウンタのカウンタ値及び前記デクリメントカウンタのカウンタ値の大小を比較する工程と、前記工程において、前記インクリメントカウンタのカウンタ値と前記デクリメントカウンタのカウンタ値とが一致する場合に、外部リフレッシュを実行する工程とを有することを特徴とする。
以上により、請求項１記載の発明では、２つ以上のメモリブロックのブロックアドレスを生成する複数のリフレッシュメモリブロックカウンタと、複数のメモリブロックで共通な共通ワード線アドレス（ブロック内ワード線アドレス）を生成するリフレッシュワード線カウンタとを用いて、リフレッシュ対象のメモリブロック及びその内部のワード線を示す第１のワード線アドレス（リフレッシュアドレス）を少なくとも１つ以上生成する。そのため、メモリバンク構成を用いない半導体記憶装置であっても、例えば、外部からアクセスされるメモリブロックと前記リフレッシュメモリブロックカウンタの指し示すメモリブロックとを比較することによって、外部からのアクセスが行われるメモリブロック（外部アクセスブロック）と、リフレッシュを行おうとするメモリブロック（内部リフレッシュメモリブロック）との調停を行うことが可能となる。また、外部アクセスブロックと内部リフレッシュメモリブロックとが衝突した場合であっても、衝突する第１のワード線アドレス以外の第１のワード線アドレスの示すワード線のリフレッシュは可能であるので、外部アクセスと同時にリフレッシュを行うことができる。さらに、前記リフレッシュメモリカウンタ及び前記リフレッシュワード線カウンタは、メモリブロック毎に設けるのではなく、当該半導体記憶装置内の複数のメモリブロックで共用するので、面積の削減が可能となる。
請求項２記載の発明では、リフレッシュしようとする複数のメモリブロックのうちの何れか１つのメモリブロックと、外部からのアクセスが行われるメモリブロックとが一致した場合には、当該メモリブロックのリフレッシュは停止されるが、前記リフレッシュをしようとする複数のメモリブロックのうちの他のメモリブロックにおけるリフレッシュは実行されるので、外部からのアクセスと同時に少なくとも１つのメモリブロック内のワード線のリフレッシュを実行するように調停することができる。
請求項３記載の発明では、外部アクセスブロックと内部リフレッシュメモリブロックとの衝突が発生した場合には、リフレッシュメモリブロックカウンタはカウントアップされないので、リフレッシュ未実行のメモリブロックが記憶でき、かつ特定のブロック内ワード線アドレスに対して全メモリブロック分のリフレッシュが完了することを保障できる。
請求項４記載の発明では、所定の周期で外部からのリフレッシュ要求（外部リフレッシュコマンド）が入力されたサイクルの直前には、あるブロック内ワード線アドレスに対して多くても１ブロックのワード線のみが未リフレッシュ状態であるので、外部からのオートリフレッシュサイクルで当該未リフレッシュワード線のリフレッシュを実行でき、外部リフレッシュ周期内で確実に特定のブロック内ワード線アドレスに対して全ブロックのリフレッシュを完了させることができる。
請求項５記載の発明では、リフレッシュメモリブロックカウンタ自体に未リフレッシュのメモリブロックの記憶機能を持たせることで、余分な記憶用レジスタが不要となり、制御も容易にできる。
請求項６記載の発明では、外部リフレッシュコマンドの入力をトリガにして、リフレッシュメモリブロックカウンタのリセット、及びリフレッシュワード線カウンタのカウントアップをするので、当該半導体記憶装置の内部で外部アクセス回数のカウントを行う必要がなく、カウント回路等を省略できて省面積化できる。
請求項７記載の発明では、電源立ち上げ後、又はセルフリフレッシュからの復帰後の通常動作開始の直前に、リフレッシュメモリブロックカウンタがリセットされるので、次のリフレッシュ入力時には最大で１ブロックのリフレッシュが完了した状態を保障できる。
請求項８記載の発明では、外部リフレッシュコマンドの発行周期内で、あるブロック内ワード線アドレスに対して全ブロックのリフレッシュが完了した後は内部リフレッシュが停止するので、必要以上のリフレッシュを防止できて低電力化でき、同時に電荷保持時間内での全ワード線リフレッシュを保障することができる。
請求項９記載の発明では、一対のインクリメントカウンタ及びデクリメントカウンタから成るリフレッシュメモリブロックカウンタによって、外部アクセスブロックと内部リフレッシュメモリブロックとの調停が可能である。
請求項１０記載の発明では、全メモリブロックのリフレッシュが完了したことを簡易な論理回路で検出することが可能となる。
請求項１１記載の発明では、インクリメントカウンタの値とデクリメントカウンタの値とが一致するアドレスを検出・保持することが、リフレッシュが完了していないメモリブロックのブロックアドレスを検出・保持する手段として容易に実現できる。また、外部からのリフレッシュ要求時には、最大でも１ブロックの未リフレッシュブロックしか残っていないので、外部リフレッシュ周期内で確実に特定のブロック内ワード線アドレスに対して全メモリブロックのリフレッシュを完了させることができる。
請求項１２記載の発明では、通常動作中のカウンタ動作のトリガは、リフレッシュメモリブロックカウンタについては外部クロック、リフレッシュワード線カウンタについては所定の周期毎の外部リフレッシュコマンドであるが、セルフリフレッシュについてはその両トリガが無いが、リフレッシュワード線カウンタとリフレッシュメモリブロックカウンタとが連動してカウントアップを行う構成をとることによって、内部での１つのトリガを発生すればオートリフレッシュが可能となる。
請求項１３記載の発明では、カウンタ制御のトリガとなる所定の周期毎の外部リフレッシュコマンドが入力されないセルフリフレッシュ時であっても、セルフリフレッシュ周期でカウンタのカウントアップ動作が可能であり、オートリフレッシュが可能となる。
請求項１４記載の発明では、通常動作中では、所定の周期毎の外部リフレッシュコマンドの入力が必要であるが、半導体記憶装置が搭載されるシステムの使用の仕方によっては、特定動作パターン時には、集中リフレッシュを実施する方がオーバーヘッドが少なくなるケースが想定されるので、同時リフレッシュと集中リフレッシュとをシステム側から制御して最適なシステムパフォーマンスを引き出すことが可能である。また、同制御をテスト時に使うことによって、同時リフレッシュ及び集中リフレッシュの両機能を製品の出荷前に予め確認することができる。
請求項１５記載の発明では、セル電荷保持時間内にリフレッシュすべきワード線が先に外部アクセスされた時には、リフレッシュされたのと等価であるので、当該メモリブロックのリフレッシュをスキップすることで余分な電力消費を抑制できる。
請求項１６記載の発明では、一部の第２のワード線アドレスのみを記憶することで記憶手段の面積増大を抑制し、省面積化できる。
請求項１７記載の発明では、外部リフレッシュ要求周期内にアクセスされるワード線アドレスを記憶をするよりもビット数を抑制できるので省面積化できる。
請求項１８記載の発明では、同時リフレッシュを実行するリフレッシュメモリブロックが複数である場合であっても、メモリブロック選択プリデコード信号線を共用できるので面積増大を最小限に抑えることができる。
請求項１９記載の発明では、外部アクセス時に同時リフレッシュするメモリブロック数を多くできるので、メモリブロック数が多い、若しくはランダムサイクル時間が遅い場合でも、外部リフレッシュ間隔内に、確実に最大１ブロック以外のリフレッシュが完了した状態にでき、外部リフレッシュ周期内に特定のブロック内ワード線アドレスに対して全メモリブロックのリフレッシュを完了させることができる。
請求項２０記載の発明では、外部アクセス時及び外部リフレッシュ動作時に同時リフレッシュするメモリブロック数を多くでき、メモリブロック数が多い場合やランダムサイクル時間が遅い場合であっても、外部リフレッシュ間隔内に、確実に最大１ブロック以外のリフレッシュが完了した状態にして、外部リフレッシュ周期内に所定の全メモリブロックのリフレッシュを完了させることができる。
請求項２２記載の発明では、ページ動作中に同一メモリブロックに対してアクセスが連続する場合であっても、当該メモリブロック以外のメモリブロックをリフレッシュできるので、ページ動作中であっても同時内部リフレッシュが可能となる。
請求項２４記載の発明では、外部アクセスがない状態を検知して、外部アクセスの有無に拘わらず内部リフレッシュを実行することで、外部から内部アクセスをするような管理をしなくても、所定のリフレッシュ周期を守ってオートリフレッシュコマンドを入力さえすれば全セルのセル電荷保持時間内でのリフレッシュを保障できる。
請求項２５記載の発明では、任意のページ長に対して同時リフレッシュを実行することができる。
請求項２６記載の発明では、最小ランダムサイクルが２クロックの場合に、任意のページ長に対して同時リフレッシュを実行することができる。
請求項２７記載の発明では、最小ランダムサイクルが２クロックの場合に、任意のページ長に対して同時リフレッシュを実行しつつ、システム性能を律速するようなリード・ライトアクセス制約をなくし、待機状態に入るようなプリチャージ期間の長い状態には内部リフレッシュを実行することができる。
請求項２９記載の発明では、ある特定のブロック内ワード線アドレスに対して、全ブロックのリフレッシュの完了を容易に検出できる。
請求項３０記載の発明では、セルの電荷保持時間内に必要最低限のリフレッシュ回数以上のリフレッシュ実行を停止することができ、低電力化できる。
請求項３１記載の発明では、同一のワード線が、外部リフレッシュ及び内部リフレッシュされることによるデータ破壊を防止できると同時に、未リフレッシュブロックアドレスがカウンタアドレスとして保持され、かつ衝突をしていないブロックカウンタアドレスのリフレッシュを実行することができる。
請求項３２記載の発明では、外部リフレッシュ周期で、ある特定のブロック内ワード線アドレスに対する全ブロックのリフレッシュの完了を保障することができる。
請求項３３記載の発明では、カウンタ初期化を簡易に実現することができる。
請求項３４記載の発明では、ブロックカウンタ自体に記憶された唯一未リフレッシュブロックアドレスを外部リフレッシュ時に確実にリフレッシュすることができる。
請求項３５記載の発明では、ブロックカウンタ自体に記憶されている唯一の未リフレッシュブロックアドレスを外部リフレッシュサイクルで確実にリフレッシュすることができ、外部リフレッシュ周期で、ある特定のブロック内ワード線アドレスに対する全ブロックのリフレッシュの完了を保障することができる。
以上説明したように、本発明によれば、メモリバンク構成を用いない半導体記憶装置において、当該半導体記憶装置が搭載されるシステム側が内部リフレッシュアドレスを意識することなく、外部からのアクセスと内部リフレッシュとの同時実行が省面積・低電力で可能となる。
以下、本発明の実施形態の半導体記憶装置を図面に基づいて説明する。
（第１の実施形態）
以下、本発明の第１の実施形態の半導体記憶装置について、図面を参照しながら説明する。
図１は、本発明の第１の実施形態における半導体記憶装置の全体構成のブロック図を示している。
同図において、１００はメモリアレイ、２００はロウプリデコーダ（調停回路）、３００はリフレッシュカウンタ、４００はロウ制御回路、５００はタイミング発生回路、６００はロウデコーダ（調停回路）、７００はアドレスラッチブロックである。
当該半導体記憶装置の外部から前記アドレスラッチブロック７００に、外部ロウアドレス（第２のワード線アドレス）ＲＡＤＤ＜１１：０＞が入力され、前記アドレスラッチブロック７００から前記ロウプリデコーダ２００及び前記リフレッシュカウンタ３００に、外部ロウアドレスラッチ信号ＡＸ＜１１：０＞が入力される。
また、当該半導体記憶装置の外部から前記ロウ制御回路４００に、外部クロックＣＬＫ、外部ＲＡＳコマンド信号ＮＲＡＳ、外部オートリフレッシュコマンド信号ＮＲＡＵＴ、外部リセット信号ＮＲＳＴが入力され、前記外部リセット信号ＮＲＳＴは、前記リフレッシュカウンタ３００にも入力される。
また、前記ロウ制御回路４００から前記リフレッシュカウンタ３００に、オートリフレッシュフラグＡＵＴＦ、オートリフレッシュ・プリチャージフラグＡＵＴＰＲＣＦ、カウンタセレクト信号ＣＮＴＳＥＬが入力されると共に、前記ロウ制御回路４００から前記タイミング発生回路５００に、内部ＲＡＳ信号ＩＲＡＳが入力される。
また、前記リフレッシュカウンタ３００から前記ロウプリデコーダ２００に、インクリメントリフレッシュブロックカウンタアドレス（ブロックアドレス）ＡＸＵ＜１１：８＞、デクリメントリフレッシュブロックカウンタアドレス（ブロックアドレス）ＡＸＤ＜１１：８＞、内部リフレッシュワード線アドレス（共通ワード線アドレス）ＡＸＩ＜７：０＞、インクリメントリフレッシュブロックカウンタアドレスのリフレッシュ停止信号ＳＴＯＰＲＦＵ、デクリメントリフレッシュブロックカウンタアドレスのリフレッシュ停止信号ＳＴＯＰＲＦＤが入力される。
さらに、前記ロウプリデコーダ２００から前記ロウデコーダ６００に、ワード線プリデコード信号ＸＰＷ＜３：０＞、ＸＰＡ＜７：０＞、ＸＰＢ＜７：０＞、リフレッシュワード線プリデコード信号ＸＰＷ＿Ｒ＜３：０＞、ＸＰＡ＿Ｒ＜７：０＞、ＸＰＢ＿Ｒ＜７：０＞、ブロック選択信号ＸＢＫ＜１５：０＞、リフレッシュブロック選択信号ＸＢＫ＿Ｒ＜１５：０＞が入力されると共に、前記タイミング発生回路５００から前記ロウデコーダ６００に、プリチャージタイミング信号＃ＰＲＥＮ、ワード線タイミング信号＃ＷＬＥＮ、センスアンプタイミング信号＃ＳＥＮが入力される。
前記ロウデコーダ６００と前記メモリアレイ１００とは、ワード線ＷＬ＜４０９５：０＞によって接続されている。
本実施形態の半導体記憶装置は、外部ロウアドレスＲＡＤＤ＜１１：０＞に基づいたワード線プリデコード信号ＸＰＷ＜３：０＞、ＸＰＡ＜７：０＞、ＸＰＢ＜７：０＞、及び内部リフレッシュワード線アドレスＡＸＩ＜７：０＞に基づいたリフレッシュワード線プリデコード信号ＸＰＷ＿Ｒ＜３：０＞、ＸＰＡ＿Ｒ＜７：０＞、ＸＰＢ＿Ｒ＜７：０＞から成る２系統のワード線プリデコード信号がロウデコーダ６００に接続された構成となっている。前記ロウデコーダ６００において、前記リフレッシュブロック選択信号ＸＢＫ＿Ｒ＜１５：０＞及び前記フレッシュワード線プリデコード信号ＸＰＷ＿Ｒ＜３：０＞、ＸＰＡ＿Ｒ＜７：０＞、ＸＰＢ＿Ｒ＜７：０＞に基づいて、リフレッシュを行うワード線を示す第１のワード線アドレスを生成する。
図２は、本実施形態の半導体記憶装置におけるメモリアレイ１００の概略構成の構成図を示している。
同図において、１１０はメモリブロック、１２０はセンスアンプ列、１２１はセンスアンプ、１３０はセルアレイ、１３１はメモリセル、１３２はビット線、１３３はワード線である。
本実施形態のメモリアレイ１００は、１６個のメモリブロックから構成されており、全４０９６本のワード線ＷＬ＜４０９５：０＞が１ブロック当たり２５６本割り当てられた構成となっている。また、各々のメモリブロック内の複数のワード線は、同時に１本のみが活性化される。
図３は、本実施形態の半導体記憶装置におけるロウプリデコーダ２００の全体構成のブロック図を示している。
同図において、２１０はブロック信号ＡＸ＜１１：８＞をプリデコードするブロック信号プリデコーダ、２２０はワード線アドレスＡＸ＜７：０＞をプリデコードするワード線プリデコーダである。
また、２３０は第１のリフレッシュブロック信号（インクリメントリフレッシュブロックカウンタアドレス）ＡＸＵ＜１１：８＞をプリデコードするリフレッシュブロック信号プリデコーダ、２４０は第２のリフレッシュブロック信号（デクリメントリフレッシュブロックカウンタアドレス）ＡＸＤ＜１１：８＞をプリデコードするリフレッシュブロック信号プリデコーダ、２５０はリフレッシュワード線アドレス（内部リフレッシュワード線アドレス）ＡＸＩ＜７：０＞をプリデコードするリフレッシュワード線プリデコーダである。
前記２つのリフレッシュブロック信号プリデコーダ２３０、２４０からのインクリメントリフレッシュブロックカウンタのリフレッシュブロックプリデコード信号ＸＢＫＵ＜１５：０＞、及びデクリメントリフレッシュブロックカウンタのリフレッシュブロックプリデコード信号ＸＢＫＤ＜１５：０＞は、後段のリフレッシュブロックセレクタ２６０に入力される。
前記ブロック信号プリデコーダ２１０と前記リフレッシュブロック信号プリデコーダ２３０、２４０とは同様の回路であり、前記ワード線プリデコーダ２２０と前記リフレッシュワード線プリデコーダ２５０とは同様の回路である。
図４は、本実施形態の半導体記憶装置におけるブロック信号プリデコーダ２１０の全体構成の構成図を示している。
同図に示したブロック信号プリデコーダ２１０は、ごく一般的なデコード回路であるので、その説明は省略する。
尚、本実施形態の半導体記憶装置におけるワード線プリデコーダ２２０も、デコーダの入出力信号の信号数が異なるものの同様の全体構成である。
図５は、本実施形態の半導体記憶装置におけるリフレッシュブロックセレクタ２６０の概略構成の構成図を示している。
同図に示したリフレッシュブロックセレクタ２６０では、前記インクリメントリフレッシュブロックカウンタのリフレッシュブロックプリデコード信号（第１のリフレッシュブロックプリデコード信号）ＸＢＫＵ＜１５：０＞と、前記デクリメントリフレッシュブロックカウンタのリフレッシュブロックプリデコード信号（第２のリフレッシュブロックプリデコード信号）ＸＢＫＤ＜１５：０＞との論理和を、リフレッシュブロック選択信号ＸＢＫ＿Ｒ＜１５：０＞として出力するので、複数のリフレッシュブロックを選択する場合であっても、信号配線を共用できて半導体記憶装置の省面積化が可能となる。
また、前記インクリメントリフレッシュブロックカウンタアドレスのリフレッシュ停止信号ＳＴＯＰＲＦＵ、及び前記デクリメントリフレッシュブロックカウンタアドレスのリフレッシュ停止信号ＳＴＯＰＲＦＤがイネーブルとなったときには、強制的に前記リフレッシュブロック選択信号ＸＢＫ＿Ｒ＜１５：０＞をディスネーブルにすることが可能である。
図６は、本実施形態の半導体記憶装置におけるリフレッシュカウンタ３００の全体構成の構成図を示している。
同図において、３１０は外部アクセスブロックアドレスＡＸ＜１１：８＞とインクリメントリフレッシュブロックカウンタアドレス（第１のリフレッシュブロックカウンタアドレス）ＡＸＵ＜３：０＞とを比較する外部アドレス−ＵＰカウンタ比較器（ＣＭＰ）、３２０は外部アクセスブロックアドレスＡＸ＜１１：８＞とデクリメントリフレッシュブロックカウンタアドレス（第２のリフレッシュブロックカウンタアドレス）ＡＸＤ＜３：０＞とを比較する外部アドレス−ＤＯＷＮカウンタ比較器（ＣＭＰ）、３３０は前記第１及び第２のリフレッシュブロックカウンタアドレス同士を比較するＵＰ／ＤＯＷＮカウンタ比較器（ＣＭＰ）、３４０はワード線カウンタ（リフレッシュワード線カウンタ）、３５０はリフレッシュカウンタ制御回路（調停回路）、３５１はリセット付きＦ／Ｆ、３６０はインクリメントカウンタ（リフレッシュブロックカウンタ）、３６１はロードホールド機能付きＦ／Ｆ、３７０はデクリメントカウンタ（リフレッシュブロックカウンタ）である。
また、ＵＰＨＩＴは前記比較器３１０の一致フラグ、ＤＯＷＮＨＩＴは前記比較器３２０の一致フラグ、ＥＮＤＣＮＴはリフレッシュ完了信号、ＣＮＴＣＫはカウンタクロック、ＣＮＴＣＫＤは前記カウンタクロックＣＮＴＣＫを遅延させた遅延カウンタクロック、ＥＮＤＲＦＦはリフレッシュ完了フラグ、ＮＳＴＯＰＣＮＴＵは前記インクリメントカウンタ３６０の停止フラグ、ＮＳＴＯＰＣＮＴＤは前記デクリメントカウンタ３７０の停止フラグである。
本発明では、メモリアレイ１００内の全メモリブロックにおけるリフレッシュ対象のリフレッシュワード線に対して共通のワード線カウンタ３４０を備えていると共に、リフレッシュブロックカウンタがインクリメントカウンタ３６０及びデクリメントカウンタ３７０の２系統のカウンタによって構成されている。従って、最大で２つのメモリブロックの同時リフレッシュが可能である。また、ロウアドレスカウンタを各メモリブロック内に配置しないので、半導体記憶装置の省面積が可能である。
さらに、リフレッシュカウンタ制御回路３５０を備えており、以下のように機能して、外部アクセスと内部リフレッシュとの競合を調停する。
前記インクリメントカウンタ３６０のアドレスＡＸＵ＜３：０＞若しくは前記デクリメントカウンタ３７０のアドレスＡＸＤ＜３：０＞と、外部アクセスブロックアドレスＡＸ＜１１：８＞とが一致する場合は、当該メモリブロックのリフレッシュアクセス及び前記インクリメントカウンタ３６０若しくは前記デクリメントカウンタ３７０のカウントアップを停止する。前記インクリメントカウンタ３６０のカウンタ値が前記デクリメントカウンタ３７０のカウンタ値よりも大きくなると、リフレッシュ動作及びカウントアップ動作を停止する。外部からリフレッシュコマンドが入力された場合には、リフレッシュ完了フラグＥＮＤＣＮＴが立っていればリフレッシュ停止状態を保ち、立っていなければリフレッシュを実行する。
上記のいずれの場合も、外部リフレッシュコマンドサイクルの終了時に前記ワード線カウンタ３４０をカウントアップし、前記インクリメントカウンタ３６０及び前記デクリメントカウンタ３７０をリセットする。
図７は、本実施形態の半導体記憶装置におけるＵＰ／ＤＯＷＮカウンタ比較器３３０の全体構成の構成図を示している。
同図において、インクリメントリフレッシュブロックカウンタアドレスＡＸＵ＜３：０＞が、デクリメントリフレッシュブロックカウンタアドレスＡＸＤ＜３：０＞よりも大きくなった場合に、リフレッシュ完了信号ＥＮＤＣＮＴをイネーブルにする。
図８は、本実施形態の半導体記憶装置におけるワード線カウンタ３４０の全体構成の構成図を示している。
同図に示したワード線カウンタ３４０は、一般的な８進カウンタであるので、その説明は省略する。
図９は、本実施形態の半導体記憶装置におけるロウ制御回路４００の全体構成の構成図を示している。
同図において、４０１はＲ−Ｓラッチ、ＲＡＳＦはＲＡＳフラグ、ＲＡＵＴＦはオートリフレッシュフラグ、ＩＲＲＡＳは内部同時リフレッシュコマンド、ＩＲＲＡＳＦはランダム・ページアクセス動作時内部ＲＡＳフラグ、ＲＦＦ１〜５は内部フラグである。
同図のロウ制御回路４００では、複数サイクルにわたって外部から入力される外部ＲＡＳコマンド信号ＮＲＡＳのイネーブル期間のクロック数をカウントし、所定の回数毎に内部同時リフレッシュコマンドＩＲＲＡＳを発行することで、ページ動作中の同時リフレッシュを実現する。
また、前記外部ＲＡＳコマンド信号ＮＲＡＳのディスネーブル期間のクロック数をカウントして、所定の回数毎に内部リフレッシュコマンドＩＲＲＡＳを発行することでプリチャージ期間中のオートリフレッシュを実現する。
上記のように構成された本実施形態の半導体記憶装置の動作を以下に示す。
図１０は、本実施形態の半導体記憶装置における動作フローのフロー図である。
以下、１クロックで動作が完結する仕様のＤＲＡＭの動作時の動作について説明する。
イニシャル状態ではインクリメントカウンタ３６０はブロック＜０＞にセットされていると共に、デクリメントカウンタ３７０はブロック＜１５＞にセットされている。
外部からアクセスがあったとき、そのアクセスが前記ブロック＜０＞又は前記ブロック＜１５＞に対するアクセスでない場合（Ｓ１０１０）には、それぞれのブロックをリフレッシュする（Ｓ１０１１）ので、外部アクセスブロックと合わせて、１６ブロック中３ブロックが同時に活性化される。
このとき、例えば、外部アクセスブロックとインクリメントカウンタ３６０側のリフレッシュブロックとが衝突した場合には、当該ブロックのリフレッシュは停止される。しかし、デクリメントカウンタ３７０側のリフレッシュブロックは外部アクセスブロックと衝突しないのでリフレッシュが可能となり（Ｓ１０１３）、１６ブロック中２ブロックが同時に活性化される。
リフレッシュが実行できたインクリメントカウンタ３６０やデクリメントカウンタ３７０は、サイクル終了時にインクリメント若しくはデクリメントされる（Ｓ１０１２、Ｓ１０１４）。
また、外部からのアクセスがないプリチャージ動作を検知すると（Ｓ１０２０）、前記インクリメントカウンタ３６０及びデクリメントカウンタ３７０の指し示すブロックを同時にリフレッシュするので（Ｓ１０２１）、１６ブロック中２ブロックが同時に活性化される。
上記のように、外部アクセスブロックとリフレッシュブロックとの衝突がなければ８サイクル後には全メモリブロックのリフレッシュが完了し、この時には、インクリメントカウンタ３６０のカウンタ値がデクリメントカウンタ３７０のカウンタ値よりも大きくなることを検知して、リフレッシュ完了フラグＥＮＤＲＦＦを発生して以後の内部リフレッシュ動作を停止する。
また、外部アクセスブロックと内部リフレッシュブロックとの競合が続いたワーストケースの場合でも、１５サイクル後には外部アクセスブロックと競合する１ブロックを除いてリフレッシュが完了した状態となる。
つまり、前記インクリメントカウンタ３６０及びデクリメントカウンタ３７０の共通のブロックアドレスとして、未リフレッシュブロックのアドレスが記憶され、当該ブロックのリフレッシュを外部からのオートリフレッシュサイクルで実施することによって、全ブロックのリフレッシュを保障することが可能となる。
この外部リフレッシュは所定の期間で入力され、リフレッシュ完了フラグＥＮＤＲＦＦがイネーブルであればリフレッシュ停止状態を保ち、ディスネーブルであればリフレッシュを実行する。いずれの場合も外部リフレッシュコマンドサイクルの終了時にワード線カウンタ３４０をカウントアップし、インクリメントカウンタ３６０、デクリメントカウンタ３７０をリセットする。
図１１（Ａ）及び同図（Ｂ）は、本実施形態の半導体記憶装置における動作タイミングのダイアグラム図であり、図１２（Ａ）及び同図（Ｂ）は、本実施形態の半導体記憶装置における他の動作タイミングのダイアグラム図である。
以下、２クロック以上で１サイクルが完結するページ動作機能を有する仕様のＤＲＡＭの動作について説明する。
図１１及び図１２は、１クロック目でＲＡＳ動作、２クロック目でＣＡＳ及びプリチャージを行い、２サイクルでランダム動作が完了するページ機能付き仕様のＤＲＡＭ動作の動作タイミングのダイアグラムを示している。
同図において、ｔ０〜ｔ２はランダムアクセス、ｔ２〜５はページ長２のアクセス、ｔ５〜９はページ長３のアクセス、ｔ９〜１４はページ長４のアクセス、ｔ１４〜１６はランダムアクセス、ｔ１６〜ｔ１８はプリチャージサイクル、ｔ１８〜ｔ２０はランダムサイクル、ｔ２０〜ｔ２２はオートリフレッシュサイクルである。
図１１に示したダイアグラム図では、ページ動作の外部アクセス中及びプリチャージ期間であっても、内部リフレッシュが外部アクセスと衝突することなく実施されている。そして、ｔ１６〜ｔ１８において、プリチャージサイクル中のリフレッシュ終了後に、前記インクリメントカウンタ３６０のアドレスＡＸＵ＜３：０＞が前記デクリメントカウンタ３７０のアドレスＡＸＤ＜３：０＞よりも大きくなったことを検知して、リフレッシュ完了信号ＥＮＤＣＮＴがイネーブルとなり、それ以降のリフレッシュを停止している。その後、ｔ２０〜２２の外部オートリフレッシュサイクル後に、前記ワード線カウンタ３４０をカウントアップし、前記インクリメントカウンタ３６０、デクリメントカウンタ３７０をリセットしている。
上記のように、本発明では、全メモリブロックのリフレッシュが完了した後に内部リフレッシュ動作が停止するので、必要以上の内部リフレッシュが実施されずに消費電力の低減が可能である。
図１２に示したダイアグラム図は、図１１に対して、ｔ１４〜２２における外部入力アドレスが異なり、ｔ１４〜１６及びｔ１８〜２２においてインクリメントカウンタ３６０が指し示すブロックアドレスに基づく内部リフレッシュメモリブロックと外部アクセスブロックとが衝突している。そのため、ｔ１４〜１６では、ＵＰＨＩＴが「Ｈｉｇｈ」、ＮＳＴＯＰＣＮＴＵが「Ｌｏｗ」、ＳＴＯＰＲＦＵが「Ｈｉｇｈ」となって、インクリメントカウンタ３６０が指し示すブロックアドレスに基づく内部リフレッシュは停止し、カウンタのインクリメントも行われない。その後のｔ１６〜１８のサイクルは、プリチャージサイクルであるのでＵＰＨＩＴやＤＯＷＮＨＩＴに関わらず、両ブロックカウンタの指し示すブロックで内部リフレッシュが実施され、同サイクル終了時点のカウントアップでブロック＜７＞以外のメモリブロックのリフレッシュは完了状態となる。
また、ｔ１８〜２０のサイクルでは、上記ブロック＜７＞が外部アクセスと衝突しているためにリフレッシュが実施されない。ｔ２０〜２２のサイクルは外部オートリフレッシュサイクルであるので、強制的にＳＴＯＰＲＦＵ／ＳＴＯＰＲＦＤを「Ｌｏｗ」として未リフレッシュブロック＜７＞のリフレッシュを実施している。
上記の外部オートリフレッシュサイクル後には、ワード線カウンタ３４０をカウントアップし、インクリメントカウンタ３６０、デクリメントカウンタ３７０をリセットしている。
上記のように本実施形態では、内部リフレッシュブロックと外部アクセスブロックとが衝突し続けた場合であっても、一回のオートリフレッシュアクセスを外部から発行すれば、そのサイクルで確実にすべてのメモリブロックのリフレッシュは完了する。つまり、外部からは「メモリブロック数−１」の数だけ内部リフレッシュが実行される周期よりも長い所定の周期でオートリフレッシュコマンドを入力さえすれば、内部アドレスを管理することなく、容易にセル電荷保持時間内での全メモリセルのリフレッシュを保障する同時リフレッシュが実行可能である。例えば、電荷保持時間１ｍｓでワード線が４０９６本のＤＲＡＭをリフレッシュすることを考えると、従来の外部からのオートリフレッシュコマンドの入力頻度は、４０９６本のワード線を同時にリフレッシュすると仮定するならば、９７７ｎｓに一回のリフレッシュが必要となる。一方、本発明の同時リフレッシュ手法を用いると、「４０９６本＝２５６本×１６ブロック」の場合には、３９０６ｎｓに１回の外部からのオートリフレッシュコマンドの入力によって全メモリセルのリフレッシュを保障できる。
本実施形態の構成の場合には、上記リフレッシュ周期内（電荷保持時間内）で１５サイクルのランダム動作が行われる必要があるが、ランダムサイクルが２６０ｎｓよりも高速であればこれを満足できる。つまり、外部からのリフレッシュコマンドの入力頻度を下げることが可能であるのでシステムパフォーマンスの向上ができる。
また、上記所定の周期でのオートリフレッシュコマンドの入力時に、多くとも１つのメモリブロック以外のリフレッシュが完了していることを保障するために、電源立ち上げ後、又はセルフリフレッシュからの復帰後の通常動作開始のサイクル（図１１、１２のｔ０〜ｔ２のサイクルに相当）の直前のサイクルで１サイクルのダミーオートリフレッシュの実施が望ましい。
また、様々なページ長のページ動作中の内部リフレッシュ、及びプリチャージ動作中の内部リフレッシュを実施するためには、プリチャージサイクル中のクロック数に制限が必要である。つまり、上記構成ではリフレッシュは２クロックで完了するが、少なくともリフレッシュの第１クロックのタイミングと、外部アクセスの第１クロックのタイミングが一致する必要があるので、外部アクセス動作でＣＡＳ及びプリチャージを行うサイクルも含めたプリチャージ期間のクロック数は奇数である必要がある。
（第２の実施形態）
以下、本発明の第２の実施形態の半導体記憶装置について、図面を参照しながら説明する。
本実施形態の半導体記憶装置が上記第１の実施形態の半導体記憶装置と異なる点は、ロウ制御回路４００の代わりにロウ制御回路１４００を備えている点のみである。その他の構成については、上記第１の実施形態と同様であるので、その図示及び説明は省略する。
図１３は、本発明の第２の実施形態の半導体記憶装置におけるロウ制御回路１４００の全体構成の構成図を示している。
同図において、１４０１、１４０２はリセット付きＦ／Ｆ、１４０３は４入力ＯＲ素子である。
本実施形態のロウ制御回路１４００は、上記第１の実施形態の半導体記憶装置におけるロウ制御回路４００に対して、リセット付きＦ／Ｆ１４０１、１４０２の出力、ＲＡＳフラグＲＡＳＦ、及び内部フラグＲＦＦ１が４入力ＯＲ素子１４０３に入力され、その出力として内部フラグＲＦＦ２が構成されていることを特徴としている。
図１４は、本実施形態の半導体記憶装置における動作タイミングのダイアグラム図を示している。
同図において、ｔ０〜ｔ２はランダムアクセス、ｔ２〜５はページ長２のアクセス、ｔ５〜９はページ長３のアクセス、ｔ９〜１４はページ長４のアクセス、ｔ１４〜１５はプリチャージサイクル、ｔ１５〜１７はランダムサイクル、ｔ１７〜ｔ２１はプリチャージサイクル、ｔ２０〜ｔ２２はオートリフレッシュサイクルである。
図１４と図１１、１２とを比較すると、直前のＣＡＳ／プリチャージサイクルを含めて２クロックのプリチャージ期間で内部リフレッシュ動作を停止する機能が追加されており、プリチャージ期間中のクロック数が４クロック以上となる場合に限って偶数回のプリチャージが禁止される。
上記のように、本実施形態では、当該半導体記憶装置が搭載されるシステム側はプリチャージ期間でのクロック数を３クロック以内であれば管理する必要が無くなり、システム設計を容易にできる。尚、ロウ制御回路の設計次第では、システム側が管理すべきプリチャージ期間のクロック数は任意に変更可能である。
（第３の実施形態）
以下、本発明の第３の実施形態の半導体記憶装置について、図面を参照しながら説明する。
本実施形態の半導体記憶装置が上記第１の実施形態の半導体記憶装置と異なる点は、リフレッシュカウンタ３００及びロウ制御回路４００の代わりにリフレッシュカウンタ２３００及びロウ制御回路２４００を備えている点のみである。その他の構成については、上記第１の実施形態と同様であるので、その図示及び説明は省略する。
図１５は、本発明の第３の実施形態の半導体記憶装置におけるリフレッシュカウンタ２３００の全体構成の構成図を示している。
同図において、２３５１、２３５２、２３５３はセレクタ、２３５４、２３５５はＯＲ素子、ＳＬＦＦはセルフリフレッシュフラグ、ＮＣはワード線カウンタのキャリー出力（負論理）である。
本実施形態のリフレッシュカウンタ２３００は、上記第１の実施形態の半導体記憶装置におけるリフレッシュカウンタ３００に対して、リフレッシュカウンタ制御回路３５０が別構成のリフレッシュカウンタ制御回路２３５０に置き換わった構成となっている。また、インクリメントカウンタ３６０及びデクリメントカウンタ３７０が、インクリメントカウンタ２３６０及びデクリメントカウンタ２３７０に置き換わっている。
図１６は、本実施形態の半導体記憶装置におけるロウ制御回路２４００の全体構成の構成図を示している。
本実施形態のロウ制御回路２４００は、上記第１の実施形態の半導体記憶装置におけるロウ制御回路４００に対して、外部セルフリフレッシュコマンドＮＲＳＬＦの入力を受けて、セルフリフレッシュフラグＳＬＦＦを発生し、セルフ発振周波数発生回路２４０１でセルフリフレッシュ発振周波数を発生して、その出力をＲ−Ｓ Ｆ／Ｆ２４０２を用いてカウンタセレクト信号ＣＮＴＳＥＬを発生する回路が追加されている。
本実施形態では、セルフリフレッシュモードになるとセルフリフレッシュフラグＳＬＦＦがイネーブルとなり、ワード線カウンタ３４０のクロックとして、セルフリフレッシュ動作時にセルフ発振周期で動作するカウンタクロックＣＮＴＣＫが選択される。それと同時に、インクリメントカウンタ２３６０及びデクリメントカウンタ２３７０の初段のカウンタのロードホールドポートにワード線カウンタ３４０のキャリー出力ＮＣの反転論理が入力される。また、リフレッシュ停止信号ＳＴＯＰＲＦＵ及びＳＴＯＰＲＦＤも強制的にディスネーブルにされる。
従って、セルフ発振周期でワード線カウンタ３４０とインクリメントカウンタ３６０及びデクリメントカウンタ３７０とが、連続的に接続された２系統の１２進カウンタとして動作し、２ブロックが同時活性かされてリフレッシュされる。つまり、通常動作時は外部から周期的に入力される外部オートリフレッシュコマンドをトリガとして、前記ワード線カウンタ３４０のカウントアップや、前記インクリメントカウンタ３６０及びデクリメントカウンタ３７０のリセットを実施していたが、本構成を用いると、前記外部オートリフレッシュコマンドの入力が行われないセルフリフレッシュ動作時であっても、全ワード線アドレスのリフレッシュを自動的に実施することができる。
さらに、前記インクリメントカウンタ３６０及びデクリメントカウンタ３７０のカウンタリセット回路は、通常同時リフレッシュ動作時と同じ回路を用いることができるため、面積オーバーヘッドも最小にできる。
（第４の実施形態）
以下、本発明の第４の実施形態の半導体記憶装置について、図面を参照しながら説明する。
本実施形態の半導体記憶装置が上記第１の実施形態の半導体記憶装置と異なる点は、リフレッシュカウンタ３００の代わりにリフレッシュカウンタ３３００を備えている点のみである。その他の構成については、上記第１の実施形態と同様であるので、その図示及び説明は省略する。
図１７は、本発明の第４の実施形態の半導体記憶装置におけるリフレッシュカウンタ３３００の全体構成の構成図を示している。
本実施形態のリフレッシュカウンタ３３００は、上記第３の実施形態の半導体記憶装置におけるリフレッシュカウンタ２３００に対して、インバータ素子３３５１、ＮＯＲ素子３３５２、カウンタ制御切り替え信号ＣＯＮＶＲＦが追加された構成となっている。
本実施形態では、テストモード時やシステム側からの制御によってカウンタ制御切り替え信号ＣＯＮＶＲＦを制御することで、内部リフレッシュカウンタ動作を同時リフレッシュ動作から従来のセルフリフレッシュモード時と同様のカウンタ制御に切り替えることが可能となる。
（第５の実施形態）
以下、本発明の第５の実施形態の半導体記憶装置について、図面を参照しながら説明する。
本実施形態の半導体記憶装置が上記第１の実施形態の半導体記憶装置を異なる点は、リフレッシュカウンタ３００の代わりにリフレッシュカウンタ４３００を備えている点のみである。その他の構成については、上記第１の実施形態と同様であるので、その図示及び説明は省略する。
図１８は、本発明の第５の実施形態の半導体記憶装置におけるリフレッシュカウンタ４３００の全体構成の構成図を示している。
同図において、４３５０はリフレッシュカウンタ制御回路、４３８０は外部アドレスＡＸ＜７：０＞とワード線カウンタアドレスＡＸＩ＜７：０＞との比較を行う外部アドレス−ＷＬカウンタ比較器（ＣＭＰ）、４３９０はアクセス履歴検出回路、ＷＬＨＩＴは前記比較器４３８０の一致フラグ、ＵＰＳＫＩＰは第１のリフレッシュスキップ信号、ＤＯＷＮＳＫＩＰは第２のリフレッシュスキップ信号である。
図１９は、本実施形態のリフレッシュカウンタ４３００におけるアクセス履歴検出回路４３９０の全体構成の構成図を示している。
同図において、４３９１は第１のリフレッシュワード線ヒット検出回路、４３９２は第２のリフレッシュワード線ヒット検出回路、４３９３は４ビット分のＦ／Ｆ、４３９４は１ビットのＦ／Ｆ、４３９５は比較器（ＣＭＰ）、ＲＦＨＩＴＦはリフレッシュワード線ヒット検出回路のヒットフラグである。
図２０は、本実施形態の半導体記憶装置における動作フローのフロー図である。
本実施形態では、外部アクセスワード線アドレスＡＸ＜７：０＞とリフレッシュワード線アドレスＡＸＩ＜７：０＞とが一致し、かつ外部アクセスブロックアドレスＡＸ＜１１：８＞がインクリメントリフレッシュブロックカウンタアドレスＡＸＵ＜３：０＞よりも小さく、かつデクリメントカウンタアドレスＡＸＤ＜３：０＞よりも大きな場合に限って、リフレッシュワード線ヒットフラグＲＦＨＩＴＦがイネーブルとなる。
前記リフレッシュワード線ヒットフラグＲＦＨＩＴＦがイネーブルになることは、現サイクル以降で、かつ次のオートリフレッシュサイクルの間で、内部リフレッシュを実行する予定のワード線が外部アクセスされたことを意味している。
前記リフレッシュワード線ヒットフラグＲＦＨＩＴＦがイネーブルとなった場合、現サイクルでの外部アクセスブロックアドレスと、内部インクリメントカウンタアドレスＡＸＵ＜３：０＞及びデクリメントカウンタアドレスＡＸＤ＜３：０＞のいずれかとが一致した場合は、第１又は第２のリフレッシュスキップ信号ＵＰＳＫＩＰ、ＤＯＷＮＳＫＩＰがイネーブルとなる。前記第１又は第２のリフレッシュスキップ信号ＵＰＳＫＩＰ、ＤＯＷＮＳＫＩＰがイネーブルとなると、インクリメントリフレッシュブロックカウンタアドレスリフレッシュ停止信号ＳＴＯＰＰＦＵ、デクリメントリフレッシュブロックカウンタアドレスリフレッシュ停止信号ＳＴＯＰＲＦＤの何れかがイネーブルとなり、当該ブロックのリフレッシュが停止し、同時に当該ブロックのインクリメントカウンタ停止フラグＮＳＴＯＰＣＮＴＵ若しくはデクリメントカウンタ停止フラグＮＳＴＯＰＣＮＴＤが強制的にディスネーブルとなるので、当該リフレッシュカウンタはカウントアップされるので結果として当該ブロックのリフレッシュがスキップされる。
外部からオートリフレッシュコマンドが入力される間の外部アクセスブロックアドレス及びヒットフラグＲＦＨＩＴＦは、それぞれサイクル毎に４ビット分のＦ／Ｆ４３９３及び１ビットのＦ／Ｆ４３９４に順に記憶されて、それらすべてと現リフレッシュサイクルのアクセスブロックが同時に参照・比較されて、当該リフレッシュのスキップ判定を行う。
上記のように、本実施形態では、リフレッシュを予定していたワード線が先に外部アクセスされた場合には、当該ワード線がリフレッシュされたのと等価であるので、リフレッシュをスキップして不必要なリフレッシュによる消費電力増大を抑制することができる。
（第６の実施形態）
以下、本発明の第６の実施形態の半導体記憶装置について、図面を参照しながら説明する。
本実施形態の半導体記憶装置が上記第１の実施形態の半導体記憶装置を異なる点は、リフレッシュブロックセレクタ２６０及びリフレッシュカウンタ３００の代わりに、リフレッシュブロックセレクタ５２６０及びリフレッシュカウンタ５３００を備えている点のみである。その他の構成については、上記第１の実施形態と同様であるので、その図示及び説明は省略する。
図２１は、本発明の第６の実施形態の半導体記憶装置におけるリフレッシュブロックセレクタ５２６０の全体構成の構成図を示している。
本実施形態のリフレッシュカウンタ５２６０は、上記第１の実施形態の半導体記憶装置におけるリフレッシュブロックセレクタ２６０に対して、異なる２系統のリフレッシュブロックカウンタによってＸＢＫ＿Ｒ＜１５：０＞が生成される点が異なっている。すなわち、第１のインクリメントリフレッシュブロックカウンタアドレスＡＸＵ０＜１１：８＞をプリデコードした第１のインクリメントブロックカウンタのリフレッシュブロックプリデコード信号ＸＢＫＵ０＜１５：０＞と、第１のデクリメントリフレッシュブロックカウンタアドレスＡＸＤ０＜１１：８＞をプリデコードした第１のデクリメントブロックカウンタのリフレッシュブロックプリデコード信号ＸＢＫＤ０＜１５：０＞との論理和をリフレッシュブロック選択信号ＸＢＫ＿Ｒ＜７：０＞として生成する。
同様に、第２のインクリメントリフレッシュブロックカウンタアドレスＡＸＵ１＜１１：８＞をプリデコードした第２のインクリメントブロックカウンタのリフレッシュブロックプリデコード信号ＸＢＫＵ１＜１５：０＞と、第２のデクリメントリフレッシュブロックカウンタアドレスＡＸＤ１＜１１：８＞をプリデコードした第２のデクリメントブロックカウンタのリフレッシュブロックプリデコード信号ＸＢＫＤ１＜１５：０＞との論理和をリフレッシュブロック選択信号ＸＢＫ＿Ｒ＜１５：８＞として生成する。そして、リフレッシュブロック選択信号ＸＢＫ＿Ｒ＜７：０＞、ＸＢＫ＿Ｒ＜１５：８＞のそれぞれのイネーブルが第１及び第２のインクリメントリフレッシュブロックカウンタアドレス停止信号ＳＴＯＰＲＦＵ０、ＳＴＯＰＲＦＵ０、第１及び第２のデクリメントリフレッシュブロックカウンタアドレスリフレッシュ停止信号ＳＴＯＰＲＦＤ０、ＳＴＯＰＲＦＤ１によって制御される。
図２２は、本実施形態の半導体記憶装置におけるリフレッシュカウンタ５３００の全体構成の構成図を示している。
本実施形態のリフレッシュカウンタ５３００は、上記第４の実施形態における半導体記憶装置のリフレッシュカウンタ３３００に対して、それぞれ独立に制御される２対のインクリメントブロックカウンタとデクリメントブロックカウンタとによって構成されている点が異なる。すなわち、第１のリフレッシュカウンタ制御回路５３５０ｉと第１のアドレス比較ブロック５３９０ｉとによって、３進の第１のインクリメントカウンタ５３６０ｉ及びデクリメントカウンタ５３７０ｉが制御される。同様に、第２のリフレッシュカウンタ制御回路５３５０ｊと第１のアドレス比較ブロック５３９０ｊとによって、３進の第２のインクリメントカウンタ５３６０ｊ及びデクリメントカウンタ５３７０ｊが制御される構成である。
同図において、ＥＮＤＲＦＦ０、ＥＮＤＲＦＦ１は第１及び第２のリフレッシュ完了フラグ、ＮＳＴＯＰＣＮＴＵ０、ＮＳＴＯＰＣＮＴＵ１は第１及び第２のインクリメントカウンタ停止フラグ、ＮＳＴＯＰＣＮＴＤ０、ＮＳＴＯＰＣＮＴＤ１は第１及び第２のデクリメントカウンタ停止フラグである。
本実施形態では、上記第１〜第５の実施形態と同様の制御によって、外部アクセスブロックと内部リフレッシュメモリブロックとが衝突しないように調停しながら、最大４ブロックの同時内部リフレッシュが実行可能となる。例えば、電荷保持時間１ｍｓでワード線が４０９６本（４０９６ＷＬ＝２５６ＷＬ×１６ブロックの場合）のＤＲＡＭをリフレッシュすることを考える。この場合、上記第１〜第５の実施形態では、３９０６ｎｓに１回の外部からのオートリフレッシュコマンド入力が必要であり、かつ上記リフレッシュ周期内（電荷保持時間内）で１５サイクルのランダム動作が必要であるので、ランダムサイクルが２６０ｎｓよりも低速な動作が許されない。一方、本実施形態では、同一リフレッシュ周期内で最悪で７サイクルのランダム動作を行うことができれば良いので、ランダムサイクルが５５８ｎｓまで低速となっても動作が破綻しない。また、メモリブロック数が倍の３２ブロックと多い構成となっても、２６０ｎｓのランダムサイクル速度で動作が破綻しない。
（第７の実施形態）
以下、本発明の第７の実施形態の半導体記憶装置について、図面を参照しながら説明する。
本実施形態の半導体記憶装置が上記第１の実施形態の半導体記憶装置を異なる点は、リフレッシュワード線プリデコーダ２５０、リフレッシュブロックセレクタ２６０及びリフレッシュカウンタ３００の代わりに、リフレッシュワード線プリデコーダ６２５０、リフレッシュブロックセレクタ６２６０及びリフレッシュカウンタ６３００を備えている点のみである。その他の構成については、上記第１の実施形態と同様であるので、その図示及び説明は省略する。
図２３は、本発明の第７の実施形態の半導体記憶装置におけるリフレッシュワード線プリデコーダ６２５０の全体構成の構成図を示している。
本実施形態のリフレッシュワード線プリデコーダ６２５０は、リフレッシュカウンタ６３００のアドレスに関わらず、２本のプリデコード信号ＸＰＷ＜７：０＞が選択される構成となっている。
図２４は、本実施形態の半導体記憶装置におけるリフレッシュブロックセレクタ６２６０の全体構成の構成図を示している。
本実施形態のリフレッシュブロックセレクタ６２６０は、上記第１の実施形態のリフレッシュブロックセレクタ２６０に対して、２対のリフレッシュブロック選択信号ＸＢＫ＿Ｒ＜１５：０＞に対して共通のインクリメントブロックカウンタのリフレッシュブロックプリデコード信号ＸＢＫＵ＜１５：０＞及びデクリメントブロックカウンタのリフレッシュブロックプリデコード信号ＸＢＫＤ＜１５：０＞が接続されている点が異なっており、同時に最大２本のリフレッシュブロック選択信号ＸＢＫ＿Ｒ＜１５：０＞が選択される構成となっている。
図２５は、本実施形態の半導体記憶装置におけるリフレッシュカウンタ６３００の全体構成の構成図を示している。
本実施形態のリフレッシュカウンタ６３００は、上記第４の実施形態の半導体記憶装置におけるリフレッシュカウンタ３３００に対して、インクリメントブロックカウンタ６３６０及びデクリメントブロックカウンタ６３７０が３進カウンタに変更されている点が異なる。
本実施形態では、上記第６の実施形態と同様に、外部アクセスと内部リフレッシュメモリブロックとが衝突しないように調停しながら、最大４ブロックの同時内部リフレッシュが実行可能となり、しかも第６の実施形態よりも省面積な回路で実現することができる。
尚、本発明は上記の実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
以上説明したように、本発明は、半導体記憶装置が搭載されるシステム側が内部リフレッシュアドレスを意識することなく、外部からのアクセスと内部リフレッシュとの同時実行が省面積・低電力で可能となるので、特に、電荷保持時間の短い半導体記憶装置やその制御方法等として有用である。
本発明の第１の実施形態の半導体記憶装置における全体構成を示すブロック図である。図 同半導体記憶装置のメモリアレイにおける全体構成を示す構成図である。 同半導体記憶装置のロウプリデコーダにおける全体構成を示す構成図である。 同半導体記憶装置のブロックプリデコーダにおける全体構成を示す構成図である。 同半導体記憶装置のリフレッシュブロックセレクタにおける概略構成を示す構成図である。 同半導体記憶装置のリフレッシュカウンタにおける全体構成を示す構成図である。 同半導体記憶装置のリフレッシュブロックアドレス比較器における全体構成を示す構成図である。 同半導体記憶装置のワード線カウンタにおける全体構成を示す構成図である。 同半導体記憶装置のロウ制御回路における全体構成を示す構成図である。 同半導体記憶装置における動作フローを示すフロー図である。 同半導体記憶装置における動作タイミングを示すダイアグラム図である。 同半導体記憶装置における他の動作タイミングを示すダイアグラム図である。 本発明の第２の実施形態の半導体記憶装置のロウ制御回路における全体構成を示す構成図である。 同半導体記憶装置における動作タイミングを示すダイアグラム図である。 本発明の第３の実施形態の半導体記憶装置のリフレッシュカウンタにおける全体構成を示す構成図である。 同半導体記憶装置のロウ制御回路における全体構成を示す構成図である。 本発明の第４の実施形態の半導体記憶装置のリフレッシュカウンタにおける全体構成を示す構成図である。 本発明の第５の実施形態の半導体記憶装置のリフレッシュカウンタにおける全体構成を示す構成図である。 同半導体記憶装置のアクセス履歴検出回路における全体構成を示す構成図である。 同半導体記憶装置における動作フローを示すフロー図である。 本発明の第６の実施形態の半導体記憶装置のリフレッシュブロックセレクタにおける全体構成を示す構成図である。 同半導体記憶装置のリフレッシュカウンタにおける全体構成を示す構成図である。 本発明の第７の実施形態の半導体記憶装置のリフレッシュワード線プリデコーダにおける全体構成を示す構成図である。 同半導体記憶装置のリフレッシュブロックセレクタにおける全体構成を示す構成図である。 同半導体記憶装置のリフレッシュカウンタにおける全体構成を示す構成図である。 従来の半導体記憶装置における全体構成を示すブロック図である。
符号の説明
１００ メモリアレイ
１１０ メモリブロック
１２０ センスアンプ列
１２１ センスアンプ
１３０ セルアレイ
１３１ メモリセル
１３２ ビット線
１３３ ワード線
２００ ロウプリデコーダ（調停回路）
２１０ ブロック信号プリデコーダ
２２０ ワード線プリデコーダ
２３０、２４０ リフレッシュブロック信号プリデコーダ
２５０ リフレッシュワード線プリデコーダ
２６０、５２６０ リフレッシュブロックセレクタ
３００、２３００、３３００、
４３００、５３００ リフレッシュカウンタ
３１０、３２０、３３０、
４３８０、４３９５ 比較器
３４０ ワード線カウンタ（リフレッシュワード線カウンタ）
３５０、４３５０ リフレッシュカウンタ制御回路（調停回路）
３５１ リセット付きＦ／Ｆ
３６０ インクリメントカウンタ
（リフレッシュメモリブロックカウンタ）
３６１ ロードホールド機能付きＦ／Ｆ
３７０ デクリメントカウンタ
（リフレッシュメモリブロックカウンタ）
４００、１４００、２４００ ロウ制御回路
４０１ Ｒ−Ｓラッチ
５００ タイミング発生回路
６００ ロウデコーダ（調停回路）
７００ アドレスラッチブロック
１４０１、１４０２ リセット付きＦ／Ｆ
１４０３ ４入力ＯＲ素子
２３５１、２３５２、２３５３ セレクタ
２３５４、２３５５ ＯＲ素子
２４０１ セルフ発振周波数発生回路
２４０２ Ｒ−Ｓ Ｆ／Ｆ
３３５１ インバータ素子
３３５２ ＮＯＲ素子
４３９０ アクセス履歴検出回路
４３９１ 第１のリフレッシュワード線ヒット検出回路
４３９２ 第２のリフレッシュワード線ヒット検出回路
４３９３ ４ビットのＦ／Ｆ（レジスタ）
４３９４ １ビットのＦ／Ｆ（レジスタ）
５３５０ｉ 第１のリフレッシュカウンタ制御回路
５３５０ｊ 第２のリフレッシュカウンタ制御回路
５３６０ｉ 第１のインクリメントカウンタ
５３６０ｊ 第２のインクリメントカウンタ
５３７０ｉ 第１のデクリメントカウンタ
５３７０ｊ 第２のデクリメントカウンタ
５３９０ｉ 第１のアドレス比較ブロック
５３９０ｊ 第２のアドレス比較ブロック
ＲＤＤＤ＜１１：０＞ 外部ロウアドレス
ＣＬＫ 外部クロック
ＮＲＡＳ 外部ＲＡＳコマンド信号
ＮＲＡＵＴ 外部オートリフレッシュコマンド信号
ＮＲＳＴ 外部リセット信号
ＡＸ＜１１：０＞ 外部ロウアドレスラッチ信号
ＡＸＵ＜１１：８＞ インクリメント
リフレッシュブロックカウンタアドレス
ＡＸＤ＜１１：８＞ デクリメント
リフレッシュブロックカウンタアドレス
ＡＸＩ 内部リフレッシュワード線アドレス
ＳＴＯＰＲＦＵ インクリメントリフレッシュ
ブロックカウンタアドレスリフレッシュ停止信号
ＳＴＯＰＲＦＤ デクリメントリフレッシュ
ブロックカウンタアドレスリフレッシュ停止信号
ＡＵＴＦ オートリフレッシュフラグ
ＡＵＴＰＲＣＦ オートリフレッシュ・プリチャージフラグ
ＣＮＴＳＥＬ カウンタセレクト信号
ＩＲＡＳ 内部ＲＡＳ信号
ＸＰＷ＜３：０＞ ワード線プリデコード信号
ＸＰＡ＜７：０＞ ワード線プリデコード信号
ＸＰＢ＜７：０＞ ワード線プリデコード信号
ＸＰＷ＿Ｒ＜３：０＞ リフレッシュワード線プリデコード信号
ＸＰＡ＿Ｒ＜７：０＞ リフレッシュワード線プリデコード信号
ＸＰＢ＿Ｒ＜７：０＞ リフレッシュワード線プリデコード信号
ＸＢＫ＜１５：０＞ ブロック選択信号
ＸＢＫ＿Ｒ＜１５：０＞ リフレッシュブロック選択信号
＃ＰＲＥＮ プリチャージタイミング信号
＃ＷＬＥＮ ワード線タイミング信号
＃ＳＥＮ センスアンプタイミング信号
ＷＬ＜４０９５：０＞ ワード線
ＸＢＫＵ＜１５：０＞ インクリメントブロックカウンタ
リフレッシュブロックプリデコード信号
ＸＢＫＤ＜１５：０＞ デクリメントブロックカウンタ
リフレッシュブロックプリデコード信号
ＵＰＨＩＴ 比較器３１０の一致フラグ
ＤＯＷＮＨＩＴ 比較器３２０の一致フラグ
ＥＮＤＣＮＴ リフレッシュ完了信号
ＣＮＴＣＫ カウンタクロック
ＣＮＴＣＫＤ 遅延カウンタクロック
ＥＮＤＲＦＦ リフレッシュ完了フラグ
ＮＳＴＯＰＣＮＴＵ インクリメントカウンタ停止フラグ
ＮＳＴＯＰＣＮＴＤ デクリメントカウンタ停止フラグ
ＲＡＳＦ ＲＡＳフラグ
ＲＡＵＴＦ オートリフレッシュフラグ
ＩＲＲＡＳ 内部同時リフレッシュコマンド
ＩＲＲＡＳＦ ランダム・ページアクセス動作時内部ＲＡＳフラグ
ＲＦＦ１、ＲＦＦ２、ＲＦＦ３、
ＲＦＦ４、ＲＦＦ５ 内部フラグ
ＳＬＦＦ セルフリフレッシュフラグ
ＮＣ ワード線カウンタのキャリー出力
ＮＲＳＬＦ 外部セルフリフレッシュコマンド
ＳＬＦＦ セルフリフレッシュフラグ
ＣＯＮＶＲＦ カウンタ制御切り替え信号
ＷＬＨＩＴ 比較器４３８０の一致フラグ
ＵＰＳＫＩＰ 第１のリフレッシュスキップ信号
ＤＯＷＮＳＫＩＰ 第２のリフレッシュスキップ信号
ＲＦＨＩＴＦ リフレッシュワード線ヒット検出回路の
ヒットフラグ
ＡＸＵ０＜１１：８＞ 第１のインクリメント
リフレッシュブロックカウンタアドレス
ＡＸＵ１＜１１：８＞ 第２のインクリメント
リフレッシュブロックカウンタアドレス
ＡＸＤ０＜１１：８＞ 第１のデクリメント
リフレッシュブロックカウンタアドレス
ＡＸＤ１＜１１：８＞ 第２のデクリメント
リフレッシュブロックカウンタアドレス
ＸＢＫＵ０＜１５：０＞ 第１のインクリメントブロックカウンタ
リフレッシュブロックプリデコード信号
ＸＢＫＵ１＜１５：０＞ 第２のインクリメントブロックカウンタ
リフレッシュブロックプリデコード信号
ＸＢＫＤ０＜１５：０＞ 第１のデクリメントブロックカウンタ
リフレッシュブロックプリデコード信号
ＸＢＫＤ１＜１５：０＞ 第２のデクリメントブロックカウンタ
リフレッシュブロックプリデコード信号
ＳＴＯＰＲＦＵ０ 第１のインクリメントリフレッシュ
ブロックカウンタアドレスリフレッシュ停止信号
ＳＴＯＰＲＦＵ１ 第２のインクリメントリフレッシュ
ブロックカウンタアドレスリフレッシュ停止信号
ＳＴＯＰＲＦＵ０ 第１のデクリメントリフレッシュ
ブロックカウンタアドレスリフレッシュ停止信号
ＳＴＯＰＲＦＵ１ 第２のデクリメントリフレッシュ
ブロックカウンタアドレスリフレッシュ停止信号
ＥＮＤＲＦＦ０ 第１のリフレッシュ完了フラグ
ＥＮＤＲＦＦ１ 第２のリフレッシュ完了フラグ
ＮＳＴＯＰＣＮＴＵ０ 第１のインクリメントカウンタ停止フラグ
ＮＳＴＯＰＣＮＴＵ１ 第２のインクリメントカウンタ停止フラグ
ＮＳＴＯＰＣＮＴＤ０ 第１のデクリメントカウンタ停止フラグ
ＮＳＴＯＰＣＮＴＤ１ 第２のデクリメントカウンタ停止フラグ

Claims (35)

  1. マトリックス状に配置された複数のメモリセルと、前記複数のメモリセルの行に各々対応する複数のワード線と、前記複数のメモリセルの列に各々対応する複数のビット線と、前記複数のメモリセルの列に各々対応する複数のセンスアンプとによって構成され、前記複数のワード線のうち、同時に１本のみのワード線が活性化される複数のメモリブロックと、
    ２つ以上のメモリブロックのブロックアドレスを生成して、前記複数のメモリブロックのうち、リフレッシュを行う２つ以上のメモリブロックを選択する複数のリフレッシュメモリブロックカウンタと、
    前記２つ以上のメモリブロックに対して共通な共通ワード線アドレスを生成するリフレッシュワード線カウンタと、
    前記２つ以上のブロックアドレスと前記共通ワード線アドレスとに基づいて、少なくとも１つ以上の第１のワード線アドレスを生成し、外部から供給される第２のワード線アドレスの示すワード線に対してアクセスされる期間に、前記少なくとも１つ以上の第１のワード線アドレスの示す各々のワード線のリフレッシュを行うように調停する調停回路とを備えた
    ことを特徴とする半導体記憶装置。
  2. 前記請求項１記載の半導体記憶装置において、
    前記調停回路は、前記複数のリフレッシュメモリブロックカウンタで選択された２つ以上のメモリブロックのうちの何れか１つのメモリブロックと、前記第２のワード線アドレスに対応し外部からのアクセスが行われるメモリブロックとが一致するとき、当該メモリブロックのリフレッシュを停止させるように調停する
    ことを特徴とする半導体記憶装置。
  3. 前記請求項１記載の半導体記憶装置において、
    前記複数のリフレッシュメモリブロックカウンタは、リフレッシュ実行後に毎回カウントアップされ、前記リフレッシュワード線カウンタは、全てのメモリブロックに対してリフレッシュが完了した後にカウントアップされる
    ことを特徴とする半導体記憶装置。
  4. 前記請求項１記載の半導体記憶装置において、
    当該半導体記憶装置には、その外部から所定の周期毎にリフレッシュ要求が入力され、
    前記所定の周期は、当該半導体記憶装置に備えた複数のメモリブロックのうち、リフレッシュが完了していないメモリブロックが１つ以下となる周期である
    ことを特徴とする半導体記憶装置。
  5. 前記請求項４記載の半導体記憶装置において、
    当該半導体記憶装置の外部からのリフレッシュ要求が入力されたとき、前記複数のリフレッシュメモリブロックカウンタの各々には、リフレッシュが完了していないメモリブロックのブロックアドレスが共通のアドレスとして記憶されている
    ことを特徴とする半導体記憶装置。
  6. 前記請求項１記載の半導体記憶装置において、
    当該半導体記憶装置の外部からのリフレッシュ要求が入力される毎に、前記複数のリフレッシュメモリブロックカウンタがリセットされると共に、前記リフレッシュワード線カウンタがカウントアップされる
    ことを特徴とする半導体記憶装置。
  7. 前記請求項６記載の半導体記憶装置において、
    当該半導体記憶装置には、電源立ち上げ後、又はセルフリフレッシュからの復帰後の通常動作開始の直前に、１回のダミー外部リフレッシュ要求が入力される
    ことを特徴とする半導体記憶装置。
  8. 前記請求項１記載の半導体記憶装置において、
    前記複数のリフレッシュメモリブロックカウンタは、リフレッシュ実行後に毎回カウントアップされ、
    前記調停回路は、全てのメモリブロックに対してリフレッシュが完了した後には、次に前記リフレッシュワード線カウンタがカウントアップされるまで、内部リフレッシュ動作を停止するように調停する
    ことを特徴とする半導体記憶装置。
  9. 前記請求項１記載の半導体記憶装置において、
    ２個のリフレッシュメモリブロックカウンタは、１対のインクリメントカウンタとデクリメントカウンタとによって構成される
    ことを特徴とする半導体記憶装置。
  10. 前記請求項９記載の半導体記憶装置において、
    前記調停回路は、前記インクリメントカウンタの値が前記デクリメントカウンタの値よりも大きくなった時に、全てのメモリブロックのリフレッシュが完了したことを示すフラグを発生する
    ことを特徴とする半導体記憶装置。
  11. 前記請求項９記載の半導体記憶装置において、
    当該半導体記憶装置の外部からのリフレッシュ要求が入力されたとき、前記インクリメントカウンタの値と前記デクリメントカウンタの値とが一致する場合、前記調停回路は、前記インクリメントカウンタ及び前記デクリメントカウンタが示すメモリブロックを外部リフレッシュアクセスサイクルでリフレッシュするように調停する
    ことを特徴とする半導体記憶装置。
  12. 前記請求項１記載の半導体記憶装置において、
    セルフリフレッシュ時に、前記複数のリフレッシュメモリブロックカウンタは、前記リフレッシュワード線カウンタのキャリー出力信号に応じてカウントアップされるように切り替えられる
    ことを特徴とする半導体記憶装置。
  13. 前記請求項１２記載の半導体記憶装置において、
    前記複数のリフレッシュメモリブロックカウンタ及び前記リフレッシュワード線カウンタの各々は、セルフリフレッシュ周期でカウントアップされる
    ことを特徴とする半導体記憶装置。
  14. 前記請求項１記載の半導体記憶装置において、
    当該半導体記憶装置の外部からの外部制御によって、前記複数のリフレッシュメモリブロックカウンタは、前記リフレッシュワード線カウンタのキャリー出力信号に応じてカウントアップされるように切り替えられる
    ことを特徴とする半導体記憶装置。
  15. 前記請求項１記載の半導体記憶装置において、
    さらに、当該半導体記憶装置の外部から供給された前記第２のワード線アドレスの記憶手段を備え、
    前記調停回路は、前記第１のワード線アドレスと、前記記憶手段に記憶された１つ以上の第２のワード線アドレスとを比較し、一致する場合は前記第１のワード線アドレスの示すワード線のリフレッシュをスキップするように調停する
    ことを特徴とする半導体記憶装置。
  16. 前記請求項１５記載の半導体記憶装置において、
    前記記憶手段は、外部アクセスメモリブロックアドレス記憶手段と、前記第１及び第２のワード線アドレスの一致フラグ記憶手段とによって構成される
    ことを特徴とする半導体記憶装置。
  17. 前記請求項１５記載の半導体記憶装置において、
    前記記憶手段は、当該半導体記憶装置の外部からリフレッシュ要求が入力される度にリセットされる
    ことを特徴とする半導体記憶装置。
  18. 前記請求項１記載の半導体記憶装置において、
    前記第１のワード線アドレスは、第１のプリデコード信号線を用いて伝送されると共に、前記第２のワード線アドレスは、第２のプリデコード信号線を用いて伝送され、
    前記第１及び第２のプリデコード信号線の信号線数は同数である
    ことを特徴とする半導体記憶装置。
  19. 前記請求項１記載の半導体記憶装置において、
    前記複数のリフレッシュメモリブロックカウンタは、複数対のインクリメントカウンタとデクリメントカウンタとによって構成され、
    前記複数のメモリセルによって構成される複数のメモリアレイを複数の領域に分割したそれぞれの領域に対して、１対のインクリメントカウンタ及びデクリメントカウンタが割り当てられる
    ことを特徴とする半導体記憶装置。
  20. マトリックス状に配置された複数のメモリセルと、前記複数のメモリセルの行に各々対応する複数のワード線と、前記複数のメモリセルの列に各々対応する複数のビット線と、前記複数のメモリセルの列に各々対応する複数のセンスアンプとによって構成され、前記複数のワード線のうち、同時に１本のみのワード線が活性化される複数のメモリブロックと、
    前記複数のメモリブロックに共通なブロックアドレスを生成する複数のリフレッシュメモリブロックカウンタと、
    前記複数のメモリブロックのうち、２つ以上のメモリブロックに対して共通な共通ワード線アドレスを生成するリフレッシュワード線カウンタと、
    前記ブロックアドレスと前記共通ワード線アドレスとに基づいて、少なくとも１つ以上の第１のワード線アドレスを生成し、外部から供給される第２のワード線アドレスの示すワード線に対してアクセスされる期間に、前記少なくとも１つ以上の第１のワード線アドレスの示す各々のワード線のリフレッシュを行うように調停する調停回路とを備えた
    ことを特徴とする半導体記憶装置。
  21. 前記請求項１〜２０の何れか一項に記載の半導体記憶装置において、
    前記調停回路は、当該半導体記憶装置の外部からアクセスされるページアクセス期間中に、前記少なくとも１つ以上の第１のワード線アドレスの示す各々のワード線のリフレッシュを行うように調停する
    ことを特徴とする半導体記憶装置。
  22. 前記請求項２１記載の半導体記憶装置において、
    さらに、ロウ制御回路を備え、
    前記ロウ制御回路は、複数サイクルにわたって外部から入力されるロウアクセスコマンド信号のイネーブルクロック数をカウントし、所定の回数毎に内部同時リフレッシュコマンドを発行する
    ことを特徴とする半導体記憶装置。
  23. 前記請求項１〜２２の何れか一項に記載の半導体記憶装置において、
    前記調停回路は、プリチャージ期間であることを検知して、複数の第１のワード線アドレスの示すワード線の同時リフレッシュを行うように調停する
    ことを特徴とする半導体記憶装置。
  24. 前記請求項２２又は２３記載の半導体記憶装置において、
    前記ロウ制御回路は、外部から入力されるロウアクセスコマンド信号のディスネーブルクロック数をカウントし、所定の回数毎に内部同時リフレッシュコマンドを発行する
    ことを特徴とする半導体記憶装置。
  25. 前記請求項２１〜２４の何れか一項に記載の半導体記憶装置において、
    当該半導体記憶装置の動作がプリチャージ期間のとき、当該半導体記憶装置に入力される入力クロック数は、所定の制限数以下である
    ことを特徴とする半導体記憶装置。
  26. 前記請求項２５記載の半導体記憶装置において、
    最小ランダムサイクルが２クロックのとき、プリチャージ期間の入力クロック数が奇数である
    ことを特徴とする半導体記憶装置。
  27. 前記請求項２５記載の半導体記憶装置において、
    最小ランダムサイクルが２クロックのとき、プリチャージ期間の入力クロック数が所定の回数以上となる場合には、その入力クロック数は奇数である
    ことを特徴とする半導体記憶装置。
  28. 複数のマトリックス配列されたメモリセルと、複数のワード線と、複数のビット線と、複数のセンスアンプとから構成されて、同時に１本のみの前記ワード線が活性化されるメモリブロックを複数備えた半導体記憶装置における内部リフレッシュ停止方法において、
    前記複数のメモリブロックを順番に内部リフレッシュするアドレスを発生する複数のブロックカウンタの値の大小を検出する工程と、
    前記工程の検出結果に基づいて、リフレッシュを一時停止する工程とを有する
    ことを特徴とする内部リフレッシュ停止方法。
  29. 前記請求項２８記載の内部リフレッシュ停止方法において、
    前記複数のブロックカウンタが、１対若しくは複数対のインクリメントカウンタとデクリメントカウンタとで構成された場合に、内部リフレッシュが実行される度に前記インクリメントカウンタ及びデクリメントカウンタのカウントを行うと共に、前記インクリメントカウンタのカウンタ値及び前記デクリメントカウンタのカウンタ値の大小を比較する工程と、
    前記インクリメントカウンタのカウンタ値が前記デクリメントカウンタのカウンタ値よりも大きくなった時点で内部リフレッシュを一時停止する工程とを有する
    ことを特徴とする内部リフレッシュ停止方法。
  30. 前記請求項２８記載の内部リフレッシュ停止方法において、
    内部リフレッシュの一時停止の状態は、外部からのリフレッシュコマンドが発行されるまで継続される
    ことを特徴とする内部リフレッシュ停止方法。
  31. 複数のマトリックス配列されたメモリセルと、複数のワード線と、複数のビット線と、複数のセンスアンプとから構成されて、同時に１本のみの前記ワード線が活性化される複数のメモリブロックと、前記複数のメモリブロックを順番に内部リフレッシュするアドレスを発生する複数のブロックカウンタとを備えた半導体記憶装置における外部アクセスと内部リフレッシュとの競合処理方法において、
    外部アクセスされるメモリブロックと内部リフレッシュメモリブロックとの衝突を検出する工程と、
    前記工程で衝突を検出したとき、内部リフレッシュ及び前記ブロックカウンタのカウントを停止する工程とを有する
    ことを特徴とする外部アクセスと内部リフレッシュとの競合処理方法。
  32. 前記請求項３１記載の外部アクセスと内部リフレッシュとの競合処理方法において、
    外部アクセスされるメモリブロックと内部リフレッシュメモリブロックとの衝突が外部リフレッシュまで継続した場合、外部リフレッシュサイクルで前記衝突メモリブロックをリフレッシュする
    ことを特徴とする外部アクセスと内部リフレッシュとの競合処理方法。
  33. 複数のマトリックス配列されたメモリセルと、複数のワード線と、複数のビット線と、複数のセンスアンプとから構成されて、同時に１本のみの前記ワード線が活性化される複数のメモリブロックと、前記複数のメモリブロックを順番に内部リフレッシュするアドレスを発生する複数のブロックカウンタとを備えた半導体記憶装置におけるカウンタ初期化方法において、
    外部リフレッシュコマンドの入力を検出する工程と、
    前記工程で外部リフレッシュコマンドの入力を検出したとき、前記複数のブロックカウンタを初期化する工程とを有する
    ことを特徴とするカウンタ初期化手法。
  34. 複数のマトリックス配列されたメモリセルと、複数のワード線と、複数のビット線と、複数のセンスアンプとから構成されて、同時に１本のみの前記ワード線が活性化される複数のメモリブロックと、前記複数のメモリブロックを順番に内部リフレッシュするアドレスを発生する複数のブロックカウンタとを備えた半導体記憶装置における外部リフレッシュのリフレッシュアドレス検出方法において、
    外部リフレッシュサイクルを検出する工程と、
    前記工程で外部リフレッシュサイクルを検出したとき、前記複数のブロックカウンタに共通するアドレスをリフレッシュする工程とを有する
    ことを特徴とする外部リフレッシュのリフレッシュアドレス検出方法。
  35. 複数のマトリックス配列されたメモリセルと、複数のワード線と、複数のビット線と、複数のセンスアンプとから構成されて、同時に１本のみの前記ワード線が活性化される複数のメモリブロックと、前記複数のメモリブロックを順番に内部リフレッシュするアドレスを発生する複数のブロックカウンタとを備えた半導体記憶装置における外部リフレッシュ実行選択方法において、
    前記複数のブロックカウンタが、１対若しくは複数対のインクリメントカウンタとデクリメントカウンタとで構成された場合に、内部リフレッシュが実行される度に前記インクリメントカウンタ及びデクリメントカウンタのカウントを行うと共に、前記インクリメントカウンタのカウンタ値及び前記デクリメントカウンタのカウンタ値の大小を比較する工程と、
    前記工程において、前記インクリメントカウンタのカウンタ値と前記デクリメントカウンタのカウンタ値とが一致する場合に、外部リフレッシュを実行する工程とを有する
    ことを特徴とする外部リフレッシュ実行選択方法。
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