JPS6212990A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
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- JPS6212990A JPS6212990A JP60149322A JP14932285A JPS6212990A JP S6212990 A JPS6212990 A JP S6212990A JP 60149322 A JP60149322 A JP 60149322A JP 14932285 A JP14932285 A JP 14932285A JP S6212990 A JPS6212990 A JP S6212990A
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- JP
- Japan
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- refresh
- block
- circuit
- memory
- access
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スタティック型と同様に扱えるようにしたダ
イナミック型半導体記憶装置に関する。
イナミック型半導体記憶装置に関する。
大容量例えば4Mビットのダイナミック型半導体記憶装
置(DRAM)は第9図に示すように、ビット線BLの
本数が8192本、ワード線WLの本数が512本(ま
たはBLが4096本、WLが1024本)などと、ビ
ット線がワード線よりはるかに多くなるように設計され
る。これは1本のビット線BLに接続されるメモリセル
MCの数(本例では512個)を少なくして容量を減ら
し、読出し時に生じるビット線差電圧を大きくするため
である。図中、MCAは約4.2M個のメモリセルMC
をマトリクス状に配列したメモリセルアレイ、WDはワ
ード線WLO−WL511の1本を選択するワードデコ
ーダ、5AO−3A8191はビット線BLO−BL8
191に対応するセンスアンプ、CDはその1つを選択
するコラムデコーダである。ビット線は、オープン型、
フォルデッド型のいずれにせよセンスアンプを中心に一
方がBL、他方がBLになるが、こ\では簡略化して単
にBLで示している。
置(DRAM)は第9図に示すように、ビット線BLの
本数が8192本、ワード線WLの本数が512本(ま
たはBLが4096本、WLが1024本)などと、ビ
ット線がワード線よりはるかに多くなるように設計され
る。これは1本のビット線BLに接続されるメモリセル
MCの数(本例では512個)を少なくして容量を減ら
し、読出し時に生じるビット線差電圧を大きくするため
である。図中、MCAは約4.2M個のメモリセルMC
をマトリクス状に配列したメモリセルアレイ、WDはワ
ード線WLO−WL511の1本を選択するワードデコ
ーダ、5AO−3A8191はビット線BLO−BL8
191に対応するセンスアンプ、CDはその1つを選択
するコラムデコーダである。ビット線は、オープン型、
フォルデッド型のいずれにせよセンスアンプを中心に一
方がBL、他方がBLになるが、こ\では簡略化して単
にBLで示している。
上記DRAMの消費電流は、サイクルタイムを200n
S、ビット線1本当りの容量を0.5 p F、ビット
線本数を8192本、電源電圧Vccを5■として0.
5pFx5Vx8192/200nS=102.4mA
、即ち約100mAとなり、消費電力としては0.5W
になる。この値は相当大きなもので、外部温度が許容限
界の70℃では、内部のジャンクション温度は限界値の
110℃を越えてしまう可能性がある。従って第9図の
ような単純にビット線BLとワード線WLの数を増して
大容量化を図ることは発熱などの点で問題があり、実質
的に無理がある。そこで、メモリセルアレイMCAを複
数のブロックに分割して、選択すべきセルが属するブロ
ックのみを動作させることが考えられており、このよう
にすれば消費電流はブロック数に反比例して低減できる
。
S、ビット線1本当りの容量を0.5 p F、ビット
線本数を8192本、電源電圧Vccを5■として0.
5pFx5Vx8192/200nS=102.4mA
、即ち約100mAとなり、消費電力としては0.5W
になる。この値は相当大きなもので、外部温度が許容限
界の70℃では、内部のジャンクション温度は限界値の
110℃を越えてしまう可能性がある。従って第9図の
ような単純にビット線BLとワード線WLの数を増して
大容量化を図ることは発熱などの点で問題があり、実質
的に無理がある。そこで、メモリセルアレイMCAを複
数のブロックに分割して、選択すべきセルが属するブロ
ックのみを動作させることが考えられており、このよう
にすれば消費電流はブロック数に反比例して低減できる
。
また、従来のDRAMでは同じ周辺回路で通常アクセス
とリフレッシュを行なっており、リフレッシュと同時に
通常アクセスを行うことはできない。そこで通常アクセ
スがリフレッシュとかち合うと、リフレッシュ優先なら
、通常アクセスは待機させられることにる。リフレッシ
ュによって待機させられる通常アクセスの割合い(ビジ
ー率)は少ないほど良く、これには通常アクセスを優先
させる及び又はリフレッシュ周期を大にすることが考え
られるが、リフレッシュの周期が大になる従って次回リ
フレッシュ迄の時間が長くなると記憶データの破壊につ
ながる恐れがあるから、過度にこれを大にすることはで
きない。4MビットのDRAMでもそのリフレッシュの
周期を256にやIMのDRAMと同様に8mSに設定
したと仮定すると、512本のワード線は8m5151
2= 15.6μs#16μsの間隔で逐次リフレッシ
ュ用に選択されなければならず、サイクルタイムを上記
の200nSとすると、200 n S / 15゜6
μS=1.28%のビジー率になる。
とリフレッシュを行なっており、リフレッシュと同時に
通常アクセスを行うことはできない。そこで通常アクセ
スがリフレッシュとかち合うと、リフレッシュ優先なら
、通常アクセスは待機させられることにる。リフレッシ
ュによって待機させられる通常アクセスの割合い(ビジ
ー率)は少ないほど良く、これには通常アクセスを優先
させる及び又はリフレッシュ周期を大にすることが考え
られるが、リフレッシュの周期が大になる従って次回リ
フレッシュ迄の時間が長くなると記憶データの破壊につ
ながる恐れがあるから、過度にこれを大にすることはで
きない。4MビットのDRAMでもそのリフレッシュの
周期を256にやIMのDRAMと同様に8mSに設定
したと仮定すると、512本のワード線は8m5151
2= 15.6μs#16μsの間隔で逐次リフレッシ
ュ用に選択されなければならず、サイクルタイムを上記
の200nSとすると、200 n S / 15゜6
μS=1.28%のビジー率になる。
第10図はメモリセルアレイを複数のメモリブロックに
分割すると共に、周辺回路を通常アクセス用とりフレッ
シュ用に分けることで、第1に消費電力を低減し、第2
にビジー率を改善した分割型DRAMである。これは本
発明者等が先に特願昭59−243965号として提案
したもので、10〜13は4個のメモリブロック、20
はリフレッシュ用周辺回路、30は通常アクセス用周辺
回路、40はブロック選択制御回路である。メモリブロ
ック10〜13は、第9図の4Mbメモリセルアレイを
ワード線を分断する態様で4分割したものに相当し、ビ
ット線BLOからBL2047までの部分MCAOがメ
モリブロック10.ビット線BL2048からBL40
95までの部分がメモリブロック11、ビット線BL4
096からBL6143までの部分がメモリブロック1
2、さらにビット線BL6144からBL8191まで
の部分がメモリブロック13となる。各々は1Mビット
の容量を持つ。コラムデコーダCDも同様に4分割され
、CDOはメモリブロックIOの部分コラムデコーダ、
CDl−CD3 (図示しない)はメモリブロック11
〜13の部分コラムデコーダである。ワードデコーダも
各メモリブロックに同じ構成のものが1組ずつ設けられ
、WDOはメモリブロック10に設けられたワードデコ
ーダ、WDI〜WD3(図示しない)はメモリブロンク
11〜13に対するワードデコーダである。
分割すると共に、周辺回路を通常アクセス用とりフレッ
シュ用に分けることで、第1に消費電力を低減し、第2
にビジー率を改善した分割型DRAMである。これは本
発明者等が先に特願昭59−243965号として提案
したもので、10〜13は4個のメモリブロック、20
はリフレッシュ用周辺回路、30は通常アクセス用周辺
回路、40はブロック選択制御回路である。メモリブロ
ック10〜13は、第9図の4Mbメモリセルアレイを
ワード線を分断する態様で4分割したものに相当し、ビ
ット線BLOからBL2047までの部分MCAOがメ
モリブロック10.ビット線BL2048からBL40
95までの部分がメモリブロック11、ビット線BL4
096からBL6143までの部分がメモリブロック1
2、さらにビット線BL6144からBL8191まで
の部分がメモリブロック13となる。各々は1Mビット
の容量を持つ。コラムデコーダCDも同様に4分割され
、CDOはメモリブロックIOの部分コラムデコーダ、
CDl−CD3 (図示しない)はメモリブロック11
〜13の部分コラムデコーダである。ワードデコーダも
各メモリブロックに同じ構成のものが1組ずつ設けられ
、WDOはメモリブロック10に設けられたワードデコ
ーダ、WDI〜WD3(図示しない)はメモリブロンク
11〜13に対するワードデコーダである。
このようにコラムデコーダ及びワードデコーダを各メモ
リブロックにそれぞれ設けると、各メモリブロックを独
立にアクセスすることができる。
リブロックにそれぞれ設けると、各メモリブロックを独
立にアクセスすることができる。
通常アクセス用周辺回路30は外部アドレスADRを受
けてブロック選択用に上位2ビツトのアクセスアドレス
AA9.AAIOをブロック選択制御回路40へ、また
各メモリブロックのワードデコーダへワード線選択用に
下位9ビツトのアクセスアドレスAAONAA8を供給
する。リフレッシュ用周辺回路20は第、11図に示す
ように、所定の周期(第9図の例では16μsであった
が、第11図では4メモリブロツクに分けているのでそ
れを1/4した4μs)でクロックを発生するリフレッ
シュタイマ21を内蔵し、その出力をリフレッシュアド
レスカウンタ22でカウントして逐次インクリメントす
る11ビツトのリフレッシュアドレスRAO〜RAIO
を発生する。23はそのアドレスを保持するリフレッシ
ュアドレスバッファである。アドレスRAO−RAIO
の上位2ビツトのRA9.RAIOはブロック選択に、
また下位9ピッl−RA O〜RA8はワード線選択に
使用される。通常アクセス時にはメモリブロックへコラ
ム選択アドレスも供給されるが、リフレッシュ動作にコ
ラムアドレスは無関係であるので、コラム選択アドレス
については説明を省略する。
けてブロック選択用に上位2ビツトのアクセスアドレス
AA9.AAIOをブロック選択制御回路40へ、また
各メモリブロックのワードデコーダへワード線選択用に
下位9ビツトのアクセスアドレスAAONAA8を供給
する。リフレッシュ用周辺回路20は第、11図に示す
ように、所定の周期(第9図の例では16μsであった
が、第11図では4メモリブロツクに分けているのでそ
れを1/4した4μs)でクロックを発生するリフレッ
シュタイマ21を内蔵し、その出力をリフレッシュアド
レスカウンタ22でカウントして逐次インクリメントす
る11ビツトのリフレッシュアドレスRAO〜RAIO
を発生する。23はそのアドレスを保持するリフレッシ
ュアドレスバッファである。アドレスRAO−RAIO
の上位2ビツトのRA9.RAIOはブロック選択に、
また下位9ピッl−RA O〜RA8はワード線選択に
使用される。通常アクセス時にはメモリブロックへコラ
ム選択アドレスも供給されるが、リフレッシュ動作にコ
ラムアドレスは無関係であるので、コラム選択アドレス
については説明を省略する。
ブロック選択制御回路40は第12図に示すように、ブ
ロック選択用のリフレッシュアドレスRA9.RAIO
をデコードするリフレッシュブロック選択信号用デコー
ダ41と、ブロック選択用のアクセスアドレスAA9.
AAIOをデコードするアクセスブロック選択信号用デ
コーダ42とを備え、デコーダ41の出力PRBSO−
PRBS3に基づきリフレッシュすべきブロックを選択
し、またデコーダ42の出力PABSO〜PABS3に
基づき通常アクセス対象のブロックを選択する。これら
は独立に動作するので、あるブロックでリフレッシュが
行なわれているとき他のブロックでは通常アクセスが行
なわれる。但し、アドレスRA9.RAIOとAA9.
AAIOが一致すると同一ブロックの多重選択になるの
で、ブロック選択信号比較回路43でこれを監視する。
ロック選択用のリフレッシュアドレスRA9.RAIO
をデコードするリフレッシュブロック選択信号用デコー
ダ41と、ブロック選択用のアクセスアドレスAA9.
AAIOをデコードするアクセスブロック選択信号用デ
コーダ42とを備え、デコーダ41の出力PRBSO−
PRBS3に基づきリフレッシュすべきブロックを選択
し、またデコーダ42の出力PABSO〜PABS3に
基づき通常アクセス対象のブロックを選択する。これら
は独立に動作するので、あるブロックでリフレッシュが
行なわれているとき他のブロックでは通常アクセスが行
なわれる。但し、アドレスRA9.RAIOとAA9.
AAIOが一致すると同一ブロックの多重選択になるの
で、ブロック選択信号比較回路43でこれを監視する。
メモリブロック10〜13の選択はデコーダ41゜42
の出力PRBSO〜PRBS3.PABSO〜PABS
3により行なわれるから、上記−数構出はデコーダ41
.42のこれらの出力について行ない、そして、例えば
PRBSOとPABSOが同時に生じて(メモリブロッ
ク10が同時に選択されて)一致出力EQが生じたら、
通常アクセスかリフレッシュのいずれかを待機させる。
の出力PRBSO〜PRBS3.PABSO〜PABS
3により行なわれるから、上記−数構出はデコーダ41
.42のこれらの出力について行ない、そして、例えば
PRBSOとPABSOが同時に生じて(メモリブロッ
ク10が同時に選択されて)一致出力EQが生じたら、
通常アクセスかリフレッシュのいずれかを待機させる。
BSYは通常アクセスを待機させる場合のビジー信号で
、これは外部端子に向けて出力される。これに対し、リ
フレッシュを待機させる場合にはリフレッシュアドレス
・インクリンメント不実行信号■NCをリフレッシュ用
周辺回路20に与える。
、これは外部端子に向けて出力される。これに対し、リ
フレッシュを待機させる場合にはリフレッシュアドレス
・インクリンメント不実行信号■NCをリフレッシュ用
周辺回路20に与える。
リフレッシュ/アクセス選択回路46はビジー信号BS
Yを送出するときアクセスブロック選択信号非活性化回
路45ヘアクセス非活性化信号ANASを送出し、デコ
ーダ42の出力(ブリ・アクセスブロック選択信号”)
PABSO−PABS3のいずれかが1であっても最終
出力である上記回路45からのアクセスブロック選択信
号ABSO〜ABS3を強制的にオール0にする。また
上記回路56が信号NINCを送出していてリフレッシ
ュを待機させるとき該回路はリフレッシュ非活性化信号
RNA5を送出し、リフレッシュブロック選択信号非活
性化回路47の出力(リフレッシュブロック選択信号)
RBSO〜RBS3をオールOにする。
Yを送出するときアクセスブロック選択信号非活性化回
路45ヘアクセス非活性化信号ANASを送出し、デコ
ーダ42の出力(ブリ・アクセスブロック選択信号”)
PABSO−PABS3のいずれかが1であっても最終
出力である上記回路45からのアクセスブロック選択信
号ABSO〜ABS3を強制的にオール0にする。また
上記回路56が信号NINCを送出していてリフレッシ
ュを待機させるとき該回路はリフレッシュ非活性化信号
RNA5を送出し、リフレッシュブロック選択信号非活
性化回路47の出力(リフレッシュブロック選択信号)
RBSO〜RBS3をオールOにする。
リフレッシュは次の様にして行なう。例えば、信号RB
SOが1であるとブロック10が選択される。そして、
そのときのアドレスRAO−RASをワードデコーダW
DOでデコードした結果、例えばワード線WLOが選択
されると、そこに接続された2048ビツトのセルMC
が同時にリフレッシュされる。このリフレッシュ1回に
要する時間はミニマムサイクルの200nsである。ブ
ロックlOのワード線WLOの次は隣りのワード線WL
Iが選択されてリフレッシュされる。これは4μs後で
ある。以下、同様にして順次4μS毎にワード線を選択
してリフレッシュし、ブロック10のリフレッシュが終
了するとブロック11に入ってワード線WLOよりリフ
レッシュを開始する。以下同様である。1ブロツクのリ
フレッシュに要する時間は4μSx512#2mS、全
体で8 m Sである。アドレスRA9.RAIOを下
位2ビツトとすると、ブロック10のワード線WLO,
ブロック11のワード線WLO1・・・・・・ブロック
13のワード線WLO1次は最初に戻ってブロック10
のワード線WLI、ブロック11のワード線WLI、・
・・・・・の順でリフレッシュされることになる。この
場合も全ブロックリフレッシュ終了はB m S後にな
る。
SOが1であるとブロック10が選択される。そして、
そのときのアドレスRAO−RASをワードデコーダW
DOでデコードした結果、例えばワード線WLOが選択
されると、そこに接続された2048ビツトのセルMC
が同時にリフレッシュされる。このリフレッシュ1回に
要する時間はミニマムサイクルの200nsである。ブ
ロックlOのワード線WLOの次は隣りのワード線WL
Iが選択されてリフレッシュされる。これは4μs後で
ある。以下、同様にして順次4μS毎にワード線を選択
してリフレッシュし、ブロック10のリフレッシュが終
了するとブロック11に入ってワード線WLOよりリフ
レッシュを開始する。以下同様である。1ブロツクのリ
フレッシュに要する時間は4μSx512#2mS、全
体で8 m Sである。アドレスRA9.RAIOを下
位2ビツトとすると、ブロック10のワード線WLO,
ブロック11のワード線WLO1・・・・・・ブロック
13のワード線WLO1次は最初に戻ってブロック10
のワード線WLI、ブロック11のワード線WLI、・
・・・・・の順でリフレッシュされることになる。この
場合も全ブロックリフレッシュ終了はB m S後にな
る。
上述したリフレッシュと並行して通常のアクセスは20
0ns周期で高速に(4μs内に20回)行われている
ので、4μsに1回の割合いで通常アクセスとリフレッ
シュのタイミングが一致する。
0ns周期で高速に(4μs内に20回)行われている
ので、4μsに1回の割合いで通常アクセスとリフレッ
シュのタイミングが一致する。
しかし、このときアドレスAA9.AAIOとアドレス
RA9.RAIOが一致しなければ同じブロックを多重
選択したことにならないので、通常アクセス動作とリフ
レッシュ動作は同時に行われる。これに対し多重選択が
起ると、次の如き制御が行なわれる。
RA9.RAIOが一致しなければ同じブロックを多重
選択したことにならないので、通常アクセス動作とリフ
レッシュ動作は同時に行われる。これに対し多重選択が
起ると、次の如き制御が行なわれる。
即ち、周辺回路20.30によるブロック選択に衝突が
起っても、それが所定回数以内であれば通常アクセスを
優先させる。優先は1回以内とするが、複数回以上でも
よい。リフレッシュ/アクセス選択回路46は比較回路
43から1回目の一致信号EQを受けるとリフレッシュ
非活性化信号RNA5を1にして回路47の出力RBS
O−RBS3をオール0にする。このときアクセス非活
性化信号ANASは0のままにしてデコーダ42の出力
がそのまま回路45を通過できるようにする。そして前
回状態記憶回路48は信号RNA5を受けて当該ブロッ
クがアクセス優先(リフレッシュ待機)状態に入ったこ
とを記憶する。
起っても、それが所定回数以内であれば通常アクセスを
優先させる。優先は1回以内とするが、複数回以上でも
よい。リフレッシュ/アクセス選択回路46は比較回路
43から1回目の一致信号EQを受けるとリフレッシュ
非活性化信号RNA5を1にして回路47の出力RBS
O−RBS3をオール0にする。このときアクセス非活
性化信号ANASは0のままにしてデコーダ42の出力
がそのまま回路45を通過できるようにする。そして前
回状態記憶回路48は信号RNA5を受けて当該ブロッ
クがアクセス優先(リフレッシュ待機)状態に入ったこ
とを記憶する。
同時に制御回路40詳しくはその選択回路46からリフ
レッシュ用周辺回路20のタイマ21およびカウンタ2
2にリフレッシュアドレス・インクリメント不実行信号
NINCが送られ、これによりカウンタ22がインクリ
メントを一時(この場合は1回)、停止する。従って、
次のリフレッシュアドレスRAQ−RAIOは前回と同
じ値のままである。この状態で次のリフレッシユ時期(
200nS後)になると、リフレッシュ/アクセス選択
回路46は前回状態記憶回路48の出力(リフレッシュ
待機信号)RWSが1になっているので、再度一致信号
EQが入力したら前回とは逆に信号RNA5をOにして
リフレッシュを優先させ(このとき回路48の記憶はリ
セットする)、同時に信号ANASを1にして通常アク
セスを待機させる。このときはビジー信号BSYが送出
される。
レッシュ用周辺回路20のタイマ21およびカウンタ2
2にリフレッシュアドレス・インクリメント不実行信号
NINCが送られ、これによりカウンタ22がインクリ
メントを一時(この場合は1回)、停止する。従って、
次のリフレッシュアドレスRAQ−RAIOは前回と同
じ値のままである。この状態で次のリフレッシユ時期(
200nS後)になると、リフレッシュ/アクセス選択
回路46は前回状態記憶回路48の出力(リフレッシュ
待機信号)RWSが1になっているので、再度一致信号
EQが入力したら前回とは逆に信号RNA5をOにして
リフレッシュを優先させ(このとき回路48の記憶はリ
セットする)、同時に信号ANASを1にして通常アク
セスを待機させる。このときはビジー信号BSYが送出
される。
第13図はこの場合の動作波形図で、信号PRBSIま
たはPABSIで選択されるブロック11に対して2度
続けて衝突が起きた例を示している。1回目の衝突時■
は信号RNA5Iが1、ANASはOになって通常アク
セスが優先され(ABSIが生じ)、2回目の衝突時■
は信号ANASが1、RNA5がOになって前回待機し
たリフレッシュが優先されて(RBSIが発生)いる。
たはPABSIで選択されるブロック11に対して2度
続けて衝突が起きた例を示している。1回目の衝突時■
は信号RNA5Iが1、ANASはOになって通常アク
セスが優先され(ABSIが生じ)、2回目の衝突時■
は信号ANASが1、RNA5がOになって前回待機し
たリフレッシュが優先されて(RBSIが発生)いる。
このようにすれば1回目のi!i突■が起きても4μs
後まで待たずに、そのミニマムサイクル200nS後に
リフレッシュの再試行をすることができる。リフレッシ
ュ周期の伸びは 00nS X 100係=5係 4μs にとどまり、実質的に無視できる。従って、通常アクセ
スを2回以上連続して優先させることもでき、ビジー率
は極めて低くできる。
後まで待たずに、そのミニマムサイクル200nS後に
リフレッシュの再試行をすることができる。リフレッシ
ュ周期の伸びは 00nS X 100係=5係 4μs にとどまり、実質的に無視できる。従って、通常アクセ
スを2回以上連続して優先させることもでき、ビジー率
は極めて低くできる。
上述した分割型DRAMにも更に改善すべき問題がある
。第1はビジー率の一層の低下であり、第2はリフレッ
シュ制御を外部に依存しないようにすることである。即
ち上述の分割型DRAMでは、1回目はメモリアクセス
を優先させるが2回目はリフレッシュ優先等としている
が、これは更に多数回メモリアクセス優先となるように
することであり、また上述の分割DRAMではブロック
CLKが常に発生していることを条件としているが、メ
モリ非アクセス時にはクロックCLKは中断するので、
か−に事態にも対処でき、メモリリフレッシュを所定周
期内に確実に行なえるようにすることである。本発明は
これらの点を改善して、ダイナミックRAMであり乍ら
外部からはスタティックRAMと同様に見えるダイナミ
ックRAMを提供しようとするものである。
。第1はビジー率の一層の低下であり、第2はリフレッ
シュ制御を外部に依存しないようにすることである。即
ち上述の分割型DRAMでは、1回目はメモリアクセス
を優先させるが2回目はリフレッシュ優先等としている
が、これは更に多数回メモリアクセス優先となるように
することであり、また上述の分割DRAMではブロック
CLKが常に発生していることを条件としているが、メ
モリ非アクセス時にはクロックCLKは中断するので、
か−に事態にも対処でき、メモリリフレッシュを所定周
期内に確実に行なえるようにすることである。本発明は
これらの点を改善して、ダイナミックRAMであり乍ら
外部からはスタティックRAMと同様に見えるダイナミ
ックRAMを提供しようとするものである。
本発明は、複数ブロックに分割したメモリセルアレイの
任意のブロックを選択し該ブロック内のメモリセルにア
クセスするアドレスを出力する通常アクセス用周辺回路
と、該周辺回路に入力する外部アドレスの変化またはチ
ップイネーブル信号を受けて通常アクセス用の内部クロ
ックを発生するクロックジェネレータと、所定の順序に
従って全てのメモリブロックを選択し該ブロック内のメ
モリセルをワード線単位で逐次リフレッシュするリフレ
ッシュ用アドレスおよびリフレッシュ用クロックを発生
するリフレッシュ用周辺回路と、両周辺回路によって選
択されるメモリブロックの一致、不一致を検出する比較
回路を備えたブロック選択制御回路を備え、そして該ブ
ロック選択制御回路により、前記両周辺回路が選択する
メモリブロックが異なるときは当該通常アクセス動作と
リフレッシュ動作をそれぞれ独立に実施させ、前記両周
辺回路が同じメモリブロックを選択するときは前記リフ
レッシュ用クロックが発生するまで通商アクセスを優先
させ、該リフレッシュ用クロックが発生したときは、フ
レフシ1未了なら、通常アクセスを待機させてリフレッ
シュを優先実行させるようにしてなることを特徴とする
ものである。
任意のブロックを選択し該ブロック内のメモリセルにア
クセスするアドレスを出力する通常アクセス用周辺回路
と、該周辺回路に入力する外部アドレスの変化またはチ
ップイネーブル信号を受けて通常アクセス用の内部クロ
ックを発生するクロックジェネレータと、所定の順序に
従って全てのメモリブロックを選択し該ブロック内のメ
モリセルをワード線単位で逐次リフレッシュするリフレ
ッシュ用アドレスおよびリフレッシュ用クロックを発生
するリフレッシュ用周辺回路と、両周辺回路によって選
択されるメモリブロックの一致、不一致を検出する比較
回路を備えたブロック選択制御回路を備え、そして該ブ
ロック選択制御回路により、前記両周辺回路が選択する
メモリブロックが異なるときは当該通常アクセス動作と
リフレッシュ動作をそれぞれ独立に実施させ、前記両周
辺回路が同じメモリブロックを選択するときは前記リフ
レッシュ用クロックが発生するまで通商アクセスを優先
させ、該リフレッシュ用クロックが発生したときは、フ
レフシ1未了なら、通常アクセスを待機させてリフレッ
シュを優先実行させるようにしてなることを特徴とする
ものである。
第1図は本発明の一実施例を示すブロック図で、リフレ
ッシュ用周辺回路20が一定周期(本例では4μs周期
)でリフレッシュ用クロックCLKRを発生してこれを
ブロック選択制御回路40へ入力する点、およびブロッ
ク選択回路40が第2図の構成をとり、周辺回路20に
対するリフレッシュアドレスインクリメント不実行信号
NINCのようなリフレッシュ待機信号は与えないよう
にした点等が第10図のDRAMと異なる。第2図のブ
ロック選択制御回路40は第10図と比べて次の変更が
加えられている。■第3図〜第5図のタイムチャートに
示すように、リフレッシュブロック選択信号用デコーダ
41は、リフレッシュすべきブロックの選択信号PRB
SO−PRBS3の1つを4μsの期間継続してオンに
し続ける。
ッシュ用周辺回路20が一定周期(本例では4μs周期
)でリフレッシュ用クロックCLKRを発生してこれを
ブロック選択制御回路40へ入力する点、およびブロッ
ク選択回路40が第2図の構成をとり、周辺回路20に
対するリフレッシュアドレスインクリメント不実行信号
NINCのようなリフレッシュ待機信号は与えないよう
にした点等が第10図のDRAMと異なる。第2図のブ
ロック選択制御回路40は第10図と比べて次の変更が
加えられている。■第3図〜第5図のタイムチャートに
示すように、リフレッシュブロック選択信号用デコーダ
41は、リフレッシュすべきブロックの選択信号PRB
SO−PRBS3の1つを4μsの期間継続してオンに
し続ける。
■それを受けるリフレッシュブロック選択信号活性化回
路47′は、リフレッシュ/アクセス選択回路46′か
らのリフレッシュ活性化信号RASがオンである間、入
力PRBSO−RRBS3のうちのオンであるものに対
応する出力PBSO〜RBS3の1つをオンにする。■
リフレッシュ完了記憶回路48′はRASがオンになる
とリフレッシュが完了したと判断して出力RC5を4μ
sの残りの期間中オンする。■リフレッシュ/アクセス
選択回路46′は比較回路43からの一致信号EQがな
ければ回路45.47’をオンにして通常アクセスとリ
フレッシュを同時に実行させる。
路47′は、リフレッシュ/アクセス選択回路46′か
らのリフレッシュ活性化信号RASがオンである間、入
力PRBSO−RRBS3のうちのオンであるものに対
応する出力PBSO〜RBS3の1つをオンにする。■
リフレッシュ完了記憶回路48′はRASがオンになる
とリフレッシュが完了したと判断して出力RC5を4μ
sの残りの期間中オンする。■リフレッシュ/アクセス
選択回路46′は比較回路43からの一致信号EQがな
ければ回路45.47’をオンにして通常アクセスとリ
フレッシュを同時に実行させる。
但し、1度リフレッシュが行われてRC3がオンになる
と、以後はRASをオフにして通常アクセスだけを実行
させる。リフレッシュ完了記憶回路48′の出力RC3
がオフの状態で一致信号EQが入力すると、4μs非経
過ならANASおよびRASはオフにしたまま、通常ア
クセスを優先させる。アクセス優先は4μsに含まれる
ミニマムサイクル数n(200nSでn=20.250
nSでn=16)より1つ少ない(n−1)回までとし
、n回目はリフレッシュを優先させる。このn回目では
リフレッシュ用のクロックCLKRが入力し、選択回路
46′はビジー信号BSYをオンにし且つANASをオ
ンにしてABSO〜ABS3を全てオフにする。これで
通常アクセスを待機させる。このクロックCLKRは4
μs毎に入力し、通常アクセスが停止して以後クロック
CLKが発生しない場合にも所定周期(4μs)内には
確実にリフレッシュが行なわれるようにする。
と、以後はRASをオフにして通常アクセスだけを実行
させる。リフレッシュ完了記憶回路48′の出力RC3
がオフの状態で一致信号EQが入力すると、4μs非経
過ならANASおよびRASはオフにしたまま、通常ア
クセスを優先させる。アクセス優先は4μsに含まれる
ミニマムサイクル数n(200nSでn=20.250
nSでn=16)より1つ少ない(n−1)回までとし
、n回目はリフレッシュを優先させる。このn回目では
リフレッシュ用のクロックCLKRが入力し、選択回路
46′はビジー信号BSYをオンにし且つANASをオ
ンにしてABSO〜ABS3を全てオフにする。これで
通常アクセスを待機させる。このクロックCLKRは4
μs毎に入力し、通常アクセスが停止して以後クロック
CLKが発生しない場合にも所定周期(4μs)内には
確実にリフレッシュが行なわれるようにする。
なおこの制御によればリフレッシュのタイミングは一定
ではなく、上記周期(4μs)内で変動するが、各ワー
ド線について見ればそのリフレッシュ周期は前述のよう
に8mSなどであるから4μs程度の変動は無視できる
。待機させた通常アクセスはリフレッシュ後に内部的に
、自動的に実行し、外部からの再試行を不要とする。
ではなく、上記周期(4μs)内で変動するが、各ワー
ド線について見ればそのリフレッシュ周期は前述のよう
に8mSなどであるから4μs程度の変動は無視できる
。待機させた通常アクセスはリフレッシュ後に内部的に
、自動的に実行し、外部からの再試行を不要とする。
以下、第3図〜第5図のタイムチャートを参照しながら
動作を説明する。第3図はメモリプロ、ツク11に対す
る通常アクセスとリフレッシュが1回目、2回目とも衝
突し、これらは通常アクセス優先で処理され、3回目は
非衝突になったのでメモリブロック13に対する通常ア
クセスとメモリブロック11に対するリフレッシュが同
時に行われた様子を示している。この場合、内部クロッ
クCLKは通常アクセスに併せて3回までしか発生せず
、この3回目のクロックでRASがオンになり、リフレ
ッシュが行われる。このRASオンでRC3が4μsの
終りまでオンになるので、当該周期の終りでリフレッシ
ュ用りロックCLKR発生してもリフレッシュが重ねて
行われることはない。゛ 第4図はメモリブロック11に対する通常アクセスが初
回から最終回の手前まで、前記のようにミニマムサイク
ルが200nSなら19回まで連続したケースである。
動作を説明する。第3図はメモリプロ、ツク11に対す
る通常アクセスとリフレッシュが1回目、2回目とも衝
突し、これらは通常アクセス優先で処理され、3回目は
非衝突になったのでメモリブロック13に対する通常ア
クセスとメモリブロック11に対するリフレッシュが同
時に行われた様子を示している。この場合、内部クロッ
クCLKは通常アクセスに併せて3回までしか発生せず
、この3回目のクロックでRASがオンになり、リフレ
ッシュが行われる。このRASオンでRC3が4μsの
終りまでオンになるので、当該周期の終りでリフレッシ
ュ用りロックCLKR発生してもリフレッシュが重ねて
行われることはない。゛ 第4図はメモリブロック11に対する通常アクセスが初
回から最終回の手前まで、前記のようにミニマムサイク
ルが200nSなら19回まで連続したケースである。
この場合は通常アクセスと衝突して最終回の手前までリ
フレッシュができず、最終回でクロックCLKRが入力
して信号RASがオンになり、このタイミングでリフレ
ッシュが行われる。
フレッシュができず、最終回でクロックCLKRが入力
して信号RASがオンになり、このタイミングでリフレ
ッシュが行われる。
第5図はメモリブロック11に対する通常アクセスが最
終回まで連続するケースである。この場合は最後まで競
合してそしてアクセス優先なのでリフレッシュできない
でいるが、最終回でクロックCLKRが発生するのでこ
れにより強制的にリフレッシュが行なわれる(最終回は
リフレッシュ優先)。このときビジー信号BSYがオン
になり、通常アクセスが待機させられる。これはビジー
率の悪化要因となるが、無視できるものである。即ち本
例のリフレッシュ時ワード線選択周期が4μs、メモリ
アクセスのミニマムサイクル200nSではビジーにな
るのは20回のメモリアクセスに対して1回であり、こ
れらのメモリアクセスが全てリフレッシュと衝突する確
率は(1/4)%と見做せるから、現状のDRAMのビ
ジー率12%と比較して完全に無視できる。更にこの通
常アクセスをリフレッシュ直後に自動的に実施するよう
にすれば、外部的にはアクセスタイムが1ミニマムサイ
クル遅れるだけなので格別目立たない。
終回まで連続するケースである。この場合は最後まで競
合してそしてアクセス優先なのでリフレッシュできない
でいるが、最終回でクロックCLKRが発生するのでこ
れにより強制的にリフレッシュが行なわれる(最終回は
リフレッシュ優先)。このときビジー信号BSYがオン
になり、通常アクセスが待機させられる。これはビジー
率の悪化要因となるが、無視できるものである。即ち本
例のリフレッシュ時ワード線選択周期が4μs、メモリ
アクセスのミニマムサイクル200nSではビジーにな
るのは20回のメモリアクセスに対して1回であり、こ
れらのメモリアクセスが全てリフレッシュと衝突する確
率は(1/4)%と見做せるから、現状のDRAMのビ
ジー率12%と比較して完全に無視できる。更にこの通
常アクセスをリフレッシュ直後に自動的に実施するよう
にすれば、外部的にはアクセスタイムが1ミニマムサイ
クル遅れるだけなので格別目立たない。
しかも、ビジー信号BSYを外部に出さずに内部的に処
理すれば、外部からの制御はスタティックRAM並みに
簡単になる。
理すれば、外部からの制御はスタティックRAM並みに
簡単になる。
以下、これを説明する。
第6図における通常アクセス回路再活性化回路49が、
新しい動作を実現するために、新らたに追加した回路で
ある。この動作を第7図に示す。
新しい動作を実現するために、新らたに追加した回路で
ある。この動作を第7図に示す。
4μsの最後において、リフレッシュとアクセスが同一
ブロックを選択し、リフレッシュを優先した場合、ビジ
ー信号BSYを出力し、通常アクセスを行わない。この
場合チップイネーブル信号CEがそのまま“H”を維持
した場合、リフレッシュ動作が終了し、DACが“H”
となり、自動的に再び通常アクセス回路が動作を開始す
る。またこの時は当然の事ながら、リフレッシュ/アク
セス選択回路(46′)は通常アクセスを優先する。
□またBSY、DAC信号は通常アクセス
用周辺回路51に入力され、前回のアドレスをそのまま
保持させる。
ブロックを選択し、リフレッシュを優先した場合、ビジ
ー信号BSYを出力し、通常アクセスを行わない。この
場合チップイネーブル信号CEがそのまま“H”を維持
した場合、リフレッシュ動作が終了し、DACが“H”
となり、自動的に再び通常アクセス回路が動作を開始す
る。またこの時は当然の事ながら、リフレッシュ/アク
セス選択回路(46′)は通常アクセスを優先する。
□またBSY、DAC信号は通常アクセス
用周辺回路51に入力され、前回のアドレスをそのまま
保持させる。
第8図は本発明の変形例で、第1図のクロックジェネレ
ータ50をアドレス変化検出回路(ATD)60に代え
たものである。このATD60は外部アドレスADRの
変化をとらえてクロックCLKを発生する機能を有する
ので、外部からチップイネーブル信号CEを別途入力す
る必要がない。
ータ50をアドレス変化検出回路(ATD)60に代え
たものである。このATD60は外部アドレスADRの
変化をとらえてクロックCLKを発生する機能を有する
ので、外部からチップイネーブル信号CEを別途入力す
る必要がない。
この様な回路では特に、リフレッシュを非メモリアクセ
ス時にも行うべく外部から制御することは困難であるが
、本発明によればリフレッシュ用周辺回路20が定期的
にクロックCLKRを発生するので問題ない。他は前述
した実施例と同様である。
ス時にも行うべく外部から制御することは困難であるが
、本発明によればリフレッシュ用周辺回路20が定期的
にクロックCLKRを発生するので問題ない。他は前述
した実施例と同様である。
以上述べたように本発明では、消費電流およびビジー率
を低減するためにメモリセルアレイを複数のブロックに
分割して、ブロック別に動作させ、ブロックが異なれば
メモリアクセスとリフレッシュを同時に行なうようにし
たダイナミ、:、りRAMにおいて、各ワード線毎のリ
フレッシュはリフレッシュ時ワード線選択周期内で可能
とし、そしてメモリアクセスと衝突しなければ直ちに行
ない、該周期の最後まで衝突すれば該周期の最後で、メ
モリアクセスを阻止して強制的にリフレッシュを行なう
ようにしたので、メモリアクセスが阻止されることは殆
んどなく、しかもリフレッシュを逸するようなことなく
、DRAMを外部からはスタティックRAMのように扱
い得るようにすることができる利点が得られる。
を低減するためにメモリセルアレイを複数のブロックに
分割して、ブロック別に動作させ、ブロックが異なれば
メモリアクセスとリフレッシュを同時に行なうようにし
たダイナミ、:、りRAMにおいて、各ワード線毎のリ
フレッシュはリフレッシュ時ワード線選択周期内で可能
とし、そしてメモリアクセスと衝突しなければ直ちに行
ない、該周期の最後まで衝突すれば該周期の最後で、メ
モリアクセスを阻止して強制的にリフレッシュを行なう
ようにしたので、メモリアクセスが阻止されることは殆
んどなく、しかもリフレッシュを逸するようなことなく
、DRAMを外部からはスタティックRAMのように扱
い得るようにすることができる利点が得られる。
第1図は本発明の一実施例を示すブロック図、第2図は
そのブロック選択制御回路の詳細ブロック図、第3図〜
第5図は本発明の動作を示すタイムチャート、第6図は
ビジー処理回路の例を示すブロック図、第7図は第6図
の動作説明図、第8図は本発明の変形例を示すブロック
図、第9図は従来の一般的なダイナミックRAMの構成
図、第10図はメモリセルを複数ブロックに分割したダ
イナミックRAMの構成図、第11図および第12図は
そのリフレッシュに必要な部分の詳細ブロック図、第1
3図は動作を示すタイムチャートである。
そのブロック選択制御回路の詳細ブロック図、第3図〜
第5図は本発明の動作を示すタイムチャート、第6図は
ビジー処理回路の例を示すブロック図、第7図は第6図
の動作説明図、第8図は本発明の変形例を示すブロック
図、第9図は従来の一般的なダイナミックRAMの構成
図、第10図はメモリセルを複数ブロックに分割したダ
イナミックRAMの構成図、第11図および第12図は
そのリフレッシュに必要な部分の詳細ブロック図、第1
3図は動作を示すタイムチャートである。
Claims (2)
- (1)複数ブロックに分割したメモリセルアレイの任意
のブロックを選択し該ブロック内のメモリセルにアクセ
スするアドレスを出力する通常アクセス用周辺回路と、 該周辺回路に入力する外部アドレスの変化またはチップ
イネーブル信号を受けて通常アクセス用の内部クロック
を発生するクロックジェネレータと、 所定の順序に従って全てのメモリブロックを選択し該ブ
ロック内のメモリセルをワード線単位で逐次リフレッシ
ュするリフレッシュ用アドレスおよびリフレッシュ用ク
ロックを発生するリフレッシュ用周辺回路と、 両周辺回路によって選択されるメモリブロックの一致、
不一致を検出する比較回路を備えたブロック選択制御回
路を備え、そして 該ブロック選択制御回路により、前記両周辺回路が選択
するメモリブロックが異なるときは当該通常アクセス動
作とリフレッシュ動作をそれぞれ独立に実施させ、前記
両周辺回路が同じメモリブロックを選択するときは前記
リフレッシュ用クロックが発生するまで通常アクセスを
優先させ、該リフレッシュ用クロックが発生したときは
、リフレッシュ未了なら、通常アクセスを待機させてリ
フレッシュを優先実行させるようにしてなることを特徴
とするダイナミック型半導体記憶装置。 - (2)待機させた通常アクセスは、次のサイクルで実行
されるようにしてなることを特徴とする、特許請求の範
囲第1項記載のダイナミック型半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60149322A JPS6212990A (ja) | 1985-07-09 | 1985-07-09 | ダイナミツク型半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60149322A JPS6212990A (ja) | 1985-07-09 | 1985-07-09 | ダイナミツク型半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6212990A true JPS6212990A (ja) | 1987-01-21 |
Family
ID=15472580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60149322A Pending JPS6212990A (ja) | 1985-07-09 | 1985-07-09 | ダイナミツク型半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6212990A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01134498U (ja) * | 1988-03-08 | 1989-09-13 | ||
JPH01167200U (ja) * | 1988-05-06 | 1989-11-24 | ||
JP2001357670A (ja) * | 2000-04-14 | 2001-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6744685B2 (en) | 2000-07-21 | 2004-06-01 | Seiko Epson Corporation | Semiconductor device, method for refreshing the same, and electronic equipment |
US6804161B2 (en) | 2001-04-02 | 2004-10-12 | Seiko Epson Corporation | Semiconductor device, refreshing method thereof, memory system, and electronic instrument |
JP2007035151A (ja) * | 2005-07-26 | 2007-02-08 | Elpida Memory Inc | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
JP2007242158A (ja) * | 2006-03-09 | 2007-09-20 | Fujitsu Ltd | 半導体メモリ、メモリシステムおよび半導体メモリの動作方法 |
JP2008210513A (ja) * | 2008-04-17 | 2008-09-11 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-07-09 JP JP60149322A patent/JPS6212990A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01134498U (ja) * | 1988-03-08 | 1989-09-13 | ||
JPH01167200U (ja) * | 1988-05-06 | 1989-11-24 | ||
JP2001357670A (ja) * | 2000-04-14 | 2001-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6744685B2 (en) | 2000-07-21 | 2004-06-01 | Seiko Epson Corporation | Semiconductor device, method for refreshing the same, and electronic equipment |
US6804161B2 (en) | 2001-04-02 | 2004-10-12 | Seiko Epson Corporation | Semiconductor device, refreshing method thereof, memory system, and electronic instrument |
JP2007035151A (ja) * | 2005-07-26 | 2007-02-08 | Elpida Memory Inc | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
JP2007242158A (ja) * | 2006-03-09 | 2007-09-20 | Fujitsu Ltd | 半導体メモリ、メモリシステムおよび半導体メモリの動作方法 |
JP2008210513A (ja) * | 2008-04-17 | 2008-09-11 | Fujitsu Ltd | 半導体記憶装置 |
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