JP2008251070A

JP2008251070A - 半導体記憶装置

Info

Publication number: JP2008251070A
Application number: JP2007088693A
Authority: JP
Inventors: Riichiro Takemura; 理一郎竹村; Tomonori Sekiguchi; 知紀関口; Satoru Akiyama; 悟秋山; Hiroaki Nakatani; 浩晃中谷; Masayuki Nakamura; 正行中村
Original assignee: Hitachi Ltd; Elpida Memory Inc
Current assignee: Hitachi Ltd; Micron Memory Japan Ltd
Priority date: 2007-03-29
Filing date: 2007-03-29
Publication date: 2008-10-16
Also published as: CN101276641A; TWI402844B; US7633833B2; CN101276641B; KR20080088364A; TW200842871A; US20080239865A1

Abstract

【課題】指定されたレイテンシ、外部クロック周波数での動作を安定して実現するために、製造ばらつき、動作電圧ばらつき、温度変化に対応して、適切な内部タイミング信号を発生する半導体装置を提供する。
【解決手段】外部入力コマンドサイクルによって決まるカラムサイクル時間で動作するべき回路ブロックのタイミング信号を発生する第１の遅延回路ブロックと、全体の遅延量が外部クロックとレイテンシで決まるアクセス時間とカラムサイクル時間の差に調節される第２の遅延回路ブロックを有する。これらの遅延回路ブロックは、カラムレイテンシ、動作周波数にあわせて各遅延回路の遅延量が適切な値に調節されると共に、プロセスや動作電圧のばらつき、動作温度の変化に対応して、遅延量が調節される。
【選択図】図１

Description

この発明は、半導体記憶装置に関し、特に、異なる外部クロック周波数で安定した動作を実現するためのメモリアレーの制御信号発生手段に関する。

外部クロックに同期してコマンドやデータを入出力することにより、高速なデータレートを実現する同期型（Synchronous）DRAM（SDRAM）がある。近年では、さらに高速なデータレートを実現するダブルデータレート（DDR）SDRAMやDDR2 SDRAM、DDR3 SDRAMが開発されている。これらのDRAMのうち、SDRAM、DDR−SDRAM は、外部からカラムコマンド（リード・ライト）をクロックサイクル毎に入力可能である。DDR2-SDRAMでは２クロック毎、また、DDR3-SDRAMでは４クロック毎に入力可能である。それに対してデータは、SDRAMではクロック毎に１つのデータ、DDR,DDR2,DDR3 SDRAMではクロックの立ち上がりと立下りのエッジにあわせてデータが出力される。

これに対応して、アレーはカラムコマンド入力サイクル時間で動作することになる。また、リードコマンド入力から、外部にデータを出力するまでのアクセス時間は、カラムレイテンシで規定される時間にする必要がある。このカラムレイテンシは、高速な動作周波数では大きく、低速な動作周波数では、小さくなるように設定される。これにより、高速なクロック周波数でも低速なクロック周波数でもアクセス時間をほぼ一定にすることが可能となっている。

これは、アレーがコマンドを受けてからデータを出力するまでの動作速度（アクセス時間）が速く（短く）ないためである。しかしながら、アレーの動作サイクルは、外部コマンド入力サイクルにより決まる。この結果、クロックサイクル時間の変化に対して、アクセス時間の変動は小さくなるが、アレーサイクル時間はクロックサイクル時間の変動分がそのまま変動する。

DRAMの内部では、ディレイ回路を用いて非同期動作している。高速化に伴って、図２４に示すように、通常のインバータで構成した遅延回路の遅延時間は、低電圧化、デバイスの微細化、動作温度条件などにより大きく変化する。図２４に示したように、高温、低速デバイス、低電圧に対して、低温、高速デバイス、高電圧では半分の遅延時間となる。このような遅延回路を用いて、内部動作タイミングを決めるタイミング信号を生成すると、タイミング信号の出力タイミングがばらついてしまうため、DRAM内部の動作マージンが低下する。これに対して、特許文献１、２、３のように、動作サイクル時間でロックした、PLL、DLLの内部ノード信号をタイミング信号に利用したものが提案されている。これらの技術では、アクセス時間を基準に回路で決められたクロックサイクルの定数倍のタイミングでタイミング信号が出力されるため、ディレイ回路のばらつきの影響を取り除くことができる。

特開平０７−２８８４４７号公報特開２００２−０７４９４９号公報特開平１１−００３５８７号公報

しかしながら、このアクセス時間を用いたカラムサイクル内のタイミング生成方法では、次のような課題が生じる。DRAMのアクセス時間は、外部から入力されるクロック周波数と外部から指定され、モードレジスタに設定されるカラムレイテンシCLによって決まる。

一方、各回路が動作するサイクル及び、アレーの動作サイクル（カラムサイクル）は最小カラムコマンド入力サイクルで決まる。つまり、カラムサイクルは、DRAMの仕様で決まり、SDRAM、DDR SDRAMでは、1クロックサイクル、DDR2 SDRAMでは２クロックサイクルとなる。このとき、カラムレイテンシと動作クロック周波数の設定によっては、同一のアクセス時間となる場合がある。図２５に、カラムレイテンシが4、クロック周波数533MHzの場合と、図２６にカラムレイテンシCL5、クロック周波数667MHzの場合についての連続リード動作を行った場合の内部動作波形図を図示した。ここで、いずれの場合も15nsのアクセス時間になるように動作クロック周波数533MHzでアクセス時間15nsを満たすようにタイミング信号を生成するように設定した場合を示している。いずれの動作でもコマンド入力から、データ出力までのアクセス時間は、共に15nsになる。このアレーに対して、カラムアクセス時間で内部回路の動作タイミング信号を生成する方法を用いると、クロック周波数667MHzの場合には、カラムサイクル6nsが必要なところ7.5ns要するため、カラムサイクル動作が満足できなくなり、アレーでのデータの衝突が起こる。逆にクロック周波数667MHzで動作するように設定すると、デバイス性能が悪いチップではクロック周波数533MHzで動作でも667MHzと同等の速度で動作するため、動作マージンが低下する問題が生じる。

すなわち、本願発明の目的は、一つの制御信号の動作サイクル時間をカラムサイクル時間に合わせることだけでなく、複数の制御信号間の動作時間差をカラムサイクル時間に合わせる制御信号発生手段を提供することにある。

上記目的を達成するための代表的なものを以下に述べる。

制御信号を含む外部信号を同期させながら取り込む第１サイクル時間を有する第１クロックと、その制御信号に同期して生成される第２クロックと、第２クロックが入力され、所定の遅延時間を有して出力信号を出力する第1遅延回路ブロックと、を有し、第1遅延回路ブロックは、それぞれの遅延時間の総和が、第１サイクル時間のＭ倍（Ｍ：自然数）に調整される複数段の第１遅延回路からなる第２遅延回路ブロックと、それぞれの遅延時間の総和が、上記のサイクル時間のＮ倍（Ｎ：自然数）に調整される複数段の第２遅延回路からなる第３遅延回路ブロックとを具備してなる半導体記憶装置。

すなわち、カラムサイクルにおけるタイミング信号を生成する回路に、アクセス時間によって制御されるディレイ回路と、カラムコマンド入力サイクル時間によって制御されるディレイ回路の２つのディレイ回路グループを用いることにより、上記目的を達成することができる。

本発明によれば、異なる外部クロック周波数で同じアクセス時間を実現する際に、外部クロック周波数で決まるアレー動作サイクルとカラムレイテンシとクロック周波数で決まるアクセス時間の両方を満たすように、カラムサイクルにおける内部動作タイミング信号を出力でき、広い動作周波数範囲で安定した動作を実現することができる。

以下、本発明の実施例について図面を用いて詳細に説明する。
実施例の各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)の回路記号は矢印をつけないものはＮ形ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印をつけたＰ形ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥＴを呼ぶために簡略化してＭＯＳと呼ぶことにする。但し、本願発明は金属ゲートと半導体層の間に設けられた酸化膜絶縁膜を含む電界効果トランジスタだけに限定される訳ではなくＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)等の一般的なＦＥＴを用いた回路に適用される。

本発明の実施例を図１に示す。本図は、ダイナミックランダムアクセスメモリ（DRAM）のリードコマンドにおけるカラム動作のタイミング制御回路の構成例を示している。本構成の特徴は、カラムサイクル内の各回路ブロックの動作タイミングを規定するタイミング信号を、(１)外部クロック周波数とカラムレイテンシの積（CL・tCK）で決まるアクセス時間で校正されるディレイ回路ブロックと(２)最小コマンド入力サイクル、つまりカラムサイクル時間よって設定される遅延回路ブロックの２つによって生成することである。これにより、アクセス時間が同じでも動作クロック周波数が異なっている場合に、安定したアレーカラム動作と、アクセス時間を満たす動作が可能となる。以下、本実施例では、DDR2 （Double-Date-Rate 2）SDRAMの例を用いて説明する。

図２は、カラムタイミング制御回路CTGB全体を示している。カラムタイミング制御回路CTGBには、図１のカラムリードタイミング制御回路CRTG、カラムライトタイミング制御回路CWTG、カラムサイクル用遅延調節回路CCDC、アクセス時間用遅延調節回路ATDCが含まれる。カラムタイミング制御回路CTGBには、外部クロックCLK、ロウアクティブ信号RACT、外部コマンドの動作モードに対応したカラムリードクロックCRCLK、カラムライトクロックCWCLK、また、モードレジスタに外部より設定されたカラムレイテンシCLの値たとえば、３，４，５がに対応した信号CL3,CL4,CL5が入力される。

まず、リードタイミング制御回路CRTGについて説明する。図１は、タイミング信号を生成するカラムタイミング信号生成回路ブロックCTGBの一部であるカラムリードタイミング信号生成回路CRTGを示す。遅延回路DLYR1・・・DLYR10は所望の遅延時間を実現する遅延回路ブロックである。ここで、コマンド入力サイクル、つまりカラム動作サイクルで動作する必要があるMIOイコライズディセーブルタイミング信号TRIOEQDからMIOイコライズイネーブルタイミング信号TRIOEQEをあらわす遅延回路DLYR3,DLYR4、DLYR5、DLYR6の総和がカラム動作サイクル−MIOイコライズ時間（tIOEQ）になるように後に示すカラムサイクル用遅延調節回路CCDCによって調節される。一方、DLYR1からDLYR10のうち、遅延回路DLYR1,2,7,8,9の遅延時間の総和は、クロックサイクル時間tCKとカラムレイテンシCLから２を引いた積（tCKx（CL-2））の時間になるように後に示すアクセス時間用遅延調節回路ATDCによって調節される。また、ここで、カラム動作サイクル時間は、DDR SDRAMでは外部クロックサイクル時間tCK、DDR2 SDRAMでは、外部クロックサイクル時間の２倍の2・tCK、DDR3 SDRAMでは、外部クロックサイクル時間tCKの４倍の4・tCKである。

ここで、各信号は、外部からコマンドが入力されたときに生成されるカラムリードクロックCRCLK、入力されたアドレスのプリデコードを開始するプリデコードイネーブルタイミング信号TRPDE、プリデコーダの出力をリセットするプリデコードディセーブルタイミング信号TRPDD、読出しアレーのデータ入出力線MIOのイコライズ停止タイミング信号TRIOEQD、データ入出力線MIOのイコライズを開始するMIOイコライズイネーブルタイミング信号TRIOEQE、入力されたアドレスに対応したカラム選択信号YSを活性化するカラム選択信号イネーブルタイミング信号TRYSE、カラム選択信号ディセーブルタイミング信号TRYSD、データ入出力線MIO上の微小信号をメインアンプMAで増幅するメインアンプ活性化タイミング信号TMAE、メインアンプを非活性化するメインアンプディセーブルタイミング信号TMAD、読み出したデータを出力バッファに送るタイミングを決めるリードデータラッチタイミング信号TRDE、ラッチしたデータのうち1つ目及び２つ目の外部クロックの立ち上がり、立下りエッジにあわせて出力するデータを入出力バッファDQに送るタイミングを決める出力イネーブル信号TDQB_U、及び、TDQB_Lである。

動作タイミング波形図を図３に示す。この図では、リードコマンド（READ）が最小コマンド入力サイクル（tCCD）で入力された場合の動作波形図を示している。リードコマンドが入力された際の外部クロックCLKのエッジからカラムリードクロックCRCLKが生成され、遅延回路DLYR1に入力される。遅延回路DLYR1はアクセス時間用遅延調節回路ATDCで制御された遅延時間tpr1後にカラムプリデコードイネーブルタイミング信号TRPDEを出力する。次に、遅延回路DLYR1の出力は遅延回路DLYR2に入力される。遅延回路DLYR2は遅延回路DLYR1と同様に、アクセス時間用遅延調節回路ATDCで制御された遅延時間tpr2後にMIOイコライズディセーブルタイミング信号TIOEQDを出力する。次に、遅延回路DLYR2の出力は遅延回路DLYR3に入力される。遅延回路DLYR3はカラムサイクル用遅延調節回路CCDCで制御された遅延時間tpr3後にカラム選択信号イネーブルタイミング信号TRYSEを出力する。

次に、遅延回路DLYR3の出力は遅延回路DLYR4に入力される。遅延回路DLYR4は遅延回路DLYR3と同様にカラムサイクル用遅延調節回路CCDCで制御された遅延時間tpr4後にメインアンプイネーブルタイミング信号TMAEを出力する。次に、遅延回路DLYR4の出力は遅延回路DLYR5に入力される。遅延回路DLYR5は遅延回路DLYR3、4と同様にカラムサイクル用遅延調節回路CCDCで制御された遅延時間tpr5後にカラム選択信号ディセーブルタイミング信号TRYSD,プリデコードディセーブルタイミング信号TRPDDを出力する。

次に、遅延回路DLYR5の出力は遅延回路DLYR6に入力される。遅延回路DLYR6は遅延回路DLYR3、4、5と同様にカラムサイクル用遅延調節回路CCDCで制御された遅延時間tpr6後にMIOイコライズイネーブルタイミング信号TRIOEQEを出力する。次に、遅延回路DLYR6の出力は遅延回路DLYR7に入力される。遅延回路DLYR7はDLY1,2と同様にアクセス時間用遅延調節回路ATDCで制御された遅延時間tpr7後にリードデータラッチタイミング信号TRDEを出力する。次に、遅延回路DLYR7の出力は遅延回路DLYR8に入力される。遅延回路DLYR8はDLY1,2,7と同様にアクセス時間用遅延調節回路ATDCで制御された遅延時間tpr8後に出力イネーブル信号TDQB_Uを出力する。

次に、遅延回路DLYR9の出力は遅延回路DLYR10に入力される。遅延回路DLYR9はDLY1,2,7,8と同様にアクセス時間用遅延調節回路ATDCで制御された遅延時間tpr9後に出力イネーブル信号TDQB_Uを出力する。次に、遅延回路DLYR9の出力は遅延回路DLYR10に入力される。遅延回路DLYR10はDLY3,4,5,6と同様にカラムサイクル用遅延調節回路CCDCで制御された遅延時間tpr10（tCK/2）後に出力イネーブル信号TDQB_Lを出力する。

ここで、アレーのカラム動作は、カラム選択信号YSが選択されてからMIOのイコライズが完了するまでの時間でDDR2 SDRAMではクロックサイクル時間の２倍の時間である。一方、アクセス時間は、カラムコマンドが入力されてから、入出力ピンDQにはじめのデータが出力される間での時間で、カラムレイテンシとクロックサイクル時間の積で表される。

次に、図１の遅延回路DLYR3,4,5,6の遅延量を調節するためのカラムサイクル用遅延調節回路CCDCについて図４を用いて説明する。本構成は、いわゆるシンクロナスミラーディレイ（Synchronous Mirror Delay）回路の構成を利用して、クロックサイクル時間相当の単位遅延UDLの段数を計測するものである。カラムサイクル用遅延調節回路CCDCは、入力クロックCLK0を制御するクロック制御部CLKCと、外部クロックCLKのサイクル時間を計測する回路と、計測結果として各遅延回路に段数に相当する信号を送る遅延段制御信号生成部DCSGからなる。サイクル時間を計測する回路は、複数の単位遅延UDLからなる遅延段MDLと遅延段の出力DCLKnと遅延のないクロックCLK0を比較する位相比較器PDを複数含む位相比較回路PDBからなる。図５(a)に単位遅延UDLと図５（b）に位相比較器PDの回路構成例を示す。

本回路の動作について説明する。クロック制御部は、外部クロックから遅延段MDL、位相比較器PDBに入力するクロックCLK0を生成する回路である。この回路は、DRAMのロウアクティブコマンドが入力されるとロウアクト信号RACT信号が入力され、外部クロックから入力クロックCLK0を出力する。入力クロックCLK0は、ロウアクト信号RACTを参照して、２つのパルスのみ出るようにクロック制御部CLKCで制御される。また、以降の計測動作が終了すると終了信号STPにより、入力クロックCLK0を停止する。クロック制御部から出力された入力クロックCLK0は、遅延段MDLと位相比較器PDBに入力される。遅延段MDLでは単位遅延UDLを伝播したクロックCLK0のはじめのパルスが単位遅延UDLの段数分遅延したクロックDCLK0が出力される。この遅延クロックDCLKnと入力クロックCLK0が対応した位相比較器PDに入力される。位相比較器PDでは、入力クロックCLK0の２つ目のパルスと遅延クロックDCLKが比較され、位相が一致したところで、一致信号STnにフラグが立つ（‘L’）。これにより、入力クロックのサイクル時間相当の単位遅延段UDLの段数を計測することができる。この計測動作は、ロウアクティブコマンドが入力されるたびに行われるため、プロセスばらつきだけでなく、温度、電圧の変動に対応して、クロックサイクル時間相当の遅延段を計測することが可能となる。また、一致信号STnが‘L’になると、次段以降の単位遅延UDLは動作しないため消費電力を低減できる。一致信号STnは、ラッチブロックLTCBでは、入力クロックCLK0をトリガとして一般的に用いられているD-フリップフロップにより一致信号STnの状態をラッチし、D-フリップフロップは、一致信号STQを出力する。

次に、クロックサイクル時間tCK分の単位遅延段数Nを示す一致信号STQ利用して、遅延回路DLYR3〜6の遅延量を調節する方法について述べる。ここで、各遅延回路DLYR3〜6は、その遅延時間とMIOにイコライズ時間の総和が、DDR2 SDRAMの最小コマンド入力サイクル（tCCD）である2クロックに制御されることが特徴である。例えば、MIOのイコライズ時間として高速動作時にでも十分イコライズ可能な0.5tCK割り当て、遅延回路DLYR3、4,5,6の目標遅延量をそれぞれtpr3=0.2tCK、tpr4=0.9tCK、tpr5=0.3tCK、tpr6=0.1tCKとする。カラムサイクル用遅延制御回路CCDCから出力された一致信号STQ0,1,・・・nに対して、それぞれの遅延回路DLYR3,4,5,6に必要な段数は、tCKに必要な遅延段数に対応する一致信号STQ0,1,2,3から上記定数、0.2、0.9、0.3、0.1に相当する段数を求めることで実現される。

次に、段数制御方法について遅延回路DLYR3を例にとって図６を用いて説明する。遅延回路DLYR3は、クロックサイクル時間tCKの0.2相当の遅延時間、つまり、tCKを実現する段数の20％の段数となるように設定される。次にその設定方法について述べる。遅延回路DLYR3は測定遅延列MDLに用いられた単位遅延UDLと同じ単位遅延UDLが直列に接続されている。それぞれの単位遅延UDLに入力されるフラグ信号FLG1,FLG2,・・・は単位遅延回路DLYR3で用いる遅延段数のところにフラグがたち（‘L’）、その単位遅延段UDLの出力が遅延回路DLYR3の出力となる。所定の段数を実現するためのフラグ信号FLG1,2,3・・・は図７に示されるフラグ生成回路FLGEN3のような回路構成で実現できる。この場合、20%の段数は、一致信号STQが一致した段数で‘L’になるため、フラグ信号FLG1をSTQ1,2,3の論理積で構成し、FLG2はSTQ4〜8の論理積で構成される。

これにより、計測遅延列MDLの段数の一致信号STQに対して５本ごとに1つのフラグ信号に割り当てることで、計測遅延列MDLにおける単位遅延UDL５段を１段のUDLに置き換えることに相当するため、遅延回路DLYR3ではクロックサイクル時間の20%の遅延時間を実現することが可能となる。図６(b)にはFLG3が‘L’の場合の動作波形図について示している。これにより、クロックサイクル時間tCKの遅延段数を用いて、遅延回路DLYR3の必要段数を設定することができる。このように設定することで、あらかじめプロセスばらつき、電圧変動、温度変化に対応して遅延時間がtCKになる段数を計測し、その結果を用いて必要遅延段数が目標の遅延時間になるようにフラグ信号を制御するため、タイミング信号がクロックサイクル時間の定数倍の遅延時間で出力され、安定したアレーサイクル動作が実現できる。そのほかの遅延回路DLYR4,5,6についても同様の構成で実現可能である。

例えば、遅延回路DLYR4では、内部に配置されるフラグ生成回路FLGEN4を、遅延回路DLYR4が90%の遅延時間を実現するように、一致信号STQが11本に対して1本のフラグ信号を割り当てればよい。他の遅延回路についても同様に構成することが可能である。このようにすることで、クロック周波数が変動しても遅延段の段数が調整される上に、温度、プロセス、電圧の変動に対してロバストな動作が可能となる。

次に、図１の遅延回路DLYR1,DLYR2,DLYR7,DLYR8,DLYR9の遅延量を調節するためのアクセス時間用遅延調節回路ATDCについて図８を用いて説明する。本回路構成は、計測遅延段MDL、位相比較ブロックPDB、ラッチブロックLTCBは前述のカラムサイクル用遅延段制御回路CCDCと同様の回路構成である。そのため、カラムサイクル用遅延段制御回路CCDCと共用してもかまわない。それにより、チップ面積を低減できるだけでなく、動作回路数が低減できるため、消費電力を低減できる利点がある。また、複数の回路間での動作ばらつきの影響が除去できるため、動作タイミングばらつきを低減できる利点もある。カラムサイクル用遅延段制御回路CCDCと異なり、遅延段信号制御回路DCSGが配置される。

遅延段信号制御回路DCSGの回路構成例を図９に示す。この回路では、モードレジスタMRに記憶されたカラムレイテンシCLの値にしたがって、CLが3の場合選択状態となるカラムレイテンシ3フラグ信号CL3、カラムレイテンシ4フラグ信号CL4、カラムレイテンシ5フラグ信号CL5に従って、一致信号STQ1,2,3から遅延ダンス制御信号STR1,2,3・・・を生成する回路である。具体的には、CL3の場合には、STQ1=STR1、・・・・となるように接続され、CL4の場合には、STQ1=STR2,STQ2=STR4・・・STQk=STR2kとなるように接続される。同様に、CL5の場合には、STQ1=STR3,STQ2=STR6・・・STQk=STR3kとなるように接続される。また、STRkがフローティングになるのを防ぐために、選択されたカラムレイテンシで接続される一致信号STQが存在しない場合には、PMOSで‘H’に接続される。次に、遅延回路DLYR1,2,7,8,9の目標遅延量は、カラムレイテンシCLとtCKの積からカラムサイクル時間2tCKを差し引いた時間に対して定数倍になるように設定される。例えば、遅延回路DLYR1,DLYR2,DLYR7,DLYR8,DLYR9の遅延の比が0.25：0.25：0.125：0.125：0.25の場合について説明する。

図１０に遅延段DLYR1の構成を図示する。遅延回路DLYR1は、カラムレイテンシCLから2を引いた値とクロックサイクル時間tCKの積の時間に対しての0.25相当の遅延時間に設定される。次にその設定方法について述べる。遅延回路DLYR1は遅延段MDLに用いられた単位遅延UDLと同じ単位遅延UDLが直列に接続されている。それぞれの単位遅延に入力されるフラグ信号FLG0、FLG1,FLG2,・・・は単位遅延回路DLYR1で用いる遅延段数のところにフラグがたち（‘L’）、その単位遅延段UDLの出力が遅延回路DLYR1の出力となる。段数を実現するためのフラグ信号FLG1,2,3・・・は図１１のような回路構成で実現できる。この場合、25%の段数は、一致信号STRが一致した段数で‘L’になるため、フラグ信号FLG1をSTQ1,2の論理積で構成し、FLG2はSTQ3~6の論理積で構成することにより、アクセス時間用遅延制御回路ATDC測定された遅延時間に対して、カラムレイテンシCLから2を引いた時間の積の時間の1/4を実現される。これにより、クロックサイクル時間tCKの遅延段数とカラムレイテンシの値を用いて、遅延回路DLYR1の必要段数を設定することができる。

このように設定することで、プロセスばらつき、電圧変動、温度変化に対応して、必要遅延段数が目標の遅延時間になるように変動するため、タイミング信号がクロックサイクル時間の定数倍の遅延時間で出力され、安定したアレーサイクル動作が実現できる。そのほかの遅延回路DLYR2,7,8,9についても同様の構成で実現可能である。

クロックサイクル時間tCK相当の遅延量を計測するクロック計測部は、前述のカラムサイクル用遅延調節回路CCDCと共有しても良い、その場合には、回路数が削減できるためチップ面積の低減ができるだけでなく、動作回路数を低減できるため、消費電力を低減できる利点がある。

次に、カラムタイミング制御回路CTGBのカラムタイミング制御回路CWTGについて図１２を用いて説明する。遅延回路DLYW1・・・DLYW6は所望の遅延時間を実現する遅延回路ブロックである。ここで、DLYW1からDLYW6のうち、コマンド入力サイクル、つまりカラム動作サイクルで動作する必要があるカラム選択イネーブルタイミング信号TWYSEからMIOイコライズイネーブルタイミング信号TWIOEQEをあらわす遅延回路DLYW3,4,5の総和がカラム動作サイクル−MIOイコライズ時間（tIOEQ）になるように、前述のカラムサイクル用遅延調節回路CCDCによって調節される。

ここで、各信号は、外部からコマンドが入力されたときに生成されるカラムライトクロックCWCLK、入力されたデータをライトドライバに転送するライトデータイネーブル信号TWE、入力されたアドレスのプリデコードを開始するプリデコードイネーブルタイミング信号TWPDE、プリデコーダの出力をリセットするプリデコードディセーブルタイミング信号TWPDD、読出しアレーのデータ入出力線MIOのイコライズ停止タイミング信号TWIOEQD、データ入出力線MIOのイコライズを開始するMIOイコライズイネーブルタイミング信号TWIOEQE,入力されたアドレスに対応したカラム選択信号YSを活性化するカラム選択信号イネーブルタイミング信号TWYSE、カラム選択信号ディセーブルタイミング信号TWYSD、データ入出力線MIOに書き込みデータを書き込むライトアンプWDを活性化するライトアンプ活性化タイミング信号TWDE、ライトアンプを非活性化するライトアンプディセーブルタイミング信号TWDDである。

次に、動作タイミング波形図を図１３に示す。この図では、リードコマンド（WRIT）により、４ビットバーストライト動作が２回連続した場合の波形図を示している。ライトコマンドが入力された際の外部クロックCLKのエッジから所定のクロック数後に、カラムライトクロックCWCLKが生成され、遅延回路DLYW1に入力される。遅延回路DLYW1はアクセス時間用遅延調節回路ATDCで制御された遅延時間tpw1後にカラムプリデコードイネーブルタイミング信号TWPDEを出力する。次に、遅延回路DLYW1の出力は遅延回路DLYW2に入力される。遅延回路DLYW2は遅延回路DLYW1と同様に、アクセス時間用遅延調節回路ATDCで制御された遅延時間tpw2後にMIOイコライズディセーブルタイミング信号TWIOEQD とライトドライバイネーブルタイミング信号TWDEを出力する。次に、遅延回路DLYW2の出力は遅延回路DLYW3に入力される。遅延回路DLYW3はカラムサイクル用遅延調節回路CCDCで制御された遅延時間tpw3後にカラム選択信号イネーブルタイミング信号TWYSEを出力する。

次に、遅延回路DLYW3の出力は遅延回路DLYW4に入力される。遅延回路DLYW4は、カラムサイクル用遅延調節回路CCDCで制御された遅延時間tpw4後にカラム選択信号ディセーブルタイミング信号TWYSD,プリデコードディセーブルタイミング信号TWPDDを出力する。次に、遅延回路DLYW4の出力は遅延回路DLYW5に入力される。遅延回路DLYW5は遅延回路DLYW3,4と同様にカラムサイクル用遅延調節回路CCDCで制御された遅延時間tpw5後にMIOイコライズイネーブルタイミング信号TWIOEQE、ライトドライバディセーブル信号TWDDを出力する。

次に、カラムリードタイミング生成回路CRTG、カラムライトタイミング生成回路CWTGが出力したタイミング信号を用いる回路の動作を説明する。図１４(a)は、プリデコード回路を活性化する信号PDETを生成する回路ブロックの実施例である。プリデコードイネーブルタイミング信号TRPDE、TWPDEとプリデコードディセーブルタイミング信号TRPDD、TWPDDからプリデコードイネーブル信号PDETを生成する回路である。

リード動作の動作波形図を図１４(b)、ライト動作の動作波形図を図１４(c)に示す。図１４(b)にあるように、待機時状態では、バンク選択信号MCBATが‘L’状態であるため、プリデコードイネーブル信号PDETは、‘L’である。ロウのコマンドが入力され、対象のメモリバンクが活性化されるとバンク選択信号MCBATが‘H’に遷移し、論理積NAND2つからなるSRフリップフロップがリセットされる。その後、カラムコマンドが入力され、カラムリードタイミング制御回路CRTGからプリデコードイネーブルタイミング信号TRPDEが‘H’になると、SRフリップフロップがセットされ、プリデコードイネーブル信号PDETが‘H’に遷移する。その後、プリデコードイネーブルタイミング信号TRPDEが‘L’に遷移しても、SRフリップフロップは出力状態を維持する。次に、プリデコードディセーブルタイミング信号TRPDDが‘L’から‘H’になると、SRフリップフロップがリセットされるため、プリデコードイネーブル信号PDETが非活性状態(‘L’)になる。ライト動作も同様である。
同様に、カラム選択イネーブル信号YSET生成回路を図１５(a)に示す。リード動作波形図を図１５(b)、ライト動作波形図を図１５(c)に示す。動作原理は、前述のカラム選択活性化信号PDETと同様である。

さらに、メインアンプ活性化信号MAET生成回路を図１６(a)に示す。回路動作波形図を図１６(b)に示す。動作について説明する。本構成は、前述のプリデコードイネーブル信号PDEとカラム選択活性化信号YSETの構成と、SRフリップフロップのリセット信号の構成が異なる。本構成では、本回路を動作させるためにリードコマンドが入力された場合に、本回路が動作するように、メインアンプディセーブルタイミング信号TMADと、バンク選択信号MCBATの反転信号のほかに、リードコマンド信号CREADの反転信号と論理和NORを取っているのが特徴である。これにより、リードコマンドのときのみメインアンプ活性化信号MAETが出力するように制御される。

次に、メインIOイコライズ信号IOEQEB生成回路を図１７(a)に示す。また、リード動作波形図を図１７(b)、ライト動作波形図を図１４(c)に示す。動作原理は前述のカラム選択信号YSET、プリデコードイネーブル信号PDETと同様である。

次に、ライトアンプ活性化信号WDET生成回路を図１８(a)に示す。回路動作波形図を図１８(b)に示す。動作について説明する。本構成は、前述のメインアンプ活性化信号MAETと信号名が異なるが同様の構成である。本構成では、本回路を動作させるためにライトコマンドWRITが入力された場合に、本回路が動作するように、ライトアンプディセーブルタイミング信号TWDDと、バンク選択信号MCBATの反転信号のほかに、ライトコマンド信号CWRITの反転信号と論理和NORを取っているのが特徴である。これにより、ライトコマンドのときのみライトアンプ活性化信号WDETが出力するように制御される。

次に、プリデコードイネーブル信号PDETを用いるプリデコーダの動作について説明する。図１９(a)は、入力したアドレスAYからプリデコード信号CF2,CF5,CF8を生成するためのプリデコーダ回路の一例である。この例では、３ビットの入力アドレスに対して、8本のプリデコード信号を生成する3ビットプリデコーダを示している。図１９(b)は、2ビットの入力アドレスに対して、4本のプリデコード信号を生成する2ビットプリデコーダを示している。通常、入力アドレスに対して、プリデコーダにより、3ビットプリデコーダでは、8本のプリデコード信号のうち1本が活性化され、２ビットプリデコーダでは、4本のプリデコード信号のうち1本が活性化される。

次に、カラム選択活性化信号YSETを用いるカラムデコーダの動作について説明する。図２０は、プリデコーダから出力されたプリデコード信号から、カラム選択信号YSを選択するためのカラムデコーダの一例を示している。カラム選択信号YSは、プリデコード信号CF・・・の３つの信号の論理積で選択される。通常、プリデコード信号に対応して、所定のブロック内でカラム選択信号YSが1つ選択される。

次に、メインアンプ活性化信号MAET、MIOイコライズ信号IOEQEBを用いるメインアンプブロックの構成と動作について説明する。図２１は、カラム選択線で選択されたセンスアンプのデータを読み取るためのデータアンプと外部からの書き込みデータをセンスアンプに送るためのライトドライバ回路のブロック図を示している。図２２は、カラム選択線で選択されたセンスアンプのデータを読み取るためのデータアンプと外部からの書き込みデータをセンスアンプに送るためのライトドライバ回路の一例を示している。データアンプは、データアンプ起動信号で活性化されるクロスカップル型のアンプと、待機時にデータアンプ内のノードを所望の電圧レベルに設定するためのデータアンプイコライズ信号で制御される。また、メインI/Oイコライズ信号デ制御され、センスアンプからデータアンプまでのデータ転送経路であるメインI/O線を待機時に所望の電圧レベルにプリチャージするためのメインI/Oプリチャージ回路が配置される。

次に、このカラムタイミング制御回路CTGCが適用されるDDR2 SDRAMの構成について述べる。図２３にはDDR2 SDRAMの全体ブロックを示す。このほか、SDRAM、DDR SDRAMやDDR3−SDRAMにも適用可能である。各回路ブロックは、チップ内の各回路の動作タイミングはタイミング信号生成回路TCGで形成される内部制御信号のタイミングで動作する。タイミング生成回路TCGはカラムタイミング制御回路CTGCやロウタイミング制御回路を含む。タイミング生成回路TCGに入力される制御信号には、クロック信号CLKのタイミングで入力される、チップ選択信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEがある。また、DRAMの動作モード、例えば、カラムレイテンシ（CL）のクロック数、出力データ方式、ライトリカバリクロック数の指定値がアドレスピンを利用して記憶されているモードレジスタMRがある。モードレジスタの特定の値、例えば、カラムレイテンシ（CL）、ライトリカバリクロック数などもタイミング生成回路TCGに入力される。

また、外部ピン、例えば、チップ選択信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEなどの制御信号とアドレス信号との組合せはコマンドと呼ばれる。クロックイネーブル信号CKEは、クロック信号の有効無効を決定する。また、入出力マスク信号DQMは、入出力端子（DQ0, ...DQn）から入出力されるデータをマスクするためにデータ入出力バッファI/OBを制御するための信号である。電源発生回路VGは、ワード線昇圧レベル（VPP）、基板電位(VBB)、アレー電圧（VDL）、周辺回路電圧（VCL）などを回路に供給する。SDRAMでは、アドレス入力端子(A0, A1, ... An)からロウアドレスXA0, XA1, ... XAnやカラムアドレスYA0, YA1, ... YAnが時分割に入力されるアドレスマルチ方式が採られる。アドレス入力端子からロウアドレスバッファXABに入力されたロウアドレスXA0, XA1, ... XAnは、ロウアドレスデコーダXDECでデコードされ、一つのメモリアレー(MA)中の特定ワード線が選択される。それに応じて１ワード分のメモリセルが選択状態となる。引き続き、カラムアドレスがカラムアドレスバッファYABに入力されるとカラムアドレスデコーダYDECにより、読み出し又は書き込みを行うメモリセルが更に選択される。尚、SDRAMは通常バンクアドレスで指定される複数のメモリアレー（又はメモリバンク）を持つ。例えば、DDR2-SDRAMでは、512Mb以下の容量で４バンク、1Gb以上の容量では８バンクである。この図では一つのメモリアレーMA（BANK0）だけを代表的に示した。

図２３(b)には本発明が適用されるDRAMの1つのメモリブロック（バンク）の論理的は配置について示している。DRAMの1つのバンクでは、行アドレスからワード線を選択するXDECと列アドレスからデータ線を選択するYDECで囲われた複数のメモリ領域からなり、そのメモリ領域はマトリクス状に配置された複数のサブメモリアレー(MCA)を含む。特に制限されないがこのメモリアレーは、階層ワード線方式を採りMAの一辺にはメインワードドライバブロックMWDBが配置される。メインワードドライバブロックMWDBに接続されるメインワード線は複数のサブメモリアレーSMAに渡ってまたがるように上層の金属配線層に設けられる。また、カラム方向の選択は、YデコーダY-DECから出力される複数のY選択線（YS線）が複数のサブメモリアレーSMAに渡ってまたがるように設けられる共通Ｙデコーダ方式が採られる。ここで、サブメモリアレーSMAとは複数のサブワードドライバブロックSWDBからなるサブワードドライバブロックSWDBと複数のセンスアンプ回路からなるセンスアンプブロック(SAB)とで囲われた最小メモリアレーブロックを示している。

次に、本実施例の利点について述べる。本構成のように、カラムサイクルにおける各タイミング信号生成する回路の遅延回路の遅延時間を、カラムサイクル時間に合わせて校正する遅延回路グループと、アクセス時間に合わせて校正する遅延回路グループの2つのグループで構成することにより、同一のアクセス時間でもカラムサイクル時間の異なる動作において、安定したデータ入出力動作と、連続するカラムアクセス動作の両立が可能となる。また、ロウ動作サイクル毎に遅延回路の遅延量をクロックによって構成するため、温度、電圧、プロセセスばらつきによる遅延量の変動を低減することが可能となり、安定したアレー動作を実現できる利点がある。

本機能を実現する回路構成については、本構成に限られるものではない。例えば、クロックサイクル時間の計測する方法として、ディレイロックループを用いた構成でもかまわない。この場合、シンクロナスミラー型に比べて、遅延段の遅延量をクロックサイクルにより高精度に校正することが可能となるため、動作タイミングばらつきを低減できる利点がある。

カラムリードタイミング信号生成回路構成例を示す図である。カラムタイミング制御回路の例を示す図である。カラムリードタイミング信号生成回路の動作波形図例である。カラムサイクル用遅延調整用回路の構成例である。単位遅延及び位相比較器の回路構成例である。遅延回路の構成例である。フラグ信号生成回路の構成例である。遅延回路の構成例である。遅延段制御信号生成回路の構成例である。遅延回路の構成例である。フラグ信号生成回路の構成例である。カラムライトタイミング信号生成回路構成例を示す図である。カラムライトタイミング信号生成回路の動作波形図例である。プリデコードタイミング信号生成回路の構成例と動作波形図である。カラム選択信号活性方ミング生成回路の構成例と動作波形図である。メインアンプ起動信号の生成回路の構成例と動作波形図である。 MIOイコライズ信号の生成回路の構成例と動作波形図である。ライトアンプ起動信号の生成回路の構成例と動作波形図である。カラムプリデコーダの構成例である。カラムデコーダの構成例である。メインアンプブロックの構成例である。メインアンプ・ライトドライバの回路構成例である。 DDR2 SDRAMのブロック図及び、メモリバンクの構成例である。インバータ遅延のプロセス電圧温度依存性を示した図である。連続カラムリード動作におけるアレー動作サイクルを示した図である。連続カラムリード動作を行った場合にカラムサイクルが未達になるのを示した図である。

符号の説明

CL…カラムレイテンシ、
tCK…クロックサイクル時間、
CRTG…カラムリードタイミング信号生成回路、
tIOEQ…MIOイコライズ時間、
TRPDE…リードプリデコードイネーブルタイミング信号、
TRIOEQD…リードMIOイコライズディセーブルタイミング信号、
TRYSE…リードカラム選択線イネーブルタイミング信号、
TMAE…メインアンプイネーブルタイミング信号、
TRYSD…リードカラム選択線ディセーブルタイミング信号、
TRPDD…リードプリデコードディセーブルタイミング信号、
TRIOEQE…リードMIOイコライズイネーブルタイミング信号、
TRDE…リードデータイネーブル信号、
TMAD…メインアンプディセーブルタイミング信号、
TDQB_U, TDQB_L…出力バッファイネーブル信号、
DLYR1, DLYR2, DLYR3, DLYR4, DLYR5, DLYR6, DLYR7, DLYR8, DLYR9, DLYR10…リード用遅延回路、
CRCLK…カラムリードクロック、
CWCLK…カラムライトクロック、
CLK…外部クロック、
RACT…ロウアクティブ信号、
CL3,CL4,CL5…カラムレイテンシ値信号、
CCDC…カラムサイクル用遅延調節回路、
ATDC…アクセス時間用遅延調節回路、
CWTG…カラムライトタイミング信号生成回路、
CTGB…カラムタイミング信号生成回路ブロック、
tpr1,2,3,……,10 … 遅延回路DLYR1,2,3,…,10の遅延時間、
PDET…プリデコードイネーブル信号、
YSET…カラム選択線活性化信号、
IOEQEB…MIOイコライズイネーブル信号、
MIO…メインIO線、
MA…メインアンプ内センスノード、
DQ…入出力ピン、
READ…リードコマンド、
CLKC…入力クロック制御回路、
CLK0…入力クロック、
UDL…単位遅延回路、
MDL…測定遅延列、
DCLK1,……,n…遅延クロック、
PD…位相比較回路、
PDB…位相比較ブロック、
ST1,…,n … 一致信号、
LTCB…ラッチブロック、
STQ1,…,n…クロック時間一致信号、
TSG…タイミング信号出力回路、
FLG1,…,k…フラグ信号、
DCSG…遅延段信号制御回路、
STR1,2,…,k…アクセス時間用一致信号、
FLGEN1,2,…,10…遅延回路内フラグ信号生成回路、
DLYW1,2,3,4,5…ライト用遅延回路、
TWPDE…ライトプリデコードイネーブルタイミング信号、
TWIOEQD…ライトMIOイコライズディセーブルタイミング信号、
TWYSE…ライトカラム選択線イネーブルタイミング信号、
TWDE…ライトアンプイネーブルタイミング信号、
TWYSD…ライトカラム選択線ディセーブルタイミング信号、
TWPDD…ライトプリデコードディセーブルタイミング信号、
TWIOEQE…ライトMIOイコライズイネーブルタイミング信号、
TWDD…ライトアンプディセーブルタイミング信号、
WRIT…ライトコマンド、
WDET…ライトアンプ活性化信号、
SR-FF…セット・リセットフリップフロップ、
MCBAT…バンクアクティブ信号、
CREAD…カラムリードコマンド、
CWRIT…カラムライトコマンド、
CA2,3,4,5,6,7,8,9…カラムアドレス、
CF2<7:0>,CF5<7:0>,CF8<3:0>…カラムプリデコード信号、
PYDEC…Yプリデコーダ、
PYDEC3…3ビットYプリデコーダ、
PYDEC…2ビットYプリデコーダ、
YDEC,YDEC8,YDEC64…カラムデコーダ、
YS,YS<63:0> …カラム選択線、
DAMP…データアンプ、
RGIO…リードGIO、
WGIO…ライトGIO、
MAB…データアンプブロック、
MIOS…MIOスイッチ、
RMA…リードメインアンプ、
WD…ライトアンプ、
MIOPC…MIOプリチャージ回路、
VSS…グランド電位、
VCL…周辺回路電源電圧、
MCA…メモリセルアレー、
BANK0…バンク０、
I/O CTL…入出力制御回路、
XAB…Xアドレスバッファ、
YAB…Yアドレスバッファ、
PXDEC…Xプリデコーダ、
A0,A1,……,An …アドレスピン、
DQ0,……,n … データ入出力ピン、
VPP…ワード線電位、
VDL…アレー電圧、
VBLR…アレー内プリチャージ電源、
VBB…基板電位、
VCC…外部電源、
CKE…クロックイネーブル、
/CS…チップセレクトピン、
/RAS…ロウアドレスストローブ信号、
/CAS…カラムアドレスストローブ信号、
DQM…ライトマスク、
DQS…データストローブ信号、
/WE…ライトネーブル信号、
SWDB…サブワードドライバブロック、
XA…クロスエリア、
SAB…センスアンプブロック、
XDEC…Xデコーダ、MWDB…メインワードドライバブロック、
MRS…モードレジスタ、
tCCD…カラムコマンドインターバル。

Claims

制御信号を含む外部信号を同期させながら取り込む第１サイクル時間を有する第１クロックと、
前記制御信号に同期して生成される第２クロックと、
前記第２クロックが入力され、所定の遅延時間を有して出力信号を出力する第1遅延回路ブロックと、を有し、
前記第1遅延回路ブロックは、それぞれの遅延時間の総和が、前記第１サイクル時間のＭ倍（Ｍ：自然数）に調整される複数段の第１遅延回路からなる第２遅延回路ブロックと、
それぞれの遅延時間の総和が、前記サイクル時間のＮ倍（Ｎ：自然数）に調整される複数段の第２遅延回路からなる第３遅延回路ブロックとを具備してなることを特徴とする半導体記憶装置。
請求項１において、
前記複数の第１遅延回路同士の遅延時間の比が、一定であることを特徴とする半導体記憶装置。
請求項１において、
前記複数の第２遅延回路同士の遅延時間の比が、一定であることを特徴とする半導体記憶装置。
請求項1において、
前記自然数Ｍと前記自然数Ｎとの和が、予め設定されたカラムレイテンシに等しいことを特徴とする半導体記憶装置。
請求項1において、
前記自然数Ｍの値は、２あるいは４であることを特徴とする半導体記憶装置。
複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の所定の交点にメモリセルが配置されたメモリアレーと、前記メモリアレーに隣接して、前記ビット線の所定の数毎に配置される複数のセンスアンプと、前記センスアンプに接続される複数のカラム選択線とを有する半導体記憶装置であって、
制御信号を含む外部信号を同期させながら取り込むための第１サイクル時間を有する第１クロックと、
前記制御信号に同期して生成される第２クロックと、
前記第２クロックが入力され、所定の遅延時間を有して出力信号を出力する第1遅延回路ブロックと、を備え、
前記第1遅延回路ブロックは、それぞれの遅延時間の総和が、前記第１サイクル時間のＭ倍（Ｍ：自然数）に調整される複数段の第１遅延回路からなる第２遅延回路ブロックと、
それぞれの遅延時間の総和が、前記サイクル時間のＮ倍（Ｎ：自然数）に調整される複数段の第２遅延回路からなる第３遅延回路ブロックとを有し、
前記第1クロックのＭ倍のサイクル毎に、前記複数のカラム選択線のうち所定のカラム選択線数が活性化されることを特徴とする半導体記憶装置。
請求項６において、
前記第１クロックに応じて制御される第３クロックと、
前記第３クロックが入力され複数段の第３遅延回路からなる第４遅延回路ブロックと、を有し、
前記第３クロックと、前記複数の第３遅延回路のそれぞれから出力される出力クロックとの位相を比較する第１位相比較回路を有することを特徴とする半導体記憶装置。
請求項７において、
前記第１遅延回路ブロックと前記第２遅延回路ブロックは、それぞれ前記複数の第３遅延回路を有することを特徴とする半導体記憶装置。
請求項７において、
前記第１位相比較回路から出力される第１制御信号を有し、
前記第１制御信号が前記第１遅延回路ブロックに入力されることを特徴とする半導体記憶装置。
請求項９において、
予め設定されたカラムレイテンシを記憶する第1レジスタと、
前記第１レジスタに記憶された前記カラムレイテンシの値に対応して出力される複数の第２制御信号と、
前記第１制御信号および前記第２制御信号から生成される第３制御信号と、を有し、
前記第３制御信号が前記第２遅延回路ブロックに入力されることを特徴とする半導体記憶装置。
請求項１０において、
前記第３クロックは、
ロウコマンド入力に従って、前記第１クロックから生成されることを特徴とする半導体記憶装置。
請求項６において、
前記メモリセルは、1つのトランジスタと1つのキャパシタとを有することを特徴とする半導体記憶装置。
制御信号を含む外部信号を同期させながら取り込む第１サイクル時間を有する第1クロックと、
前記第１クロックに同期して取り込まれるアクティブコマンドおよびリードコマンドと、
予め設定されたカラムレイテンシが記憶されているレジスタと、
前記レジスタに記憶された前記カラムレイテンシの値に対応して出力される第１制御信号と、
前記第１クロックと前記アクティブコマンドから生成される第２クロックと、
前記第１クロックと前記リードコマンドから生成される第３クロックと、
前記第２クロックが入力され複数段の第１遅延ユニット回路を含んでなる第１遅延回路ブロックと、
前記第２クロックと第１制御信号が入力され複数段の第２遅延ユニット回路からなる第２遅延回路ブロックと、
前記第１遅延回路ブロックから出力される第２制御信号と、
前記第２遅延回路ブロックから出力される第３制御信号と、
複数段の第３遅延ユニット回路からなる第３遅延回路ブロックとを有し、
前記第３遅延回路ブロックには、前記第２制御信号と前記第３制御信号と前記第３クロックとが入力されることを特徴とする半導体記憶装置。
請求項１３において、
前記第３遅延回路ブロックは、第１遅延回路グループと、第２遅延回路グループを有し、
前記第１遅延回路グループを構成する前記第３遅延ユニット回路の遅延量の総和が、前記第１クロックのＭ倍であり、
前記第２遅延回路グループ構成する前記第３遅延ユニット回路の遅延量の総和が、前記第１クロックのＮ倍であることを特徴とする半導体記憶装置。
請求項１３において、
ライトコマンドと、
前記第１クロックと前記ライトコマンドから生成される第４クロックと、
複数の第４遅延ユニット回路からなる第４遅延回路ブロックとを有し、
前記第４遅延回路ブロックには、前記第２制御信号と前記第３制御信号と前記第４クロックが入力されることを特徴とする半導体記憶装置。
請求項１５において、
前記第４遅延回路ブロックは、第３遅延回路グループと、第４遅延回路グループとを有し、
前記第３遅延回路グループを構成する前記第４遅延ユニット回路の遅延量の総和が、第前記第１クロックのＭ倍であることを特徴とする半導体記憶装置。
請求項１３において、
複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の所定の交点にメモリセルが配置されるメモリアレーと、前記メモリアレーに隣接して、前記ビット線の所定の数毎に配置される複数のセンスアンプと、前記センスアンプに接続される複数のカラム選択線とを有し、
前記第1クロックのＭ倍毎のサイクル毎に、前記複数のカラム選択線のうち所定のカラム選択線数が活性化されることを特徴とする半導体記憶装置。
請求項１７において、
前記メモリセルは、1つのトランジスタと1つのキャパシタからなることを特徴とする半導体記憶装置。