CN116030853B

CN116030853B - 列控制电路以及存储装置

Info

Publication number: CN116030853B
Application number: CN202310311823.5A
Authority: CN
Inventors: 王子健
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2023-03-28
Filing date: 2023-03-28
Publication date: 2023-08-11
Anticipated expiration: 2043-03-28
Also published as: CN116030853A

Abstract

本公开实施例提供一种列控制电路以及存储装置。列控制电路包括延迟控制电路和控制信号产生电路。延迟控制电路接收列选择起始信号并进行延迟处理，以输出列选择终止信号和复位信号。控制信号产生电路接收列选择起始信号、复位信号、列选择终止信号以及目标存储体组选择信号，并输出目标列选择起始信号、目标列选择终止信号以及目标列选择窗口信号。其中，从目标列选择起始信号处于有效状态的起始时刻直至复位信号有效之前，目标列选择窗口信号均为有效状态，目标列选择窗口信号的有效时长大于或等于目标存储体组选择信号的有效时长。

Description

列控制电路以及存储装置

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种列控制电路以及存储装置。

背景技术

半导体存储器在许多电子***中用来存储可在以后时间检索的数据。一般通过为半导体存储器提供命令、地址及时钟控制半导体存储器。半导体存储器可响应于命令执行各种存储器操作。例如，读取命令引起半导体存储器执行读取操作以从半导体存储器检索数据，且写入命令引起半导体存储器执行写入操作以将数据存储到半导体存储器。地址识别用于存取操作的半导体存储器位置，且时钟提供各种操作及数据提供的时序。

为了提升内部数据吞吐量，方便同时读取更多的数据，可以将半导体存储器划分为多个存储体组（BG，Bank Group），每个存储体组可以独立读写数据。

发明内容

本公开实施例提供一种列控制电路以及存储装置，至少有利于提供一种可应用于多个存储体组的列控制电路，保证列选择终止信号始终可以被目标列选择窗口信号采样到以得到目标列选择终止信号。

根据本公开一些实施例中，本公开实施例一方面提供一种列控制电路，包括：延迟控制电路，被配置为，接收列选择起始信号，并对所述列选择起始信号进行延迟处理，生成并输出列选择终止信号以及复位信号；其中，所述列选择终止信号相对于所述列选择起始信号具有第一延迟量，所述复位信号相对于所述列选择起始信号具有第二延迟量，所述第二延迟量大于所述第一延迟量；控制信号产生电路，连接所述延迟控制电路，被配置为，接收所述列选择起始信号、所述复位信号、所述列选择终止信号以及目标存储体组选择信号，并对所述列选择起始信号和所述目标存储体组选择信号进行第一与运算，以生成并输出目标列选择起始信号，基于所述目标列选择起始信号、所述目标存储体组选择信号和所述复位信号，生成并输出目标列选择窗口信号，以及，对所述目标列选择窗口信号和所述列选择终止信号进行第二与运算，以生成并输出目标列选择终止信号；其中，从所述目标列选择起始信号处于有效状态的起始时刻直至所述复位信号有效之前，所述目标列选择窗口信号均为有效状态，所述目标列选择窗口信号的有效时长大于或等于所述目标存储体组选择信号的有效时长。

在一些实施例中，所述控制信号产生电路包括：多个目标信号产生电路，每一所述目标信号产生电路与一存储体组相对应，每一所述存储体组与一所述目标存储体组选择信号相对应；与每一所述存储体组相对应的每一所述目标信号产生电路被配置为，接收所述列选择起始信号、所述复位信号、所述列选择终止信号以及与所述存储体组相对应的所述目标存储体组选择信号，并输出与所述存储体组相对应的所述目标列选择起始信号、所述目标列选择窗口信号以及所述目标列选择终止信号。

在一些实施例中，所述目标信号产生电路包括：起始信号产生电路，被配置为，接收所述列选择起始信号与所述目标存储体组选择信号并进行所述第一与运算，生成并输出所述目标列选择起始信号；复位信号产生电路，被配置为，接收所述复位信号与所述目标存储体组选择信号并进行逻辑运算，生成并输出目标复位信号；窗口信号产生电路，被配置为，基于所述目标复位信号、所述目标存储体组选择信号以及所述目标列选择起始信号，输出所述目标列选择窗口信号，其中，从所述目标列选择起始信号有效开始，直至所述目标复位信号有效开始，所述目标列选择窗口信号处于有效状态，且所述目标复位信号处于有效状态期间，所述目标列选择窗口信号处于无效状态；终止信号产生电路，被配置为，接收所述目标列选择窗口信号以及所述列选择终止信号并进行所述第二与运算，生成并输出所述目标列选择终止信号。

在一些实施例中，所述起始信号产生电路包括：第一与非门，两个输入端分别接收所述目标存储体组选择信号以及所述列选择起始信号；第一反相器，输入端连接所述第一与非门的输出端，输出端输出所述目标列选择起始信号。

在一些实施例中，所述复位信号产生电路包括：第二反相器，输入端接收所述目标存储体组选择信号，输出端输出所述目标存储体组选择信号的反相信号；第一与门，一输入端连接所述第二反相器的输出端，一输入端接收所述复位信号，输出端输出所述目标复位信号。

在一些实施例中，所述窗口信号产生电路包括：第一D触发器，所述第一D触发器的数据输入端接收所述目标存储体组选择信号，所述第一D触发器的时钟端接收所述目标列选择起始信号或者所述列选择起始信号，所述第一D触发器的复位端接收所述目标复位信号，所述第一D触发器的正相输出端输出所述目标列选择窗口信号。

在一些实施例中，所述第一D触发器还具有反相时钟触发端，所述反相时钟触发端接收所述目标列选择起始信号或者所述列选择起始信号的反相信号。

在一些实施例中，所述终止信号产生电路包括：第二与非门，一输入端接收所述目标列选择窗口信号，另一输入端接收所述列选择终止信号；第三反相器，输入端连接所述第二与非门的输出端，输出端输出所述目标列选择终止信号。

在一些实施例中，所述第二延迟量与所述第一延迟量满足：2T≤t2-t1，其中，t2为所述第二延迟量，t1为所述第一延迟量，2T为所述列选择起始信号的有效时长，T为1个时钟周期。

在一些实施例中，所述延迟控制电路还被配置为，接收延迟选择信号，并基于所述延迟选择信号，调节所述第一延迟量和所述第二延迟量。

在一些实施例中，所述延迟选择信号包括第一延迟选择信号以及第二延迟选择信号；所述延迟控制电路包括：延迟电路，具有输入节点以及N个输出节点，被配置为，经由所述输入节点接收所述列选择起始信号，并经由N个所述输出节点输出N个延迟信号，其中，N个所述输出节点包括按自然数递增顺序排布的第1输出节点至第N输出节点，且所述第1输出节点至所述第N输出节点各自输出的N个所述延迟信号相对于所述列选择起始信号的延迟量依次递增，N为大于等于2的自然数；第一选通电路，连接m个所述输出节点，具有第一输出端，被配置为，响应于所述第一延迟选择信号，选通m个所述输出节点中的一个与所述第一输出端之间的传输路径，以经由所述第一输出端输出所述列选择终止信号，m为小于等于N的自然数；第二选通电路，连接n个所述输出节点，具有第二输出端，被配置为，响应于所述第二延迟选择信号，选通n个所述输出节点中的一个与所述第二输出端之间的传输路径，以经由所述第二输出端输出所述复位信号，n为小于等于N的自然数。

在一些实施例中，所述延迟电路包括：N个级联的第二D触发器，处于第一级的所述第二D触发器的数据输入端作为所述输入节点，前一级的所述第二D触发器的反相输出端连接后一级的所述第二D触发器的数据输入端；处于奇数位置的所述第二D触发器的时钟端均接收时钟信号，处于偶数位置的所述第二D触发器的时钟端均接收反相时钟信号，所述反相时钟信号与所述时钟信号互为反相信号；其中，N个所述第二D触发器的反相输出端作为N个所述输出节点。

在一些实施例中，所述延迟电路还被配置为，响应于读操作命令，生成所述列选择起始信号，并向所述输入节点提供所述列选择起始信号。

在一些实施例中，所述延迟电路包括：偶数个级联的第三D触发器，处于第一级的所述第三D触发器的数据输入端接收所述读操作命令，前一级的所述第三D触发器的反相输出端连接后一级的所述第三D触发器的数据输入端；处于奇数位置的所述第三D触发器的时钟端均接收时钟信号，处于偶数位置的所述第三D触发器的时钟端均接收反相时钟信号，所述反相时钟信号与所述时钟信号互为反相信号；其中，最后一级的所述第三D触发器的反相输出端连接所述输入节点并输出所述列选择起始信号。

在一些实施例中，所述第一选通电路包括：至少一个第一选通单元，每一所述第一选通单元均具有第一节点，且每一所述第一选通单元连接m个所述输出节点中对应且相邻的两个所述输出节点；每个所述第一选通单元，被配置为，响应于所述第一延迟选择信号，选通两个所述输出节点中的一个与所述第一节点之间的传输路径。

在一些实施例中，所述第一延迟选择信号包括p位第一控制码，每个所述第一选通单元接收对应的三个所述第一控制码，p为大于等于3的自然数，相邻的两个所述输出节点输出的所述延迟信号的有效电平相反；所述第一选通单元包括：第三与非门，两个输入端分别接收三个所述第一控制码中对应的一个的反相信号；第四反相器，所述第四反相器的输入端连接一所述输出节点；第二与门，两个输入端分别连接所述第三与非门的输出端以及所述第四反相器的输出端；第三与门，一输入端接收三个所述第一控制码中的其余一个，另一输入端连接另一所述输出节点；第四与非门，输入端分别连接所述第二与门的输出端以及所述第三与门的输出端，所述第四与非门的输出端作为所述第一节点。

在一些实施例中，所述第一选通电路包括至少两个所述第一选通单元，且每一所述第一选通单元连接不同的所述输出节点；所述第一选通电路还包括：第一或门，所述第一或门的输入端连接每一所述第一节点，所述第一或门的输出端连接所述第一输出端。

在一些实施例中，所述第二选通电路包括：至少一个第二选通单元，每一所述第二选通单元均具有第二节点且连接所述n个所述输出节点中对应且相邻的两个所述输出节点；每个所述第二选通单元被配置为，响应于所述第二延迟选择信号，选通两个所述输出节点中的一个与所述第二节点之间的传输路径。

在一些实施例中，所述第二延迟选择信号包括q位第二控制码，每个所述第二选通单元接收对应的三个所述第二控制码，q为大于等于3的自然数，相邻的两个所述输出节点输出的所述延迟信号的有效电平相反；所述第二选通单元包括：第五与非门，两个输入端分别接收三个所述第二控制码中对应的一个的反相信号；第五反相器，所述第五反相器的输入端连接一所述输出节点；第四与门，两个输入端分别连接所述第五与非门的输出端以及所述第五反相器的输出端；第五与门，一输入端接收三个所述第二控制码中的其余一个，另一输入端连接另一所述输出节点；第六与非门，输入端分别连接所述第四与门的输出端以及所述第五与门的输出端，所述第六与非门的输出端作为所述第二节点。

在一些实施例中，所述第二选通电路包括至少两个所述第二选通单元，且每一所述第二选通单元连接不同的所述输出节点；所述第二选通电路还包括：第二或门，所述第二或门的输入端连接每一所述第二节点，所述第二或门的输出端连接所述第二输出端。

根据本公开另一些实施例，本公开实施例另一方面还提供一种存储装置，包括：多个存储体组，每一所述存储体组包括多个存储单元阵列，每一所述存储单元阵列包括多个存储单元，每一所述存储单元阵列与多个列选择开关管连接；如上述任意实施例通过的列控制电路，所述列选择开关管响应于对应的所述目标列选择起始信号开启，响应于所述目标列选择终止信号关闭。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的列控制电路的技术方案中，复位信号相较于列选择起始信号具有第二延迟量，而列选择终止信号相较于列选择起始信号具有第一延迟量，且第二延迟量大于或等于第一延迟量。对列选择起始信号和目标存储体组选择信号进行第一与运算，以生成并输出目标列选择起始信号。基于目标列选择起始信号、目标存储体组选择信号和复位信号，生成并输出目标列选择窗口信号。对目标列选择窗口信号和列选择终止信号进行第二与运算，以生成并输出目标列选择终止信号。这样，目标列选择窗口信号的有效起始时刻早于列选择终止信号的有效起始时刻，使得列选择终止信号的有效起始时刻可以被目标列选择窗口信号采样到。且由于目标列选择起始信号处于有效状态的起始时刻直至复位信号有效之前，目标列选择窗口信号均为有效状态，目标列选择窗口信号的有效时长大于或等于目标存储体组选择信号的有效时长，使得延迟量相对较大的列选择终止信号的有效结束时刻仍可以早于目标列选择窗口信号的有效结束时刻，从而使得列选择终止信号的有效结束时刻也可以被目标列选择窗口信号采样得到。因此，本公开实施例中，列选择终止信号始终可以被目标列选择窗口信号采样得到。

例如，即使存储装置的工作频率发生变化，列选择终止信号始终可以被目标列选择窗口信号采样得到。或者，第一延迟量或者第二延迟量发生变化，以使得目标列选择终止信号与目标列选择起始信号之间的时间间隔变化，本公开实施例提供的技术方案中，列选择终止信号始终可以被目标列选择窗口信号采样得到。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本公开实施例提供的列控制电路的一种功能框图；

图2为本公开实施例提供的列控制电路的另一种功能框图；

图3为本公开实施例提供的目标信号产生电路的一种功能框图；

图4为本公开实施例提供的起始信号产生电路的一种电路结构示意图；

图5为本公开实施例提供的复位信号产生电路的一种电路结构示意图；

图6为本公开实施例提供的窗口信号产生电路的一种电路结构示意图；

图7为本公开实施例提供的终止信号产生电路的一种电路结构示意图；

图8为本公开实施例提供的控制信号产生电路的一种电路结构示意图；

图9为本公开实施例提供的列控制电路中各信号的一种时序图；

图10为本公开实施例提供的列控制电路中各信号的另一种时序图；

图11为本公开实施例提供的列控制电路中各信号的又一种时序图；

图12为本公开实施例提供的列控制电路中各信号的再一种时序图；

图13为本公开实施例提供的列控制电路的又一种功能框图；

图14为本公开实施例提供的列控制电路中各信号的一种时序图；

图15为本公开实施例提供的列控制电路中各信号的另一种时序图；

图16为本公开实施例提供的延迟控制电路的一种功能框图；

图17为本公开实施例提供的延迟电路的一种电路结构示意图；

图18为本公开实施例提供的延迟电路的一种电路结构示意图；

图19为本公开实施例提供的第一选通电路的一种功能框图；

图20为本公开实施例提供的第一选通电路的另一种功能框图；

图21为本公开实施例提供的任一第一选通单元的一种电路结构示意图；

图22为本公开实施例提供的第一选通电路的一种电路结构示意图；

图23为本公开实施例提供的第二选通电路的一种功能框图；

图24为本公开实施例提供的第二选通电路的另一种功能框图；

图25为本公开实施例提供的任一第二选通单元的一种电路结构示意图；

图26为本公开实施例提供的第二选通电路的一种电路结构示意图；

图27为本公开实施例提供的存储装置的一种结构示意图；

图28为图27中存储体组BankGroupA内的一存储单元阵列的结构示意图。

具体实施方式

本公开实施例提供一种列控制电路，可应用于存储装置。以下将结合附图对本公开实施例提供的列控制电路进行详细说明。

存储装置可以包括多个存储体组。当同一个存储体组被连续访问时，同一个存储体组的访问命令之间具有第一延迟时间tCCD_L，换言之，同一存储体组可以在同一存储体组被访问后的第一延迟时间tCCD_L被再次访问。第一延迟时间tCCD_L可以表示访问同一个存储体组所需的最小时间间隔。

当不同存储体组被连续访问时，任意存储体组可以在其它存储体组被访问之后的第二延迟时间tCCD_S被再次访问，换言之，不同存储体组的访问命令之间具有第二延迟时间tCCD_S。第二延迟时间tCCD_S可以表示为访问不同存储体组所需的最小时间间隔。一般的，第一延迟时间tCCD_L大于第二延迟时间tCCD_S。

以读取操作为例，基于读命令产生列选择起始信号，再根据第一延迟时间对应的周期数对读命令循环翻转后生成列选择窗口信号。存储装置会在不同频率下工作，而在各个工作频率下，希望列选择起始信号与列选择窗口信号之间的延迟不随工作频率变化而保持相对稳定，由于在不同工作频率下第一延迟时间不同，可以认为，第一延迟时间具有能够表征工作频率的特点，因此，具有如下公式：

tCK×Shift_Cycle=CSLM-S（1）

tCK为工作频率对应的一个时钟周期的时间，Shift_Cycle为循环翻转倍数，CSLM-S为列选择起始信号与列选择窗口信号之间的延迟，列选择起始信号与列选择窗口信号之间的延迟即为CSLM-S的脉宽。CSLM-S的脉宽也为列选通信号的有效时长，换句话说，CSLM-S的脉宽为列选通信号被使能的时长。列选通信号连接列选择开关管，列选通信号被使能，则相应的列选择开关管开启。

在一个例子中，为了保证与位线连接的列选择开关管的开启时长，保证位线上的数据完全传输至本地数据线（即LIO）的时间充足，CSLM-S的时间应大于等于2.5ns。随着工作频率的升高，对于最小脉宽（脉宽：脉冲宽度）为第二延时时间tCCD_S=8tCK的极限（即margin）点而言，即使CSLM-S的脉宽大于8tCK也已经不能满足CSLM-S所应满足的有效时间了，即CSLM-S的脉宽小于2.5ns，导致列选择窗口信号不能覆盖到相应的存储体组地址信息，无法确保相应的存储体组地址信息相对应的存储体组的列选通信号的有效时长符合要求。

此外，可以理解的是，在一具体例子中，CSLM-S的脉宽为2.5ns是为了保持列选通信号被使能的时间。其次，为保证本地数据线足够的预充电时间或者确保列选通信号不影响预充电过程，需要在预充电开始之前，使列选通信号被无效。而列选通信号开始的时间到预充电结束时间为固定的（以5ns为例进行），本地数据线的预充电时间以1.25ns为例，为了实现本地数据线的预充电时间，CSLM-S可以设置为大于3ns小于3.75ns的区间，若仍希望通过CSLM-S的脉宽为8tCK的方式来实现，这就需要1tCK≥0.375ns。然而，对于工作频率在6000MHz及以上的高频的存储装置而言，1tCK远远小于0.375ns，也就是说，CSLM-S的脉宽为8tCK的方式，已经无法满足需求。

本公开实施例提供的列控制电路的技术方案中，通过存储体组选择信号与一个列选择起始信号进行逻辑运算，以生成相应的存储体组的目标列选择窗口信号，使得无论两个连续的列选择起始信号是访问同一个存储体组还是不同的存储体组，基于第一个列选择起始信号生成的目标列选择窗口信号将会一直保持为有效电平，直至复位信号来临时目标列选择窗口信号才会变为无效状态。其中，由于复位信号相对于列选择起始信号的延迟（第二延迟量）大于列选择终止信号相对于列选择起始信号的延迟（第一延迟量），使得目标列选择窗口信号的有效时期可以覆盖到列选择终止信号的有效时期，从而保证在所有工作频率下，均可生成与相应的目标存储体组相对应的目标列选择终止信号。

此外，目标列选择终止信号相对于列选择起始信号的延迟由第一延迟量决定，通过合理设置第一延迟量，可以保证在不同工作频率下，列选通信号的有效时长均能大于3ns，即不再受到前述的8tCK的极限点的影响。

图1为本公开实施例提供的列控制电路的一种功能框图。

参考图1，列控制电路包括延迟控制电路101以及连接延迟控制电路101的控制信号产生电路102。

延迟控制电路101用于，接收列选择起始信号CSLEN0T，并对列选择起始信CSLEN0T进行延迟处理，生成并输出列选择终止信号CSLDIS以及复位信号RSTB。

其中，列选择终止信号CSLDIS相对于列选择起始信号CSLEN0T具有第一延迟量，复位信号RSTB相对于列选择起始信号CSLEN0T具有第二延迟量，第二延迟量大于第一延迟量。

在一些例子中，列选择起始信号CSLEN0T的时钟周期为2T，第二延迟量与第一延迟量的差值可以为大于或等于2T。

以列选择起始信号CSLEN0T为高电平有效为例，第二延迟量与第一延迟量的差值为2T，则列选择起始信号CSLEN0T的时钟下降沿与复位信号RSTB的时钟上升沿对齐。可以理解的是，本公开实施例提及的“对齐”为理想状态下的情况，在实际电路中，不同信号通过不同的逻辑电路或者不同的传输路径，使得不同信号之间可能存在一定的延迟而不能完全的对齐，但如果不同信号之间的延迟可以忽略不计，也可认为不同信号是对齐的。

以列选择起始信号CSLEN0T为低电平有效为例，第二延迟量与第一延迟量的差值为2T，则列选择起始信号CSLEN0T的时钟上升沿与复位信号的时钟下降沿对齐。

控制信号产生电路102被配置为，接收列选择起始信号CSLEN0T、复位信号RSTB、列选择终止信号CSLDIS以及目标存储体组选择信号BG，并对列选择起始信号CSLEN0T和目标存储体组选择信号BG进行第一与运算，以生成并输出目标列选择起始信号BG_CSLEN。

每一目标存储体组选择信号BG与一存储体组相对应。目标存储体组选择信号BG有效，则表征目标存储体组选择信号BG对应的存储体组被选中进行读取操作或者写入操作。目标存储体组选择信号BG无效，则对应的存储体组未被选中。

控制信号产生电路102还基于目标列选择起始信号BG_CSLEN、目标存储体组选择信号BG和复位信号RSTB，生成并输出目标列选择窗口信号CSLSLV。

控制信号产生电路102还对目标列选择窗口信号CSLSLV和列选择终止信号CSLDIS进行第二与运算，以生成并输出目标列选择终止信号BG_CSLDIS。

其中，从目标列选择起始信号BG_CSLEN处于有效状态的起始时刻直至复位信号RSTB有效之前，目标列选择窗口信号CSLSLV均为有效状态，目标列选择窗口信号CSLSLV的有效时长大于或等于目标存储体组选择信号BG的有效时长。

以目标存储体组选择信号BG的有效时长为8T为例，T为一个频率对应的一个时钟周期，则目标列选择窗口信号CSLSLV的有效时长可以大于或等于8T。如此，在所有的频率下，均可保证目标列选择窗口信号CSLSLV的有效时长相较于目标列选择起始信号BG_CSLEN的有效起始时刻具有大于或等于8T的延迟。这样，在所有工作频率下，在每一次列选择终止信号CSLDIS由有效变无效之前，相对应的目标列选择窗口信号CSLSLV已经保持为有效状态，保证有效的列选择终止信号CSLDIS均能被有效的目标列选择窗口信号CSLSLV采样到，换句话说，目标列选择窗口信号CSLSLV的有效时期可以完全覆盖列选择终止信号CSLIDS的有效时期，从而能够生成有效时长符合需求的目标列选择终止信号BG_CSLDIS，确保对应的存储体组的列选通信的有效时长，保证读操作或者写操作中数据的正确传输。

例如，以列选择终止信号CSLDIS的有效时期的时长（即有效时长）为2T为例，复位信号RSTB相较于目标列选择窗口信号CSLSLV可以具有大于或等于2T的延迟量。而目标列选择窗口信号CSLSLV的无效起始时刻由复位信号RSTB的有效起始时刻决定，因此可以保证目标列选择窗口信号CSLSLV的有效时期可以完全覆盖列选择终止信号CSLDIS的有效时期，以使得目标列选择终止信号BG_CSLDIS的有效时长为2T，即目标列选择终止信号BG_CSLDIS的有效时长符合需求。

图2为本公开实施例提供的列控制电路的另一种功能框图。

参考图2，控制信号产生电路102包括多个目标信号产生电路112。每一目标信号产生电路112与一存储体组相对应，每一存储体组与一目标存储体组选择信号相对应。

不同的目标存储体组选择信号标识为BG_A…BG_H。每一目标信号产生电路112接收相对应的一个目标存储体组选择信号，换句话说，每一目标存储体组选择信号被传输至相对应的目标信号产生电路112。

与每一存储体组相对应的每一目标信号产生电路112被配置为，接收列选择起始信号CSLEN0T、复位信号RSTB、列选择终止信号CSDIS以及与存储体组相对应的目标存储体组选择信号BG，并输出与存储体组相对应的目标列选择起始信号、目标列选择窗口信号以及目标列选择终止信号。

列选择起始信号CSLEN0T的有效起始时刻相较于目标存储体组选择信号的有效起始时刻可以具有少量的延迟，列选择起始信号CSLEN0T的有效起始时刻也可以与目标存储体组选择信号的有效起始时刻同步。

其中，接收目标存储体组选择信号BG_A的目标信号产生电路112产生的目标列选择起始信号、目标列选择窗口信号以及目标列选择终止信号依次被标识为BGA_CSLEN、CSLSLV_A以及BGA_CSLDIS。接收目标存储体组选择信号BG_H的目标信号产生电路112产生的目标列选择起始信号、目标列选择窗口信号以及目标列选择终止信号依次被标识为BGH_CSLEN、CSLSLV_H以及BGH_CSLDIS。

图3为本公开实施例提供的目标信号产生电路的一种功能框图，图3中以接收目标存储体组选择信号BG_A的目标信号产生电路为例。参考图3，目标信号产生电路112包括起始信号产生电路12、复位信号产生电路42、窗口信号产生电路22以及终止信号产生电路32。

起始信号产生电路12被配置为，接收列选择起始信号CSLEN0T与目标存储体组选择信号BG_A并进行第一与运算，生成并输出目标列选择起始信号BGA_CSLEN。

图4为本公开实施例提供的起始信号产生电路的一种电路结构示意图。参考图4，起始信号产生电路12可以包括第一与非门ANN1以及第一反相器Inv1。

第一与非门ANN1的两个输入端分别接收目标存储体组选择信号BG_A以及列选择起始信号CSLEN0T。第一反相器Inv1的输入端连接第一与非门ANN1的输出端，输出端输出目标列选择起始信号BGA_CSLEN。

继续参考图3，复位信号产生电路42被配置为，接收复位信号RSTB与目标存储体组选择信号并进行逻辑运算，生成并输出目标复位信号。以目标存储体组选择信号为BG_A为例，相对应的目标复位信号为BGA_RSTB。

在一些例子中，存在连续两个选中同一目标存储体组进行操作的情形，如连续两个的目标存储体组选择信号均为BG_A。在这种情形下，若基于前一个目标存储体组选择信号BG_A生成的复位信号与下一个目标存储体组选择信号BG_A之间存在时间上重叠，则可能导致无法产生下一个目标存储存储体组选择信号BG_A相对应的目标列选择窗口信号CSLSLV_A。

为避免上述情形带来的问题，复位信号产生电路42可以利用目标存储体组选择信号BG_A对复位信号RSTB进行屏蔽以生成目标复位信号BGA_RSTB，这样，以保证无论第一延迟量、第二延迟量以及相邻两个目标存储体组选择信号BG_A之间的时间间隔如何设置，都能够使得在任一个目标存储体组选择信号BG_A有效期间，目标复位信号BGA_RSTB始终无效。这样，窗口信号产生电路22在接收到任一个目标存储体组选择信号BG_A期间，均能输出处于有效状态的目标列选择窗口信号CSLSLV_A。

有关复位信号产生电路42的作用，后续还会再结合时序图进行更为详细的说明。

图5为复位信号产生电路的一种电路结构示意图。参考图5，复位信号产生电路42可以包括第二反相器Inv2和第一与门AND1。

第二反相器Inv2的输入端接收目标存储体组选择信号BG_A，输出端输出目标存储体组选择信号BG_A的反相信号。第一与门AND1的一输入端连接第二反相器Inv2的输出端，另一输入端接收复位信号RSTB，输出端输出目标复位信号BGA_RSTB。

其中，目标存储体组选择信号BG_A有效期间，即目标存储体组选择信号BG_A为1期间，无论复位信号RSTB是否有效，目标复位信号BGGA_RSTB均为0即为无效状态。

参考图3，窗口信号产生电路22被配置为，基于目标复位信号BGA_RSTB、目标存储体组选择信号BG_A以及目标列选择起始信号BGA_CSLEN，输出目标列选择窗口信号CSLSLV_A。

其中，从目标列选择起始信号BGA_CSLEN有效开始，直至目标复位信号BGA_RSTB开始有效期间，目标列选择窗口信号CSLSLV_A处于有效状态，且目标复位信号BGA_RSTB处于有效状态期间，目标列选择窗口信号CSLSLV_A处于无效状态。

可以理解的是，对于同一目标信号产生电路，在复位信号RSTB处于有效状态后，目标列选择窗口信号CSLSLV_A从有效变为无效且保持为无效，直至接收到下一个目标存储体组选择信号BG_A，并基于下一个目标列选择起始信号BGA_CSLEN，再次产生有效的目标列选择窗口信号CSLSLV_A。

可以理解的是，在考虑到目标存储体组选择信号对复位信号的屏蔽作用时，对于同一目标信号产生电路，在目标复位信号处于有效状态后，目标列选择窗口信号CSLSLV_A从有效变为无效且保持为无效，直至接收到下一个目标存储体组选择信号，并基于下一个目标存储体组选择信号相对应的目标列选择起始信号，再次产生有效的目标列选择窗口信号。

需要说明的是，在一些例子中，若基于前一个目标存储体组选择信号BG_A生成的复位信号与下一个目标存储体组选择信号BG_A之间不存在时间上的重叠，目标信号产生电路112也可以不包括复位信号产生电路42，相应的，窗口信号产生电路22基于复位信号RSTB、目标存储体组选择信号BG_A以及目标列选择起始信号BGA_CSLEN，输出目标列选择窗口信号CSLSLV_A。换句话说，根据针对同一个目标存储体组的相邻两个存储体组选择信号中，前一个存储体组选择信号对应的复位信号与下一个存储体组选择信号之间是否存在时间上的间隔，可以合理选择是否设置复位信号产生电路42，只要保证每个目标存储体组选择信号BG_A均可以产生相对应的目标列选择窗口信号CSLSLV_A即可。

图6为本公开实施例提供的窗口信号产生电路的一种电路结构示意图。参考图6，窗口信号产生电路22可以包括第一D触发器F/L1。

第一D触发器F/L1的数据输入端D接收目标存储体组选择信号BG_A，第一D触发器F/L1的时钟端CK接收目标列选择起始信号BGA_CSLEN或者列选择起始信号CSLEN0T，第一D触发器F/L1的复位端接收目标复位信号BGA_RSTB，第一D触发器F/L1的正相输出端Q输出目标列选择窗口信号CSLSLV_A。

如图6所示，第一D触发器F/L1的时钟端CK可以接收目标列选择起始信号BGA_CSLEN，将目标列选择起始信号BGA_CSLEN作为第一D触发器F/L1的时钟信号，有助于降低功耗。这是由于，列选择起始信号CSLEN0T会发送至每个目标信号产生电路112，而目标列选择起始信号BGA_CSLEN，则是在接收到相应的目标存储体组选择信号BG_A才会产生，因此，对未接收到有效的目标存储体组选择信号的目标信号产生电路112而言，第一D触发器F/L1的时钟端CK不会接收得到有效的目标列选择起始信号BGA_CSLEN，第一D触发器F/L1相应不会进行采样输出，从而有助于降低功耗。

具体地，以第一D触发器F/L1的时钟端CK接收目标列选择起始信号BGA_CSLEN为例，从目标列选择起始信号BGA_CSLEN有效开始，正相输出端Q输出高电平信号。在目标复位信号BGA_RSTB处于有效状态时，正相输出端Q输出低电平信号，即目标列选择窗口信号CSLSLV_A从有效变为无效。

需要说明的是，本公开实施例中提及“高电平”和“低电平”均为相对概念，高于预设电平的即为高电平信号，低于预设电压的即为低电平信号，高电平信号可以用“1”表征，低电平信号可以为“0”表征。

继续参考图6，第一D触发器F/L1还可以具有反相时钟触发端CKB，反相时钟触发端CKB接收目标列选择起始信号BGA_CSLEN或者列选择起始信号CSLEN0T的反相信号。换句话说，反相时钟触发端CKB接收的时钟信号与时钟端CK接收的时钟信号相位相反。

参考图3，终止信号产生电路32被配置为，接收目标列选择窗口信号CSLSLV_A以及列选择终止信号CSLDIS并进行第二与运算，生成并输出目标列选择终止信号BGA_CSLDIS。

图7为本公开实施例提供的终止信号产生电路的一种电路结构示意图。参考图7，终止信号产生电路32可以包括第二与非门ANN2和第三反相器Inv3。

第二与非门ANN2的一输入端接收目标列选择窗口信号CSLSLV_A，另一输入端接收列选择终止信号CSLDIS。

第三反相器Inv3的输入端连接第二与非门ANN2的输出端，输出端输出目标列选择终止信号BGA_CSLDIS。

图8为本公开实施例提供的控制信号产生电路的一种电路结构示意图。参考图8，第一与非门ANN1的输出端可以连接第一D触发器F/L1的反相时钟触发端CKB。

图9至图12为本公开实施例提供的列控制电路中各信号的几种不同时序图。

参考图9至图12，ck表示时钟信号，ck的时钟周期为1T。目标存储体组选择信号BG_A以及BG_H依次有效，且每一目标存储体组选择信号BG_A以及BG_H的有效时长均为第二延迟时间tCCD_S，第二延迟时间tCCD_S可以为8T，列选择起始信号CSLEN0T的脉宽可以为2T。

图9中，连续出现的两个目标存储体组选择信号分别针对不同的目标存储体组，相对应的目标复位信号BGA_RSTB以及目标复位信号BGH_RSTB均与复位信号RSTB相同。

图10至图12中，连续出现的两个目标存储体组选择信号分别针对同一目标存储体组，以目标存储体组对应的目标存储体组选择信号为BG_A为例。

如图11所示，与前一个目标存储体组选择信号BG_A相对应的复位信号RSTB与下一个目标存储体组选择信号BG_A时间上完全交叠，则目标复位信号BGA_RSTB具有与交叠时期相对应的屏蔽期RA1，使得目标复位信号BGA_RSTB的屏蔽期RA1无效。相应的，基于下一个目标存储体组选择信号BG_A生成的目标列选择窗口信号CSLSLV_A具有与屏蔽区RA1时间上对应的有效期RA2，目标列选择窗口信号CSLSLV_A的有效期RA2有效。如此，这两个目标存储体组选择信号BG_A相对应的目标列选择窗口信号CSLSLV_A始终保持有效。

如图12所示，与前一个目标存储体组选择信号BG_A相对应的复位信号RSTB与下一个目标存储体组选择信号BG_A时间上部分交叠，则目标复位信号BGA_RSTB具有与交叠时期相对应的屏蔽期RA1，使得目标复位信号BGA_RSTB的屏蔽期RA1无效。相应的，基于下一个目标存储体组选择信号BG_A生成的目标列选择窗口信号CSLSLV_A具有与屏蔽期RA1时间上对应的有效期RA2，目标列选择窗口信号CSLSLV_A的有效期RA2有效。如此，在下一个目标存储体组选择信号BG_A有效期间，即使复位信号RSTB有效，也还是会生成与下一个目标存储体组选择信号BG_A相对应的目标列选择窗口信号CSLSLV_A。这两个目标存储体组选择信号BG_A相对应的两个目标列选择窗口信号CSLSLV_A之间的时间间隔小于复位信号RSTB的脉宽。

其中，第一个列选择起始信号CSLEN0T相较于目标存储体组选择信号BG_A可以存在延迟，第二个列选择起始信号CSLEN0T相较于目标存储体组选择信号BG_H可以存在延迟。列选择终止信号CSLDIS相较于列选择起始信号CSLEN0T具有第一延迟量t1，复位信号RSTB相较于列选择起始信号CSLEN0T具有第二延迟量t2，目标列选择窗口信号CSLSLV_A的脉宽为t3，t3等于t2。

可以理解的是，第二延迟量与第一延迟量满足：2T≤t2-t1，其中，t2为第二延迟量，t1为第一延迟量，2T为列选择起始信号CSLEN0T的有效时长，T为1个时钟周期。需要说明的是，虽然图9中t2-t1=2T，实际上，复位信号RSTB的时钟上升沿也可以较列选择终止信号CSLDIS的时钟下降沿更晚出现，即，t2-t1＞2T，这样，目标列选择窗口信号的时钟下降沿可以与复位信号的时钟上升沿对齐。

另外，在一些例子中，t2-t1＜tCCD_S，第二延迟量与第一延迟量的差值小于tCCD_S，有利于避免一存储体组对应的复位信号RSTB与另一存储体组对应的列选择终止信号CSLDIS之间发生信号的干扰，tCCD_S为目标存储体组选择信号的有效时长。

总而言之，上述的列控制电路生成的各信号满足以下条件即可：一方面，在每个目标存储体组选择信号有效期间，相对应的目标列选择窗口信号有效；另一方面，保证目标列选择窗口信号可以覆盖列选择终止信号，即，目标列选择窗口信号的脉宽与列选择终止信号的脉宽在时间上具有交叠。

此外，为保证目标列选择终止信号的有效时长，前述的目标列选择窗口信号可以覆盖列选择终止信号，可以具体指，目标列选择窗口信号的脉宽与列选择终止信号的脉宽在时间上交叠的部分与列选择终止信号的脉宽相同，如此，目标列选择终止信号的有效时长可以与列选择终止信号的有效时长相同。

在另一些例子中，若目标列选择终止信号的有效时长小于列选择终止的有效时长，则目标列选择窗口信号可以覆盖列选择终止信号，也可以具体指，目标列选择窗口信号的脉宽与列选择终止信号的脉宽在时间上交叠的部分小于列选择终止信号的脉宽。

图13为本公开实施例提供的列控制电路的又一种功能框图，图14及图15为本公开实施例提供的列控制电路中各信号的另外两种时序图。结合参考图9和图13，延迟控制电路101可以接收延迟选择信号tCCDL，并基于延迟选择信号tCCDL，调节第一延迟量t1和第二延迟量t2。

如图9所示，t1可以为6T，相应的t2可以为大于或等于8T。t1可以为7T，相应的t2可以为大于或等于9T。t1可以为8T，相应的t2可以为大于或等于10T。t1可以为9T，应的t2可以为大于或等于11T。t1可以为11T，相应的t2可以为大于或等于13T。

参考图9，图9中t1实际为6T，t2为8T，t3为8T；参考图14，图14中以t1为8T作为示例，t2为10T，t3为10T；参考图15，图15中以t1为11T作为示例，t2为13T，t3为13T。

图16为延迟控制电路的一种功能框图。参考图16，延迟选择信号包括第一延迟选择信号tCCDL_1以及第二延迟选择信号tCCDL_2；延迟控制电路101可以包括延迟电路11、第一选通电路21以及第二选通电路31。

延迟电路11具有输入节点Din以及N个输出节点Dout1-DoutN，N个输出节点分别被标识为Dout1、Dout2……DoutN-1以及DoutN。延迟电路11被配置为，经由输入节点Din接收列选择起始信号CSLEN0T，并经由N个输出节点Dout1-DoutN输出N个延迟信号DL1，其中，N个输出节点Dout1-DoutN包括按自然数递增顺序排布的第1输出节点至第N输出节点，且第1输出节点至第N输出节点各自输出的N个延迟信号DL1相对于列选择起始信号CSLEN0T的延迟量依次递增，N为大于等于2的自然数。

其中，各延迟信号DL1相较于列选择起始信号CSLEN0T的延迟量可以依次为1T、2T、3T、4T、5T、6T、7T、8T、9T、10T、11T、12T、13T。其中，N个延迟信号DL1可以分别为CSLEN1T、CSLEN2T、CSLEN3T…CSLENnT…CSLENNT，CSLENnT指的是相对于列选择起始信号CSLEN0T的延迟量为nT，n为小于等于N的正整数。其中输出节点Doutn输出的延迟信号DL1相较于列选择起始信号CSLEN0T的延迟量为nT。

图17为延迟电路的一种电路结构示意图。结合参考图16以及图17，延迟电路11可以包括N个级联的第二D触发器H/L2，处于第一级的第二D触发器H/L2的数据输入端作为输入节点Din，前一级的第二D触发器H/L2的反相输出端连接后一级的第二D触发器H/L2的数据输入端。

处于奇数位置的第二D触发器H/L2的时钟端均接收时钟信号PCLKB，处于偶数位置的第二D触发器H/L2的时钟端均接收反相时钟信号PCLKD，反相时钟信号PCLKD与时钟信号PCLKB互为反相信号。其中，N个第二D触发器H/L2的反相输出端作为N个输出节点Dout1-DoutN。

具体地，第一级的第二D触发器H/L2的反相输出端作为输出节点Dout1，第二级的第二D触发器H/L2的反相输出端作为输出节点Dout2，依次类推，第N级的第二D触发器H/L2的反相输出端作为输出节点DoutN。

相应的，处于奇数位置的第二D触发器H/L2的反相输出端输出的延迟信号与列选择起始信号CSLEN0T的有效电平相反，处于偶数位置的第二D触发器H/L2的反相输出端输出的延迟信号与列选择起始信号CSLEN0T的有效电平相同。

其中，延迟信号CSLEN1T、CSLEN3T、CSLEN5T…的有效电平与列选择起始信号CSLEN0T的有效电平相反；延迟信号CSLEN2T、CSLEN4T、CSLEN6T…的有效电平与列选择起始信号CSLEN0T的有效电平相同。

在一些实施例中，延迟电路11还可以被配置为，响应于读操作命令，生成列选择起始信号CSLEN0T，并向输入节点Din提供列选择起始信号CSLEN0T。

可以理解的是，延迟电路11也可以被配置为，响应于写操作命令，生成列选择起始信号CSLEN0T，并向输入节点Din提供列选择起始信号CSLEN0T。

若针对存储体组进行的操作为读操作，则列选择起始信号CSLEN0T基于读操作命令生成。若针对存储体组进行的操作为写操作，则列选择起始信号CSLEN0T基于写操作命令生成。

图18为延迟电路的一种电路结构示意图。参考图18，延迟电路11可以包括偶数个级联的第三D触发器H/L3。处于第一级的第三D触发器H/L3的数据输入端接收读操作命令READ或者写操作命令，前一级的第三D触发器H/L3的反相输出端连接后一级的第三D触发器H/L3的数据输入端。

处于奇数位置的第三D触发器H/L3的时钟端均接收时钟信号PCLKB，处于偶数位置的第三D触发器H/L3的时钟端均接收反相时钟信号PCLKD，反相时钟信号PCLKD与时钟信号PCLKB互为反相信号。

其中，最后一级的第三D触发器H/L3的反相输出端连接输入节点Din并输出列选择起始信号CSLEN0T。

需要说明的是，图18中示意出了2个第三D触发器H/L3，实际上延迟电路11可以具有4个或者6个等任意偶数个第三D触发器H/L3。

继续参考图16，第一选通电路21连接m个输出节点，具有第一输出端O1，被配置为，响应于第一延迟选择信号tCCDL_1，选通m个输出节点中的一个与第一输出端O1之间的传输路径，以经由第一输出端O1输出列选择终止信号CSLDIS，m为小于等于N的自然数。

图19和图20为本公开实施例提供的第一选通电路的两种不同功能框图。

参考图19，第一选通电路21可以包括一个第一选通单元201。第一选通单元201具有第一节点n1，且每一第一选通单元201连接m个输出节点中对应且相邻的两个输出节点。每个第一选通单元201，被配置为，响应于第一延迟选择信号tCCDL_1，选通两个输出节点中的一个与第一节点n1之间的传输路径。其中，相邻的两个输出节点分别标识为Doutx、Doutx+1，2＜x+1≤N，x为正整数。

第一节点n1与第一输出端O1可以直接连接。另外，可以理解的是，在一些例子中，相邻的两个输出节点输出的延迟信号的有效电平相反，两个输出节点分别定义为第一输出节点和第二输出节点，第一输出节点输出的延迟信号的有效电平与列选择起始信号CSLEN0T的有效电平相同，第二输出节点输出的延迟信号的有效电平与列选择起始信号CSLEN0T的有效电平相反，则第一输出节点与第一输出端O1直接连接，而第二输出节点与第一输出端O1之间经由反相器连接，该反相器可以对第二输出节点输出的延迟信号的有效电平进行翻转。

参考图20，第一选通电路21可以包括两个或者两个以上的第一选通单元201，每一第一选通单元201均具有第一节点n1，且每一第一选通单元201连接不同的输出节点。第一选通电路21还可以包括第一或门202，第一或门202的输入端连接每一第一节点n1，第一或门202的输出端连接第一输出端O1。其中，另一第一选通单元201连接的相邻的两个输出节点分别标识为Douty、Douty+1。2＜y+1≤N，x、x+1、y以及y+1彼此各不相同。

有关第一选通单元201的详细说明，可参考前述描述。

图21为任一第一选通单元的一种电路结构示意图。参考图21，第一延迟选择信号可以包括p位第一控制码，每个第一选通单元201接收对应的三个第一控制码，p为大于等于3的自然数，相邻的两个输出节点输出的延迟信号的有效电平相反。每位第一控制码可以为0或者1。第一延迟选择信号可以为二进制信号，p位中的位数指的是二进制的位数。第一控制码的值为0或者1。

参考图21，第一选通单元201可以包括第三与非门ANN3、第四反相器Inv4、第二与门AND2、第三与门AND3以及第四与非门ANN4。

第三与非门ANN3的两个输入端分别接收三个第一控制码中对应的一个的反相信号。第三与非门ANN3接收的第一控制码的反相信号分别标识为tCCDL11B和tCCDL21B，tCCDL11B为第一控制码tCCDL11的反相信号，tCCDL21B为第一控制码tCCDL21的反相信号。图21中还示意了tCCDL11、tCCDL11B、tCCDL21、tCCDL21B之间的关系，第一控制码经由第零反相器Inv0反相后输出相应的反相信号。

第四反相器Inv4的输入端连接一输出节点。

第二与门AND2的两个输入端分别连接第三与非门ANN3的输出端以及第四反相器Inv4的输出端。第二与门AND2可以包括第一子与非门41以及第一子反相器402，第一子与非门41的两个输入端作为第二与门AND2的两个输入端，第一子与非门41的输出端连接第一子反相器402的输入端，第一子反相器402的输出端作为第二与门AND2的输出端。

第三与门AND3的一输入端接收三个第一控制码中的其余一个，另一输入端连接另一输出节点，第三与门AND3接收的第一控制码标识为tCCDL31。第三与门AND3可以包括第二子与非门43以及第二子反相器44，第二子与非门43的两个输入端作为第三与门AND3的两个输入端，第二子与非门43的输出端连接第二子反相器44的输入端，第二子反相器44的输出端作为第三与门AND3的输出端。

第四与非门ANN4的输入端分别连接第二与门AND2的输出端以及第三与门AND3的输出端，第四与非门ANN4的输出端作为第一节点n1。

需要说明的是，有关第一选通单元201的具体电路中，可以满足如下的逻辑要求：对于提供的延迟信号的有效电平与列选择起始信号CSLEN0T的有效电平相同的输出节点，这一输出节点经由反相器连接至相应的与门，与门可以为第二与门AND2或者第三与门AND3中的一者。对于提供的延迟信号的有效电平与列选择起始信号CSLEN0T的有效电平相反的输出节点，这一输出节点则直接连接至相应的与门，与门可以为第二与门AND2或者第三与门AND3中的一者。

图22为第一选通电路的一种电路结构示意图。参考图22，第一选通电路21包括三个第一选通单元201。需要说明的是，图22仅是实现相较于列选择起始信号CSLEN0T具有6T-11T延迟范围的第一选通电路的一种具体实施方式，本公开实施例并不对第一选通电路的具体电路结构做限制，其它可实现相较于列选择起始信号CSLEN0T具有6T-11T延迟的具体电路结构也可以作为第一选通电路。此外，对于不同延迟范围，对应的第一选通电路的具体电路结构也可以不同。

一个第一选通单元201接收的延迟信号为CSLEN6T和CSLEN7T，第三与非门ANN3接收的两个第一控制码的反相信号分别标识为tCCDL8B和tCCDL9B，第三与门AND3接收的第一控制码标识tCCDL10，其中，以tCCDL8B和tCCDL8为例，tCCDL8B对应为第一控制码tCCDL8的反相信号，第一控制码与对应的反相信号中的一者为0另一者则为1，为避免赘述，tCCDL9B、tCCDL12B、tCCDL13B、tCCDL15B和tCCDL16B可参考tCCDL_8B的说明，后续将不再细述。如前述分析可知，接收CSLEN6T的输出节点Dout6经由第四反相器Inv4连接至第二与门AND2，接收CSLEN7T的输出节点Dout7直接连接至第三与门AND3。

另一第一选通单元201接收的延迟信号为CSLEN8T和CSLEN9T，第三与非门ANN3接收的两个第一控制码的反相信号分别标识为tCCDL12B和tCCDL13B，第三与门AND3接收的第一控制码标识为tCCDL11。tCCDL12B对应为tCCDL12的反相信号，tCCDL13B对应为tCCDL13的反相信号。如前述分析可知，接收CSLEN8T的输出节点Dout8经由第四反相器Inv4连接至第三与门AND3，接收CSLEN9T的输出节点Dout9直接连接至第二与门AND2。

又一第一选通单元201接收的延迟信号为CSLEN10T和CSLEN11T，第三与非门ANN3接收的两个第一控制码的反相信号分别标识为tCCDL15B和tCCDL16B，第三与门AND3接收的第一控制码标识为tCCDL14。tCCDL15B对应为tCCDL15的反相信号，tCCDL16B对应为tCCDL16的反相信号。如前述分析可知，接收CSLEN10T的输出节点Dout10经由第四反相器Inv4连接至第三与门AND3，接收CSLEN11T的输出节点Dout11直接连接至第二与门AND2。可以理解的是，第一控制码经由反相器反相后输出对应的反相信号。

继续参考图16，第二选通电路31连接n个输出节点，具有第二输出端O2，被配置为，响应于第二延迟选择信号tCCDL_2，选通n个输出节点中的一个与第二输出端O2之间的传输路径，以经由第二输出端O2输出复位信号RSTB，n为小于等于N的自然数。在一些例子中，以列选通信号被使能的时间大于等于3ns为前提，第一延迟量t1可以采用表1所示的对应关系来确定。

表1

参考表1，工作频率越大，tCK越小。第一延迟时间tCCD_L的时钟周期数、工作频率、第一延迟量t1相较于tCK的倍数以及第一延迟量t1具有如表1所示的对应关系。可以根据表1的关系，具有固定时间（以5ns为例）的第一延迟时间tCCD_L的时钟周期数随着工作频率的变化而变化（这是由于，第一延迟时间tCCD_L等于时钟周期数乘以tCK，而tCK随工作频率变大而减小），即可以用第一延迟时间tCCD_L的时钟周期数指示工作频率以确定第一延迟选择信号tCCDL_1的数值（p位第一控制码tCCDL8-tCCDL16中仅有1比特的第一控制码为1，其余第一控制码均为0），并根据第一延迟选择信号tCCDL_1的数值选择在不同工作频率下第一延迟量t1的具体值。其中，表1中，第一延迟时间tCCD_L的时钟周期数为8-16之间的任意自然数，第一延迟时间tCCD_L的时钟周期数的值确定，第一延迟选择信号tCCDL_1的值也随之确定，则对应选择的第一延迟量也为确定的。

表1中第一延迟时间tCCD_L的时钟周期数与第一延迟选择信号tCCDL_1的数值之间的对应关系，可以通过译码器来实现，即第一延迟时间tCCD_L的时钟周期数作为译码器的输入，第一延迟选择信号tCCDL_1的数值作为译码器的输出。表1中的第一延迟选择信号tCCDL_1的数值，与上述的p位第一控制码构成的数值有关，第一延迟选择信号tCCDL_1的数值确定时，p位第一控制码中每一位第一控制码的数值也为确定的。第一延迟选择信号tCCDL_1的数值，也可以与下述q位第二控制码构成的二进制数值有关，第一延迟选择信号tCCDL_1的数值确定时，q位第二控制码中每一位第二控制码的数值也为确定的。

图23和图24为本公开实施例提供的第二选通电路的两种不同功能框图。

参考图23，第二选通电路31可以包括一个第二选通单元301，每一第二选通单元301均具有第二节点n2且连接n个输出节点中对应且相邻的两个输出节点；每个第二选通单元301被配置为，响应于第二延迟选择信号tCCDL_2，选通两个输出节点中的一个与第二节点n1之间的传输路径。其中，相邻的两个输出节点分别标识为Douta、Douta+1。

其中，第二延迟选择信号tCCDL_2与第一延迟选择信号tCCDL_1可以为相同的信号。

第二节点n2与第二输出端O2可以直接连接。另外，可以理解的是，在一些例子中，相邻的两个输出节点输出的延迟信号的有效电平相反，两个输出节点分别定义为第一输出节点和第二输出节点，第一输出节点输出的延迟信号的有效电平与列选择起始信号CSLEN0T的有效电平相同，第二输出节点输出的延迟信号的有效电平与列选择起始信号CSLEN0T的有效电平相反，则第一输出节点与第二输出端O2直接连接，而第二输出节点与第二输出端O2之间经由反相器连接，该反相器可以对第二输出节点输出的延迟信号的有效电平进行翻转。

可以理解的是，有关第二选通电路31和第一选通电路21各自连接的输出节点之间的关系，可以根据对列选终止信号CSLDIS与复位信号RSTB之间的延迟差值来确定。

参考图24，第二选通电路31包括至少两个第二选通单元301，且每一第二选通单元301连接不同的输出节点。第二选通电路31还包括第二或门302，第二或门302的输入端连接每一第二节点n2，第二或门302的输出端连接第二输出端O2。其中一第二选通单元301连接的输出节点分别标识为Doutb、Doutb+1。

图25为任一第二选通单元的一种电路结构示意图。参考图25，第二延迟选择信号包括q位第二控制码，每个第二选通单元301接收对应的三个第二控制码，q为大于等于3的自然数，相邻的两个输出节点输出的延迟信号的有效电平相反。每位第二控制码可以为0或者1。第二延迟选择信号可以为二进制信号，q位中的位数指的是二进制的位数。第二控制码的值为0或者1。

参考图25，第二选通单元301包括第五与非门ANN5、第五反相器Inv5、第四与门AND4、第五与门AND5以及第六与非门ANN6。

第五与非门ANN5的两个输入端分别接收三个第二控制码中对应的一个的反相信号。第五与非门ANN5接收的第二控制码的反相信号分别标识为tCCDL12B和tCCDL22B。tCCDL12B为第二控制码tCCDL12的反相信号，tCCDL22B为第二控制码tCCDL22的反相信号。图25还示意出了tCCDL12、tCCDL12B、tCCDL22、tCCDL22B之间的关系，第二控制码经由第零反相器Inv0反相后输出相应的反相信号。

第五反相器Inv5的输入端连接一输出节点。

第四与门AND4的两个输入端分别连接第五与非门ANN5的输出端以及第五反相器Inv5的输出端。

第四与门AND4可以包括第三子与非门51以及第三子反相器52，第三子与非门51的输出端连接第三子反相器52的输入端。

第五与门AND5的一输入端接收三个第二控制码中的其余一个，另一输入端连接另一输出节点。第五与门AND5接收的第二控制码标识为tCCDL32。

第三与门AND3可以包括第四子与非门53以及第四子反相器54，第四子与非门53的输出端连接第四子反相器54的输入端。

第六与非门ANN6，输入端分别连接第四与门AND4的输出端以及第五与门AND5的输出端，第六与非门ANN6的输出端作为第二节点n2。

需要说明的是，有关第二选通单元301的具体电路中，可以满足如下的逻辑要求：对于提供的延迟信号的有效电平与列选择起始信号CSLEN0T的有效电平相同的输出节点，这一输出节点经由反相器连接至相应的与门，与门可以为第四与门AND4或者第五与门AND5中的一者。对于提供的延迟信号的有效电平与列选择起始信号CSLEN0T的有效电平相反的输出节点，这一输出节点则直接连接至相应的与门，与门可以为第四与门AND4或者第五与门AND5中的一者。

图26为第二选通电路的一种电路结构示意图。参考图26，第二选通电路31包括三个第二选通单元301。需要说明的是，图26仅是实现相较于列选择起始信号CSLEN0T具有8T-13T延迟范围的第二选通电路的一种具体实施方式，本公开实施例并不对第二选通电路的具体电路结构做限制，其它可实现相较于列选择起始信号CSLEN0T具有8T-13T延迟的延迟信号的具体电路结构也可以作为第二选通电路。此外，对于不同延迟范围，对应的第二选通电路的具体电路结构也可以不同。

其中，一个第二选通单元301接收的延迟信号为CSLEN8T和CSLEN9T，第五与非门ANN5接收的两个第二控制码的反相信号分别标识为tCCDL8B和tCCDL9B，第五与门AND5接收的第二控制码标识为tCCDL10。

另一第二选通单元301接收的延迟信号为CSLEN10T和CSLEN11T，第五与非门ANN5接收的两个第二控制码的反相信号分别标识为tCCDL12B和tCCDL13B，第五与门AND5接收的第二控制码标识为tCCDL11。

又一第二选通单元301接收的延迟信号为CSLEN12T和CSLEN12T，第五与非门ANN5接收的两个第二控制码的反相信号分别标识为tCCDL15B和tCCDL16B。第五与门AND5接收的第二控制码标识为tCCDL14。

其中，需要说明的是，图22和图26中，第一控制码的标识与第二控制码标识相同的部分，表示对应的第一控制码的值与第二控制码的值相同。例如，标识为tCCDL8、tCCDL9和tCCDL10的第一控制码的值，分别与对应的标识为tCCDL8、tCCDL9和tCCDL10的第二控制码的值相同。更具体地，标识为tCCDL8的第一控制码的值与标识为tCCDL8的第二控制码的值相同。换句话说，在一些例子中，第一延迟选择信号可以与第二延迟选择信号相同。

结合参考图22和图26，延迟控制电路101可以生成如表2所示的几组列选择终止信号CSLDIS以及复位信号RSTB，t2-t1即为第二延迟量与第一延迟量的差值：

表2

不难发现，表2与表1是相对应的。例如，CSLDIS为CSLEN6T时，即第一延迟量t1相较于tCK的倍数为6，如表1和表2所示，tCCDL8为1或者tCCDL9为1均可，可以设置第一延迟时间tCCD_L相较于tCK的倍数/时钟周期数为8时tCCDL8为1，设置第一延迟时间tCCD_L相较于tCK的倍数/时钟周期数为9时tCCDL9为1。CSLDIS为CSLEN7T时第一延迟量t1相较于tCK的倍数为7，如表1和表2所示，tCCDL10为1。

可以理解的是，本公开实施例并不对延迟控制电路的电路做具体限定，延迟控制电路只要能实现从多个延迟信号中选择一个输出作为列选择终止信号，从多个延迟信号中选择一个输出作为复位信号，且复位信号相较于列选择起始信号的延迟量（即第二延迟量）大于列选择终止信号（即第一延迟量）相较于列选择起始信号的延迟量，均可应用于本公开实施例中。

此外，在一些具体例子中，为了保证目标列选择终止信号的脉宽足够，定义目标列选择终止信号的脉宽为mT为足够的脉宽，则第二延迟量与第一延迟量的差值可以大于或等于mT。以目标列选择终止信号的脉宽为2T为足够为例，第二延迟量与第一延迟量的差值大于或等于2T。

相应的，本公开实施例还提供一种存储装置，可包括上述实施例提供的列控制电路。以下将对本公开实施例提供的存储装置进行说明需要说明的是，上述实施例的内容同样适用于存储装置的实施例中。

图27为本公开实施例提供的存储装置的一种结构示意图，图28为存储体组BankGroupA内的一存储单元阵列的结构示意图。

参考图27及图28，存储装置包括列控制电路300和多个存储体组，每一存储体组包括多个存储单元阵列，每一存储单元阵列包括多个存储单元，每一存储单元阵列与多个列选择开关管221连接。

存储装置可以为随机存取存储装置（RAM）、只读存储装置（ROM）、晶态随机存储装置（SRAM）、动态随机存储装置（DRAM）、同步动态随机存取存储装置（SDRAM）、电阻式随机存取存储装置（RRAM）、双倍速率存储装置（DDR）、低功率双倍数据速率存储装置（LPDDR）、相变存储装置（PCM）或者快闪存储装置。

不同的存储体组分别标识为BankGroupA、BankGroupB……BankGroupH。列控制电路300接收列选择起始信号CSLEN0T以及目标存储体组选择信号BG，生成目标列选择起始信号和目标列选择终止信号，且还生成目标列选择窗口信号。

图27中，针对存储体组BankGroupA，目标列选择起始信号和目标列选择终止信号分别为BGA_CSLEN和BGA_CSLDIS。针对存储体组BankGroupB，目标列选择起始信号和目标列选择终止信号分别为BGB_CSLEN和BGB_CSLDIS。针对存储体组BankGroupH，目标列选择起始信号和目标列选择终止信号分别为BGH_CSLEN和BGH_CSLDIS。

需要说明的是，图27中虽然标识了不同存储体组对应的目标列选择起始信号和目标列选择终止信号，但实际上，在同一时刻可以仅选择一个存储体组作为目标存储体组，即可以仅生成针对一个存储体组的目标列选择起始信号和目标列选择终止信号，不会产生目标存储体组以外的其余存储体组相对应的目标列选择起始信号和目标列选择终止信号，或者说，目标存储体组以外的其余存储体组相对应的目标列选择起始信号和目标列选择终止信号均无效。

每一个存储体组均可以包括多个存储体（BANK），每个存储体均包括至少一个存储单元阵列。

参考图28，存储体组BankGroupA的一存储体中的一存储单元阵列标识为A0。部分数量的列选择开关管221受同一列选择信号控制，即部分数量的列选择开关管221的栅极与同一列选择线CSL连接，该列选择线CSL用于向部分数量的列选择开关管221传输列选择信号。也就是说，多个列选择开关管221经由同一列选择线CSL接收同一列选择信号，在一个列选择信号有效时，接收该列选择信号的列选择线CSL被选中，使得连接该列选择线CSL的列选择开关管221开启。

存储单元阵列A0具有多条位线BL，且每条位线BL与感测放大器211连接，且每条位线BL还经由列选择开关管221与本地数据线LIO连接，列选择线CSL与每一列选择开关管221的栅极连接。若列选择开关管221打开，则位线BL与本地数据线LIO之间的传输路径导通，以实现数据在位线BL与本地数据线LIO之间的传输，且本地数据线LIO与读写电路连接，以通过读写电路实现本地数据线LIO与全局数据线之间的数据传输。

其中，在一些例子中，按照存储单元阵列A0的所有位线BL排布位置，处于奇数位的位线BL可以经由列选择开关管221与一本地数据线LIO连接，处于偶数位的位线可以经由列选择开关管221与另一本地数据线LIO连接，其中，每一感测放大器阵列均包括多个感测放大器211。如此，在列选择线CSL被选中即该列选择线CSL接收的列选择信号有效时，与两个本地数据线LIO连接的列选择开关管221均开启，从而导通存储单元阵列A0的位线BL与相应的本地数据线LIO之间的传输路径。

在一个例子中，列选择开关管221可以为NMOS管，若列选择线CSL传输的列选择信号有效即为1，则对应列的列选择开关管221均开启。

以对存储体组执行的操作为读操作为例，读命令中包含存储体组选择信号（或称为BG地址）、存储体选择信号（或称为BA地址）以及列地址信号，其中列地址信号发送至每个存储体，存储体选择信号用于定义目标存储体的位置。以目标存储体组为BankGroupA且目标存储体为BANK1为例，列控制电路300生成与目标存储体组选择信号BG_A相对应的目标列选择起始信号BGA_CLSEN以及目标列选择终止信号BGA_CSLDIS，而其余存储体组对应的目标列选择起始信号和目标列选择终止信号均无效。

存储装置还可以包括列译码电路400。列译码电路400基于目标列选择起始信号BGA_CLSEN、目标列选择终止信号BGA_CSLDIS以及存储体选择信号BA1，生成与目标存储体相对应的内部目标列选择起始信号以及内部目标列选择终止信号。其中，存储体选择信号BA1表征BANK1为目标存储体。列译码电路400还基于接收列地址信号ADDR、内部目标列选择起始信号以及内部目标列选择终止信号，生成并输出列选择信号，该列选择信号由列译码电路400提供给列选择线CSL。

列选择开关管221响应于相应的内部目标列选择起始信号开启，响应于相应的内部目标列选择终止信号关闭。具体地，在内部目标列选择起始信号有效时，列选择信号开始有效，列选择开关管221开启，当内部目标列选择终止信号有效时，列选择信号由有效变为无效，列选择开关管221关闭。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各种改动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims

1.一种列控制电路，其特征在于，包括：

延迟控制电路，被配置为，接收列选择起始信号，并对所述列选择起始信号进行延迟处理，生成并输出列选择终止信号以及复位信号；其中，所述列选择终止信号相对于所述列选择起始信号具有第一延迟量，所述复位信号相对于所述列选择起始信号具有第二延迟量，所述第二延迟量大于所述第一延迟量；

控制信号产生电路，连接所述延迟控制电路，被配置为，接收所述列选择起始信号、所述复位信号、所述列选择终止信号以及目标存储体组选择信号，并对所述列选择起始信号和所述目标存储体组选择信号进行第一与运算，以生成并输出目标列选择起始信号，基于所述目标列选择起始信号、所述目标存储体组选择信号和所述复位信号，生成并输出目标列选择窗口信号，以及，对所述目标列选择窗口信号和所述列选择终止信号进行第二与运算，以生成并输出目标列选择终止信号；

其中，从所述目标列选择起始信号处于有效状态的起始时刻直至所述复位信号有效之前，所述目标列选择窗口信号均为有效状态，所述目标列选择窗口信号的有效时长大于或等于所述目标存储体组选择信号的有效时长。

2.如权利要求1所述的列控制电路，其特征在于，所述控制信号产生电路包括：

多个目标信号产生电路，每一所述目标信号产生电路与一存储体组相对应，每一所述存储体组与一所述目标存储体组选择信号相对应；与每一所述存储体组相对应的每一所述目标信号产生电路被配置为，

接收所述列选择起始信号、所述复位信号、所述列选择终止信号以及与所述存储体组相对应的所述目标存储体组选择信号，并输出与所述存储体组相对应的所述目标列选择起始信号、所述目标列选择窗口信号以及所述目标列选择终止信号。

3.如权利要求2所述的列控制电路，其特征在于，所述目标信号产生电路包括：

起始信号产生电路，被配置为，接收所述列选择起始信号与所述目标存储体组选择信号并进行所述第一与运算，生成并输出所述目标列选择起始信号；

复位信号产生电路，被配置为，接收所述复位信号与所述目标存储体组选择信号并进行逻辑运算，生成并输出目标复位信号；

窗口信号产生电路，被配置为，基于所述目标复位信号、所述目标存储体组选择信号以及所述目标列选择起始信号，输出所述目标列选择窗口信号，其中，从所述目标列选择起始信号有效开始，直至所述目标复位信号有效开始，所述目标列选择窗口信号处于有效状态，且所述目标复位信号处于有效状态期间，所述目标列选择窗口信号处于无效状态；

终止信号产生电路，被配置为，接收所述目标列选择窗口信号以及所述列选择终止信号并进行所述第二与运算，生成并输出所述目标列选择终止信号。

4.如权利要求3所述的列控制电路，其特征在于，所述起始信号产生电路包括：

第一与非门，两个输入端分别接收所述目标存储体组选择信号以及所述列选择起始信号；

第一反相器，输入端连接所述第一与非门的输出端，输出端输出所述目标列选择起始信号。

5.如权利要求3所述的列控制电路，其特征在于，所述复位信号产生电路包括：

第二反相器，输入端接收所述目标存储体组选择信号，输出端输出所述目标存储体组选择信号的反相信号；

第一与门，一输入端连接所述第二反相器的输出端，一输入端接收所述复位信号，输出端输出所述目标复位信号。

6.如权利要求3所述的列控制电路，其特征在于，所述窗口信号产生电路包括：

第一D触发器，所述第一D触发器的数据输入端接收所述目标存储体组选择信号，所述第一D触发器的时钟端接收所述目标列选择起始信号或者所述列选择起始信号，所述第一D触发器的复位端接收所述目标复位信号，所述第一D触发器的正相输出端输出所述目标列选择窗口信号。

7.如权利要求6所述的列控制电路，其特征在于，所述第一D触发器还具有反相时钟触发端，所述反相时钟触发端接收所述目标列选择起始信号或者所述列选择起始信号的反相信号。

8.如权利要求3所述的列控制电路，其特征在于，所述终止信号产生电路包括：

第二与非门，一输入端接收所述目标列选择窗口信号，另一输入端接收所述列选择终止信号；

第三反相器，输入端连接所述第二与非门的输出端，输出端输出所述目标列选择终止信号。

9.如权利要求1所述的列控制电路，其特征在于，所述第二延迟量与所述第一延迟量满足：2T≤t2-t1，其中，t2为所述第二延迟量，t1为所述第一延迟量，2T为所述列选择起始信号的有效时长，T为1个时钟周期。

10.如权利要求1所述的列控制电路，其特征在于，所述延迟控制电路还被配置为，接收延迟选择信号，并基于所述延迟选择信号，调节所述第一延迟量和所述第二延迟量。

11.如权利要求10所述的列控制电路，其特征在于，所述延迟选择信号包括第一延迟选择信号以及第二延迟选择信号；所述延迟控制电路包括：

延迟电路，具有输入节点以及N个输出节点，被配置为，经由所述输入节点接收所述列选择起始信号，并经由N个所述输出节点输出N个延迟信号，其中，N个所述输出节点包括按自然数递增顺序排布的第1输出节点至第N输出节点，且所述第1输出节点至所述第N输出节点各自输出的N个所述延迟信号相对于所述列选择起始信号的延迟量依次递增，N为大于等于2的自然数；

第一选通电路，连接m个所述输出节点，具有第一输出端，被配置为，响应于所述第一延迟选择信号，选通m个所述输出节点中的一个与所述第一输出端之间的传输路径，以经由所述第一输出端输出所述列选择终止信号，m为小于等于N的自然数；

第二选通电路，连接n个所述输出节点，具有第二输出端，被配置为，响应于所述第二延迟选择信号，选通n个所述输出节点中的一个与所述第二输出端之间的传输路径，以经由所述第二输出端输出所述复位信号，n为小于等于N的自然数。

12.如权利要求11所述的列控制电路，其特征在于，所述延迟电路包括：

N个级联的第二D触发器，处于第一级的所述第二D触发器的数据输入端作为所述输入节点，前一级的所述第二D触发器的反相输出端连接后一级的所述第二D触发器的数据输入端；

处于奇数位置的所述第二D触发器的时钟端均接收时钟信号，处于偶数位置的所述第二D触发器的时钟端均接收反相时钟信号，所述反相时钟信号与所述时钟信号互为反相信号；

其中，N个所述第二D触发器的反相输出端作为N个所述输出节点。

13.如权利要求11所述的列控制电路，其特征在于，所述延迟电路还被配置为，响应于读操作命令，生成所述列选择起始信号，并向所述输入节点提供所述列选择起始信号。

14.如权利要求13所述的列控制电路，其特征在于，所述延迟电路包括：

偶数个级联的第三D触发器，处于第一级的所述第三D触发器的数据输入端接收所述读操作命令，前一级的所述第三D触发器的反相输出端连接后一级的所述第三D触发器的数据输入端；

处于奇数位置的所述第三D触发器的时钟端均接收时钟信号，处于偶数位置的所述第三D触发器的时钟端均接收反相时钟信号，所述反相时钟信号与所述时钟信号互为反相信号；

其中，最后一级的所述第三D触发器的反相输出端连接所述输入节点并输出所述列选择起始信号。

15.如权利要求11所述的列控制电路，其特征在于，所述第一选通电路包括：

至少一个第一选通单元，每一所述第一选通单元均具有第一节点，且每一所述第一选通单元连接m个所述输出节点中对应且相邻的两个所述输出节点；每个所述第一选通单元，被配置为，响应于所述第一延迟选择信号，选通两个所述输出节点中的一个与所述第一节点之间的传输路径。

16.如权利要求15所述的列控制电路，其特征在于，所述第一延迟选择信号包括p位第一控制码，每个所述第一选通单元接收对应的三个所述第一控制码，p为大于等于3的自然数，相邻的两个所述输出节点输出的所述延迟信号的有效电平相反；所述第一选通单元包括：

第三与非门，两个输入端分别接收三个所述第一控制码中对应的一个的反相信号；

第四反相器，所述第四反相器的输入端连接一所述输出节点；

第二与门，两个输入端分别连接所述第三与非门的输出端以及所述第四反相器的输出端；

第三与门，一输入端接收三个所述第一控制码中的其余一个，另一输入端连接另一所述输出节点；

第四与非门，输入端分别连接所述第二与门的输出端以及所述第三与门的输出端，所述第四与非门的输出端作为所述第一节点。

17.如权利要求15所述的列控制电路，其特征在于，所述第一选通电路包括至少两个所述第一选通单元，且每一所述第一选通单元连接不同的所述输出节点；所述第一选通电路还包括：

第一或门，所述第一或门的输入端连接每一所述第一节点，所述第一或门的输出端连接所述第一输出端。

18.如权利要求11所述的列控制电路，其特征在于，所述第二选通电路包括：

至少一个第二选通单元，每一所述第二选通单元均具有第二节点且连接所述n个所述输出节点中对应且相邻的两个所述输出节点；每个所述第二选通单元被配置为，响应于所述第二延迟选择信号，选通两个所述输出节点中的一个与所述第二节点之间的传输路径。

19.如权利要求18所述的列控制电路，其特征在于，所述第二延迟选择信号包括q位第二控制码，每个所述第二选通单元接收对应的三个所述第二控制码，q为大于等于3的自然数，相邻的两个所述输出节点输出的所述延迟信号的有效电平相反；所述第二选通单元包括：

第五与非门，两个输入端分别接收三个所述第二控制码中对应的一个的反相信号；

第五反相器，所述第五反相器的输入端连接一所述输出节点；

第四与门，两个输入端分别连接所述第五与非门的输出端以及所述第五反相器的输出端；

第五与门，一输入端接收三个所述第二控制码中的其余一个，另一输入端连接另一所述输出节点；

第六与非门，输入端分别连接所述第四与门的输出端以及所述第五与门的输出端，所述第六与非门的输出端作为所述第二节点。

20.如权利要求18所述的列控制电路，其特征在于，所述第二选通电路包括至少两个所述第二选通单元，且每一所述第二选通单元连接不同的所述输出节点；所述第二选通电路还包括：

第二或门，所述第二或门的输入端连接每一所述第二节点，所述第二或门的输出端连接所述第二输出端。

21.一种存储装置，其特征在于，包括：

多个存储体组，每一所述存储体组包括多个存储单元阵列，每一所述存储单元阵列包括多个存储单元，每一所述存储单元阵列与多个列选择开关管连接；

如权利要求1-20任一项所述的列控制电路，所述列选择开关管响应于对应的所述目标列选择起始信号开启，响应于所述目标列选择终止信号关闭。