JP2008233071A - 論理回路および記録媒体 - Google Patents
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Abstract
【解決手段】論理回路100は、入出力端子間(101と105との間)の論理パス130に伝搬する遅延故障に関する信号を検出する可観測性テストポイント110または可制御性テストポイント120が接続されている。可観測性テストポイント110は、論理パス130から伝搬された遅延故障に関する信号を故障検出部111に検出するタイミングを、可観測テストポイント110の接続地点から出力端子105までの後段の論理パス130の伝搬時間分遅延させる遅延素子112を備えている。また、可制御性テストポイント120は、故障生成部121から遅延故障に関する信号を伝搬するタイミングを、入力端子101から可制御性テストポイント120の接続地点までの前段の論理パスの伝搬時間分遅延させる遅延素子123を備えている。
【選択図】図1
Description
まず、本発明にかかる論理回路の概要について説明する。図1は、本発明にかかる論理回路の概要を示す説明図である。図1のように、論理回路100は、入力端子(FF)101と、出力端子(FF)105との間に論理ゲートを含んだ回路(論理)102,103,104が配置され、論理パス130によってそれぞれ接続されている。また、論理回路100には、可観測性テストポイント110と、可制御性テストポイント120とが接続されている。
まず、可観測性テストポイントについて説明する。図2は、多入力×少出力の論理回路例を示す説明図である。可観測性テストポイントは、図2のような多入力×少出力の論理回路におけるテストに利用する。図2の論理回路200は、論理ゲートを含む回路(論理)211〜214と、回路(論理)221,222と、回路(論理)231との3段の回路から論理パスが構成されている。
つぎに、可制御性テストポイントについて説明する。図5は、少入力×多出力の論理回路例を示す説明図である。可制御性テストポイントは、図5のような少入力×多出力の論理回路におけるテストに利用する。図5の論理回路500は、論理ゲートを含む回路(論理)511と、回路(論理)521,522と、回路(論理)531〜533との3段の論理回路から論理パスが構成されている。
つぎに、経路長とシステムサイクルとを考慮した遅延時間の設定について説明する。経路長とシステムサイクルとを考慮した遅延時間の設定をおこなうため遅延時間の異なる複数の遅延素子の中から最適な遅延素子を選択可能なテストポイントを接続してもよい。
上述した論理回路100や、論理回路800の場合、遅延素子(ディレイセル)を配置することによって遅延処理を実現していたが、他の手法を利用して遅延処理を実現することもできる。たとえば、素子間の結線を引き回すような構成にすることによってディレイを実現してもよい。また、クロックタイミングを調整することによって、ディレイを実現してもよい。以下、クロックタイミングの調整によって遅延を実現させる場合の具体例について説明する。
クロックタイミングの調整の具体例としては、遅延素子を配置する替わりに、クロックタイミングを、遅延素子による遅延と等価になるよう調整すればよい。したがって、遷移の発生タイミングまたは遷移の観測タイミングをクロックの調整により早める機構が挙げられる。図9−1は、クロック調整機構を含んだ論理回路例を示す説明図である。図9−1の論理回路には、可制御性テストポイントの前段にインバータI1を、可観測性テストポイントの前段にインバータI2が配置され、これらのインバータI1,I2がそれぞれ遷移発生のタイミング、遷移観測のタイミングを早めるクロック調整機構として機能する。
また、論理回路におけるクロックタイミングの調整は、テストポイント挿入による信号遅延によりシステムサイクル以上の遅延が発生する場合にも効果的に利用することができる。たとえば、可観測性のテストポイントの検出結果を集約する際にはEORが何段か入り、遅延量が大きくなりシステムサイクルを超える場合があるが、この場合にも効果的に利用することができる。図10−1は、テストポイントの集約タイミングの遅延機構を含んだ論理回路例を示す説明図である。図10−1の論理回路では、論理回路を構成する各論理ゲートに接続されたEORゲートが可観測性テストポイントとして機能する。各EORゲートによる遅延故障の検出結果は、テストポイント集約として、FF1002で観測される。一方、論理回路の出力結果は出力端子であるFF1001にてキャプチャーされる。
前記テストポイントは、前記論理パスを伝搬する遅延故障に関する信号を検出するタイミングを所定時間遅延させる遅延素子を備えることを特徴とする論理回路。
前記テストポイントは、前記論理パスから伝搬された遅延故障に関する信号を検出するタイミングを、前記論理パスのうち前記テストポイントの接続地点から前記出力端子までの後段の論理パスの伝搬時間分遅延させる遅延素子を備えることを特徴とする論理回路。
前記テストポイントは、遅延故障に関する信号を伝搬するタイミングを、前記論理パスのうち前記入力端子から前記テストポイントの接続地点までの前段の論理パスの伝搬時間分遅延させる遅延素子を備えることを特徴とする論理回路。
前記論理パスから分岐させた後段の論理パスに遅延値の異なる複数の遅延素子と、
前記複数の遅延素子のうち、遅延動作をおこなう遅延素子を選択する選択手段と、
を備えることを特徴とする付記1〜4のいずれか一つに記載の論理回路。
101 入力端子(FF)
102,103,104 論理ゲートを含んだ回路(論理)
105 出力端子(FF)
110 可観測性テストポイント
120 可制御性テストポイント
130 論理パス
Claims (10)
- 入出力端子間の論理パスに当該論理パスを伝搬する遅延故障に関する信号を検出するテストポイントを接続した論理回路であって、
前記テストポイントは、前記論理パスを伝搬する遅延故障に関する信号を検出するタイミングを所定時間遅延させる遅延素子を備えることを特徴とする論理回路。 - 入出力端子間の論理パスの中の観測対象の論理パスを伝搬する遅延故障に関する信号を検出する観測性のテストポイントを接続した論理回路であって、
前記テストポイントは、前記論理パスから伝搬された遅延故障に関する信号を検出するタイミングを、前記論理パスのうち前記テストポイントの接続地点から前記出力端子までの後段の論理パスの伝搬時間分遅延させる遅延素子を備えることを特徴とする論理回路。 - 入出力端子間の論理パスの中の制御対象の論理パスに信号遷移を発生させるために前記論理パスに遅延故障に関する信号を伝搬させるテストポイントを接続した論理回路であって、
前記テストポイントは、遅延故障に関する信号を伝搬するタイミングを、前記論理パスのうち前記入力端子から前記テストポイントの接続地点までの前段の論理パスの伝搬時間分遅延させる遅延素子を備えることを特徴とする論理回路。 - 前記テストポイントは、前記後段の論理パスと分離させたパスに接続され、前記遅延素子を、前記分離させたパス上に配置することを特徴とする請求項1または2に記載の論理回路。
- 前記遅延素子は、外部からの指示に応じて遅延のタイミングを変更することを特徴とする請求項1〜4のいずれか一つに記載の論理回路。
- 前記テストポイントは、
前記論理パスから分岐させた後段の論理パスに遅延値の異なる複数の遅延素子と、
前記複数の遅延素子のうち、遅延動作をおこなう遅延素子を選択する選択手段と、
を備えることを特徴とする請求項1〜4のいずれか一つに記載の論理回路。 - 前記選択手段は、論理回路のシステムサイクルが変更された場合に、変更後のシステムサイクルに応じた遅延動作をおこなう遅延素子の選択指示を受け付け、当該選択指示により遅延動作をおこなう遅延素子を選択することを特徴とする請求項6に記載の論理回路。
- 前記選択手段は、論理回路のシステムサイクルと活性化経路長に応じ遅延素子の選択指示を受け付け、当該選択指示により遅延動作をおこなう遅延素子を選択することを特徴とする請求項6に記載の論理回路。
- 前記遅延素子は、前記テストポイントにおいて前記遅延故障に関する信号の検出タイミングを指示するクロック信号の相を反転させるインバータによって構成されていることを特徴とする請求項1または2に記載の論理回路。
- 請求項1〜9のいずれか一つに記載の論理回路に関する設計データを記録したコンピュータに読み取り可能な記録媒体。
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