JP2004157090A - パス遅延測定回路 - Google Patents
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Abstract
【課題】スキャンテスト回路の仕組みを用い、キャプチャ動作により取り込んだ組合せ回路の出力を期待値と比較し、キャプチャ動作を行わせる時間を可変することにより組合せ回路の信号遷移時間を判定するパス遅延測定回路において、LSIテスタを使用せずに組合せ回路のパス遅延を自動測定する。
【解決手段】組合せ回路101に与えるテストパターンを生成するパターン生成回路105と、組合せ回路の出力を期待値と比較する比較判定回路106と、信号遷移時間の判定を行う度に更新されるクロックモード値を出力するクロックモードカウンタを有し、クロックモード値に応じてキャプチャ動作を行わせる時間のクロック間隔が可変されるクロックを生成するクロック生成回路301と、それぞれの回路の動作タイミング信号を供給するタイミング信号生成回路107とを備える。
【選択図】 図3
【解決手段】組合せ回路101に与えるテストパターンを生成するパターン生成回路105と、組合せ回路の出力を期待値と比較する比較判定回路106と、信号遷移時間の判定を行う度に更新されるクロックモード値を出力するクロックモードカウンタを有し、クロックモード値に応じてキャプチャ動作を行わせる時間のクロック間隔が可変されるクロックを生成するクロック生成回路301と、それぞれの回路の動作タイミング信号を供給するタイミング信号生成回路107とを備える。
【選択図】 図3
Description
【0001】
【発明の属する技術分野】
本発明は、LSIにおける組合せ回路のパス遅延を自動測定することが可能なパス遅延測定回路に関するものである。
【0002】
【従来の技術】
LSIにおける組合せ回路のパス遅延の測定は、一般にスキャンテスト回路の仕組みを用いて行われ、下記非特許文献1にその仕組みが記載されている。
【0003】
【非特許文献1】
Angela Krstic/Kwang−Ting(Tim)Cheng著、DELAY FAULT TESTTING FOR VLSI CIRCUITS、Kluwer Academic Publishers、英国、1998年、7〜12ページ
【0004】
LSIの製造時の出来映えを確認するために、このようなパス遅延測定の仕組みをLSIに具備することがあるが、従来のパス遅延測定回路は、その測定時に、クロック供給、データ入力、データ出力測定を外部に依存していた。
【0005】
すなわち、入力信号はLSIの外部から入力され、出力信号はLSIの外部に出力され、たとえばLSIテスタを用いたパス遅延の評価においては、LSIテスタからテストパターンを入力し、そのテストパターンに応じた期待値と出力信号とをLSIテスタで比較することにより、出力信号の判定を行うのが一般的である。
【0006】
【発明が解決しようとする課題】
しかしながら上記従来の技術では、LSIテスタでの判定に用いるテストパターンが複雑になったり、LSIテスタ上でのオペレーションやLSIテスタのテストプログラムが複雑になったりするといった問題があった。また、LSIテスタから入力したクロックを直接パス遅延測定回路に入れた場合に、遅延測定の精度がLSIテスタの波形生成能力に依存するという問題もあった。
【0007】
本発明は、上記従来の問題点を解決するためになされたもので、LSIテスタを使用せずに組合せ回路のパス遅延を自動測定することが可能なパス遅延測定回路を提供することを目的とする。
【0008】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項1に係るパス遅延測定回路は、パス遅延測定対象の組合せ回路の入力に接続されスキャンチェーンを構成する第1および第2のフリップフロップと、前記組合せ回路の出力に接続されスキャンチェーンを構成する第3のフリップフロップとを有し、スキャンチェーンのシフト動作により前記第1および第2のフリップフロップにテストパターンを設定した後、キャプチャ動作により前記組合せ回路の出力を前記第3のフリップフロップに取り込み、前記第3のフリップフロップの出力を期待値と比較し、前記キャプチャ動作を行わせる時間を可変することにより前記組合せ回路の信号遷移時間を判定するパス遅延測定回路であって、前記第1および第2のフリップフロップに設定するテストパターンを生成するパターン生成回路と、前記第3のフリップフロップの出力を期待値と比較する比較判定回路と、前記第1、第2、第3のフリップフロップ、前記パターン生成回路および前記比較判定回路に対してそれぞれの動作タイミング信号を供給するタイミング信号生成回路とを備え、前記キャプチャ動作を行わせる時間のクロック間隔を可変することにより前記組合せ回路の信号遷移時間を判定するものである。
【0009】
上記構成によれば、パターン生成回路で生成した値を組合せ回路に入力し、組合せ回路からの出力を比較判定回路で判定することを、タイミング信号生成回路が生成する動作タイミング信号により自動で行うことができるため、複雑なLSIテスタのオペレーションや複雑なテストプログラムが不要となる。
【0010】
本発明の請求項2に係るパス遅延測定回路は、請求項1記載のパス遅延測定回路において、外部入力されるクロックから高速クロックを生成する逓倍回路と、前記信号遷移時間の判定を行う度に更新されるクロックモード値を出力するクロックモードカウンタと、前記高速クロックと前記クロックモード値から前記パス遅延測定回路に供給するクロックを生成するクロック生成回路とを備え、前記クロック生成回路が生成するクロックは前記クロックモード値に応じて前記キャプチャ動作を行わせる時間のクロック間隔が可変されるものである。
【0011】
上記構成によれば、自動生成されるクロックのキャプチャ動作時のクロック間隔がクロックモード値の更新に呼応して更新されるため、クロックモード値から組合せ回路の信号遷移時間を知ることができ、さらに容易にパス遅延の自動測定を行うことが可能となる。
【0012】
本発明の請求項3に係るパス遅延測定回路は、請求項1または2記載のパス遅延測定回路において、前記第1および第2のフリップフロップと同等のフリップフロップを複数組備えるものである。
【0013】
本発明の請求項4に係るパス遅延測定回路は、請求項1から3のいずれか一項記載のパス遅延測定回路において、前記第3のフリップフロップと同等のフリップフロップを複数個備えるものである。
【0014】
請求項3、4記載のパス遅延測定回路によれば、パス遅延測定の対象となる組合せ回路の観測ポイントや制御ポイントを複数箇所準備し、その入力や出力の制御を行うことができるため、より多岐にわたるパス遅延の測定を行うことができる。
【0015】
本発明の請求項5に係る半導体装置は、請求項1から4のいずれか一項記載のパス遅延測定回路を複数個搭載するものである。
【0016】
上記構成によれば、パス遅延測定回路を複数個搭載した半導体チップやウェハにおける様々な位置のパス遅延を測定し、半導体チップやウェハ上でのパス遅延のばらつき情報を得ることが可能となる。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図1は本発明の第1の実施形態に係るパス遅延測定回路の構成を示すブロック図である。図1において、101はパス遅延測定対象の組合せ回路、102、103、104はフリップフロップ、105はパターン生成回路、106は比較判定回路、107はタイミング信号生成回路である。
【0018】
第1のフリップフロップ102は組合せ回路101に入力するための信号値を設定し、第2のフリップフロップ103は第1のフリップフロップ102からの信号を受けて組合せ回路101に信号を入力し、第3のフリップフロップは組合せ回路101の出力を取り込む。タイミング信号生成回路107はクロックCLK1でカウント動作を行うカウンタ回路を備え、そのカウント値から、スキャンテストモード信号NT、パターン生成タイミング信号TIM_PG、比較判定タイミング信号TIM_COMPを生成する。
【0019】
パターン生成回路105は、パターン生成タイミング信号TIM_PGにより、第1のフリップフロップ102および第2のフリップフロップ103に対してテストパターンを設定する。比較判定回路106は、比較判定タイミング信号TIM_COMPにより、第3のフリップフロップ104の出力の遷移をテストパターンに対する期待値と比較し、比較判定信号COMPとテスト終了信号DONEを出力する。
【0020】
図2は、図1に示したパス遅延測定回路の動作を説明するタイミングチャートである。図2において、時刻T2にてパス遅延テスト実行のための信号TESTが“H”となりイネーブルとなる。それと同時に、第1〜第3のフリップフロップ102、103、104へのスキャンテストモード信号NTが“H”となっているため、各フリップフロップはスキャンテストモード入力DTからデータを取り込む。
【0021】
時刻T2およびT3でパターン発生タイミング信号TIM_PGがイネーブルとなり、第1のフリップフロップ102、第2のフリップフロップ103の順に、組合せ回路101に入力されるテストパターンDATAが伝播する。
【0022】
時刻T4およびT5でスキャンテストモード信号NTが“L”となり、各フリップフロップが通常動作を行うことで、組合せ回路101には第2のフリップフロップ103、第1のフリップフロップ102の出力信号が順に入力されることになる。このとき、第3のフリップフロップ104では、組合せ回路101の時刻T5の出力値を取り込む。
【0023】
時刻T6で再びスキャンテストモード信号NTが“H”となり、スキャン動作を行うことで、第3のフリップフロップ103の出力値が比較判定回路106に伝播する。比較判定回路106ではテストパターンに対する期待値と伝播してきた信号とを比較し、その比較結果を比較判定信号COMPに出力し、また、1テストサイクルの終了を示すテスト終了信号DONEを出力する。
【0024】
このように動作するパス遅延測定回路において、外部から入力するクロックCLK1のタイミングにおける時刻T4からT5までの時間を任意に変化させ、そのたびに比較判定回路106にて第3のフリップフロップ104に得られたデータを期待値と比較判定することにより、組合せ回路101での信号遷移にかかる時間を自動測定することができる。
【0025】
なお、本実施形態では、スキャンフリップフロップとして、MUX型のスキャンフリップフロップを用いた場合について説明したが、他の形式のスキャンフリップフロップを用いても問題の無いことは言うまでも無い。
【0026】
図3は本発明の第2の実施形態に係るパス遅延測定回路の構成を示すブロック図である。図1と同一部分には同一符号を付して説明する。図3において、301は外部からのクロック入力CLKからパス遅延を測定するために使用するクロックCLK1を生成し、そのクロックCLK1の状態を識別するための信号CCOUNTを出力するためのクロック生成回路である。
【0027】
図4はクロック生成回路301の構成例を示すブロック図である。図4において、401はクロック入力CLKから高速なクロックCLK0を生成するための逓倍回路、402は識別信号CCOUNTを生成させるクロックモードカウンタ、403はクロックCLK1を生成するためのクロック生成部である。
【0028】
クロックモードカウンタ402は逓倍回路401で高速に逓倍されたクロックCLK0を元にして識別信号CCOUNTを生成させ、クロック生成部403は逓倍回路401から生成された高速クロックCLK0とクロックモードカウンタ402から出力される識別信号CCOUNTからクロックCLK1を生成する。
【0029】
図5は、図3および図4に示したパス遅延測定回路の動作を説明するタイミングチャートである。図5に示すように、外部からの低速のクロックCLKが逓倍回路401により高速なクロックCLK0に逓倍され、クロックモードカウンタ402によりクロックCLK0から識別信号CCOUNTが生成され、さらに、クロック生成部403により識別信号CCOUNTとクロックCLK0からクロックCLK1が生成される。
【0030】
このとき、生成されるクロックCLK1には、識別信号CCOUNTの値に応じて図2の時刻T4からT5にあたるキャプチャ動作をさせるときのクロック間隔に時間差を持たせる。すなわち、識別信号CCOUNTが00のときには組合せ回路101のパス遅延の設計値に対して十分に大きな時間差を持たせ、識別信号CCOUNTがインクリメントされるごとに徐々にその時間差を小さくしていく。
【0031】
このようにして、識別信号CCOUNTの値とクロックCLK1の前記時間差を一意に対応させることで、各識別信号CCOUNTの値におけるテスト終了信号DONEと比較判定信号COMPをモニターすれば、組合せ回路101のパス遅延の限界値を測定することができる。
【0032】
図6は本発明の第3の実施形態に係るパス遅延測定回路の構成を示すブロック図である。図1および図3と同一部分には同一符号を付して説明する。図6において、601、602、603、604は新たに追加されたフリップフロップである。
【0033】
第6のフリップフロップ603は、第1のフリップフロップ102と同様に組合せ回路101に入力する信号値を設定し、第7のフリップフロップ604は第2のフリップフロップ103と同様に、第6のフリップフロップ603からの信号を受けて組合せ回路101に信号を入力する。第4のフリップフロップ601および第5のフリップフロップ602は、第3のフリップフロップ104と同様に、内部の信号遷移を観測するために組合せ回路101の出力を取り込む。
【0034】
このように、組合せ回路に対する入力信号制御のためのフリップフロップや出力信号観測のためのフリップフロップを複数組具備し、各フリップフロップをタイミング信号生成回路107から制御させることで、組合せ回路101中の多様なパスに対する遅延を測定することが可能となる。
【0035】
なお、組合せ回路101内部の信号遷移を観測するためのフリップフロップの個数や、組合せ回路101に信号入力を行うフリップフロップの個数に関しては、本実施形態に記載している個数に限定されないことは言うまでも無い。
【0036】
図7は、本発明に係るパス遅延測定回路を複数個具備した半導体装置の構成例を示す図である。図7において、701〜705は本発明のパス遅延測定回路、706はパス遅延測定回路701〜705を制御するための制御回路である。ここで、クロック生成回路301は各パス遅延測定回路701〜705に対して共通の1つの回路とすることができる。
【0037】
たとえば、LSIに具備する上記のような複数個のパス遅延測定回路701〜705を、回路的かつレイアウト的にほぼ同じものとすることにより、LSI内部の物理配置によるパス遅延のばらつきを測定することが容易に実現される。
【0038】
【発明の効果】
以上記述したように、本発明によれば、スキャンテスト回路の仕組みを用いて行われる組合せ回路のパス遅延測定回路において、タイミング信号発生回路、パターン発生回路、比較判定回路、クロック生成回路を備えることにより、LSIテスタの複雑なオペレーションやテストプログラムが不要となり、組合せ回路のパス遅延測定を容易に行うことができる。また、このようなパス遅延測定回路をLSI内部に複数個具備することで、LSI内部のパス遅延のばらつきを容易に測定することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るパス遅延測定回路の構成を示すブロック図。
【図2】本発明の第1の実施形態に係るパス遅延測定回路の動作を説明するタイミングチャート。
【図3】本発明の第2の実施形態に係るパス遅延測定回路の構成を示すブロック図。
【図4】本発明におけるクロック生成回路の構成を示すブロック図。
【図5】本発明の第2の実施形態に係るパス遅延測定回路の動作を説明するタイミングチャート。
【図6】本発明の第3の実施形態に係るパス遅延測定回路の構成を示すブロック図。
【図7】本発明に係るパス遅延測定回路を複数個具備した半導体装置の構成を示す図。
【符号の説明】
101 パス遅延測定対象の組合せ回路
102、103、104 フリップフロップ
105 パターン生成回路
106 比較判定回路
107 タイミング信号生成回路
301 クロック生成回路
401 逓倍回路
402 クロックモードカウンタ
403 クロック生成部
601〜604 フリップフロップ
701〜705 パス遅延測定回路
706 制御回路
【発明の属する技術分野】
本発明は、LSIにおける組合せ回路のパス遅延を自動測定することが可能なパス遅延測定回路に関するものである。
【0002】
【従来の技術】
LSIにおける組合せ回路のパス遅延の測定は、一般にスキャンテスト回路の仕組みを用いて行われ、下記非特許文献1にその仕組みが記載されている。
【0003】
【非特許文献1】
Angela Krstic/Kwang−Ting(Tim)Cheng著、DELAY FAULT TESTTING FOR VLSI CIRCUITS、Kluwer Academic Publishers、英国、1998年、7〜12ページ
【0004】
LSIの製造時の出来映えを確認するために、このようなパス遅延測定の仕組みをLSIに具備することがあるが、従来のパス遅延測定回路は、その測定時に、クロック供給、データ入力、データ出力測定を外部に依存していた。
【0005】
すなわち、入力信号はLSIの外部から入力され、出力信号はLSIの外部に出力され、たとえばLSIテスタを用いたパス遅延の評価においては、LSIテスタからテストパターンを入力し、そのテストパターンに応じた期待値と出力信号とをLSIテスタで比較することにより、出力信号の判定を行うのが一般的である。
【0006】
【発明が解決しようとする課題】
しかしながら上記従来の技術では、LSIテスタでの判定に用いるテストパターンが複雑になったり、LSIテスタ上でのオペレーションやLSIテスタのテストプログラムが複雑になったりするといった問題があった。また、LSIテスタから入力したクロックを直接パス遅延測定回路に入れた場合に、遅延測定の精度がLSIテスタの波形生成能力に依存するという問題もあった。
【0007】
本発明は、上記従来の問題点を解決するためになされたもので、LSIテスタを使用せずに組合せ回路のパス遅延を自動測定することが可能なパス遅延測定回路を提供することを目的とする。
【0008】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項1に係るパス遅延測定回路は、パス遅延測定対象の組合せ回路の入力に接続されスキャンチェーンを構成する第1および第2のフリップフロップと、前記組合せ回路の出力に接続されスキャンチェーンを構成する第3のフリップフロップとを有し、スキャンチェーンのシフト動作により前記第1および第2のフリップフロップにテストパターンを設定した後、キャプチャ動作により前記組合せ回路の出力を前記第3のフリップフロップに取り込み、前記第3のフリップフロップの出力を期待値と比較し、前記キャプチャ動作を行わせる時間を可変することにより前記組合せ回路の信号遷移時間を判定するパス遅延測定回路であって、前記第1および第2のフリップフロップに設定するテストパターンを生成するパターン生成回路と、前記第3のフリップフロップの出力を期待値と比較する比較判定回路と、前記第1、第2、第3のフリップフロップ、前記パターン生成回路および前記比較判定回路に対してそれぞれの動作タイミング信号を供給するタイミング信号生成回路とを備え、前記キャプチャ動作を行わせる時間のクロック間隔を可変することにより前記組合せ回路の信号遷移時間を判定するものである。
【0009】
上記構成によれば、パターン生成回路で生成した値を組合せ回路に入力し、組合せ回路からの出力を比較判定回路で判定することを、タイミング信号生成回路が生成する動作タイミング信号により自動で行うことができるため、複雑なLSIテスタのオペレーションや複雑なテストプログラムが不要となる。
【0010】
本発明の請求項2に係るパス遅延測定回路は、請求項1記載のパス遅延測定回路において、外部入力されるクロックから高速クロックを生成する逓倍回路と、前記信号遷移時間の判定を行う度に更新されるクロックモード値を出力するクロックモードカウンタと、前記高速クロックと前記クロックモード値から前記パス遅延測定回路に供給するクロックを生成するクロック生成回路とを備え、前記クロック生成回路が生成するクロックは前記クロックモード値に応じて前記キャプチャ動作を行わせる時間のクロック間隔が可変されるものである。
【0011】
上記構成によれば、自動生成されるクロックのキャプチャ動作時のクロック間隔がクロックモード値の更新に呼応して更新されるため、クロックモード値から組合せ回路の信号遷移時間を知ることができ、さらに容易にパス遅延の自動測定を行うことが可能となる。
【0012】
本発明の請求項3に係るパス遅延測定回路は、請求項1または2記載のパス遅延測定回路において、前記第1および第2のフリップフロップと同等のフリップフロップを複数組備えるものである。
【0013】
本発明の請求項4に係るパス遅延測定回路は、請求項1から3のいずれか一項記載のパス遅延測定回路において、前記第3のフリップフロップと同等のフリップフロップを複数個備えるものである。
【0014】
請求項3、4記載のパス遅延測定回路によれば、パス遅延測定の対象となる組合せ回路の観測ポイントや制御ポイントを複数箇所準備し、その入力や出力の制御を行うことができるため、より多岐にわたるパス遅延の測定を行うことができる。
【0015】
本発明の請求項5に係る半導体装置は、請求項1から4のいずれか一項記載のパス遅延測定回路を複数個搭載するものである。
【0016】
上記構成によれば、パス遅延測定回路を複数個搭載した半導体チップやウェハにおける様々な位置のパス遅延を測定し、半導体チップやウェハ上でのパス遅延のばらつき情報を得ることが可能となる。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図1は本発明の第1の実施形態に係るパス遅延測定回路の構成を示すブロック図である。図1において、101はパス遅延測定対象の組合せ回路、102、103、104はフリップフロップ、105はパターン生成回路、106は比較判定回路、107はタイミング信号生成回路である。
【0018】
第1のフリップフロップ102は組合せ回路101に入力するための信号値を設定し、第2のフリップフロップ103は第1のフリップフロップ102からの信号を受けて組合せ回路101に信号を入力し、第3のフリップフロップは組合せ回路101の出力を取り込む。タイミング信号生成回路107はクロックCLK1でカウント動作を行うカウンタ回路を備え、そのカウント値から、スキャンテストモード信号NT、パターン生成タイミング信号TIM_PG、比較判定タイミング信号TIM_COMPを生成する。
【0019】
パターン生成回路105は、パターン生成タイミング信号TIM_PGにより、第1のフリップフロップ102および第2のフリップフロップ103に対してテストパターンを設定する。比較判定回路106は、比較判定タイミング信号TIM_COMPにより、第3のフリップフロップ104の出力の遷移をテストパターンに対する期待値と比較し、比較判定信号COMPとテスト終了信号DONEを出力する。
【0020】
図2は、図1に示したパス遅延測定回路の動作を説明するタイミングチャートである。図2において、時刻T2にてパス遅延テスト実行のための信号TESTが“H”となりイネーブルとなる。それと同時に、第1〜第3のフリップフロップ102、103、104へのスキャンテストモード信号NTが“H”となっているため、各フリップフロップはスキャンテストモード入力DTからデータを取り込む。
【0021】
時刻T2およびT3でパターン発生タイミング信号TIM_PGがイネーブルとなり、第1のフリップフロップ102、第2のフリップフロップ103の順に、組合せ回路101に入力されるテストパターンDATAが伝播する。
【0022】
時刻T4およびT5でスキャンテストモード信号NTが“L”となり、各フリップフロップが通常動作を行うことで、組合せ回路101には第2のフリップフロップ103、第1のフリップフロップ102の出力信号が順に入力されることになる。このとき、第3のフリップフロップ104では、組合せ回路101の時刻T5の出力値を取り込む。
【0023】
時刻T6で再びスキャンテストモード信号NTが“H”となり、スキャン動作を行うことで、第3のフリップフロップ103の出力値が比較判定回路106に伝播する。比較判定回路106ではテストパターンに対する期待値と伝播してきた信号とを比較し、その比較結果を比較判定信号COMPに出力し、また、1テストサイクルの終了を示すテスト終了信号DONEを出力する。
【0024】
このように動作するパス遅延測定回路において、外部から入力するクロックCLK1のタイミングにおける時刻T4からT5までの時間を任意に変化させ、そのたびに比較判定回路106にて第3のフリップフロップ104に得られたデータを期待値と比較判定することにより、組合せ回路101での信号遷移にかかる時間を自動測定することができる。
【0025】
なお、本実施形態では、スキャンフリップフロップとして、MUX型のスキャンフリップフロップを用いた場合について説明したが、他の形式のスキャンフリップフロップを用いても問題の無いことは言うまでも無い。
【0026】
図3は本発明の第2の実施形態に係るパス遅延測定回路の構成を示すブロック図である。図1と同一部分には同一符号を付して説明する。図3において、301は外部からのクロック入力CLKからパス遅延を測定するために使用するクロックCLK1を生成し、そのクロックCLK1の状態を識別するための信号CCOUNTを出力するためのクロック生成回路である。
【0027】
図4はクロック生成回路301の構成例を示すブロック図である。図4において、401はクロック入力CLKから高速なクロックCLK0を生成するための逓倍回路、402は識別信号CCOUNTを生成させるクロックモードカウンタ、403はクロックCLK1を生成するためのクロック生成部である。
【0028】
クロックモードカウンタ402は逓倍回路401で高速に逓倍されたクロックCLK0を元にして識別信号CCOUNTを生成させ、クロック生成部403は逓倍回路401から生成された高速クロックCLK0とクロックモードカウンタ402から出力される識別信号CCOUNTからクロックCLK1を生成する。
【0029】
図5は、図3および図4に示したパス遅延測定回路の動作を説明するタイミングチャートである。図5に示すように、外部からの低速のクロックCLKが逓倍回路401により高速なクロックCLK0に逓倍され、クロックモードカウンタ402によりクロックCLK0から識別信号CCOUNTが生成され、さらに、クロック生成部403により識別信号CCOUNTとクロックCLK0からクロックCLK1が生成される。
【0030】
このとき、生成されるクロックCLK1には、識別信号CCOUNTの値に応じて図2の時刻T4からT5にあたるキャプチャ動作をさせるときのクロック間隔に時間差を持たせる。すなわち、識別信号CCOUNTが00のときには組合せ回路101のパス遅延の設計値に対して十分に大きな時間差を持たせ、識別信号CCOUNTがインクリメントされるごとに徐々にその時間差を小さくしていく。
【0031】
このようにして、識別信号CCOUNTの値とクロックCLK1の前記時間差を一意に対応させることで、各識別信号CCOUNTの値におけるテスト終了信号DONEと比較判定信号COMPをモニターすれば、組合せ回路101のパス遅延の限界値を測定することができる。
【0032】
図6は本発明の第3の実施形態に係るパス遅延測定回路の構成を示すブロック図である。図1および図3と同一部分には同一符号を付して説明する。図6において、601、602、603、604は新たに追加されたフリップフロップである。
【0033】
第6のフリップフロップ603は、第1のフリップフロップ102と同様に組合せ回路101に入力する信号値を設定し、第7のフリップフロップ604は第2のフリップフロップ103と同様に、第6のフリップフロップ603からの信号を受けて組合せ回路101に信号を入力する。第4のフリップフロップ601および第5のフリップフロップ602は、第3のフリップフロップ104と同様に、内部の信号遷移を観測するために組合せ回路101の出力を取り込む。
【0034】
このように、組合せ回路に対する入力信号制御のためのフリップフロップや出力信号観測のためのフリップフロップを複数組具備し、各フリップフロップをタイミング信号生成回路107から制御させることで、組合せ回路101中の多様なパスに対する遅延を測定することが可能となる。
【0035】
なお、組合せ回路101内部の信号遷移を観測するためのフリップフロップの個数や、組合せ回路101に信号入力を行うフリップフロップの個数に関しては、本実施形態に記載している個数に限定されないことは言うまでも無い。
【0036】
図7は、本発明に係るパス遅延測定回路を複数個具備した半導体装置の構成例を示す図である。図7において、701〜705は本発明のパス遅延測定回路、706はパス遅延測定回路701〜705を制御するための制御回路である。ここで、クロック生成回路301は各パス遅延測定回路701〜705に対して共通の1つの回路とすることができる。
【0037】
たとえば、LSIに具備する上記のような複数個のパス遅延測定回路701〜705を、回路的かつレイアウト的にほぼ同じものとすることにより、LSI内部の物理配置によるパス遅延のばらつきを測定することが容易に実現される。
【0038】
【発明の効果】
以上記述したように、本発明によれば、スキャンテスト回路の仕組みを用いて行われる組合せ回路のパス遅延測定回路において、タイミング信号発生回路、パターン発生回路、比較判定回路、クロック生成回路を備えることにより、LSIテスタの複雑なオペレーションやテストプログラムが不要となり、組合せ回路のパス遅延測定を容易に行うことができる。また、このようなパス遅延測定回路をLSI内部に複数個具備することで、LSI内部のパス遅延のばらつきを容易に測定することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るパス遅延測定回路の構成を示すブロック図。
【図2】本発明の第1の実施形態に係るパス遅延測定回路の動作を説明するタイミングチャート。
【図3】本発明の第2の実施形態に係るパス遅延測定回路の構成を示すブロック図。
【図4】本発明におけるクロック生成回路の構成を示すブロック図。
【図5】本発明の第2の実施形態に係るパス遅延測定回路の動作を説明するタイミングチャート。
【図6】本発明の第3の実施形態に係るパス遅延測定回路の構成を示すブロック図。
【図7】本発明に係るパス遅延測定回路を複数個具備した半導体装置の構成を示す図。
【符号の説明】
101 パス遅延測定対象の組合せ回路
102、103、104 フリップフロップ
105 パターン生成回路
106 比較判定回路
107 タイミング信号生成回路
301 クロック生成回路
401 逓倍回路
402 クロックモードカウンタ
403 クロック生成部
601〜604 フリップフロップ
701〜705 パス遅延測定回路
706 制御回路
Claims (5)
- パス遅延測定対象の組合せ回路の入力に接続されスキャンチェーンを構成する第1および第2のフリップフロップと、前記組合せ回路の出力に接続されスキャンチェーンを構成する第3のフリップフロップとを有し、スキャンチェーンのシフト動作により前記第1および第2のフリップフロップにテストパターンを設定した後、キャプチャ動作により前記組合せ回路の出力を前記第3のフリップフロップに取り込み、前記第3のフリップフロップの出力を期待値と比較し、前記キャプチャ動作を行わせる時間を可変することにより前記組合せ回路の信号遷移時間を判定するパス遅延測定回路であって、
前記第1および第2のフリップフロップに設定するテストパターンを生成するパターン生成回路と、前記第3のフリップフロップの出力を期待値と比較する比較判定回路と、前記第1および第2および第3のフリップフロップおよび前記パターン生成回路および前記比較判定回路に対してそれぞれの動作タイミング信号を供給するタイミング信号生成回路とを備え、前記キャプチャ動作を行わせる時間のクロック間隔を可変することにより前記組合せ回路の信号遷移時間を判定することを特徴とするパス遅延測定回路。 - 外部入力されるクロックから高速クロックを生成する逓倍回路と、前記信号遷移時間の判定を行う度に更新されるクロックモード値を出力するクロックモードカウンタと、前記高速クロックと前記クロックモード値から前記パス遅延測定回路に供給するクロックを生成するクロック生成回路とを備え、前記クロック生成回路が生成するクロックは前記クロックモード値に応じて前記キャプチャ動作を行わせる時間のクロック間隔が可変されることを特徴とする請求項1記載のパス遅延測定回路。
- 前記第1および第2のフリップフロップと同等のフリップフロップを複数組備えることを特徴とする請求項1または2記載のパス遅延測定回路。
- 前記第3のフリップフロップと同等のフリップフロップを複数個備えることを特徴とする請求項1から3のいずれか一項記載のパス遅延測定回路。
- 請求項1から4のいずれか一項記載のパス遅延測定回路を複数個搭載することを特徴とする半導体装置。
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