JP2006190750A

JP2006190750A - 半導体装置の製造方法

Info

Publication number: JP2006190750A
Application number: JP2005000484A
Authority: JP
Inventors: Hiroshi Matsuo; 洋松尾; Yoshihisa Kimura; 佳央木村; Takaki Tanite; 隆紀谷手
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-01-05
Filing date: 2005-01-05
Publication date: 2006-07-20

Abstract

【課題】大活性領域上に形成される配線層の高低差を効果的に抑制することができる半導体装置の製造方法を得る。
【解決手段】大活性領域Ａ２において、凸部領域５ａのみを研磨し、凹部領域５ｂを研磨しないという、高平坦化特性を有するスラリーを用いてポリシリコン層５を研磨する（第１の研磨処理を実行する）ことにより、ポリシリコン層５に対する初期段差ｈ１を無くすことを目的とした平坦化処理を行う。その後、対トレンチ分離領域２高選択比を有するスラリーを用いてポリシリコン層５を研磨し（第２の研磨処理を実行し）、トレンチ分離領域２，２間のシリコン基板１上にポリシリコン配線６を自己整合的に形成する。
【選択図】図８

Description

この発明は半導体装置の製造方法に関し、特に配線工程の微細パターン形成方法に関するものである。

半導体基板の上層部がＳＴＩ(Shallow Trench Isolaion)により分離された活性領域上にポリシリコン配線を形成する方法として特許文献１あるいは特許文献２に開示された方配線形成法がある。

特許文献１で開示された配線形成方法では、ポリシリコン用ＣＭＰスラリーを利用して素子分離酸化膜が露出されるまで配線層となるポリシリコン層を研磨する工程が開示されており、特許文献２では配線層となるポリシリコン層を研磨する際、ポリシリコン層の除去率を高く維持しつつ該ポリシリコン層と共に除去されるシリコン酸化膜及びシリコン窒化膜の研磨率を低める研磨材を用いて研磨を行う方法が開示されている。

特開２００３−３３８４７１号公報特開２００２−３０５１６７号公報

しかし、上述した従来のポリシリコンに対する研磨では、素子分離された活性領域の形成幅が比較的広い大活性領域において、研磨パッドのたわみに起因するディッシング(Dishing)現象により、大活性領域上に形成されるポリシリコン層に無視できない高低差が残存してしまうという問題点があった。

この発明は上記問題点を解決するためになされたもので、上記大活性領域上に形成される配線層の高低差を効果的に抑制することができる配線形成工程を有する半導体装置の製造方法を得ることを目的とする。

この発明に係る請求項１記載の半導体装置の製造方法は、(a) 半導体基板の上層部に素子分離領域を選択的に形成するステップを備え、前記素子分離領域によって他の領域と分離形成される活性領域が形成され、前記活性領域は形成幅が比較的大きい大活性領域を含み、(b) 前記素子分離領域を含む前記半導体基板上の全面に配線層を形成するステップを備え、前記大活性領域上に形成される前記配線層は、形成高さの比較的高い凸部領域と比較的低い凹部領域との高低差である初期段差を有し、(c) 前記配線層に対し、前記凸部領域のみを研磨し前記凹部領域は研磨しない高平坦化特性を有する研磨材を用いた第１の研磨処理を実行して、前記初期段差を低減させるステップと、(d) 前記ステップ(c) 後に実行され、前記素子分離領域及び前記配線層を含む前記半導体基板の全面に対し、前記素子分離領域に対する前記配線層の選択比が高い高選択比特性を有する研磨材を用いた第２の研磨処理を実行して、ディッシングの小さい配線を形成するステップとをさらに備えている。

この発明における請求項１記載の半導体装置の製造方法では、ステップ(c) で実行される第１の研磨処理により、大活性領域上に形成される配線層に生じる初期段差を低減することができるため、ステップ(c) 後のステップ(d) で実行される第２の研磨処理後によって大活性領域上に形成される配線に生じるディッシング量を効果的に抑制することができる。

（製造方法）
図１〜図１０はこの発明の実施の形態であるポリシリコン配線の形成方法の処理手順を示す断面図である。図１〜図５は小活性領域Ａ１における形成方法、図６〜図１０は大活性領域Ａ２における形成方法を示している。なお、本実施の形態において、トレンチ分離領域２，２によって素子分離されるシリコン基板の上層部を活性領域とし、形成幅（トレンチ分離領域２，２間の距離）が５０ｎｍ未満の小活性領域Ａ１と、形成幅が５０ｎｍ以上の領域を大活性領域Ａ２とが形成されることを前提としている。以下、本実施の形態による形成方法を説明する。

まず、図１，図６に示すように、ＨＤＰ(High Density Plasma)ＣＶＤ法等により、シリコン基板１の上層部に選択的にトレンチ分離領域２を形成する。トレンチ分離領域２の形成材料としてはシリコン酸化膜等がある。トレンチ分離領域２，２間のシリコン基板１の表面上に配線層であるポリシリコン層４を１０〜１００ｎｍの膜厚で堆積し、ポリシリコン層４上にシリコン窒化膜３を１００〜２００ｎｍの膜厚で形成した後、全体にＣＭＰ処理を行い平坦化する。なお、ポリシリコン層４はトレンチ分離領域２による素子分離特性向上、シリコン基板１の欠陥対策を目的として設けられる。

次に、図２，図７に示すように、シリコン窒化膜３を熱リン酸等を用いたウェットエッチングにより除去する。

その後、図３，図８に示すように、１００〜３００ｎｍ程度の膜厚のポリシリコン層５を全面に堆積する。その結果、小活性領域Ａ１においては、トレンチ分離領域２の表面からトレンチ分離上距離Ｌ１の膜厚でポリシリコン層５が形成され、大活性領域Ａ２において、ポリシリコン層５の凸部領域５ａと凹部領域５ｂとの初期段差ｈ１が生じる。

次に、図４，図９に示すように、凸部領域５ａのみを研磨し、凹部領域５ｂを研磨しないという、高平坦化特性を有するポリシリコン研磨剤（スラリー）を用いてポリシリコン層５を研磨する（第１の研磨処理を実行する）ことにより、ポリシリコン層５に対する初期段差ｈ１を無くすことを目的とした平坦化処理を行う。

その結果、小活性領域Ａ１においては、トレンチ分離上距離Ｌ１がトレンチ分離上距離Ｌ２（＜Ｌ１）に減少し、大活性領域Ａ２においては、初期段差ｈ１が実質的に無視できるレベルに低減される。

なお、高平坦化特性を有するスラリーとは、圧力反応性があり凸部領域５ａのみを選択的に研磨し、凸部領域５ａ，凹部領域５ｂ間の段差が無視できるレベルにポリシリコン層５の平坦化が完了した時点で研磨が自動的に停止する特性を有するスラリーを意味し、例えば、ＣeＯに界面活性剤等の添加剤を混ぜたスラリー等が考えられる。このような、高平坦化特性を有するスラリーを用いて上記第１の研磨処理を実行することにより、例えば、３００ｎｍ程度であった初期段差ｈ１を２０ｎｍ程度まで低減することができる。

最後に、図５，図１０に示すように、対酸化膜（対トレンチ分離領域２）高選択比を有するポリシリコン研磨剤（スラリー）を用いてポリシリコン層５を研磨し（第２の研磨処理を実行し）、研磨がトレンチ分離領域２の表面上に達した段階で終了させることにより、トレンチ分離領域２，２間のシリコン基板１上にポリシリコン配線６を自己整合的に形成することができる。

その結果、第２の研磨処理実行後において、ポリシリコン層４及び５からなるポリシリコン配線６は、その形成高さがトレンチ分離領域２の表面高さに一致するように平坦化される。すなわち、図１０に示すように、大活性領域Ａ２においても、ディッシング量（ポリシリコン層５に生じる高低差）が効果的に抑制され平坦化したポリシリコン配線６を得ることができる。なお、トレンチ分離領域２をシリコン窒化膜で形成する場合は、上記対酸化膜高選択比を有するポリシリコン研磨材に代えて、対シリコン窒化膜高選択比を有するポリシリコン研磨材を用いることになる。

（効果）
本実施の形態では、大活性領域Ａ２におけるポリシリコン層５の初期段差ｈ１の減少を目的とした第１の研磨処理の実行後、小活性領域Ａ１及び大活性領域Ａ２を含む全体のポリシリコン層５の最終的な平坦化を目的とした第２の研磨処理を実行している。

第１の研磨処理の実行により、大活性領域Ａ２の初期段差ｈ１を実質的に無視できるレベルに減少させた後、第２の研磨処理を実行しているため、大活性領域Ａ２においてディッシング現象を生じさせることなく、最終的に形成されるポリシリコン配線６に高低差が生じない配線形状を得ることができる。

さらに、第１の研磨処理の実行によって、小活性領域Ａ１においてはトレンチ分離上距離Ｌ１をトレンチ分離上距離Ｌ２に低減させることにより、第２の研磨処理におけるオーバー研磨量を低減することができ、結果として、大活性領域Ａ２におけるディッシング現象の低減化をさらに図ることができる。

一方、上述した特許文献１及び特許文献２に開示された既存の配線形成方法は、基本的に上記第２の研磨処理のみを行う方法にすぎないため、本実施の形態の効果を得ることができない。

トレンチ分離領域２のシリコン基板１の表面からの高さが約２００ｎｍ、大活性領域Ａ２の形成幅が８０μｍ程度、初期段差ｈ１が２００ｎｍ程度生じる場合の既存の配線形成方法と本実施の形態方法とを比較した一実験結果について説明する。

この実験結果によれば、既存の配線形成方法では、最終的に形成される配線となるポリシリコン配線に１００〜１５０ｎｍ程度のディッシング量（高低差）が生じてしまう。一方、本実施の形態の配線形成方法によれば、第１の研磨処理の実行により初期段差ｈ１の２００ｎｍから１５ｎｍ程度に低減することができ、続いて行う第２の研磨処理の実行により、ポリシリコン配線のディッシング量を４０ｎｍ程度に抑えることができるという結果が得られている。

なお、本実施の形態では、配線層としてポリシリコン層を取りあげたが、例えば、アモルファスシリコン層等の他の配線材料を用いる場合でも適用可能である。すなわち、上記した第１及び第２の研磨処理が可能な材質であればポリシリコン以外の配線材料に適用することは可能である。

この発明の実施の形態であるポリシリコン配線（小活性領域）の形成方法の処理手順を示す断面図である。この発明の実施の形態であるポリシリコン配線（小活性領域）の形成方法の処理手順を示す断面図である。この発明の実施の形態であるポリシリコン配線（小活性領域）の形成方法の処理手順を示す断面図である。この発明の実施の形態であるポリシリコン配線（小活性領域）の形成方法の処理手順を示す断面図である。この発明の実施の形態であるポリシリコン配線（小活性領域）の形成方法の処理手順を示す断面図である。この発明の実施の形態であるポリシリコン配線（大活性領域）の形成方法の処理手順を示す断面図である。この発明の実施の形態であるポリシリコン配線（大活性領域）の形成方法の処理手順を示す断面図である。この発明の実施の形態であるポリシリコン配線（大活性領域）の形成方法の処理手順を示す断面図である。この発明の実施の形態であるポリシリコン配線（大活性領域）の形成方法の処理手順を示す断面図である。この発明の実施の形態であるポリシリコン配線（大活性領域）の形成方法の処理手順を示す断面図である。

符号の説明

１シリコン基板、２トレンチ分離領域、３シリコン窒化膜、４，５ポリシリコン層、６ポリシリコン配線。

Claims

(a) 半導体基板の上層部に素子分離領域を選択的に形成するステップを備え、前記素子分離領域によって他の領域と分離形成される活性領域が形成され、前記活性領域は形成幅が比較的大きい大活性領域を含み、
(b) 前記素子分離領域を含む前記半導体基板上の全面に配線層を形成するステップを備え、前記大活性領域上に形成される前記配線層は、形成高さの比較的高い凸部領域と比較的低い凹部領域との高低差である初期段差を有し、
(c) 前記配線層に対し、前記凸部領域のみを研磨し前記凹部領域は研磨しない高平坦化特性を有する研磨材を用いた第１の研磨処理を実行して、前記初期段差を低減させるステップと、
(d) 前記ステップ(c) 後に実行され、前記素子分離領域及び前記配線層を含む前記半導体基板の全面に対し、前記素子分離領域に対する前記配線層の選択比が高い高選択比特性を有する研磨材を用いた第２の研磨処理を実行して、ディッシングの小さい配線を形成するステップとをさらに備える、
半導体装置の製造方法。