JP2008219877A - クロック信号生成回路、及び半導体装置 - Google Patents
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Abstract
【解決手段】第1の基準クロック信号を生成する基準クロック信号生成回路と、第1基準クロックの信号及び同期信号を用いて第1の基準クロック信号の立ち上がりのエッジ数を計数する第1のカウンタ回路と、第1のカウンタ回路の計数値を用いて第1の基準クロック信号の立ち上がりのエッジ数を計数する第2のカウンタ回路と、第1のカウンタ回路の計数値を用いて第1の基準クロック信号を分周し、第2の基準クロック信号を生成する第1の分周回路と、第2の基準クロック信号を分周し、クロック信号を生成する第2の分周回路と、を有するクロック生成回路を半導体装置に搭載する。
【選択図】図1
Description
H. Dembo et al. "RFCPUs on Glass and Plastic Substrates Fabricated by TFT Transfer Technology," IEDM Tech. Dig. Papers, pp. 1067−1069, 2005. M. Akkar and C. Giraud, "An implementation of DES and AES, secure against some attacks," Proceedings of CHES 2001, LNCS 2162, pp. 309−318, 2001.
(実施の形態1)
(実施の形態2)
(実施の形態3)
(実施の形態4)
(実施の形態5)
101 定電圧回路
102 基準クロック信号生成回路
103 カウンタ群
104 第1のカウンタ回路
105 第2のカウンタ回路
106 第1の分周回路
107 第2の分周回路
108 リセット信号生成回路
109 第1の電源電圧
110 第2の電源電圧
111 第1の基準クロック信号
112 同期信号
113 第1のリセット信号
114 第2のリセット信号
115 第2の基準クロック信号
116 第3のリセット信号
117 クロック信号
118 矢印
119 矢印
120 矢印
121 矢印
300 半導体装置
301 RF回路
302 クロック信号生成回路
303 ロジック回路
304 電源回路
305 復調回路
306 変調回路
307 定電圧回路
308 リングオシレータ
309 カウンタ群
310 CPU
311 ROM
312 RAM
313 コントローラ
314 CPUインターフェース
315 RFインターフェース
316 メモリコントローラ
317 アンテナ
601 半導体装置
602 アンテナ
603 サーキュレータ
604 スペクトラムアナライザ
605 ファンクションジェネレータ
700 結果
701 消費電力
702 消費電力
703 消費電力
704 消費電力
710 結果
711 消費電力
712 消費電力
713 消費電力
714 消費電力
715 消費電力
716 消費電力
801 信号波形
802 信号波形
803 信号波形
804 信号波形
805 信号波形
806 信号波形
807 信号波形
808 同期期間
809 非同期期間
810 信号波形
811 信号波形
1900a 薄膜トランジスタ
1900b 薄膜トランジスタ
1900c 薄膜トランジスタ
1900d 薄膜トランジスタ
1900e 薄膜トランジスタ
1900f 薄膜トランジスタ
1901 基板
1902 絶縁膜
1903 剥離層
1904 絶縁膜
1905 半導体膜
1905a 半導体膜
1905b 半導体膜
1905c 半導体膜
1905d 半導体膜
1905e 半導体膜
1905f 半導体膜
1906 ゲート絶縁膜
1907 ゲート電極
1907a 導電膜
1907b 導電膜
1908 不純物領域
1909 不純物領域
1910 絶縁膜
1911 不純物領域
1912a 絶縁膜
1912b 絶縁膜
1913 導電膜
1914 絶縁膜
1915a 導電膜
1916a 導電膜
1917a 導電膜
1917b 導電膜
1918 絶縁膜
1919 素子形成層
1920 シート材
1921 シート材
2300 半導体基板
2301 素子分離用絶縁膜
2302 素子形成領域
2303 素子形成領域
2304 pウェル
2305 絶縁膜
2307 導電膜
2308 導電膜
2309 ゲート電極
2310 ゲート電極
2311 マスク
2312 不純物領域
2313 チャネル形成領域
2314 マスク
2315 不純物領域
2316 チャネル形成領域
2317 絶縁膜
2318 導電膜
2324 層間膜
2325 配線
2326 導電膜
3000 半導体装置
Claims (9)
- 第1の基準クロック信号及び同期信号が入力され、前記同期信号を用いて第1のリセット信号を生成し、前記第1のリセット信号に従い前記第1の基準クロック信号の立ち上がりのエッジ数を計数する第1のカウンタ回路と、
前記第1のカウンタ回路に接続され、前記第1の基準クロック信号が入力され、前記第1のカウンタ回路の計数値を用いて第2のリセット信号を生成し、前記第2のリセット信号に従い前記第1の基準クロック信号の立ち上がりのエッジ数を計数する第2のカウンタ回路と、
前記第1のカウンタ回路に接続され、前記第1の基準クロック信号及び前記第1のリセット信号が入力され、前記第1のリセット信号に従い前記第1の基準クロック信号を分周することにより第2の基準クロック信号を生成する第1の分周回路と、
前記第1のカウンタ回路及び前記第2のカウンタ回路に接続され、前記第1のリセット信号及び前記第2のリセット信号の一方が入力され、入力された一方のリセット信号を第3のリセット信号として出力するリセット信号生成回路と、
前記第1の分周回路及び前記リセット信号生成回路に接続され、前記第2の基準クロック信号及び前記第3のリセット信号が入力され、前記第3のリセット信号に従い前記第2の基準クロック信号を分周することにより、クロック信号を生成する第2の分周回路と、を有することを特徴とするクロック信号生成回路。 - 請求項1において、
前記第1のカウンタ回路、前記第2のカウンタ回路、前記第1の分周回路、及び前記第2の分周回路のそれぞれは、フリップフロップ回路と、
ラッチ回路、NOT回路、AND回路、OR回路、NAND回路、及びNOR回路のいずれか一つまたは複数と、を有することを特徴とするクロック信号生成回路。 - 第1の電源電圧を用いて第2の電源電圧を生成する定電圧回路と、
前記定電圧回路に接続され、前記第2の電源電圧を用いて第1の基準クロック信号を生成する基準クロック信号生成回路と、
前記基準クロック信号生成回路と接続され、前記第1の基準クロック信号及び同期信号が入力され、前記同期信号を用いて第1のリセット信号を生成し、前記第1のリセット信号に従い前記第1の基準クロック信号の立ち上がりのエッジ数を計数する第1のカウンタ回路と、
前記基準クロック信号生成回路及び前記第1のカウンタ回路に接続され、前記第1の基準クロック信号が入力され、前記第1のカウンタ回路の計数値を用いて第2のリセット信号を生成し、前記第2のリセット信号に従い前記第1の基準クロック信号の立ち上がりのエッジ数を計数する第2のカウンタ回路と、
前記基準クロック信号生成回路及び前記第1のカウンタ回路に接続され、前記第1の基準クロック信号及び前記第1のリセット信号が入力され、前記第1のリセット信号に従い前記第1の基準クロック信号を分周することにより第2の基準クロック信号を生成する第1の分周回路と、
前記第1のカウンタ回路及び前記第2のカウンタ回路に接続され、前記第1のリセット信号及び前記第2のリセット信号の一方が入力され、入力された一方のリセット信号を第3のリセット信号として出力するリセット信号生成回路と、
前記第1の分周回路及び前記リセット信号生成回路に接続され、前記第2の基準クロック信号及び前記第3のリセット信号が入力され、前記第3のリセット信号に従い前記第2の基準クロック信号を分周することにより、クロック信号を生成する第2の分周回路と、を有することを特徴とするクロック信号生成回路。 - 請求項3において、
前記第1のカウンタ回路、前記第2のカウンタ回路、前記第1の分周回路、及び前記第2の分周回路のそれぞれは、フリップフロップ回路と、
ラッチ回路、NOT回路、AND回路、OR回路、NAND回路、及びNOR回路のいずれか一つまたは複数と、を有することを特徴とするクロック信号生成回路。 - アンテナと、
クロック信号生成回路と、
前記アンテナから受信した信号から電源電圧を生成するRF回路と、
前記アンテナから受信した信号の演算処理を行うロジック回路と、を有し、
前記アンテナを介して無線通信装置との信号の送受信を行う半導体装置であって、
前記クロック信号生成回路は、前記電源電圧を基に生成された第1の基準クロック信号及び同期信号が入力され、前記同期信号を用いて第1のリセット信号を生成し、前記第1のリセット信号に従い前記第1の基準クロック信号の立ち上がりのエッジ数を計数する第1のカウンタ回路と、
前記第1のカウンタ回路に接続され、前記第1の基準クロック信号が入力され、前記第1のカウンタ回路の計数値を用いて第2のリセット信号を生成し、前記第2のリセット信号に従い前記第1の基準クロック信号の立ち上がりのエッジ数を計数する第2のカウンタ回路と、
前記第1のカウンタ回路に接続され、第1の基準クロック信号及び第1のリセット信号が入力され、前記第1のリセット信号に従い前記第1の基準クロック信号を分周することにより第2の基準クロック信号を生成する第1の分周回路と、
前記第1のカウンタ回路及び前記第2のカウンタ回路に接続され、前記第1のリセット信号及び前記第2のリセット信号の一方が入力され、入力された一方のリセット信号を第3のリセット信号として出力するリセット信号生成回路と、
前記第1の分周回路及び前記リセット信号生成回路に接続され、前記第2の基準クロック信号及び前記第3のリセット信号が入力され、前記第3のリセット信号に従い前記第2の基準クロック信号を分周することにより、クロック信号を生成する第2の分周回路と、を有することを特徴とする半導体装置。 - アンテナと、
クロック信号生成回路と、
前記アンテナから受信した信号から第1の電源電圧を生成するRF回路と、
前記アンテナから受信した信号の演算処理を行うロジック回路と、を有し、
前記アンテナを介して無線通信装置との信号の送受信を行う半導体装置であって、
前記クロック信号生成回路は、前記第1の電源電圧を用いて第2の電源電圧を生成する定電圧回路と、
前記定電圧回路に接続され、前記第2の電源電圧を用いて第1の基準クロック信号を生成する基準クロック信号生成回路と、
前記基準クロック信号生成回路と接続され、前記第1の基準クロック信号及び同期信号が入力され、前記同期信号を用いて第1のリセット信号を生成し、前記第1のリセット信号に従い前記第1の基準クロック信号の立ち上がりのエッジ数を計数する第1のカウンタ回路と、
前記基準クロック信号生成回路及び前記第1のカウンタ回路に接続され、前記第1の基準クロック信号が入力され、前記第1のカウンタ回路の計数値を用いて第2のリセット信号を生成し、前記第2のリセット信号に従い前記第1の基準クロック信号の立ち上がりのエッジ数を計数する第2のカウンタ回路と、
前記基準クロック信号生成回路及び前記第1のカウンタ回路に接続され、前記第1の基準クロック信号及び前記第1のリセット信号が入力され、前記第1のリセット信号に従い前記第1の基準クロック信号を分周することにより第2の基準クロック信号を生成する第1の分周回路と、
前記第1のカウンタ回路及び前記第2のカウンタ回路に接続され、前記第1のリセット信号及び前記第2のリセット信号の一方が入力され、入力された一方のリセット信号を第3のリセット信号として出力するリセット信号生成回路と、
前記第1の分周回路及び前記リセット信号生成回路に接続され、前記第2の基準クロック信号及び前記第3のリセット信号が入力され、前記第3のリセット信号に従い前記第2の基準クロック信号を分周することにより、クロック信号を生成する第2の分周回路と、を有することを特徴とする半導体装置。 - 請求項5または請求項6において、
前記第1のカウンタ回路、前記第2のカウンタ回路、前記第1の分周回路、及び前記第2の分周回路のそれぞれは、フリップフロップ回路と、
ラッチ回路、NOT回路、AND回路、OR回路、NAND回路、及びNOR回路のいずれか一つまたは複数と、を有することを特徴とする半導体装置。 - 請求項5乃至請求項7のいずれか一項において、
前記RF回路は、電源回路、復調回路、及び変調回路を有することを特徴とする半導体装置。 - 請求項5乃至請求項8のいずれか一項において、
前記ロジック回路は、制御回路、中央演算装置、ROM、及びRAMを有することを特徴とする半導体装置。
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