JP5437590B2

JP5437590B2 - 半導体装置

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Publication number: JP5437590B2
Application number: JP2008111963A
Authority: JP
Inventors: 正己遠藤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2007-04-26
Filing date: 2008-04-23
Publication date: 2014-03-12
Anticipated expiration: 2028-04-23
Also published as: KR101394098B1; TWI488436B; US20080266010A1; EP1986325B1; EP1986325A3; CN101295369B; KR20080096380A; US7667549B2; TW200903997A; EP1986325A2; CN101295369A; JP2008294427A

Description

本発明は半導体装置及びその駆動方法に関する。

近年、電磁波を無線通信に利用した個体識別技術が注目を集めている。特に、無線通信によりデータの交信を行う半導体装置として、ＲＦＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）を利用した半導体装置（ＲＦＩＤタグ、ＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）タグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグとも呼ばれる）による個体識別技術が注目を集めている。ＲＦＩＤを利用した半導体装置による個体識別技術は、個々の対象物の生産、管理等に役立てられ始めており、個人認証への応用に向けて実用化も進んでいる。

このような半導体装置は、外部から受信した信号に基づいて動作を行う。具体的には、外部装置の送信回路から出力された信号がＲＦＩＤタグ等の半導体装置に設けられた受信回路に入力される。

一般的に、外部装置から半導体装置に送られる信号は、搬送波のみからなる信号と、搬送波とデータ信号が合成された信号とが含まれている。半導体装置が外部から信号を受信すると、当該半導体装置を動作させるためのクロック信号を生成する。

しかし、半導体装置が外部装置と信号（搬送波のみからなる信号と、搬送波とデータ信号が合成された信号）の送受信を行っている期間において、動作にクロック信号が必要とされる期間は、半導体装置に設けられたロジック回路が受信信号の解析処理、演算処理等を行い外部装置へ応答信号を送信するまでの期間である。つまり、半導体装置が、受信する信号のうち搬送波とデータ信号が合成された信号を受信した場合である。

従って、従来は、クロック信号が必要とされない期間（搬送波のみからなる信号を受信している期間）においても半導体装置は、リングオシレータ等のクロック信号を生成させる手段を動作させており、当該クロック信号の生成に多くの電力が消費されている。

無駄な電力消費を低減する方法として、高速で動作するクロック信号と低速で動作するクロック信号を用い、未使用の場合には高速で動作するクロック信号を停止する通信端末装置が提案されている（例えば、特許文献１）
特開平１１−２１５０４３号公報

しかしながら、特許文献１に開示されている通信端末装置は、外部装置から送信される信号の受信の有無にかかわらず低速で動作するクロック信号は生成されるため、無駄な電力を消費してしまう。また、電池が設けられていないパッシブ型のタグへの利用は困難である。

本発明は、上記問題に鑑み、クロック信号の生成を制御することにより消費電力の低減を図ることを課題とする。

本発明の半導体装置の一は、外部との信号の送受信を制御する送受信制御回路と、受信信号に含まれるエッジを検出し、且つリングオシレータの動作を制御するリングオシレータ制御回路と、リングオシレータの動作に基づいてクロック信号を生成するクロック生成回路と、クロック信号が供給されることにより動作を行うロジック回路とを有し、送受信制御回路が外部と信号の送受信を行う期間において、リングオシレータ制御回路が受信信号に含まれるエッジを検出した場合に、リングオシレータの動作を開始させてクロック生成回路からクロック信号を出力させ、送受信制御回路から外部への応答信号の送信が終了した場合に、リングオシレータの動作を停止させてクロック生成回路からのクロック信号の出力を停止することを特徴とする。

また、本発明の半導体装置の一は、上記構成において、リングオシレータ制御回路は、受信信号に含まれるエッジを検出するエッジ検出回路と、ロジック回路の状態を判定する判定回路と、リングオシレータの動作を制御する動作制御回路とを有し、エッジ検出回路及び判定回路の動作に基づいて動作制御回路がリングオシレータの動作の有無を決定することを特徴とする。

また、本発明の半導体装置の一は、上記構成において、リングオシレータ制御回路は、エッジを検出するエッジ検出回路と、エッジ数をカウントするエッジカウンター回路と、エッジ検出回路及びエッジカウンター回路から出力された信号に基づいてデータ信号の受信開始の有無を判定する受信信号判定回路と、ロジック回路の状態を判定する判定回路と、リングオシレータの動作を制御する動作制御回路とを有し、受信信号判定回路及び判定回路の動作に基づいて動作制御回路がリングオシレータの動作の有無を決定すること特徴とする。

また、本発明の半導体装置の一は、上記構成において、送受信制御回路が外部と信号の送受信を行う期間において、エッジを検出するまでクロック信号の出力を停止状態とすることを特徴とする。

また、本発明の半導体装置の駆動方法の一は、外部との信号の送受信を制御する送受信制御回路と、受信信号に含まれるエッジを検出し、且つリングオシレータの動作を制御するリングオシレータ制御回路と、リングオシレータの動作に基づいてクロック信号を生成するクロック生成回路と、クロック信号が供給されることにより動作を行うロジック回路とを有し、送受信制御回路が外部と信号の送受信を行う期間において、送受信制御回路が外部から受信信号を受信した後に、受信信号をデジタル信号に変換してリングオシレータ制御回路へ出力し、リングオシレータ制御回路においてデジタル信号に変換された受信信号に含まれるエッジを検出し、エッジが検出された後にリングオシレータの動作を開始させ、リングオシレータの動作が開始することによりクロック生成回路からクロック信号を出力させ、クロック信号が出力された後にロジック回路の動作を開始させ、ロジック回路から出力される応答信号を送受信制御回路を介して外部へ送信させ、応答信号の送信が終了した後にリングオシレータを停止させ、クロック生成回路からクロック信号の出力を停止することを特徴とする。

また、本発明の半導体装置の駆動方法の一は、上記構成において、エッジを検出するまでクロック信号の出力を停止状態とすることを特徴とする。

本発明を用いることにより、クロック信号の生成を制御し消費電力を低減することが可能となる。

以下、本発明の実施の形態について図面を参照しながら説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本実施の形態の記載内容に限定して解釈されるものではない。なお、本明細書中の図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その説明は省略する場合がある。

（実施の形態１）
本実施の形態では、本発明の半導体装置の構成の一例に関し図面を参照して説明する。

本実施の形態で示す半導体装置は、信号の送受信を行う期間において、当該半導体装置の動作にクロック信号が必要とされる期間にクロック信号を生成し、動作にクロック信号が必要とされない場合にはクロック信号の生成を停止させる構成とする。以下に具体的な構成に関して説明する。

まず、本実施の形態の半導体装置の構成に関して図１を参照して説明する。なお、図１では、半導体装置２００が外部装置２２０と信号の送受信を行う場合を示している。

また、本実施の形態では、送受信制御回路２２１及びデータ信号発生回路２２２を有する外部装置２２０が、送受信制御回路２２１を介して半導体装置２００と信号（信号２１７、信号２３２）の送受信を行う場合について説明する。外部装置２２０から半導体装置２００に送信される信号２３２は、データ信号発生回路２２２から出力されたデータ信号２３１が送受信制御回路２２１において搬送波と合成されて生成される。つまり、信号２３２には、搬送波のみからなる信号と、搬送波とデータ信号２３１が合成された信号とが含まれている。

外部装置２２０は、半導体装置２００と情報の送受信を行うものであればよく、例えば、情報を読み取るリーダや、読み取り機能及び書き込み機能を備えたリーダ／ライタ等が挙げられる。また、読み取り機能と書き込み機能の一方又は両方を備える携帯電話やコンピュータ等も含まれる。

本明細書において、半導体装置２００が外部（ここでは、外部装置２２０）と信号の送受信を行う期間とは、半導体装置２００が外部装置２２０から信号２３２を受信している場合をいう。従って、当該期間には、半導体装置２００が外部装置２２０から搬送波とデータ信号２３１が合成された信号を受信している場合だけでなく、搬送波のみからなる信号を受信している場合も含まれている。

図１に示す半導体装置は、少なくとも送受信制御回路２０１、ロジック回路２０２、リングオシレータ制御回路２０３、リングオシレータ２０４、クロック生成回路２０５を有している。

送受信制御回路２０１は、外部装置２２０から出力された信号２３２を受信する機能と、半導体装置２００から外部装置２２０へ信号２１７を送信する機能を有している。また、送受信制御回路２０１は、外部装置２２０から出力された信号２３２を受信した後、当該信号２３２を変換してリングオシレータ制御回路２０３とロジック回路２０２に信号２１１を出力する。

ロジック回路２０２は、外部装置２２０から受信した信号の解析処理、演算処理等を行う回路である。送受信制御回路２０１から供給される信号２１１及びクロック生成回路２０５から供給されるクロック信号２１５に基づいて、受信した信号の解析処理、演算処理等を行う。また、ロジック回路２０２において解析処理、演算処理等を行った後、外部装置２２０へ送信するための応答信号２１６を送受信制御回路２０１に出力し、当該送受信制御回路２０１を介して外部装置２２０に信号２１７を出力する。

リングオシレータ制御回路２０３は、リングオシレータ２０４を動作させるか否かを制御する回路である。送受信制御回路２０１から供給される信号２１１又はロジック回路２０２から供給される信号２１２に応じて、リングオシレータ２０４の動作の有無を制御する制御信号２１３を出力する。

例えば、送受信制御回路２０１から出力された信号２１１からエッジ（搬送波に含まれるデータ信号２３１）を検出した場合には、リングオシレータ制御回路２０３からリングオシレータ２０４を動作させる制御信号２１３が出力され、リングオシレータ２０４が動作を開始する。

一方、ロジック回路２０２から出力された応答信号２１６が送受信制御回路２０１に出力され、当該応答信号２１６に基づいて半導体装置２００から外部装置２２０に信号２１７が送信される期間が終了した場合には、リングオシレータ２０４の動作が停止する。この場合、半導体装置２００から信号２１７が送信される期間が終了すると、ロジック回路２０２から出力された信号２１２に応じてリングオシレータ制御回路２０３から出力される制御信号２１３に基づいて、リングオシレータ２０４が停止する。

リングオシレータ２０４は、信号を発振させる機能を有する回路であり、インバータを奇数個直列に接続する構成とすることができる。本実施の形態では、リングオシレータ２０４は、リングオシレータ制御回路２０３から出力される制御信号２１３に応じて動作するか否かが制御される。リングオシレータ２０４が動作する場合には、クロック生成回路２０５に発振信号２１４を出力する。なお、本実施の形態で示す半導体装置では、信号を発振させる機能を有する回路はリングオシレータに限られない。リングオシレータの代わりに水晶発振器、マルチバイブレータ等を設けた構成としてもよい。

クロック生成回路２０５は、クロック信号を生成する回路であり、リングオシレータ２０４から供給される制御信号２１３に基づいてクロック信号２１５を生成する。クロック生成回路２０５で生成されたクロック信号２１５は、ロジック回路２０２とリングオシレータ制御回路２０３に供給される。クロック信号２１５に基づいてロジック回路２０２においてデータ信号の解析処理、演算処理等が行われる。

次に、リングオシレータ制御回路２０３の具体的な構成に関して図２を参照して説明する。

リングオシレータ制御回路２０３は、エッジ検出回路２４１、受信信号判定回路２４３、動作制御回路２４４、判定回路２４５を有している。

エッジ検出回路２４１は、送受信制御回路２０１から出力される信号２１１に含まれるエッジ（搬送波に含まれるデータ信号）を検出する回路である。エッジ検出回路２４１においてエッジが検出された場合、エッジ検出回路２４１から出力される信号２５１により、受信信号においてエッジが検出されたことが受信信号判定回路２４３に伝えられる。

受信信号判定回路２４３は、エッジ検出回路２４１においてエッジが検出された場合には、当該エッジ検出回路２４１から出力された信号２５１に基づいて、データ信号の受信開始と判断する。そして、受信信号判定回路２４３から出力される信号２５３により、データ信号の受信を開始したことが動作制御回路２４４に伝えられる。なお、図２の構成において、受信信号判定回路２４３を設けずに、エッジ検出回路２４１から出力された信号２５１を直接動作制御回路２４４に入力させる構成としてもよい。

動作制御回路２４４は、受信信号判定回路２４３から出力される信号２５３又は判定回路２４５から出力される信号２５４に応じて、リングオシレータ２０４の動作の有無を当該動作制御回路２４４から出力される制御信号２１３を用いて制御する。具体的には、受信信号判定回路２４３から出力される信号２５３によりデータ信号の受信を開始した合図があった場合には、動作制御回路２４４からリングオシレータ２０４の動作を開始させる制御信号２１３が出力される。

判定回路２４５は、クロック生成回路２０５から出力されるクロック信号２１５及びロジック回路２０２から出力される信号２１２に応じてロジック回路２０２の状態を判断する。ロジック回路２０２が、受信した信号の解析処理、演算処理を行った後、応答信号２１６を送受信制御回路２０１に出力し、半導体装置２００から外部装置２２０への信号２１７の送信が終了した時点で、判定回路２４５から出力される信号２５４に基づいて、動作制御回路２４４からリングオシレータ２０４の動作を停止させるための制御信号２１３が出力される。

本実施の形態で示す半導体装置２００は、外部装置２２０から信号２３２を受信している全ての期間において当該半導体装置２００でクロック信号２１５を生成するのではなく、クロック信号２１５が必要となる動作を行う期間（信号２３２の受信時におけるロジック回路２０２の動作開始から半導体装置２００から信号２１７の送信時）に限ってクロック信号２１５の生成を行う。つまり、半導体装置２００が信号２３２を受信した時点からロジック回路２０２が動作するまでの期間、半導体装置２００から信号２１７の送信が終了後の期間等においては、半導体装置２００においてクロック信号２１５の出力を停止する。従って、半導体装置２００の動作にクロック信号２１５が必要とされない期間において、リングオシレータ２０４を停止させクロック信号２１５の出力を停止させる構成とすることが可能である。

なお、本実施の形態で示す半導体装置は、図２で示した構成においてエッジカウンター回路２４２を設けた構成としてもよい（図３）。

エッジカウンター回路２４２を設けた場合、エッジ検出回路２４１から出力された信号２５１がエッジカウンター回路２４２に入力され、エッジ数をカウントする。その後、エッジカウンター回路２４２から出力された信号２５２がエッジ検出回路２４１から出力される信号２５１とあわせて、受信信号判定回路２４３の判定信号となる。つまり、受信信号判定回路２４３は、エッジ検出回路２４１から出力される信号２５１及びエッジカウンター回路２４２から出力される信号２５２に基づいてデータ信号の受信開始の有無を判定する。

エッジカウンター回路２４２を設けることによって、リングオシレータ２０４の動作（発振）点（タイミング）を制御することが可能となる。

このように、半導体装置２００が外部装置２２０から信号２３２を受信している全ての期間において、クロック信号２１５を生成するのではなく、当該半導体装置２００の動作にクロック信号２１５が必要とされる場合に限ってリングオシレータ２０４を動作させてクロック信号２１５を生成することにより、消費電力を低減することが可能となる。

なお、本実施の形態は、本明細書の他の実施の形態で示した半導体装置の構成と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、上記実施の形態で示した半導体装置の動作について図面を参照して説明する。

まず、上記実施の形態で示した半導体装置２００が外部装置２２０から送信された信号２３２を受信してから、当該外部装置２２０に応答する信号２１７を送信するまでの半導体装置２００の動作に関して図４のフローチャートを参照して説明する。

まず、外部装置２２０から出力された信号２３２を半導体装置２００における送受信制御回路２０１で受信する（３０１）。なお、信号２３２には、搬送波のみからなる信号と、搬送波とデータ信号が合成された信号が含まれている。

次に、送受信制御回路２０１において受信した信号２３２をアナログからデジタルに変換（ＡＤ変換）し、当該変換された信号２１１をリングオシレータ制御回路２０３におけるエッジ検出回路２４１に入力する（３０２）。エッジ検出回路２４１において、エッジの検出を行う（３０３）。なお、エッジが検出されるとは、受信した信号２３２において、搬送波とデータ信号が合成された信号を検出することをいう。エッジが検出された場合（ＹＥＳ）は、動作制御回路２４４から出力される制御信号２１３に基づいてリングオシレータ２０４を動作させる（３０４）。

次に、リングオシレータ２０４から出力される信号２１４に基づいて、クロック生成回路２０５においてクロック信号２１５が生成され、ロジック回路２０２及びリングオシレータ制御回路２０３に出力される（３０５）。

次に、ロジック回路２０２は、入力されたクロック信号２１５に基づいて受信した信号の解析処理や演算処理等を行った後、応答信号２１６を送受信制御回路２０１へ出力する（３０６）。

次に、半導体装置２００の送受信制御回路２０１から外部装置２２０への信号２１７の送信の終了の有無を判定回路２４５で判定する（３０７）。信号２１７の送信が終了した場合（ＹＥＳ）には、動作制御回路２４４から出力される制御信号２１３に基づいてリングオシレータ２０４の動作を停止させる（３０８）。その後、リングオシレータ２０４の動作の停止により、クロック生成回路２０５においてクロック信号２１５の生成が停止する（３０９）。

以上の３０１〜３０９の動作を繰り返すことにより半導体装置２００は動作する。

次に、半導体装置の動作に関して図５のタイミングチャートを参照して説明する。なお、図５では、送受信制御回路２０１から出力される信号２１１、ロジック回路２０２から送受信制御回路２０１に出力される応答信号２１６、リングオシレータ２０４の状態、リングオシレータ制御回路２０３からリングオシレータ２０４に出力される制御信号２１３、ロジック回路２０２からリングオシレータ制御回路２０３に出力される信号２１２を示している。

まず、半導体装置２００が外部装置２２０から出力された信号２３２を受信する。期間２６０においては、信号２３２として搬送波のみからなる信号を受信している場合を示している。この場合、半導体装置において、リングオシレータ２０４は動作しておらず、クロック信号２１５も出力されずクロック生成回路２０５は停止している。期間２６０であっても、例えば、半導体装置２００がパッシブ型のタグとして用いる場合には、期間２６０において受信している信号２３２により当該半導体装置２００を駆動するための電源を生成する。また、動作にクロック信号２１５が必要とされない回路も動作しうる。

受信した信号２３２を送受信制御回路２０１でＡＤ変換されて得られた信号２１１において、エッジ検出回路２４１によりエッジが検出されると、リングオシレータ制御回路２０３から出力される制御信号２１３がロウレベルからハイレベルに変化し、リングオシレータ２０４が停止状態２７０から動作状態２７１に変化する（期間２６１）。

次に、外部装置２２０から出力される信号２３２において、搬送波とデータ信号が合成された信号２３２を受信する期間２６１が終了後、半導体装置２００は搬送波のみを含む信号２３２を受信する（期間２６２）。なお、期間２６２において、半導体装置２００のロジック回路２０２において、ロジック回路２０２に入力された信号２１１の解析処理、演算処理を行う。

その後、ロジック回路２０２から応答信号２１６が出力され送受信制御回路２０１を介して外部装置２２０に信号２１７が送信され、信号２１２がロウレベルからハイレベルとなる（期間２６３）。半導体装置２００から外部装置２２０への信号２１７の送信が終了すると信号２１２がハイレベルからロウレベルとなり、リングオシレータ２０４に供給される制御信号２１３がハイレベルからロウレベルとなり、リングオシレータ２０４の動作が停止（動作状態２７１から停止状態２７２に変化）する（期間２６４）。従って、期間２６４ではクロック生成回路２０５においてクロック信号２１５が生成されない。

このように、半導体装置が外部装置から信号を受信している全ての期間において、クロック信号を生成するのではなく、当該半導体装置の動作にクロック信号が必要とされる場合に限ってリングオシレータを動作させてクロック信号を生成することにより、消費電力を低減することが可能となる。

（実施の形態３）
本実施の形態では、上記実施の形態で示した半導体装置のリングオシレータ制御回路の具体的な構成に関して、図６を参照して説明する。

図３に示した半導体装置の構成において、エッジ検出回路２４１は、フリップ・フロップ回路２８１、インバータ回路２８２、ＡＮＤ回路２８３を設けた構成することができる。エッジカウンター回路２４２は、フリップ・フロップ回路２８４、フリップ・フロップ回路２８５で設けた構成とすることができる。受信信号判定回路２４３は、フリップ・フロップ回路２８６で設けた構成とすることができる。判定回路２４５は、フリップ・フロップ回路２８７、インバータ回路２８８、ＡＮＤ回路２８９で設けた構成とすることができる。動作制御回路２４４は、フリップ・フロップ回路２８０で設けた構成とすることができる。

なお、図６では、フリップ・フロップ回路２８１、フリップ・フロップ回路２８４、フリップ・フロップ回路２８５は、クロック（Ｃ）の入力と出力（Ｑ）を有し、フリップ・フロップ回路２８６、フリップ・フロップ回路２８０は、セット（Ｓ）及びリセット（Ｒ）の入力と出力（Ｑ）を有し、フリップ・フロップ回路２８７は、Ｄ及びクロック（Ｃ）の入力と出力（Ｑ）を有する構成を示しているが、これに限られない。

例えば、エッジカウンター回路２４２をフリップ・フロップ回路２８４、２８５で設けるのではなく、カウンター回路で設けた構成としてもよい。

以下に、図６を参照して半導体装置２００の動作を説明する。なお、以下の説明では、半導体装置２００が外部装置２２０から送信された信号を受信して、当該外部装置２２０に応答信号を送信する場合における半導体装置２００の動作に関して説明する。

半導体装置が外部装置から出力された信号を受信すると、送受信制御回路２０１を介して信号２１１がエッジ検出回路２４１のフリップ・フロップ回路２８１とインバータ回路２８２に入力される。フリップ・フロップ回路２８１とインバータ回路２８２から出力された信号をＡＮＤ回路２８３によって比較することにより、受信した信号２１１に含まれるエッジが検出される。その後、ＡＮＤ回路２８３から出力された信号２５１は、フリップ・フロップ回路２８６にセット信号として入力される。

なお、ＡＮＤ回路２８３から出力される信号２５１は、エッジカウンター回路２４２のフリップ・フロップ回路２８４、フリップ・フロップ回路２８５を介して信号２５２としてフリップ・フロップ回路２８６のリセットに入力される。

次に、フリップ・フロップ回路２８６から出力された信号２５３は、動作制御回路２４４のフリップ・フロップ回路２８０にセット信号として入力され、フリップ・フロップ回路２８０から出力される信号２１３が変化する。その結果、リングオシレータ２０４の状態が停止状態から発振状態となる（動作を開始する）。

リングオシレータ２０４が発振状態となると、クロック生成回路２０５においてクロック信号２１５が生成され、ロジック回路２０２と、判定回路２４５のフリップ・フロップ回路２８７にクロック信号２１５が供給される。また、ロジック回路２０２から出力される信号２１２が判定回路２４５のフリップ・フロップ回路２８７に入力される。

フリップ・フロップ回路２８７から出力された信号はインバータ回路２８８を介してＡＮＤ回路２８９に入力される。そして、ＡＮＤ回路２８９においてロジック回路２０２から出力された信号２１２と比較することにより、ロジック回路２０２から出力された応答信号２１６の外部装置への送信が終了したことを検出する。その後、ＡＮＤ回路２８９から出力される信号２５４がフリップ・フロップ回路２８０のリセットに入力される。その結果、フリップ・フロップ回路２８０から出力される信号２１３が変化し、リングオシレータ２０４の状態が発振状態から停止状態となりクロック生成回路２０５からクロック信号２１５の出力が停止する。

このように、半導体装置が外部装置から信号を受信している全ての期間において、クロック信号を生成するのではなく、当該半導体装置の動作にクロック信号が必要とされる場合（受信信号のエッジを検出した時点から応答信号の送信の完了まで）に限ってリングオシレータを動作させてクロック信号を生成することにより、消費電力を低減することが可能となる。

（実施の形態４）
本実施の形態では、上記実施の形態で示した半導体装置の構成に関して図面を参照して説明する。

まず、図７を用いて本実施の形態で示す半導体装置のブロック構成を説明する。図７において、ＲＦＩＤタグ等の半導体装置（以下「ＲＦＩＤタグ１００１」と記す）は、ＣＰＵ１００２と、ＲＯＭ１００３と、ＲＡＭ１００４と、コントローラ１００５とから構成されるロジック回路１００６と、アンテナ１００７と、共振回路１００８と、電源回路１００９と、リセット回路１０１０と、クロック生成部１０１１と、復調回路１０１２と、変調回路１０１３と、電源管理回路１０１４とから構成されるアナログ部１０１５とを有している。図７において、図１に示した送受信制御回路は復調回路１０１２及び変調回路１０１３から構成され、リングオシレータ制御回路２０３、リングオシレータ２０４、クロック生成回路２０５はクロック生成部１０１１に設ける構成とすることができる。

コントローラ１００５は、ＣＰＵインターフェース（ＣＰＵＩＦ）１０１６と、制御レジスタ１０１７と、コード抽出回路１０１８と、符号化回路１０１９とから構成される。なお、図７では、説明の簡単化のため、通信信号を受信信号１０２０と、送信信号１０２１とに分けて示したが、実際には、両者は一体とされた信号であり、ＲＦＩＤタグ１００１及びリーダ／ライタの間で同時に送受信される。受信信号１０２０は、アンテナ１００７と共振回路１００８とで受信された後、復調回路１０１２により復調される。また、送信信号１０２１は、変調回路１０１３により変調された後、アンテナ１００７より送信される。

図７において、通信信号により形成される磁界中にＲＦＩＤタグ１００１を置くと、アンテナ１００７と共振回路１００８により、誘導起電力を生じる。誘導起電力は、電源回路１００９における電気容量により保持され、また電気容量によって電位が安定化され、ＲＦＩＤタグ１００１の各回路に電源電圧として供給される。リセット回路１０１０は、ＲＦＩＤタグ１００１全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成部１０１１は、電源管理回路１０１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する構成とすることができる。復調回路１０１２は、ＡＳＫ方式の受信信号１０２０の振幅の変動を”０”／”１”の受信データ１０２２として検出する。復調回路１０１２は、例えばローパスフィルターとする。さらに、変調回路１０１３は、送信データをＡＳＫ方式の送信信号１０２１の振幅を変動させて送信する。例えば、送信データ１０２３が”０”の場合、共振回路１００８の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路１０１４は、電源回路１００９よりロジック回路１００６に供給される電源電圧またはロジック回路１００６における消費電流を監視し、クロック生成部１０１１において、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。

本実施の形態におけるＲＦＩＤタグの動作を説明する。まず、リーダ／ライタより送信された受信信号１０２０により、ＲＦＩＤタグ１００１が暗号文データを含む受信信号１０２０を受信する。受信信号１０２０は、復調回路１０１２で復調された後、コード抽出回路１０１８で制御コマンドや暗号文のデータなどに分解され、制御レジスタ１０１７に格納される。ここで、制御コマンドは、ＲＦＩＤタグ１００１の応答を指定するデータである。例えば、固有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。なお、クロック生成部１０１１において受信信号１０２０からエッジが検出された場合に当該クロック生成部１０１１からクロック信号１０２５がロジック回路１００６に出力される。

続いて、ロジック回路１００６において、ＣＰＵ１００２が、ＲＯＭ１００３に格納された暗号解読プログラムにしたがって、ＲＯＭ１００３にあらかじめ格納された秘密鍵１０２４を用いて暗号文を解読（復号）する。復号された暗号文（復号文）は、制御レジスタ１０１７に格納される。この際、ＲＡＭ１００４をデータ格納領域として用いる。なお、ＣＰＵ１００２は、ＣＰＵＩＦ１０１６を介してＲＯＭ１００３、ＲＡＭ１００４、制御レジスタ１０１７にアクセスする。ＣＰＵＩＦ１０１６は、ＣＰＵ１００２が要求するアドレスより、ＲＯＭ１００３、ＲＡＭ１００４、制御レジスタ１０１７のいずれかに対するアクセス信号を生成する機能を有している。

最後に、符号化回路１０１９において、復号文から送信データ１０２３を生成し、変調回路１０１３で変調し、アンテナ１００７より送信信号１０２１をリーダ／ライタに送信する。その後、クロック生成部１０１１から出力されるクロック信号が停止する。

なお、本実施の形態では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式とを適用することができる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。

（実施の形態５）
本実施の形態では、上記実施の形態で示した半導体装置の作製方法の一例について説明する。本実施の形態においては、アンテナ回路を含む半導体装置を同じ基板上に設ける構成について説明する。

まず、図９（Ａ）に示すように、基板１９０１の一表面に絶縁膜１９０２を介して剥離層１９０３を形成し、続けて下地膜として機能する絶縁膜１９０４と半導体膜１９０５（例えば、非晶質珪素を含む膜）を積層して形成する。なお、絶縁膜１９０２、剥離層１９０３、絶縁膜１９０４および半導体膜１９０５は、連続して形成することができる。

なお、基板１９０１は、ガラス基板、石英基板、金属基板（例えば、ステンレス基板など）、セラミック基板、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層１９０３は、絶縁膜１９０２を介して基板１９０１の全面に設けているが、必要に応じて、基板１９０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。

また、絶縁膜１９０２、絶縁膜１９０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の材料を用いて形成する。例えば、絶縁膜１９０２、１９０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１９０２は、基板１９０１から剥離層１９０３またはその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１９０４は基板１９０１、剥離層１９０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１９０２、１９０４を形成することによって、基板１９０１からＮａなどのアルカリ金属やアルカリ土類金属が、剥離層１９０３から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１９０１として石英を用いるような場合には絶縁膜１９０２を省略してもよい。

また、剥離層１９０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または当該元素を主成分とする合金材料若しくは化合物材料からなる膜を単層または積層して形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ_２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ_２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素（ＳｉＯ_２）等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、プラズマ処理として、例えば高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。

また、半導体膜１９０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５ｎｍ以上２００ｎｍ以下（好ましくは３０ｎｍ以上１５０ｎｍ以下）の厚さで形成する。

次に、図９（Ｂ）に示すように、半導体膜１９０５にレーザビームを照射して結晶化を行う。なお、レーザビームの照射と、ＲＴＡまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体膜１９０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶化した結晶質半導体膜１９０５ａ〜１９０５ｆを形成し、当該半導体膜１９０５ａ〜１９０５ｆを覆うようにゲート絶縁膜１９０６を形成する。

なお、ゲート絶縁膜１９０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の材料を用いて形成する。例えば、ゲート絶縁膜１９０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。

結晶化された半導体膜１９０５ａ〜１９０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０ｎｍ以上６０ｎｍ以下の非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザビームを照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１９０５ａ〜１９０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザビームの照射だけで非晶質半導体膜の結晶化を行ってもよい。

なお、結晶化に用いるレーザ発振器としては、連続発振型のレーザ発振器（ＣＷレーザ発振器）やパルス発振型のレーザ発振器（パルスレーザ発振器）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、または多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、及びＴａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザ、及び金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのパワー密度は０．０１ＭＷ／ｃｍ^２以上１００ＭＷ／ｃｍ^２以下程度（好ましくは０．１ＭＷ／ｃｍ^２以上１０ＭＷ／ｃｍ^２以下）が必要である。そして、走査速度を１０ｃｍ／ｓｅｃ以上２０００ｃｍ／ｓｅｃ以下程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、または多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、モード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。

また、ゲート絶縁膜１９０６は、半導体膜１９０５ａ乃至半導体膜１９０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化または窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ_２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することができる。

このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下、代表的には５ｎｍ以上１０ｎｍ以下の絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くすることができる。このような高密度プラズマ処理は、半導体膜（結晶性シリコンまたは多結晶シリコン）を直接酸化（または窒化）するため、形成される絶縁膜の厚さのばらつきを極めて小さくすることができる。加えて、結晶性シリコンの結晶粒界においても、強く酸化されることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理により半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。

なお、ゲート絶縁膜１９０６は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸化窒化シリコン、または窒化シリコンの絶縁膜のいずれか一つまたは複数を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。

また、半導体膜に対し、連続発振レーザまたは１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体膜１９０５ａ乃至半導体膜１９０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁膜１９０６を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）を得ることができる。

次に、ゲート絶縁膜１９０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０ｎｍ以上１００ｎｍ以下の厚さで形成する。第２の導電膜は、１００ｎｍ以上４００ｎｍ以下の厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。

次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１９０５ａ乃至半導体膜１９０５ｆの上方にゲート電極１９０７を形成する。ここでは、ゲート電極１９０７として、第１の導電膜１９０７ａと第２の導電膜１９０７ｂの積層構造で設けた例を示している。

次に、図９（Ｃ）に示すように、ゲート電極１９０７をマスクとして半導体膜１９０５ａ〜半導体膜１９０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、半導体膜１９０５ｃおよび１９０５ｅにｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０^１５／ｃｍ^３以上１×１０^１９／ｃｍ^３以下の濃度で含まれるように半導体膜１９０５ａ乃至半導体膜１９０５ｆに選択的に導入し、ｎ型を示す不純物領域１９０８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０^１９／ｃｍ^３以上１×１０^２０／ｃｍ^３以下の濃度で含まれるように選択的に半導体膜１９０５ｃ、１９０５ｅに導入し、ｐ型を示す不純物領域１９０９を形成する。

続いて、ゲート絶縁膜１９０６とゲート電極１９０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物または珪素の窒化物の無機材料を含む膜、及び有機樹脂などの有機材料を含む膜の一種または複数種を、単層または積層して形成する。次に、絶縁膜を垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１９０７の側面に接する絶縁膜１９１０（サイドウォールともよばれる）を形成する。絶縁膜１９１０は、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。

続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１９０７および絶縁膜１９１０をマスクとして用いて、半導体膜１９０５ａ、半導体膜１９０５ｂ、半導体膜１９０５ｄ、半導体膜１９０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１９１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０^１９／ｃｍ^３以上１×１０^２０／ｃｍ^３以下の濃度で含まれるように半導体膜１９０５ａ、半導体膜１９０５ｂ、半導体膜１９０５ｄ、半導体膜１９０５ｆに選択的に導入し、不純物領域１９０８より高濃度のｎ型を示す不純物領域１９１１を形成する。

以上の工程により、図９（Ｄ）に示すように、ｎチャネル型薄膜トランジスタ１９００ａ、１９００ｂ、１９００ｄ、１９００ｆとｐチャネル型薄膜トランジスタ１９００ｃ、１９００ｅが形成される。

なお、ｎチャネル型薄膜トランジスタ１９００ａは、ゲート電極１９０７と重なる半導体膜１９０５ａの領域にチャネル形成領域が形成され、ゲート電極１９０７及び絶縁膜１９１０と重ならない領域にソース領域またはドレイン領域を形成する不純物領域１９１１が形成され、絶縁膜１９１０と重なる領域であってチャネル形成領域と不純物領域１９１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型薄膜トランジスタ１９００ｂ、薄膜トランジスタ１９００ｄ、薄膜トランジスタ１９００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１９１１が形成されている。

また、ｐチャネル型薄膜トランジスタ１９００ｃは、ゲート電極１９０７と重なる半導体膜１９０５ｃの領域にチャネル形成領域が形成され、ゲート電極１９０７と重ならない領域にソース領域またはドレイン領域を形成する不純物領域１９０９が形成されている。また、ｐチャネル型薄膜トランジスタ１９００ｅも同様にチャネル形成領域及び不純物領域１９０９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ１９００ｃ、１９００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。

次に、図１０（Ａ）に示すように、半導体膜１９０５ａ〜１９０５ｆ、ゲート電極１９０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１９００ａ〜１９００ｆのソース領域またはドレイン領域を形成する不純物領域１９０９、１９１１と電気的に接続する導電膜１９１３を形成する。絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物及び珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、及びエポキシ等の有機材料、シロキサン材料のいずれか一種または複数種を単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１９１２ａとして窒化酸化珪素膜で形成し、２層目の絶縁膜１９１２ｂとして酸化窒化珪素膜で形成する。また、導電膜１９１３は、薄膜トランジスタ１９００ａ〜１９００ｆのソース電極またはドレイン電極を形成する。

なお、絶縁膜１９１２ａ、１９１２ｂを形成する前、または絶縁膜１９１２ａ、１９１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザニール法またはＲＴＡ法などを適用するとよい。

また、導電膜１９１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、及びシリコン（Ｓｉ）から選択された元素、またはこれらの元素を主成分とする合金材料または化合物材料で、単層または積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分とし、ニッケルを含む材料、またはアルミニウムを主成分とし、ニッケルと、炭素と珪素の一方または両方とを含む合金材料などを用いることができる。導電膜１９１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１９１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。

次に、導電膜１９１３を覆うように、絶縁膜１９１４を形成し、当該絶縁膜１９１４上に、薄膜トランジスタ１９００ａおよび１９００ｆのソース電極またはドレイン電極を形成する導電膜１９１３とそれぞれ電気的に接続する導電膜１９１５ａ、１９１５ｂを形成する。また、薄膜トランジスタ１９００ａおよび１９００ｆのソース電極またはドレイン電極を形成する導電膜１９１３とそれぞれ電気的に接続する導電膜１９１６ａ、１９１６ｂを形成する。なお、導電膜１９１５ａ、１９１５ｂと導電膜１９１６ａ、１９１６ｂは同一の材料で同時に形成してもよい。導電膜１９１５ａ、１９１５ｂと導電膜１９１６ａ、１９１６ｂは、上述した導電膜１９１３に用いることのできる材料のいずれかを用いて形成することができる。

続いて、図１０（Ｂ）に示すように、導電膜１９１６ａ、１９１６ｂにアンテナとして機能する導電膜１９１７ａ、１９１７ｂが電気的に接続されるように形成する。

なお、絶縁膜１９１４は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

また、導電膜１９１７ａ、１９１７ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電膜１９１７ａ、１９１７ｂは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造または積層構造で形成する。

例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１９１７ａ、１９１７ｂを形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０℃以上３００℃以下の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。

次に、図１０（Ｃ）に示すように、導電膜１９１７ａ、１９１７ｂを覆うように絶縁膜１９１８を形成した後、薄膜トランジスタ１９００ａ〜１９００ｆ、導電膜１９１７ａ、１９１７ｂ等を含む層（以下、素子形成層１９１９と記す）を基板１９０１から剥離する。ここでは、レーザビーム（例えばＵＶ光）を照射することによって、薄膜トランジスタ１９００ａ〜１９００ｆを避けた領域に開口部を形成後、物理的な力を用いて基板１９０１から素子形成層１９１９を剥離することができる。また、基板１９０１から素子形成層１９１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１９０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン化合物を含む気体または液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ_３）を使用する。そうすると、素子形成層１９１９は、基板１９０１から剥離された状態となる。なお、剥離層１９０３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１９０３の除去を行った後にも、基板１９０１上に素子形成層１９１９を保持しておくことが可能となる。また、素子形成層１９１９が剥離された基板１９０１を再利用することによって、コストの削減をすることができる。

絶縁膜１９１８は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。

本実施の形態では、図１１（Ａ）に示すように、レーザビームの照射により素子形成層１９１９に開口部を形成した後に、当該素子形成層１９１９の一方の面（絶縁膜１９１８の露出した面）に第１のシート材１９２０を貼り合わせた後、基板１９０１から素子形成層１９１９を剥離する。

次に、図１１（Ｂ）に示すように、素子形成層１９１９の他方の面（剥離により露出した面）に、第２のシート材１９２１を貼り合わせた後、加熱処理と加圧処理の一方または両方を行って第２のシート材１９２１を貼り合わせる。第１のシート材１９２０、第２のシート材１９２１として、ホットメルトフィルム等を用いることができる。

また、第１のシート材１９２０、第２のシート材１９２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。

また本実施の形態では素子形成層１９１９を基板１９０１から剥離して利用する例を示しているが、剥離層１９０３を設けずに、基板１９０１上に上述の素子形成層１９１９を作製し、半導体装置として利用しても良い。なお基板１９０１として、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板を用いる場合は、半導体膜として単結晶半導体膜を用いればよく、半導体膜の結晶化の工程の分時間の短縮を図ることが出来る。

以上のように、本実施の形態の作製方法を用いることにより、小型で、物理的形状に対する柔軟性を有し、且つ、安定した動作を実現できる半導体装置を提供できる。

（実施の形態６）
本実施の形態では、単結晶基板に形成されたトランジスタを用いて、上記実施の形態で示した半導体装置を作製する例について説明する。

まず図１２（Ａ）に示すように、半導体基板２３００に、半導体素子を電気的に分離するための素子分離用絶縁膜２３０１を絶縁膜で形成する。素子分離用絶縁膜２３０１の形成により、トランジスタを形成するための領域（素子形成領域）２３０２と、素子形成領域２３０３とを電気的に分離することが出来る。

半導体基板２３００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）、及び貼り合わせ法またはＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）法を用いて作製されたＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板のいずれかを用いることができる。

素子分離用絶縁膜２３０１の形成には、選択酸化法（ＬＯＣＯＳ：ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ法）またはトレンチ分離法等を用いることができる。

また本実施の形態ではｎ型の導電型を有する単結晶シリコン基板を半導体基板２３００として用い、素子形成領域２３０３にｐウェル２３０４を形成した例を示している。半導体基板２３００の素子形成領域２３０３に形成されたｐウェル２３０４は、ｐ型の導電型を付与する不純物元素を素子形成領域２３０３に選択的に導入することによって形成することができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等を用いることができる。また半導体基板２３００としてｐ型の導電型を有する半導体基板を用いる場合、素子形成領域２３０２にｎ型を付与する不純物元素を選択的に導入し、ｎウェルを形成すれば良い。

なお本実施の形態では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、素子形成領域２３０２には不純物元素の導入を行っていない。しかし、ｎ型を付与する不純物元素を導入することにより素子形成領域２３０２にｎウェルを形成してもよい。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。

次に図１２（Ｂ）に示すように、素子形成領域２３０２、２３０３を覆うように絶縁膜２３０５、２３０６をそれぞれ形成する。本実施の形態では、半導体基板２３００を熱酸化することで素子形成領域２３０２、２３０３に形成された酸化珪素膜を、絶縁膜２３０５、２３０６として用いる。また、熱酸化により酸化珪素膜を形成した後、窒化処理を行うことによって酸化珪素膜の表面を窒化させて酸窒化珪素膜を形成し、酸化珪素膜と酸窒化珪素膜とが積層された層を絶縁膜２３０５、２３０６として用いても良い。

他にも、上述したように、プラズマ処理を用いて絶縁膜２３０５、２３０６を形成してもよい。例えば、高密度プラズマ処理により半導体基板２３００の表面を酸化または窒化することで、素子形成領域２３０２、２３０３に、絶縁膜２３０５、２３０６として用いる酸化珪素（ＳｉＯｘ）膜または窒化珪素（ＳｉＮｘ）膜を形成することができる。

次に図１２（Ｃ）に示すように、絶縁膜２３０５、２３０６を覆うように導電膜を形成する。本実施の形態では、導電膜として、順に積層された導電膜２３０７と導電膜２３０８とを用いた例を示している。導電膜は、単層の導電膜を用いていても良いし、３層以上の導電膜が積層された構造を用いていても良い。

導電膜２３０７、２３０８として、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また導電膜２３０７、２３０８は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。本実施の形態では、窒化タンタルを用いて導電膜２３０７を形成し、タングステンを用いて導電膜２３０８を形成する。

次に図１３（Ａ）に示すように、積層して設けられた導電膜２３０７、２３０８を所定の形状に加工（パターニングなど）することによって、絶縁膜２３０５、２３０６上にゲート電極２３０９、２３１０を形成する。

次に図１３（Ｂ）に示すように、素子形成領域２３０２を覆うように、レジストでマスク２３１１を選択的に形成する。そして、素子形成領域２３０３に不純物元素を導入する。マスク２３１１に加えてゲート電極２３１０もマスクとして機能するので、上記不純物元素の導入により、ｐウェル２３０４にソース領域またはドレイン領域として機能する不純物領域２３１２と、チャネル形成領域２３１３が形成される。不純物元素は、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施の形態では、不純物元素として、リン（Ｐ）を用いる。

次にマスク２３１１を除去した後、図１３（Ｃ）に示すように、素子形成領域２３０３を覆うようにレジストでマスク２３１４を選択的に形成する。そして素子形成領域２３０２に不純物元素を導入する。マスク２３１４に加えてゲート電極２３０９もマスクとして機能するので、上記不純物元素の導入により、素子形成領域２３０２内の半導体基板２３００において、ソース領域またはドレイン領域として機能する不純物領域２３１５と、チャネル形成領域２３１６が形成される。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施の形態では、図１３（Ｂ）で素子形成領域２３０３に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。

次に図１４（Ａ）に示すように、絶縁膜２３０５、２３０６、ゲート電極２３０９、２３１０を覆うように絶縁膜２３１７を形成する。そして絶縁膜２３１７にコンタクトホールを形成し、不純物領域２３１２、２３１５を一部露出させる。次にコンタクトホールを介して不純物領域２３１２、２３１５と接続する導電膜２３１８を形成する。導電膜２３１８は、ＣＶＤ法やスパッタリング法等により形成することができる。

絶縁膜２３１７は、無機材料、有機材料、または有機材料と無機材料の混合材料を用いて形成することができる。例えば酸化珪素、酸化窒化珪素、窒化酸化珪素、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素を含む膜、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、またはベンゾシクロブテンなどを用いることができる。また絶縁膜２３１７はその材料に応じて、ＣＶＤ法、スパッタ法、液滴吐出法または印刷法でなどで形成することが出来る。

なお、半導体装置に用いるトランジスタは、本実施の形態において図示した構造に限定されるものではない。例えば、逆スタガ構造であっても良い。

次に図１４（Ｂ）に示すように層間膜２３２４を形成する。そして層間膜２３２４をエッチングすることによりコンタクトホールを形成し、導電膜２３１８の一部を露出させる。層間膜２３２４は樹脂には限定せず、ＣＶＤ酸化膜など他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いて、エッチングを用いずにコンタクトホールを形成しても良い。次に層間膜２３２４上に、コンタクトホールを介して導電膜２３１８と接する配線２３２５を形成する。

次にアンテナとして機能する導電膜２３２６を、配線２３２５と接するように形成する。導電膜２３２６は、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、錫（Ｓｎ）、ニッケル（Ｎｉ）などの金属を用いて形成することが出来る。導電膜２３２６は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。導電膜２３２６は、上述した膜を単層で用いても良いし、上述した複数の膜を積層して用いても良い。

導電膜２３２６は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、めっき法、フォトリソグラフィ法、蒸着法等を用いて形成することが出来る。

なお本実施の形態では、アンテナを半導体素子と同じ基板上に形成する例について説明したが、本発明はこの構成に限定されない。半導体素子を形成した後、別途形成したアンテナを、集積回路と電気的に接続するようにしても良い。この場合、アンテナと集積回路との電気的な接続は、異方導電性フィルム（ＡＣＦ（ＡｎｉｓｏｔｒｏｐｉｃＣｏｎｄｕｃｔｉｖｅＦｉｌｍ））や異方導電性ペースト（ＡＣＰ（ＡｎｉｓｏｔｒｏｐｉｃＣｏｎｄｕｃｔｉｖｅＰａｓｔｅ））等で圧着させることにより電気的に接続することが出来る。また、他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いて接続を行うことも可能である。

以上のように、本実施の形態の作製方法を用いることにより、トランジスタの特性のばらつきを抑えることができるため、半導体装置に用いるトランジスタの数を少なくすることができ、且つ、安定した動作を実現できる半導体装置を提供できる。

（実施の形態７）
本実施の形態では、上記実施の形態と異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、トランジスタ等の作製に用いられる絶縁基板上の半導体膜としてガラス基板やプラスチック基板等に貼り合わせて設けられた単結晶半導体（例えば、単結晶シリコン）を用いる場合について説明する。

まず、単結晶半導体が形成された絶縁基板（以下、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板という）の製造方法について説明する。

半導体基板２００１を準備する（図１５（Ａ）、図１７（Ａ）参照）。半導体基板２００１としては、市販の半導体基板を用いればよく、例えばシリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリンなどの化合物半導体基板が挙げられる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズのものが代表的であり、その形状は円形のものがほとんどである。また、膜厚は１．５ｍｍ程度まで適宜選択できる。

次に、半導体基板２００１の表面から電界で加速されたイオン２００４を所定の深さに添加し、イオンドーピング層２００３を形成する（図１５（Ａ）、図１７（Ａ）参照）。イオン２００４のドーピングは、後にベース基板に転置するＳＯＩ層の膜厚を考慮して行われる。好ましくは、ＳＯＩ層の膜厚が５ｎｍ乃至５００ｎｍ、より好ましくは１０ｎｍ乃至２００ｎｍの厚さとなるようにする。半導体基板２００１にイオンを打ち込む際の加速電圧及びイオンのドーズ量は、転置するＳＯＩ層の膜厚を考慮して適宜設定する。イオン２００４は、水素、ヘリウム、又はフッ素等のハロゲンのイオンを用いることができる。なお、イオン２００４としては、水素、ヘリウム、又はハロゲン元素から選ばれたソースガスをプラズマ励起して生成された一の原子又は複数の同一の原子からなるイオン種を打ち込むことが好ましい。水素イオンをドーピングする場合には、Ｈ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋イオンを含ませると共に、Ｈ_３ ^＋イオンの割合を高めておくとイオンの添加効率を高めることができ、ドーピング時間を短縮することができるため好ましい。また、このようにＨ^＋、Ｈ_２ ^＋イオンよりもＨ_３ ^＋イオンの割合を高くしてイオンドーピングを行い、半導体基板１０１に水素イオンを多く含ませる構成とすることで、Ｈ_３ ^＋イオンの割合を高めないでイオンドーピングを行う場合と比べてより少ないイオンのドーズで剥離を容易に行うことができる。なお本明細書においてイオンドーピングとは、原料ガスから生成されるイオン化したガスを質量分離せず、そのまま電界で加速して対象物に添加する方式を指す。また、イオンドーピング層とは、イオンドーピングによってイオンが打ち込まれた領域を指す。例えば、水素、ヘリウム若しくはフッ素に代表されるハロゲンのイオンが添加された領域をいう。

なお、所定の深さにイオンドーピング層２００３を形成するために、イオン２００４を高ドーズ条件で打ち込む必要がある場合がある。このとき、条件によっては半導体基板２００１の表面が粗くなってしまう。そのため、半導体基板のイオンがドーピングされる表面に、半導体基板２００１に対する保護層として酸化シリコン層、窒化シリコン層、又は窒化酸化シリコン層などを膜厚０．５ｎｍ乃至２００ｎｍの範囲で設けておいてもよい。

次に、半導体基板２００１に接合層２０２２を形成する（図１５（Ｂ）、図１７（Ｂ）参照）。接合層２０２２は、半導体基板２００１がベース基板と接合を形成する面に形成する。ここで形成する接合層２０２２としては、有機シランを原料ガスに用いた化学気相成長法により成膜される酸化シリコン層が好ましい。その他に、シランを原料ガスに用いた化学気相成長法により成膜される酸化シリコン層を適用することもできる。化学気相成長法による成膜では、半導体基板２００１に形成したイオンドーピング層２００３から脱ガスが起こらない程度の温度（接合層２０２２として形成した酸化シリコン膜の表面に荒れが生じない温度又はイオンドーピング層２００３に亀裂が生じない温度）が適用される。例えば、３５０℃以下の成膜温度が適用される。なお、半導体基板２００１として単結晶半導体基板または多結晶半導体基板を用いた場合、当該基板からＳＯＩ層を剥離する加熱処理には、化学気相成長法による接合層２０２２の成膜温度よりも高い加熱処理温度が適用される。

次に、半導体基板２００１を所望の大きさ、形状に加工する（図１５（Ｃ）、図１７（Ｃ）参照）。具体的には、所望のサイズとなるように加工する。図１７（Ｃ）では、円形の半導体基板２００１を分断して、矩形の半導体基板２００２を形成する例を示している。この際、接合層２０２２及びイオンドーピング層２００３も分断される。つまり、所望のサイズであり、所定の深さにイオンドーピング層２００３が形成され、表面（ベース基板との接合面）に接合層２０２２が形成された半導体基板２００２が得られる。

半導体基板２００２は、予め分断し、所望のサイズとすることが好ましい。半導体基板２００１の分断は、ダイサー或いはワイヤソー等の切断装置、レーザー切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いることができる。

なお、半導体基板表面に接合層を形成するまでの工程順序は、適宜入れ替えることが可能である。図１５及び図１７では半導体基板にイオンドーピング層を形成し、半導体基板の表面に接合層を形成した後、半導体基板を所望のサイズに加工する例を示している。これに対し、例えば、半導体基板を所望のサイズに加工した後、所望のサイズの半導体基板にイオンドーピング層を形成し、所望のサイズの半導体基板の表面に接合層を形成することもできる。

次に、ベース基板２０１０と半導体基板２００２を貼り合わせる。図１６（Ａ）には、ベース基板２０１０と半導体基板２００２の接合層２０２２が形成された面とを密着させ、ベース基板２０１０と接合層２０２２を接合させて、ベース基板２０１０と半導体基板２００２を貼り合わせる例を示す。なお、接合を形成する面（接合面）は十分に清浄化しておくことが好ましい。ベース基板２０１０と接合層２０２２を密着させることにより接合が形成される。この接合はファンデルワールス力が作用しており、ベース基板２０１０と半導体基板２００２とを圧接することで、水素結合によってファンデルワースル力による接合よりも強固な接合を形成することが可能である。

また、ベース基板２０１０と接合層２０２２との良好な接合を形成するために、接合面を活性化しておいてもよい。例えば、接合を形成する面の一方又は双方に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行うことで接合面を活性化することもできる。このような表面処理により、その後の加熱処理の温度が４００℃以下の温度であっても異種材料間の接合強度を向上させることが容易となる。

また、接合層２０２２を介してベース基板２０１０と半導体基板２００２を貼り合わせた後は、加熱処理、加圧処理、又は加熱処理と加圧処理を行うことが好ましい。加熱処理又は加圧処理を行うことで接合強度を向上させることが可能となる。加熱処理の温度は、ベース基板２０１０の耐熱温度以下であって先のドーピング工程で添加した元素が離脱する温度であることが好ましい。加圧処理においては、接合面に垂直な方向に圧力が加わるように行い、ベース基板２０１０及び半導体基板２００２の耐圧性を考慮して行う。

次に、加熱処理を行い、イオンドーピング層２００３を劈開面として半導体基板２００２の一部をベース基板２０１０から剥離する（図１６（Ｂ）参照）。加熱処理の温度は接合層２０２２の成膜温度以上、ベース基板２０１０の耐熱温度以下で行うことが好ましい。例えば、４００℃乃至６００℃の加熱処理を行うことにより、イオンドーピング層２００３に形成された微小な空洞の体積変化が起こり、イオンドーピング層２００３に沿って劈開することが可能となる。接合層２０２２はベース基板２０１０と接合しているので、ベース基板２０１０上には半導体基板２００２と同じ結晶性のＳＯＩ層２０３０が残存することとなる。

以上で、ベース基板２０１０上に接合層２０２２を介してＳＯＩ層２０３０が設けられたＳＯＩ構造が形成される。なお、ＳＯＩ基板は、１枚のベース基板上に接合層を介して複数のＳＯＩ層が設けられた構造である。

なお、剥離により得られるＳＯＩ層は、その表面を平坦化するため、化学的機械的研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）を行うことが好ましい。また、ＣＭＰ等の物理的研磨手段を用いず、ＳＯＩ層の表面にレーザー光を照射して平坦化を行ってもよい。なお、レーザー光を照射する際は、酸素濃度が１０ｐｐｍ以下の窒素雰囲気下で行うことが好ましい。これは、酸素雰囲気下でレーザー光の照射を行うとＳＯＩ層表面が荒れる恐れがあるからである。また、得られたＳＯＩ層の薄膜化を目的として、ＣＭＰ等を行ってもよい。

本実施の形態で述べたＳＯＩ基板の製造方法は、ガラス基板等の耐熱温度が６００℃以下のベース基板２０１０であっても接合部の接着力が強固なＳＯＩ層２０３０を得ることができる。また、６００℃以下の温度プロセスを適用すればよいため、ベース基板２０１０として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。もちろん、セラミック基板、サファイヤ基板、石英基板等を適用することも可能である。

なお、図１５〜図１７で示した方法により得られたＳＯＩ基板を用いて、上記図９〜図１１で示した工程を行うことによって、単結晶半導体膜から構成されるトランジスタ等を具備する半導体装置を得ることができる。なお、本実施の形態で示したＳＯＩ基板を用いることによって、単結晶半導体膜をガラス基板等の絶縁基板上に直接作製することができるため、トランジスタを構成する半導体膜の結晶化工程が不要となる。特に、上記実施の形態で示した半導体装置を構成するトランジスタを単結晶半導体膜を用いて形成することによって、高速動作が可能な半導体装置を作製することができる。また、単結晶半導体膜を用いて形成することによって、トランジスタ特性のばらつきを低減し信頼性の高い半導体装置を作製することが可能となる。

（実施の形態８）
本実施の形態では、上記実施の形態で示した半導体装置の使用例について説明する。

上記実施の形態におけるクロック生成回路を備えた半導体装置の使用例について、図８に示す。半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図８（Ａ）参照）、包装用容器類（包装紙やボトル等、図８（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図８（Ｂ）参照）、乗り物類（自転車等、図８（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図８（Ｅ）、図８（Ｆ）参照）等に設けて使用することができる。

半導体装置３０００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。半導体装置３０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置３０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、半導体装置を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。

以上のように、半導体装置を本実施の形態に挙げた各用途に用いることにより、例えば通信距離を延伸した場合においても、安定した動作を実現できるため、物品の認証性、またはセキュリティ性などを高めることができる。

本発明の半導体装置の一例を示す図。本発明の半導体装置の一例を示す図。本発明の半導体装置の一例を示す図。本発明の半導体装置の動作方法を説明する図。本発明の半導体装置の動作方法を説明する図。本発明の半導体装置の一例を示す図。本発明の半導体装置の一例を示す図。本発明の半導体装置の使用形態の一例を示す図。本発明の半導体装置の作製方法の一例を示す図。本発明の半導体装置の作製方法の一例を示す図。本発明の半導体装置の作製方法の一例を示す図。本発明の半導体装置の作製方法の一例を示す図。本発明の半導体装置の作製方法の一例を示す図。本発明の半導体装置の作製方法の一例を示す図。本発明の半導体装置の作製方法の一例を示す図。本発明の半導体装置の作製方法の一例を示す図。本発明の半導体装置の作製方法の一例を示す図。

符号の説明

２００半導体装置
２０１送受信制御回路
２０２ロジック回路
２０３リングオシレータ制御回路
２０４リングオシレータ
２０５クロック生成回路
２１１信号
２１２信号
２１３信号
２１４信号
２１５クロック信号
２１６応答信号
２１７信号
２２０外部装置
２２１送受信制御回路
２２２データ信号発生回路
２３１データ信号
２３２信号
２４１エッジ検出回路
２４２エッジカウンター回路
２４３受信信号判定回路
２４４動作制御回路
２４５判定回路
２５１信号
２５２信号
２５３信号
２５４信号
２６０期間
２６１期間
２６２期間
２６３期間
２６４期間
２７０停止状態
２７１動作状態
２７２停止状態
２８０フリップ・フロップ回路
２８１フリップ・フロップ回路
２８２インバータ回路
２８３ＡＮＤ回路
２８４フリップ・フロップ回路
２８５フリップ・フロップ回路
２８６フリップ・フロップ回路
２８７フリップ・フロップ回路
２８８インバータ回路
２８９ＡＮＤ回路
１００１ＲＦＩＤタグ
１００２ＣＰＵ
１００３ＲＯＭ
１００４ＲＡＭ
１００５コントローラ
１００６ロジック回路
１００７アンテナ
１００８共振回路
１００９電源回路
１０１０リセット回路
１０１１クロック生成部
１０１２復調回路
１０１３変調回路
１０１４電源管理回路
１０１５アナログ部
１０１６ＣＰＵＩＦ
１０１７制御レジスタ
１０１８コード抽出回路
１０１９符号化回路
１０２０受信信号
１０２１送信信号
１０２２受信データ
１０２３送信データ
１０２４秘密鍵
１０２５クロック信号
１９０１基板
１９０２絶縁膜
１９０３剥離層
１９０４絶縁膜
１９０５半導体膜
１９０６ゲート絶縁膜
１９０７ゲート電極
１９０８不純物領域
１９０９不純物領域
１９１０絶縁膜
１９１１不純物領域
１９１３導電膜
１９１４絶縁膜
１９１８絶縁膜
１９１９素子形成層
１９２０シート材
１９２１シート材
２００１半導体基板
２００２半導体基板
２００３イオンドーピング層
２００４イオン
２０１０ベース基板
２０２２接合層
２０３０ＳＯＩ層
２３００半導体基板
２３０１素子分離用絶縁膜
２３０２素子形成領域
２３０３素子形成領域
２３０４ｐウェル
２３０５絶縁膜
２３０７導電膜
２３０８導電膜
２３０９ゲート電極
２３１０ゲート電極
２３１１マスク
２３１２不純物領域
２３１３チャネル形成領域
２３１４マスク
２３１５不純物領域
２３１６チャネル形成領域
２３１７絶縁膜
２３１７絶縁膜
２３１８導電膜
２３２４層間膜
２３２５配線
２３２６導電膜
２３２６導電膜
３０００半導体装置
３０００半導体装置
１９００ａ薄膜トランジスタ
１９００ｂ薄膜トランジスタ
１９００ｃ薄膜トランジスタ
１９００ｄ薄膜トランジスタ
１９００ｅ薄膜トランジスタ
１９００ｆ薄膜トランジスタ
１９０５ａ半導体膜
１９０５ｂ半導体膜
１９０５ｃ半導体膜
１９０５ｄ半導体膜
１９０５ｆ半導体膜
１９０７ａ導電膜
１９０７ｂ導電膜
１９１２ａ絶縁膜
１９１２ｂ絶縁膜
１９１５ａ導電膜
１９１６ａ導電膜
１９１７ａ導電膜

Claims

外部との信号の送受信を制御する送受信制御回路と、
受信信号に含まれるエッジを検出し、且つリングオシレータの動作を制御するリングオシレータ制御回路と、
前記リングオシレータの動作に基づいてクロック信号を生成するクロック生成回路と、
前記クロック信号により動作を行うロジック回路と、を有し、
前記リングオシレータ制御回路は、
前記エッジを検出するエッジ検出回路と、
エッジ数をカウントするエッジカウンター回路と、
前記エッジ検出回路及び前記エッジカウンター回路から出力された信号に基づいてデータ信号の受信開始の有無を判定する受信信号判定回路と、
前記ロジック回路の状態を判定する判定回路と、
前記リングオシレータの動作を制御する動作制御回路と、を有し、
前記受信信号判定回路及び前記判定回路の動作に基づいて前記動作制御回路が前記リングオシレータの動作の有無を決定し、
前記送受信制御回路と外部との信号の送受信は無線で行い、
前記送受信制御回路が外部と信号の送受信を行う期間において、
前記リングオシレータ制御回路が前記受信信号に含まれるエッジを検出した場合に、前記リングオシレータの動作を開始させて前記クロック生成回路から前記クロック信号を出力させ、
前記送受信制御回路から外部への応答信号の送信が終了した場合に、前記リングオシレータの動作を停止させて前記クロック生成回路からの前記クロック信号の出力を停止させ、
前記エッジを検出するまで前記クロック信号の出力を停止状態とすることを特徴とする半導体装置。