JP5063256B2 - クロック生成回路、クロック生成回路が有するカウンター回路、及び半導体装置 - Google Patents
クロック生成回路、クロック生成回路が有するカウンター回路、及び半導体装置 Download PDFInfo
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Description
(実施の形態1)
(実施の形態2)
(実施の形態3)
(実施の形態4)
(実施の形態5)
(実施の形態6)
102 信号
103 信号
104 クロック信号
105 信号
106 信号
107 信号
110 送信回路
111 基準クロック発生回路
112 データ信号発生回路
120 受信回路
121 エッジ検出回路
122 基準クロック発生回路
123 基準クロックカウンター回路
124 分周回路
125 受信回路動作用基準クロック発生回路
301 データ信号
302 リセット信号
303 受信回路基準クロック信号
304 カウンター値
305 受信回路動作用基準クロック信号
306 期間
307 期間
401 データ信号
402 信号
405 受信回路動作用基準クロック信号
421 記憶手段
422 記憶手段
423 手段
424 手段
501 データ信号
502 受信回路基準クロック信号
503 基準クロックカウンター信号
504 受信回路動作用基準クロック信号
505 期間
506 期間
1001 RFIDタグ
1002 クロック生成部
1003 電源回路
1004 クロック生成回路
1005 レギュレータ
1006 復調回路
1007 変調回路
1008 RF回路
1009 アンテナ
1010 コントローラ
1011 CPUインターフェース
1012 メモリコントローラ
1013 RFインターフェース
1014 CPU
1015 ROM
1016 RAM
1301 基板
1302 絶縁膜
1303 剥離層
1304 絶縁膜
1305 半導体膜
1306 ゲート絶縁膜
1307 ゲート電極
1308 不純物領域
1309 不純物領域
1310 絶縁膜
1311 不純物領域
1313 導電膜
1314 絶縁膜
1316 導電膜
1317 導電膜
1318 絶縁膜
1319 素子形成層
1320 シート材
1321 シート材
2300 基板
2302 絶縁膜
2304 領域
2306 領域
2307 pウェル
2332 絶縁膜
2336 導電膜
2338 導電膜
2340 ゲート電極
2342 ゲート電極
2348 レジストマスク
2350 チャネル形成領域
2352 不純物領域
2366 レジストマスク
2368 チャネル形成領域
2370 不純物領域
2372 絶縁膜
2374 配線
2600 基板
2602 絶縁膜
2604 絶縁膜
2606 レジストマスク
2608 凹部
2610 絶縁膜
2611 絶縁膜
2612 領域
2613 領域
2614 領域
2615 pウェル
2632 絶縁膜
2634 絶縁膜
2636 導電膜
2638 導電膜
2640 導電膜
2642 導電膜
2648 不純物領域
2654 サイドウォール
2656 チャネル形成領域
2658 不純物領域
2660 低濃度不純物領域
2662 チャネル形成領域
2664 不純物領域
2666 低濃度不純物領域
2677 絶縁膜
2678 開口部
2680 導電膜
3000 半導体装置
1300a 薄膜トランジスタ
1300b 薄膜トランジスタ
1300c 薄膜トランジスタ
1300e 薄膜トランジスタ
1305a 半導体膜
1305c 半導体膜
1307a 導電膜
1307b 導電膜
1312a 絶縁膜
1312b 絶縁膜
1315a 導電膜
2682a 導電膜
Claims (10)
- 外部から入力される信号のエッジを検出する回路と、
クロック信号をカウントする回路と、を有し、
前記クロック信号をカウントする回路は、前記エッジを検出する回路から信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間で、基準となる前記クロック信号の波数をカウントして得られたカウンター値が所定の値となったときには、前記所定の値を保持することができ、
前記カウンター値に基づいてクロックを生成することを特徴とするクロック生成回路。 - 外部から入力される信号のエッジを検出する回路と、
クロック信号をカウントする回路と、を有し、
前記クロック信号をカウントする回路は、前記エッジを検出する回路が前記エッジを検出して次のエッジを検出するまでの期間で、基準となる前記クロック信号の波数をカウントして得られたカウンター値が所定の値となったときには、前記所定の値を保持することができ、
前記カウンター値に基づいて前記クロック信号の分周を行ってクロックを生成することを特徴とするクロック生成回路。 - 請求項1又は請求項2において、
前記基準となるクロック信号は、第1の基準クロック発生回路から生成された信号であり、
前記外部から入力される信号を発生する回路は、第2の基準クロック発生回路を有し、
前記第2の基準クロック発生回路が生成するクロック信号は、前記第1の基準クロック発生回路が生成するクロック信号と同期していないことを特徴とするクロック生成回路。 - 請求項3において、
前記第1の基準クロック発生回路は、リングオシレータ又は水晶発振器であることを特徴とするクロック生成回路。 - 請求項1乃至請求項4のいずれか一において、
前記エッジを検出する回路は、第1のラッチ回路と、前記第1のラッチ回路から出力された信号が入力される第2のラッチ回路と、前記第1のラッチ回路から出力された信号が入力されるインバータ回路と、前記第2のラッチ回路から出力された信号及び前記インバータ回路から出力された信号が入力されるアンド回路と、を有することを特徴とするクロック生成回路。 - クロック信号をカウントするカウンター回路であって、
前記カウンター回路は、前記クロック信号の波数をカウントして得られたカウンター値が所定の値となったときには、前記所定の値を保持することができることを特徴とするカウンター回路。 - クロック信号をカウントするカウンター回路であって、
前記カウンター回路は、信号のエッジを検出して、次のエッジを検出するまでの間で、前記クロック信号の波数をカウントして得られたカウンター値が所定の値となったときには、前記所定の値を保持することができることを特徴とするカウンター回路。 - アンテナを備え、リーダ/ライタと無線で送受信できる半導体装置であって、
外部から入力される信号のエッジを検出する回路と、
クロック信号をカウントする回路と、を有し、
前記クロック信号をカウントする回路は、前記リーダ/ライタから前記アンテナを介して前記エッジを検出する回路から信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間で、基準となる前記クロック信号の波数をカウントして得られたカウンター値が所定の値となったときには、前記所定の値を保持することができ、
前記カウンター値に基づいて生成されたクロックを基準クロックとすることができることを特徴とする半導体装置。 - アンテナを備え、リーダ/ライタと無線で送受信できる半導体装置であって、
外部から入力される信号のエッジを検出する回路と、
クロック信号をカウントする回路と、を有し、
前記クロック信号をカウントする回路は、前記リーダ/ライタから前記アンテナを介して前記エッジを検出する回路から信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間で、基準となる前記クロック信号の波数をカウントして得られたカウンター値が所定の値となったときには、前記所定の値を保持することができ、
前記カウンター値に基づいて前記クロック信号の分周を行って生成されたクロックを基準クロックとすることができることを特徴とする半導体装置。 - 請求項8又は請求項9において、
前記基準となるクロック信号は、リングオシレータ又は水晶発振器から生成された信号であることを特徴とする半導体装置。
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