JP2008205218A - 半導体基板 - Google Patents

Abstract

【課題】 ＤＳＢ構造を有する半導体基板において基板表面の凹凸形状を最適化することにより、基板上に形成されるＬＳＩの高歩留まりを達成することを可能にする半導体基板を提供する。
【解決手段】 第１の半導体ウェーハと、この第１の半導体ウェーハよりも膜厚の薄い第２の半導体ウェーハとが、両ウェーハの間の界面酸化膜が１ｎｍ以下となるように接合されて形成されている半導体基板であって、第２の半導体ウェーハ側表面の周期１００ｎｍ以上１０μｍ以下の凹凸のみを抽出した場合に、抽出された凹凸形状の平均高さ（Ｒｃ）が２ｎｍ以上であることを特徴とする半導体基板。
【選択図】図１

Description

本発明は、半導体基板に関し、特に２枚のウェーハを直接接合することによって形成される半導体基板に関する。

現在の半導体製品の製造においては、一般に、表面が単一の結晶面方位を有するシリコンウェーハなどの半導体ウェーハが使用される。特に、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成されるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）においては、結晶面方位が（１００）のシリコンウェーハを使用することが主流となっている。

シリコンウェーハにおいては、ＭＯＳＦＥＴのキャリアのうち、電子は（１００）結晶面方位で、正孔は（１１０）結晶面方位で高い移動度を有することが知られている。すなわち、（１００）結晶面方位での正孔移動度は、電子移動度にくらべて１／２〜１／４になる。このアンバランスを補うため、通常、正孔をキャリアとするｐＭＯＳＦＥＴのチャネル幅は、電子をキャリアとするｎＭＯＳＦＥＴに対し幅広くなるように設計されている。この設計により、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの駆動電流のバランスが保たれ、均一な回路動作が保障されている。もっとも、幅広のｐＭＯＳＦＥＴによりＬＳＩのチップ面積が増大するという別の問題がある。

他方、（１１０）結晶面方位での正孔移動度は、（１００）結晶面方位での正孔移動度に比べて約２倍になる。したがって、（１１０）面上に形成されたｐＭＯＳＦＥＴは、（１００）面上に形成されたｐＭＯＳＦＥＴに比べて高い駆動電流を示す。しかし、残念ながら、（１１０）結晶面方位での電子移動度は、（１００）結晶面方位に比べて大幅に劣化するためｎＭＯＳＦＥＴの駆動能力は劣化する。

このように、表面が（１１０）結晶面方位を有するシリコンウェーハは、正孔移動度に優れるためｐＭＯＳＦＥＴにとって最適であるが、電子移動度に劣るためｎＭＯＳＦＥＴには適していない。逆に、表面が（１００）結晶面方位を有するシリコンウェーハは、電子移動度に優れるためｎＭＯＳＦＥＴにとって最適であるが、正孔移動度に劣るためｐＭＯＳＦＥＴには適していない。

そこで、２枚のシリコンウェーハの直接接合（貼り合わせ）によって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成し、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴをそれぞれ最適な結晶面方位の上に作成する様々な技術が提案されている。すなわち、例えば、シリコンウェーハ表面に（１００）面と（１１０）面の領域を作成し、（１００）面上にｎＭＯＳＦＥＴを、（１１０）面上にｐＭＯＳＦＥＴを形成することにより、高性能かつ高集積化されたＬＳＩの実現を可能とする技術が提案されている。
その技術の一つとして、異なる結晶面方位を表面に有するシリコンウェーハ同士を直接接合したのち、シリコン等のイオン注入によって、上層のシリコン単結晶層を下層との接合界面までアモルファス化し、アニールで下層の結晶方位情報をもとに再結晶化することによって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成する方法（ＡＴＲ法：Ａｍｏｒｐｈｉｚａｔｉｏｎ／Ｔｅｍｐｌａｔｅｄ Ｒｅｃｒｙｓｔａｌｉｚａｔｉｏｎ法）が、例えば、特許文献１に開示されている。
なお、上述のように、２枚のシリコンウェーハを厚い酸化膜を介することなく直接張り合わせた構造は、ＤＳＢ構造（Ｄｉｒｅｃｔ Ｓｉｌｉｃｏｎ Ｂｏｎｄｉｎｇ ｓｔｒｕｃｔｕｒｅ）と称される。

上記のように２枚のウェーハの接合によって、ＤＳＢ構造を有する半導体基板を形成する場合、一方の基板を薄膜化する必要が生ずる。
この薄膜化の方法として、２枚のウェーハを接合したのち、一方を機械研削および機械研磨することによって薄膜化する方法がある。もっとも、この方法では、厚いウェーハを機械研削および機械研磨によって薄膜化するため、上層の半導体層の膜厚均一性が悪化するという問題が生ずる。

そこで、上層の半導体層の膜厚均一性を向上させるいくつかの手法が考えられている。
例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の製法として開発されたいわゆるスマートカット（Ｓｍａｒｔ Ｃｕｔ）法（例えば、特許文献２）、ナノクリーブ（Ｎａｎｏ Ｃｌｅａｖｅ）法（例えば、特許文献３）あるいはエルトラン（ＥＬＴＲＡＮ）法（例えば、特許文献４）をＤＳＢ構造に適用する方法である。
これらの方法は、あらかじめ、一方のウェーハに微小気泡層や多孔質層等の境界層を設けておき、２枚のウェーハの接合後に、この境界層で分割（割断）を行う方法である。そのため、厚いウェーハを機械研削および機械研磨によって薄膜化する必要がなくなるため、上層の半導体層の膜厚均一性が向上する。
もっとも、割断後のウェーハ表面は、デバイス形成を行う観点からは粗すぎるため、表面平坦化のための機械研磨あるいはウェットエッチング等が必要であり、この平坦化処理によって、上層の半導体層の表面平坦化を実現している。

しかしながら、機械研磨あるいはウェットエッチング工程が存在することによる膜厚均一性の低下を、完全に抑制することは困難であった。そこで、ＳＯＩ基板の製造方法についてではあるが、分割（割断）後の平坦化処理として、機械研磨あるいはウェットエッチング等でなく、熱処理のみによってウェーハ表面を平坦化する方法も提案されている（特許文献５）。
ＵＳ ７，０６０，５８５ Ｂ１ 特開２０００−１２４０９２号公報 特表２００１−５２５９９１号公報 特開平５−２１７８２１号公報 特開平１１−３０７４７２号公報

上記のように、様々な方法によって、形成されるＤＳＢ構造を有する半導体基板であるが、従来の半導体基板では、半導体基板上にＬＳＩを高歩留まりで形成するために必要な表面形状を有していなかった。
すなわち、分割後の研磨工程を設けることによって、製造した半導体基板では、ウェーハ面上の周期１００ｎｍ以上１０μｍ以下程度の周期の凹凸がなくなり、これより長周期の凹凸が支配的になっている。このため、その後の平坦化熱処理で、平坦面が結晶面である段差構造を形成される場合に、段差の面内における偏在が生じる。したがって、半導体基板上に複数の同一パターンのＬＳＩを形成する場合に、個々のＬＳＩ特性がばらつき、歩留まりの低下が生じるという問題があった。
また、分割後、研磨工程を設けない方法をＤＳＢ構造に採用した場合は、平坦化のための熱処理の表面形状が十分制御されないため、最適な凹凸形状が得られていなかった。したがって、例えば、凹凸が大きすぎ、ＬＳＩを、リソグラフィーを用いてパターニングする際の、焦点ボケが生じることによる歩留まりの低下のおそれがある。

本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＤＳＢ構造を有する半導体基板において基板表面の凹凸形状を最適化することにより、基板上に形成されるＬＳＩの高歩留まりを達成することを可能にする半導体基板を提供することにある。

本発明の一態様の半導体基板は、
第１の半導体ウェーハと、前記第１の半導体ウェーハよりも膜厚の薄い第２の半導体ウェーハとが、前記第１の半導体ウェーハと前記第２の半導体ウェーハとの間の界面酸化膜が１ｎｍ以下となるように接合されて形成されている半導体基板であって、
前記第２の半導体ウェーハ側表面の周期１００ｎｍ以上１０μｍ以下の凹凸のみを抽出した場合に、抽出された凹凸形状の平均高さ（Ｒｃ）が２ｎｍ以上であることを特徴とする。

ここで、前記周期が５００ｎｍ以上１０μｍ以下であることが望ましい。

また、前記平均高さ（Ｒｃ）が２ｎｍ以上５ｎｍ以下であることが望ましい。

また、前記第１の半導体ウェーハと前記第２の半導体ウェーハとがシリコンウェーハであって、前記第１の半導体ウェーハ表面の結晶面方位と前記第２の半導体ウェーハ表面の結晶面方位とのいずれか一方が、{１００}面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、他方の結晶面方位が{１１０}面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあることとが望ましい。

また、前記第２の半導体ウェーハ表面の、{１００}面に対する傾斜角（オフ角）が、０度以上０．１度以下であり、前記第２の半導体ウェーハ表面の、{１００}面に対する傾斜方向の{１００}面上の方位角が、＜１１０＞方向に対して±２１度の範囲にあることが望ましい。

また、前記第２の半導体ウェーハ表面の、{１１０}面に対する傾斜角（オフ角）が、０度以上０．２度以下、または、前記第２の半導体ウェーハ表面の、{１１０}面に対する傾斜方向の{１１０}面上の方位角が、＜１００＞方向に対して±２６度の範囲にあることが望ましい。

そして、前記第２の半導体ウェーハ表面の、{１１０}面に対する傾斜方向の{１１０}面上の方位角が、＜１００＞方向に対して±２度の範囲にあることが望ましい。

本発明によれば、ＤＳＢ構造を有する半導体基板において基板表面の凹凸形状を最適化することにより、基板上に形成されるＬＳＩの高歩留まりを達成することを可能にする半導体基板を提供することが可能になる。

以下、本発明に係る半導体基板についての実施の形態につき、添付図面に基づき説明する。
なお、実施の形態においては、半導体ウェーハとしてシリコンウェーハを用いる場合を例にして説明するが、本発明は必ずしもシリコンウェーハを用いた半導体基板の製造方法に限定されるわけではない。
また、本明細書中においては、（１００）面、（１１０）面と結晶学的に等価な面を代表する表記として、それぞれ、｛１００｝面、｛１１０｝面という表記を用いる。そして、〔１００〕方向、〔１１０〕方向と結晶学的に等価な方向を代表する表記として、それぞれ＜１００＞方向、＜１１０＞方向という表記を用いる。

〔第１の実施の形態〕
本発明の第１の実施の形態の半導体基板は、第１のシリコンウェーハと、前記第１のシリコンウェーハよりも膜厚の薄い第２のシリコンウェーハとがウェーハ間の界面酸化膜が１ｎｍ以下となるように接合されて形成されている半導体基板であって、前記第１のシリコンウェーハ表面の結晶面方位が、{１００}面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、前記第２のシリコンウェーハ表面の結晶面方位が、{１１０}面に対して０度以上５度以下の傾斜角（オフ角）を有し、前記第２のシリコンウェーハ側表面の任意の箇所を測定領域とした場合に、上記測定領域における周期１００ｎｍ以上１０μｍ以下の凹凸のみを抽出した場合に、抽出された凹凸形状の平均高さ（Ｒｃ）が２ｎｍ以上であることを特徴とする半導体基板である。

ここで、ウェーハ間の界面酸化膜が１ｎｍ以下とするのは、酸化膜がこの範囲より厚いと、後のＬＳＩ製造工程で、ＡＴＲ法により、半導体基板表面に異なる面方位の結晶面を形成する際に、結晶欠陥の抑制された結晶面を形成する上で望ましいからである。

図１に、本実施の形態の半導体基板を説明する断面概念図を示す。図に示すように、ベースウェーハ（第１のシリコンウェーハ）１０２が、ボンドウェーハ（第２のシリコンウェーハ）１０４とシリコン酸化膜が１ｎｍ以下、望ましくはまったくない界面１１６で直接接合している。そして、ベースウェーハ１０２表面の結晶面方位が、{１００}面に対して０度以上５度以下の傾斜角（オフ角）、例えば、１度の傾斜角を有し、ボンドウェーハ１０４表面の結晶面方位が、{１１０}面に対して０度以上５度以下の傾斜角（オフ角）、例えば、０．２度の傾斜角を有している。
さらに、半導体基板のボンドウェーハ１０４側表面の任意の箇所を測定領域とした場合に、円で囲った拡大図で示すような周期１００ｎｍ未満の凹凸、および周期１０μｍより大きい凹凸を除き、すなわち、上記測定領域における周期１００ｎｍ以上１０μｍ以下の凹凸のみを抽出した場合に、平均高さ（Ｒｃ）が２ｎｍ以上であることを特徴とする。

ここで、所望の周期、ここでは周期１００ｎｍ以上１０μｍ以下の凹凸のみの抽出によって、この周期のみからなる凹凸形状を導出することは、例えば、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ：原子間力顕微鏡）での測定データにフィルタリング処理をすることによって可能である。より具体的には、例えば、測定データのフーリエ変換（ＦＥＴ）によって得られるスペクトルから、所望の周波数をバンドパスフィルタで抽出し、逆変換（ｉＦＥＴ）することによって抽出される。
この場合、上記周期の凹凸を効果的に抽出するため、ＡＦＭにおいては３０μｍ×３０μｍ以上の領域を１００ｎｍ以下の間隔で測定および評価することが望ましい。
また、本明細書中、平均高さ（Ｒｃ）とは、図１の（式１）に示すように、測定領域での輪郭曲線要素（ひとつの山と隣の谷、または、その逆）の高低差ｈｉの平均値である。（式１）において、ｍは測定領域中の輪郭曲線要素の数を表す。

本実施の形態の半導体基板によれば、基板上に形成されるＬＳＩのｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴの高性能化を実現すると共に、ＬＳＩの高歩留まりを達成することを可能にする。
すなわち、周期１００ｎｍ以上１０μｍ以下で、平均高さ（Ｒｃ）が２ｎｍ以上である凹凸を有することにより、ＬＳＩ形成時に行われる表面再構成のための熱処理時に、半導体基板表面に形成される微小な凹凸の表面分布が平均化・均一化され、面内に多数形成されるＬＳＩの特性ばらつきが抑制されることによりＬＳＩの高歩留まりが実現可能となる。

以上のような、本実施の形態の半導体基板の有する作用・効果のうち、表面再構成の熱処理を行った場合の微小な凹凸（段差構造）の表面分布について、従来技術の場合と比較して説明する。還元性あるいは不活性雰囲気等の非酸化性雰囲気中で、高温、例えば、１２００℃程度で、１時間程度の熱処理をシリコンウェーハに対して行うと、表面のシリコン原子が再構成され、平坦面が結晶面である段差構造が形成されることが、従来知られている。このような、平坦面が結晶面である段差構造によれば、例えば、トランジスタやキャパシタに用いられるゲート酸化膜とシリコン界面の平坦性が向上するため、トランジスタの移動度向上や、ゲート絶縁膜のリーク電流抑制が実現される。このため、ＬＳＩ形成時のプロセス中で、例えば、トランジスタやキャパシタに用いられるゲート酸化膜形成の前に平坦化熱処理を加えることにより、先のプロセス等でウェーハ表面に生じた凹凸を解消し、シリコン原子の再構成により、平坦面が結晶面である段差構造を形成するプロセスを採ることが考えられる。

図２は、本実施の形態の半導体基板および従来技術の半導体基板に表面平坦化熱処理を加えた場合の効果を比較する図である。図２（ａ）は、本実施の形態の半導体基板に、ＬＳＩ形成時に、表面平坦化のために行われる熱処理を加えた場合の表面構造を示す。本実施の形態の半導体基板においては、表面に周期１００ｎｍ以上１０μｍ以下で、平均高さ（Ｒｃ）が２ｎｍ以上の凹凸を有するため、２つのウェーハ上で離間した位置の拡大図で代表して示されるように、平坦面が結晶面である段差構造の分布が、平均化・均一化される。例えば、１個のトランジスタのゲート絶縁膜を横切る段差が多いとその段差に起因してキャリアの移動度の低下が生ずる。よって、段差構造の分布が、平均化・均一化されると、ＬＳＩの特性ばらつきが抑制されることになり、ＬＳＩの高歩留まりが実現可能となる。
これに対して、図２（ｂ）は、従来技術の、凹凸の平均周期の比較的長い半導体基板に、ＬＳＩ形成時に、表面平坦化のために行われる熱処理を加えた場合の表面構造を示す。この場合は、本実施の形態の場合と異なり、２つの拡大図で代表して示されるように、ある場所では、多数の段差が生じ、ある場所ではまったく段差が生じないなど、平坦面が結晶面である段差構造の分布のばらつきが大きくなる。よって、ＬＳＩの特性ばらつきが大きくなり、ＬＳＩの歩留まり低下を招くことになる。

なお、本実施の形態において、周期１００ｎｍ以上１０μｍ以下の範囲を抽出し、平均高さ（Ｒｃ）が２ｎｍ以上の凹凸と数値限定する理由は、周期がこの範囲を下回ると、平坦面が結晶面である段差構造の平坦面幅と凹凸周期がほぼ等しくなる、あるいは周期のほうが大きくなるため、段差構造の分布改善効果が期待しにくくなるためである。また、周期がこの範囲を上回ると、平坦面が結晶面である段差構造の分布のばらつきが従来技術のように大きくなり歩留まりの低下が顕著になるからである。
そして、平均高さがこの範囲を下回ると、やはり、平坦面が結晶面である段差構造の分布のばらつきが大きくなり歩留まりの低下が顕著になるためである。

ここで、周期５００ｎｍ以上１０μｍ以下の凹凸のみを抽出した場合に、平均高さ（Ｒｃ）が２ｎｍ以上となることがより望ましい。これは、例えば、（１００）面を表面とするシリコンウェーハをアニールした場合、幅の広い平坦面の形成が可能となり、その幅が５０ｎｍ〜３００ｎｍ程度となり得るからである。したがって、このような場合には、周期が５００ｎｍ以上ないと、平坦面が結晶面である段差構造の平坦面幅と周期がほぼ等しくなる、あるいは周期のほうが大きくなるため、段差構造の分布改善効果が期待できないためである。

また、平均高さは、２ｎｍ以上５ｎｍ以下であることが望ましい。この範囲を上回ると、１周期中の平坦面の数（段差数）が大きくなり、ＬＳＩの１素子を横切る段差数が多くなりすぎ、デバイス歩留まりの劣化の恐れが生ずるからである。また、平均高さがこの範囲を上回ると、ＬＳＩを、リソグラフィーを用いてパターニングする際に十分な焦点深度に対するマージンを確保することが困難になる。よって、焦点ボケ(デフォーカス）に起因する歩留まりの低下が顕著になるからである。

また、本実施の形態においては、第１および第２のシリコンウェーハについて傾斜角（オフ角）を０度以上５度以下とした。平坦面を結晶面とする段差構造を安定して形成するには、傾斜角が上記範囲にあることが望ましいが、本発明は、上記傾斜角を越える範囲を排除するものではない。

以下、本実施の形態の半導体基板の第１の製造方法についての実施の形態につき、添付図面に基づき説明する。

本実施の形態の半導体基板の第１の製造方法は、表面の結晶面方位が（１００）面に対して０度以上５度以下の傾斜角（オフ角）を有する第１のシリコンウェーハと、表面の結晶面方位が（１１０）面に対して０度以上５度以下の傾斜角（オフ角）を有する第２のシリコンウェーハとを準備する工程と、前記第１のシリコンウェーハと前記第２のシリコンウェーハとをウェーハ間の界面酸化膜が１０ｎｍ以下となるように接合する工程と、前記第１のシリコンウェーハに接合される前記第２のシリコンウェーハが３００ｎｍ以下の厚さとなり、かつ、分割後の前記第２のシリコンウェーハ表面粗さのＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ：平均二乗根）が３．５ｎｍ以上６．５ｎｍ以下となるように前記第２のシリコンウェーハを分割し、前記第１のシリコンウェーハと前記第２のシリコンウェーハの一部（シリコン上側層）が接合されたシリコン基板を形成する工程と、前記分割後のウェーハ表面粗さが維持された前記シリコン基板を、１１００℃以上１３５０℃以下の温度、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有するシリコン基板の製造方法であって、前記分割をいわゆるスマートカット法（水素イオン注入剥離法）を用いて行うシリコン基板の製造方法である。

本製造方法においては、界面酸化膜の膜厚、分割後の第２のシリコンウェーハの膜厚および第２のシリコンウェーハの表面粗さを限定することにより、本実施の形態の半導体基板の製造が可能となる。

以下、本製造方法について、図３の製造工程フロー図を参照しつつ、より具体的に記載する。

まず、図３（ａ）に示す工程で、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位（１００）のシリコン単結晶インゴットを、所定の角度、例えば、（１００）面に対して０度以上５度以下、例えば、２度程度の傾斜角（オフ角）を有するようにスライスしてシリコンウェーハを作成する。続いて、このシリコンウェーハを、例えば、フッ化水素−硝酸での洗浄を行った後に、ミラー研磨する。そうすることによって、表面が（１００）面に対して所定の傾斜角（オフ角）を有するベースウェーハ（第１の半導体ウェーハ）１０２を準備する。

次に、やはり、図３（ａ）に示す工程で、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位（１１０）のシリコン単結晶インゴットを、所定の角度、例えば、（１１０）面に対して０度以上５度以下、例えば、２度程度の傾斜角（オフ角）を有するようにスライスしてシリコンウェーハを作成する。続いて、このシリコンウェーハを、例えば、フッ化水素−硝酸での洗浄を行った後に、ミラー研磨する。そうすることによって、表面が（１１０）面に対して所定の傾斜角（オフ角）を有するボンドウェーハ（第２の半導体ウェーハ）１０４を準備する。

ここで、第１および第２のシリコンウェーハ双方または一方に、バッチ式縦型熱処理炉あるいは枚葉式のＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）装置等の熱処理装置を用いて、熱処理を行っても構わない。この熱処理は、１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で行うことが好ましい。なぜなら、この熱処理によって、それぞれ、あるいは一方のシリコンウェーハ表面が平坦化され、２枚のウェーハの接合界面の平坦度が向上する。このため、接合後の界面における結晶欠陥の発生が抑制され、製造されたシリコン基板に対して、イオン注入によるアモルファス化と、アニールでの再結晶化（ＡＴＲ法）により基板表面に異なる結晶面方位を有する領域を作成する場合に、接合界面の結晶欠陥に起因する結晶欠陥の発生を抑制することが可能になるからである。

なお、（１００）面および（１１０）面に対する傾斜角を０度以上５度以下とするのは、この範囲を超えると、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴそれぞれについて、キャリアの移動度の増大効果を十分に享受できなくなる可能性があるためである。また、この範囲を超えると、上記記載した接合前の平坦化熱処理を付加した場合に、ウェーハ表面の平坦面が結晶面となる段差構造の形成が困難となるため、ウェーハ表面の平坦性が劣化し、十分な結晶欠陥抑制効果を発揮できなくなるおそれがあるからである。

次に、図３（ｂ）に示す工程で、ボンドウェーハ１０４の片面に対して水素イオンまたは希ガスイオン、ここでは水素イオンを３Ｅ１６〜１Ｅ１７ａｔｏｍｓ／ｃｍ^２程度注入し、イオンの平均進入深さにおいて、ウェーハ表面に平行な微小気泡層（封入層）１０６を形成する。

次に、図３（ｃ）に示す工程で、水素イオンを注入したボンドウェーハ１０４の水素イオン注入面と、ベースウェーハ１０２を重ねて密着させる。密着前に、例えばＲＣＡ洗浄等の洗浄処理を行い、ウェーハ表面の付着物等を除去すると共に、１〜２ｎｍ程度の厚さの自然酸化膜（シリコン酸化膜）をそれぞれの表面に成長させる。この工程においては、常温の清浄な雰囲気下で２枚のウェーハの表面同士を接触させることにより、接着剤等を用いることなくシリコンウェーハを接合させることが可能となる。ただし、一定のシリコン酸化膜が界面に無い場合には、接合は困難である。
この工程において、界面酸化膜１０８の厚さが、１０ｎｍ以下となるようにする。この界面酸化膜１０８の膜厚調整は、接合前の洗浄処理による自然酸化膜の形成および形成された自然酸化膜の希弗酸（ＨＦ）による除去等により行われる。例えば、自然酸化膜の希弗酸（ＨＦ）による除去後、大気中に放置したウェーハを３時間程度以内程度で貼りあわせることによって、１０ｎｍ以下とすることが可能である。なお、ここで界面酸化膜１０８の厚さを１０ｎｍ以下とするのは、これ以上厚くなると後の熱処理により、界面酸化膜を除去することが極めて困難となるためである。

次に、図３（ｄ）に示す工程で、微小気泡層（封入層）１０６を境界として、剥離ウェーハ１１０と、シリコン基板１１４に分離する。シリコン基板１１４は、ボンドウェーハ１０４の一部であるシリコン基板上側層１１２と、ベースウェーハ１０２とが接合された基板である。そして、この工程においては、例えば、不活性ガス雰囲気中で、約５００℃以上の温度で熱処理を加えることにより、シリコン原子の再配列と、水素気泡の凝集により、剥離ウェーハ１１０とシリコン基板１１４に分割される。

本製造方法においては、ボンドウェーハ１０４が分割された後の一部であるシリコン基板上側層１１２の膜厚が、３００ｎｍ以下となるように制御する。この制御は、図１（ｂ）の工程において、注入する水素イオンの加速エネルギーを制御することによって可能となる。
このように、膜厚を３００ｎｍ以下とするのは、この範囲を超えると、後の平坦化・界面酸化膜除去熱処理により、界面酸化膜１０８を完全に除去することが困難となるからである。

そして、シリコン基板１１４表面のシリコン基板上側層１１２表面には、分割の際に生じた表面の凹凸、すなわち表面粗さが残存する。本実施の形態においては、この表面粗さのＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ：平均二乗根）が、３．５ｎｍ以上６．５ｎｍ以下となるように制御する。この制御は、例えば、図１（ｂ）の工程において、微小気泡層（封入層）１０６を形成する際の、注入イオン種やイオン注入量、あるいは、図１（ｄ）の工程の熱処理温度、熱処理プロファイル等を制御することによって可能となる。
なお、ここでＲＭＳとは、表面粗さの指標であり、平均線から測定曲線までの偏差の二乗を平均した値の平方根で表される値である。シリコンウェーハの表面の粗さのＲＭＳは、例えば、ＡＦＭを用いることによって、容易に測定することが可能である。
なお、本明細書中のウェーハ表面のＲＭＳとは、ＡＦＭにより、ウェーハ表面の任意の３〜３０μｍ程度の領域について測定した値をいうものとする。
このように、表面粗さのＲＭＳを、３．５ｎｍ以上６．５ｎｍ以下と限定するのは、この範囲よりも表面の凹凸が大きくなると、シリコン基板表面の平坦化が困難になるためであり、この範囲よりも表面の凹凸が小さくなると、界面酸化膜の除去が困難になるためである。

次に、図３（ｅ）の工程において、図３（ｄ）の分割後のシリコン基板（ウェーハ）１１４のシリコン基板上側層１１２表面の表面粗さが維持された状態、すなわち、表面研磨等の積極的にウェーハ表面を平坦化する処理を行わない状態で、シリコン基板１１４を１１００℃以上１３５０℃以下の温度、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する。この熱処理は、シリコン基板１１４表面の平坦化および界面酸化膜１０８の除去を一括して行うための熱処理である。この熱処理は、例えば、ヒーター加熱による縦型熱処理炉を用いて行う。

この平坦化・界面酸化膜除去熱処理により、図３（ｆ）に示すように、表面が平坦化された結晶方位（１１０）のシリコン基板上側層１１２と、結晶方位（１００）のベースウェーハ１０２が、シリコン酸化膜のない界面１１６で接合されたシリコン基板１１４が形成される。
そして、このシリコン基板は、シリコンウェーハ側表面の任意の箇所を測定領域とした場合に、上記測定領域における周期１００ｎｍ以上１０μｍ以下の凹凸のみを抽出した場合に、平均高さ（Ｒｃ）が２ｎｍ以上であることを最大の特徴とする。
なお、本製造方法においては、この平坦化・界面酸化膜除去熱処理が、ベースウェーハ１０２とシリコン基板上側層１１２との結合熱処理も兼ねている。シリコン基板１１４の製造工程を簡略化する観点からは、本実施の形態のように、結合熱処理を兼ねることが望ましいが、結合熱処理を別途平坦化・界面酸化膜除去熱処理の前に行うことによっても本実施の形態の半導体基板の製造は可能である。

以上、本製造方法によれば、２枚のウェーハの接合によりＤＳＢ構造を有するシリコン基板を製造する場合に、上層のシリコン層の膜厚均一性を高く保持したシリコン基板表面平坦化と、２枚のウェーハの界面のシリコン酸化膜除去を同一の熱処理で行うことが可能になった上で、基板上に形成されるＬＳＩのｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴの高性能化を実現すると共に、ＬＳＩの高歩留まりを達成することを可能にするシリコン基板が製造可能である。

このような、上層のシリコン層の膜厚均一性を高く保持したシリコン基板表面平坦化と、２枚のウェーハの界面のシリコン酸化膜除去を同一の熱処理で行うことが可能になるという製造方法上の作用・効果が得られる理由および作用・効果の詳細について、以下記載する。

まず、平坦化・界面酸化膜除去熱処理において、ウェーハ分割後に残存する凹凸が平坦化されるのは、従来知られているように、熱エネルギーによりウェーハ表面のシリコン原子が再構成され、凹凸であるよりは表面エネルギーの小さくなる平坦面が構成されることによる。もっとも、酸化性雰囲気中では、ウェーハ表面が酸化されることによりシリコン原子の再構成が妨げられるため、熱処理は、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で行われなければならない。

また、平坦化・界面酸化膜除去熱処理において、界面のシリコン酸化膜が除去されるのは、シリコン酸化膜中の酸素が、シリコン基板上側層１１２中を拡散し、シリコン基板上側層１１２表面から雰囲気中に外方拡散することによる。
図２に、半導体（シリコン）基板上側層の膜厚と、熱処理による界面酸化膜（シリコン酸化膜）の減少厚さの関係を、温度をパラメータとして計算した結果を示す。
計算は、下記、フィックの第１法則に基づいて行った。

Ｊ＝−Ｄ（σＣ／σＸ）
＝Ｄ（Ｃｓ−０）／ｔ
Ｊ：酸素の流速
Ｄ：拡散係数
Ｃ：不純物濃度
Ｃｓ：酸素固溶限界
ｔ：半導体基板上側層膜厚

ここでの計算において、σＣ／σＸ＝Ｃｓ−０としたのは、酸化膜とシリコン酸化膜の酸素濃度を固溶限界とし、シリコン表面の酸素濃度を０と仮定したことによる。 なお、界面酸化膜の減少量を求める上で、熱処理時間は６０分に固定した。図１から明らかなように、１１００℃より低い温度では、界面酸化膜の除去効果が極めて小さいため、熱処理温度は１１００℃以上であることが必要である。特に、１２００℃以上では、界面酸化膜の除去効果が顕著になるため、熱処理温度は１２００℃以上であることが望ましい。
また、高温熱処理による炉材の劣化や、処理ウェーハへの金属汚染を減少させる観点から熱処理温度は１３５０℃以下である必要があり、１３００℃以下であることが望ましい。

そして、図４から明らかように、半導体基板上側層膜厚が３００ｎｍより厚くなると、界面酸化膜の除去効果が特に１１００℃近傍では極めて低下するため、界面層酸化膜の除去を効率的に行うためには、半導体基板上側層膜厚は３００ｎｍ以下である必要がある。

図５に、平坦化・界面酸化膜除去の熱処理温度と、熱処理による界面酸化膜の減少厚さを、半導体基板上側層の厚さをパラメータとして実験により調べた結果を示す。上記計算結果から導かれるのと同様に、熱処理温度は１１００℃以上、半導体基板上側層膜厚は３００ｎｍ以下であることが必要であり、特に、１２００℃以上では、界面酸化膜の除去効果が顕著になるため、熱処理温度は１２００℃以上であることが望ましいことが実験においても明らかとなった。
なお、この実験においては、熱処理前のＲＭＳは０．３ｎｍ以下、熱処理時間は６０分としている。

なお、ＳＯＩ基板の表面を平坦化する熱処理の場合には、埋め込み酸化膜（ＢＯＸ）が除去される条件下での熱処理は、ＳＯＩ層と埋め込み酸化膜層の界面品質を劣化させるため好ましくない。したがって、平坦化を実現させるための、高温かつ還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気での熱処理は、ＳＯＩ基板製造の観点からは、最低限にとどめることが望ましい。このため、ウェーハの分割後、平坦化熱処理前に、いったん、研磨やエッチング等の積極的にウェーハ表面を平坦化する工程を追加することが一般的である。
これに対し、本製造方法においては、ＳＯＩ基板と異なり、界面酸化膜の除去という要請があるＤＳＢ構造を有するシリコン基板の製造において、平坦化と界面酸化膜の除去を同一の熱処理で行うという点に着目し、工程の簡略化を実現している点が一つの特徴である。

さらに、本製造方法においては、分割後のボンドウェーハ（第２の半導体ウェーハ）の表面粗さのＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ：平均二乗根）を３．５ｎｍ以上６．５ｎｍ以下に限定することにより、同一の熱処理でのウェーハ表面の平坦化・界面酸化膜の除去を効率的に実現している。

図６に、平坦化・界面酸化膜除去熱処理の熱処理温度と、熱処理後の表面粗さ（平坦度）との関係を熱処理前の表面粗さ（ＲＭＳ）をパラメータとして、実験により調べた結果を示す。なお、熱処理は、アルゴン雰囲気中で６０分行っている。
図６から明らかなように、熱処理前にＲＭＳが６．５ｎｍ以下の領域であれば、１１００℃の熱処理を行うことで、熱処理後にＲＭＳが４ｎｍ以下、さらに、１２００℃の熱処理を行うことによって、熱処理後にＲＭＳが１ｎｍ以下という極めて平坦度の高い界面状態が実現できる。

図７には、熱処理前のシリコン基板表面粗さと熱処理による界面酸化膜の減少厚さの関係を示す。なお、熱処理は、アルゴン雰囲気中で６０分行っている。
図から明らかなように、熱処理前の表面粗さが粗いほど、界面酸化膜の減少厚さが大きくなっている。これは、シリコン基板表面が粗くなることによって、ウェーハ表面積が増大し、界面酸化膜からの酸素が効率的に雰囲気中に外方拡散するためであると考えられる。したがって、図５より上記外方拡散増大効果が顕著に見え始める、ＲＭＳにして３．５ｎｍ以上の表面粗さを、熱処理前に有していることが酸化膜除去を効率よく行う上で必要である。

以上より、平坦化・酸化膜除去熱処理前、すなわち分割後のボンドウェーハ（第２の半導体ウェーハ）の表面粗さのＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ：平均二乗根）を、ウェーハ表面の平坦化および界面酸化膜除去を効率的に実現する観点から、３．５ｎｍ以上６．５ｎｍ以下に限定することが必要である。
そして、上記範囲の表面粗さの実現は、上述のように、例えば、図３（ｂ）の工程において、微小気泡層（封入層）１０６を形成する際の、注入イオン種やイオン注入量、あるいは、図３（ｄ）の工程の熱処理温度、熱処理プロファイル等を制御することによって可能である。

そして、上記表面粗さの範囲に限定したプロセスで、熱処理時間を長大化せずに、効率よく、かつ、再現性よく酸化膜除去を行うためには、界面酸化膜の膜厚が３ｎｍ以下であることが望ましい。

また、ＤＳＢ接合を有するシリコン基板等の半導体基板の口径は３００ｍｍ以上の口径が主流となる。したがって、還元性ガス雰囲気中での高温熱処理では、還元性ガスおよびウェーハ重量による、熱処理炉部材の劣化が大きくなる。よって、例えば、アルゴンガス等の不活性ガス雰囲気中で熱処理が行われることがより望ましい。

以上のよう製造方法によれば、従来、ＤＳＢ構造のシリコン基板を形成する際、ウェーハ分割後の表面凹凸を除去するためおこなわれていた表面研磨工程を省略し、さらに、表面平坦化の熱処理と、界面酸化膜除去の熱処理を同一の熱処理で行うことにより、大幅な工程短縮化を実現している。また、表面研磨工程を省略することにより、上層の半導体層の膜厚均一性を高く保持することが可能になる。
さらに、単に表面研磨工程を省略しただけではなく、分割後に生ずるウェーハ表面の凹凸を、積極的に酸素外方拡散促進に利用して界面酸化膜除去効果をあげ、効率のよい平坦化・界面酸化膜除去熱処理を実現している。
そして、ＬＳＩの高歩留まりを実現する本実施の形態の半導体基板を製造することできる。

次に、本実施の形態の半導体基板の第２の製造方法について説明するが、第１の製造方法のスマートカット法（水素イオン注入剥離法）にかえて、いわゆるナノクリーブ（Ｎａｎｏ Ｃｌｅａｖｅ）法を用いる以外は、第１の製造方法と同様であるので記述を省略する。

図８に、本実施の形態の第２の製造方法の製造工程フロー図を示す。
図８（ａ）のベースウェーハ（第１の半導体ウェーハ）１０２とボンドウェーハ（第２のシリコンウェーハ）１０４を準備する工程は第１の実施の形態と同様である。
次に、第１の製造方法同様、図８（ｂ）に示す工程で、ボンドウェーハ１０４の片面に対して水素イオンまたは希ガスイオンを注入し、イオンの平均進入深さにおいて、ウェーハ表面に平行な微小気泡層（封入層）１０６を形成する。ただし、本実施の形態では、
例えば、水素イオンを１Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ^２程度と、第１の製造方法よりも高いドーズ量を注入する。これは、本製造方法のナノクリーブ法では、第１の実施の形態と異なり、加熱による発泡を利用するのではなく、物理的な、へき開動作によりウェーハを分割することからくる要請である。

次に、図８（ｃ）に示す工程で、第１の製造方法同様、水素イオンを注入したボンドウェーハ１０４の水素イオン注入面と、ベースウェーハ１０２を重ねて密着させる。
次に、図８（ｄ）に示す工程で、微小気泡層（封入層）１０６を境界として、剥離ウェーハ１１０と、シリコン基板１１４に分離する。この工程においては、第１の実施の形態のような熱処理ではなく、微小気泡層（封入層）１０６の側面から、加圧した、気体あるいは液体等の流体、ここでは窒素（Ｎ_２）ガスを噴射して、物理的な、へき開動作によりウェーハを分割する。

本製造方法においても、第１の製造方法同様、分割後の表面粗さのＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ：平均二乗根）が、３．５ｎｍ以上６．５ｎｍ以下となるように制御する。この制御は、例えば、図６（ｂ）の工程において、微小気泡層（封入層）１０６を形成する際の、注入イオン種やイオン注入量、あるいは、図８（ｄ）の工程で噴射する流体の種類、量、圧力等を制御することによって可能となる。

その後、第１の製造方法同様、図８（ｅ）の平坦化・界面酸化膜除去熱処理工程を行い、図８（ｆ）に示すように、表面が平坦化された結晶方位（１１０）のシリコン基板上側層１１２と、結晶方位（１００）のベースウェーハ１０２が、シリコン酸化膜のない界面１１６で接合されたシリコン基板１１４が形成される。

以上、本製造方法によれば、第１の製造方法同様、２枚のウェーハの接合によりＤＳＢ構造を有するシリコン基板を製造する場合に、上層のシリコン層の膜厚均一性を高く保持したシリコン基板表面平坦化と、２枚のウェーハの界面のシリコン酸化膜除去を同一の熱処理で、効率よく行うことが可能になる。
そして、ＬＳＩの高歩留まりを実現する本実施の形態の半導体基板を製造することできる。

次に本実施の形態の半導体基板の第３の製造方法について説明するが、第１の製造方法のスマートカット法（水素イオン注入剥離法）にかえて、いわゆるエルトラン（ＥＬＴＲＡＮ）法を用いる以外は、第１の製造方法と同様であるので記述を省略する。

図９に、本製造方法の製造工程フロー図を示す。
図９（ａ）の工程において、ベースウェーハ（第１の半導体ウェーハ）１０２とボンドウェーハ（第２のシリコンウェーハ）１０４を準備する。ここで、ボンドウェーハの表面に弗酸を溶液とする陽極化成法（陽極酸化法）を用いて、多孔質シリコン層１１８を形成する。
次に、図９（ｂ）に示す工程で、多孔質シリコン層１１８表面にエピタキシャル成長により薄膜単結晶シリコン層１２０を形成する。

次に、図９（ｃ）に示す工程で、ボンドウェーハ１０４の薄膜単結晶シリコン層１２０面と、ベースウェーハ１０２を重ねて密着させる。
次に、図９（ｄ）に示す工程で、多孔質シリコン層１１８を境界として、剥離ウェーハ１１０と、シリコン基板１１４に分離する。この工程においては、第１の実施の形態のような熱処理ではなく、単結晶シリコンに対して、多孔質シリコン層１１８のみを選択的にエッチングできる弗酸やバッファード弗酸を用いることによりウェーハを分割する。

本実施の形態においても、第１の製造方法同様、分割後の表面粗さのＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ：平均二乗根）が、３．５ｎｍ以上６．５ｎｍ以下となるように制御する。この制御は、例えば、図９（ａ）の工程において、陽極化成法の弗酸溶液濃度等の条件、あるいは、図９（ｄ）の工程でのエッチング溶液濃度等を制御することによって可能となる。

その後、第１の製造方法同様、図９（ｅ）の平坦化・界面酸化膜除去熱処理工程を行い、図９（ｆ）に示すように、表面が平坦化された結晶方位（１１０）のシリコン基板上側層１１２と、結晶方位（１００）のベースウェーハ１０２が、シリコン酸化膜のない界面１１６で接合されたシリコン基板１１４が形成される。

以上、本製造方法によれば、第１の製造方法同様、２枚のウェーハの接合によりＤＳＢ構造を有するシリコン基板を製造する場合に、上層のシリコン層の膜厚均一性を高く保持したシリコン基板表面平坦化と、２枚のウェーハの界面のシリコン酸化膜除去を同一の熱処理で、効率よく行うことが可能になる。
そして、ＬＳＩの高歩留まりを実現する本実施の形態の半導体基板を製造することできる。

（第１の実施の形態の変形例）
次に、本実施の形態の半導体基板の変形例ついて説明するが、第１のシリコンウェーハ表面の結晶面方位と第２のシリコンウェーハ表面の結晶面方位が、例えば、（１００）面同士、あるいは、（１１０）面同士と、同一であること以外は第１の実施の形態の半導体基板と同様であるので記述を省略する。

本変形例によれば、ＭＥＭＳ（メムス、Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍａｃｈｉｎａｒｙ Ｓｙｓｔｅｍｓ）で用いられるような、同一面方位のウェーハをＤＳＢ接合したシリコン基板において、第１の実施の形態と同様の作用・効果を得ることが可能となる。

〔第２の実施の形態〕
本発明の第２の実施の形態の半導体基板は、第２のシリコンウェーハ表面の、{１００}面に対する傾斜角（オフ角）が、０度以上０．１度以下であり、前記第２のシリコンウェーハ表面の、{１００}面に対する傾斜方向の{１００}面上の方位角が、＜１１０＞方向に対して±２１度の範囲にあること以外は、第１の実施の形態と同様であるので記述を省略する。

ここで、{１００}面に対する傾斜方向の{１００}面上の方位角が、＜１１０＞方向に対して±２１度の範囲にあるとは、言い換えれば、{１００}面上での＜１１０＞方向と、同一の{１００}面上に傾斜方向を投影した方向の間の角度が±２１度の範囲にあるということである。

上記シリコン表面を有する半導体基板は、特に、結晶面で構成される平坦面の幅が広く、確保できるため、シリコン表面に形成されるシリコン酸化膜と界面との段差を少なくすることができる。

図１０は、上記シリコン表面を有する半導体基板に、平坦化熱処理を施した場合の表面構造を模式的に示した説明図である。
このシリコンウェーハは、平坦面（以下、テラスともいう）が（１００）の結晶面である段差（以下、ステップともいう）構造を有している。
このシリコンウェーハの特徴は、次の評価の結果によって特徴付けられる。すなわち、このシリコンウェーハの任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）によって測定する。測定は、ステップに概ね垂直な方向の、概ね０．３μｍ間隔の１０本の測線によって測定される。この場合に、図１０のＷで表示されるテラスの幅（以下、テラス幅ともいう）の測定値の９０％以上が５０ｎｍ以上である。また、図１０のＨで表されるステップの高さ（以下、ステップ高さ）の測定値の９０％以上が１原子層分、すなわち、（１００）面の場合は０．１３６μｍである。
なお、ここで概ね垂直方向とは、段差に垂直な方向に対し、±２０度の範囲をいい、概ね０．３μｍ間隔とは、０．２５μｍ以上０．３５μｍ以下の範囲をいう。

図１１に、このシリコンウェーハのＡＦＭ像を示す。ＡＦＭとして、ＮａｎｏＳｃｏｐｅ ＩＩＩａを用い、測定は接触モードを用いている。図１１のように、シリコン表面にステップ構造が鮮明にみてとれる。図１０にも示したように、図１１のＡＦＭ像に見られるテラスは（１００）面である。そして、ステップには、フィジカル・レビュー・レターズ（Ｐｈｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ、１６９１頁、第５９巻（１９８７年））におけるＣｈａｄｉの分類による２種類のステップ、すなわち、直線状のステップＳａと波状のステップＳｂがある。そして、ステップＳａ上のテラスは、図１０に示すように２原子（ｄｉｍｅｒ）化した原子列の配列方向がステップに対して、垂直になっていることで特徴付けられる。また、ステップＳｂ上のテラスは、２原子（ｄｉｍｅｒ）化した原子列の配列方向がステップに対して、平行になっていることで特徴付けられる。
ここで、隣接する二つのステップＳａの間隔Ｗ’（図１０）は、理想的には（１００）面に対する傾斜角（以下、オフ角ともいう）θ（図１０）で支配されており、次の（式１）で表すことが出来る。
Ｗ’＝２×（格子定数／４）／ｔａｎθ ・・・（式１）
例えば、（１００）面の場合は、格子定数／４＝０．１３６ｎｍとなる。

本実施の形態において、傾斜角（オフ角）を０度以上０．１度以下とするのは、この範囲を超えると、テラス幅が５０ｎｍより狭くなる領域が増大し、１個のトランジスタ領域にかかる段差の数が複数になる確率があがるため、トランジスタ特性の劣化が顕著になりはじめるからである。
すなわち、上述のように、隣接する二つのステップＳａの間隔Ｗ’（図１０）は、傾斜角（オフ角）θで支配されており、次の（式１）で表すことが出来る。
W’＝２×（格子定数／４）／ｔａｎθ ・・・（式１）
これをθ＝０．１度のときについて見ると、Ｗ’＝１５６ｎｍとなる。Ｗ’は２テラス幅に相当するので、Ｓｂが、２つのＳａの中間に来るとすると、１テラス分のテラス幅は７８ｎｍである。もっとも、Ｓｂは図１０に示すように、波状となるため、５０ｎｍ以上のテラス幅を、９０％以上の領域で確実に保つためには、マージンを見て傾斜角は０．１度以下とすることが必要となる。

図１２は、｛１００｝面に対する傾斜角を０．０２５６度に固定した状態で、方位角＝４５度、２０度、−２０度のシリコンウェーハを水素ガス雰囲気、１２００℃、１時間の条件で平坦化熱処理を行った場合のＡＦＭ像を示す図である。図のように、方位角＝４５度の条件ではステップおよびテラスが確認されなかった。これに対し、方位角＝２０度、−２０度の条件は、同様に良好なステップ構造が確認された。

図１３は、熱処理温度と、方位角を変化させて、良好なステップ構造が得られた方位角範囲を示す図である。図中の◎印は、シリコンウェーハ表面の任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ）の測定領域とした場合に、この測定領域において、段差に概ね垂直方向で、概ね０．３ｕｍ間隔の１０本の測線に沿って測定された前記平坦面の幅（テラス幅）の測定値の９５％以上が５０ｎｍ以上であり、かつ、この１０本の測線に沿って測定された段差の高さ（ステップ高さ）の測定値の９５％以上が１原子層分の高さである場合を示す。また、図中の○印は、同様の測定で、測定された平坦面の幅（テラス幅）の測定値の９０％以上が５０ｎｍ以上であり、かつ、この１０本の測線に沿って測定された段差の高さ（ステップ高さ）の測定値の９０％以上が１原子層分の高さである場合を示す。そして、図中×印は、測定値が上記範囲に該当しない場合を示す。この結果から、概ね方位角＝±２５度以下の範囲で、良好なステップ構造が形成されることがわかる。

このように、上記シリコン表面を有する半導体基板は、特に、還元性ガス、不活性ガスあるいはそれらの混合ガス雰囲気で熱処理後に、結晶面で構成される平坦面の幅が広く、確保できるため、シリコン表面に形成されるシリコン酸化膜と界面との段差を少なくすることができる。すなわち、周期１００〜５００ｎｍ以下の凹凸の段差が緩和されることになる。したがって、このシリコン酸化膜をゲート電極とするトランジスタのキャリア移動度や、このシリコン酸化膜をゲート電極とするキャパシタのリーク電流が第１の実施の形態に比べて、一層抑制される。よって、第１の実施の形態の半導体基板よりも、一層のＬＳＩ歩留まり向上が実現できる。

〔第３の実施の形態〕
本発明の第３の実施の形態の半導体基板は、後に半導体デバイスが形成される第２のシリコンウェーハ表面の、{１１０}面に対する傾斜角（オフ角）が、０度以上０．２度以下、または、前記第２のシリコンウェーハ表面の、{１１０}面に対する傾斜方向の{１１０}面上の方位角が、＜１００＞方向に対して±２６度の範囲にあること以外は、第１の実施の形態と同様であるので記述を省略する。

ここで、{１１０}面に対する傾斜方向の{１１０}面上の方位角が、＜１００＞方向に対して±２６度の範囲にあるとは、言い換えれば、{１１０}面上での＜１００＞方向と、同一の{１１０}面上に傾斜方向を投影した方向の間の角度が±２６度の範囲にあるということである。

上記シリコン表面を有する半導体基板は、特に、表面を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理を行った後のＲＭＳを低減できる。

図１４は、表面が（１１０）面を有するシリコンウェーハ表面の結晶方位を示す概念図である。（１１０）面上では、例えば、図のようにノッチ方向を＜１００＞方向とすると、これに対して直交する方向は、＜１１０＞方向となる。したがって、（１１０）面上では、シリコン単結晶は図のＺ軸で示す＜１１０＞方向に対して、２回対称となっている。
図１５は、オフ角度を０度から８度まで２度きざみとした、表面が（１１０）面を有するシリコンウェーハについて、表面を鏡面研磨した後に熱処理し、ＲＭＳを測定した結果を示す図である。熱処理は、水素ガス雰囲気で、１２００℃、１時間の条件で行われ、炉出しはアルゴンガス雰囲気とした。また、傾斜方向の（１１０）面上の方位角（傾斜方向方位）は、＜１００＞および＜１１０＞とした場合を示している。また、黒塗りのシンボルは、ＡＦＭによるＲＭＳの測定領域を３μｍ×３μｍとした場合であり、白塗りのシンボルは、ＡＦＭによるＲＭＳの測定領域を１０μｍ×１０μｍとした場合である。

図１５から明らかなように、（１１０）表面のＲＭＳは、熱処理を加えることで、劣化する傾向がある。特に、傾斜方向方位を＜１１０＞とした場合には、傾斜角が２度から５度の範囲では、ＲＭＳが１ｎｍを越えており、ＬＳＩ等の半導体デバイスの歩留まりを確保するには望ましくない。すなわち、ＲＭＳが１ｎｍを超えると、この表面に形成される酸化膜などの絶縁膜破壊耐圧や絶縁膜の信頼性が劣化するおそれがある。また、このような表面で終端するｐｎジャンクションでの接合リーク増加のおそれも高い。

したがって、デバイス形成領域となる第２のシリコンウェーハ表面は、{１１０}面に対する傾斜角（オフ角）が、０度以上０．２度以下、または、第２の半導体ウェーハ表面の、{１１０}面に対する傾斜方向の{１１０}面上の方位角が、＜１００＞方向に対して±２６度の範囲にあることが望ましい。
まず、傾斜角が０度以上０．２度以下であれば、傾斜方向方位にかかわらず、熱処理後もデバイス形成に望ましい１ｎｍ以下のＲＭＳが実現可能である。また、結晶の連続的などの性質上、傾斜方向方位を＜１００＞から＜１１０＞に変化させていった場合、ＲＭＳも連続的に劣化していくことが予想される。したがって、{１１０}面に対する傾斜方向の{１１０}面上の方位角が、＜１００＞方向に対して±２６度の範囲であれば、熱処理後もデバイス形成に望ましい１ｎｍ以下のＲＭＳとなることが期待できる。
そして、第２の半導体ウェーハ表面の、{１１０}面に対する傾斜方向の{１１０}面上の方位角が、＜１００＞方向に対して±２度の範囲にあることが、熱処理後もデバイス形成にとって望ましい１ｎｍ以下のＲＭＳを確実に実現するうえではより好ましい。

以上のように、本実施の形態によれば、第１の実施の形態の作用・効果に加え、ＬＳＩ等の半導体デバイスを形成する上で行われるシリコン表面の再構成による平坦化熱処理の際に、ＲＭＳの劣化を防止することにより歩留まりの向上を図ることが可能となるという作用・効果を得ることができる。すなわち、本実施の形態によれば、周期１００〜５００ｎｍ以下の凹凸の段差が緩和されることになる。したがって、このシリコン酸化膜をゲート電極とするトランジスタのキャリア移動度や、このシリコン酸化膜をゲート電極とするキャパシタのリーク電流が第１の実施の形態に比べて、一層抑制される。よって、第１の実施の形態の半導体基板よりも、一層のＬＳＩ歩留まり向上が実現できる。

なお、本実施の形態においては、シリコン表面の再構成による平坦化熱処理について、水素ガス雰囲気を例に説明したが、その他の還元ガスや不活性ガスあるいはそれらの混合ガスによっても、シリコン表面の再構成は生じるため、これらの雰囲気を排除するものではない。

以上、具体例を参照しつつ本発明の実施の形態について説明した。実施の形態の説明においては、半導体基板、半導体基板の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体基板、半導体基板の製造方法等に関わる要素を適宜選択して用いることができる。

例えば、第１のシリコンウェーハと第２のシリコンウェーハの結晶面方位が異なる場合、実施の形態に記載した{１００}面と{１１０}面の組み合わせのみならず、その他の結晶面方位の組み合わせであってもかまわない。

また、例えば、上記実施の形態においては、第１の半導体ウェーハ、第２の半導体ウェーハともに半導体材料について、シリコン（Ｓｉ）を材料とする場合について説明した。しかし、その他、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびにＩＩＩ／Ｖ族またはＩＩ／ＶＩ族の複合半導体を含めた任意の半導体材料を選択することが可能である。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体基板は、本発明の範囲に包含される。

第１の実施の形態の半導体基板を説明する断面概念図 第１の実施の形態の半導体基板および従来技術の半導体基板図に表面平坦化熱処理を加えた場合の効果を比較する図。 第１の実施の形態の第１の製造方法の製造工程フロー図。 第１の実施の形態の半導体（シリコン）基板上側層の膜厚と、熱処理による界面酸化膜（シリコン酸化膜）の減少厚さの関係を、温度をパラメータとして計算した結果を示す図。 第１の実施の形態の平坦化・界面酸化膜除去の熱処理温度と、熱処理による界面酸化膜の減少厚さを、半導体基板上側層の厚さをパラメータとして実験により調べた結果を示す図。 第１の実施の形態の平坦化・界面酸化膜除去熱処理の熱処理温度と、熱処理後の表面粗さ（平坦度）との関係を熱処理前の表面粗さ（ＲＭＳ）をパラメータとして、実験により調べた結果を示す図。 第１の実施の形態の熱処理前のシリコン基板表面粗さと熱処理による界面酸化膜の減少厚さの関係を示す図。 第１の実施の形態の第２の製造方法の製造工程フロー図。 第１の実施の形態の第３の製造方法の製造工程フロー図。 第２の実施の形態のシリコン基板に平坦化熱処理を施した場合の表面構造を模式的に示した説明図。 第２の実施の形態のシリコンウェーハに平坦化熱処理を施した場合のＡＦＭ像。 第２の実施の形態において、方位角を変化させて平坦化熱処理を行った場合のＡＦＭ像。 第２の実施の形態において、良好なステップ構造が得られた方位角範囲を示す図。 第３の実施の形態の、表面が（１１０）面を有するシリコンウェーハ表面の結晶方位を示す概念図。 第３の実施の形態の、オフ角度を０度から８度まで２度きざみとした、表面が（１１０）面を有するシリコンウェーハについて、表面を鏡面研磨した後に熱処理し、ＲＭＳを測定した結果を示す図。

符号の説明

１０２ ベースウェーハ（第１の半導体ウェーハ）
１０４ ボンドウェーハ（第２の半導体ウェーハ）
１０６ 微小気泡層（封入層）
１０８ 界面酸化膜
１１０ 剥離ウェーハ
１１２ シリコン基板上側層
１１４ シリコン基板
１１６ シリコン酸化膜のない界面
１１８ 多孔質シリコン層
１２０ 薄膜単結晶シリコン層

Claims (7)

1. 第１の半導体ウェーハと、前記第１の半導体ウェーハよりも膜厚の薄い第２の半導体ウェーハとが、前記第１の半導体ウェーハと前記第２の半導体ウェーハとの間の界面酸化膜が１ｎｍ以下となるように接合されて形成されている半導体基板であって、
   前記第２の半導体ウェーハ側表面の周期１００ｎｍ以上１０μｍ以下の凹凸のみを抽出した場合に、抽出された凹凸形状の平均高さ（Ｒｃ）が２ｎｍ以上であることを特徴とする半導体基板。
2. 前記周期が５００ｎｍ以上１０μｍ以下であることを特徴とする請求項１記載の半導体基板。
3. 前記平均高さ（Ｒｃ）が２ｎｍ以上５ｎｍ以下であることを特徴とする請求項１または請求項２記載の半導体基板。
4. 前記第１の半導体ウェーハと前記第２の半導体ウェーハとがシリコンウェーハであって、前記第１の半導体ウェーハ表面の結晶面方位と前記第２の半導体ウェーハ表面の結晶面方位とのいずれか一方が、{１００}面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、他方の結晶面方位が{１１０}面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあることを特徴とする請求項１ないし請求項３記載の半導体基板。
5. 前記第２の半導体ウェーハ表面の、{１００}面に対する傾斜角（オフ角）が、０度以上０．１度以下であり、
   前記第２の半導体ウェーハ表面の、{１００}面に対する傾斜方向の{１００}面上の方位角が、＜１１０＞方向に対して±２１度の範囲にあることを特徴とする請求項４記載の半導体基板。
6. 前記第２の半導体ウェーハ表面の、{１１０}面に対する傾斜角（オフ角）が、０度以上０．２度以下、
   または、前記第２の半導体ウェーハ表面の、{１１０}面に対する傾斜方向の{１１０}面上の方位角が、＜１００＞方向に対して±２６度の範囲にあることを特徴とする請求項４記載の半導体基板。
7. 前記第２の半導体ウェーハ表面の、{１１０}面に対する傾斜方向の{１１０}面上の方位角が、＜１００＞方向に対して±２度の範囲にあることを特徴とする請求項６記載の半導体基板。