JP2007173694A - 半導体基板の作製方法 - Google Patents

Abstract

【課題】薄いＢＯＸ膜厚を制御できると共に、高い膜厚均一性も確保することができ、しかも、ＳＯＩ層を薄くすることが可能な半導体基板の作製方法を提供する。
【解決手段】第１の基体１１の主面側に予めセルフストップ層として絶縁層１２を形成し、その後、絶縁層１２上にバッファー層１３を形成する。また、バッファー層１３から第１の基体１１内にイオンを注入し、イオン注入層１４を形成し、バッファー層を絶縁層をセルフストップ層として除去する。次いで、第１の基体の絶縁層と第２の基体１５を貼り合わせ、イオン注入層で第１の基体を分離する。そうすることで、薄いＢＯＸ膜厚を制御でき、ＳＯＩ層を薄くできる。
【選択図】図１

Description

本発明は、半導体基板の作製方法、特に、誘電体分離或いは絶縁物上の単結晶半導体、Ｓｉ基板上の単結晶化合物半導体、更には、単結晶半導体層に作成される電子デバイス、集積回路の半導体基板等に好適な半導体基板の作製方法に関するものである。

単結晶シリコンウェーハ上に表面側から順に単結晶シリコン層（ＳＯＩ層）とＳｉＯ_２層（ＢＯＸ層）が配置された構造のＳＯＩウェーハが電子デバイス等に用いられている。近年、ＳＯＩ層にＭＯＳＦＥＴを作製する際のＢＯＸ層膜厚を薄くし、ＢＯＸ領域をゲート酸化膜として使用するデバイス構造が提唱されており、その際、ＳＯＩ基板に求められるＢＯＸの厚さは一般的に用いられるゲート酸化膜と同等の厚さ（概ね５０ｎｍ以下、より好ましくは１０ｎｍ以下）となっている。そして、その絶縁層の品質としてもゲート酸化膜と同等の耐圧特性や低リーク電流特性が求められている。即ち、絶縁層の薄膜化と高い耐圧、耐リーク特性が要求されている。

貼り合わせＳＯＩの製造方法としては、例えば、特開平５−２１１１２８号公報にイオン打ち込みによりバブル層を形成し、熱処理により結晶再配列と気泡の凝集とが生じ、バブル層を介してはがす方法が提案されている（特許文献１）。

同公報の方法では、イオン注入のエネルギーを一定とするとイオン打ち込みを行った際に、分離前のＢＯＸ層厚さは、第１及び第２の基体に予め形成した絶縁層の厚みによりコントロールされるので、ＢＯＸ層の薄膜化を行う際にはＳＯＩ層の厚さがトレードオフとなり、ＳＯＩ層が厚くなってしまう。

よって、ＳＯＩ、ＢＯＸ層の双方を薄くするためには、同公報の方法では、イオン注入層の深さを浅くするためにイオン注入のエネルギーを低くする必要があるが、注入エネルギーの低下に伴う注入深さの減少に比して、注入深さの標準偏差はさほど小さくならないため、注入深さに対する注入層厚は相対的に大きくなるのであって、イオン注入層の形成を精密に制御することや、安定してイオン注入層を形成することが困難になってくる。

このようにＳＯＩ基板のＢＯＸ層をゲート酸化膜として使用するデバイスに使用するＳＯＩウェハを作製するに際して、薄いＢＯＸの膜厚（特に１０ｎｍ以下）を制御することは困難である。

この課題に対し、特開２００４−２４７６１０号公報には、ＢＯＸ層を予め厚く形成しておき、エッチングによる薄膜化で薄いＢＯＸ厚を有するＳＯＩ基板を形成する技術が記載されている（特許文献２）。また、特開２００５−５７２０４３号公報には、水素イオンを打ち込む前に酸化膜表面を窒化することで表面を硬化する技術が記載されている（特許文献３）。
特開平５−２１１１２８号公報 特開２００４−２４７６１０号公報 特開２００５−５７２０４３号公報

特許文献１の方法では、上述のようにＳＯＩ基板のＢＯＸ層をゲート酸化膜として使用するデバイスに使用するＳＯＩウェハを作製するに際して、薄いＢＯＸの膜厚（特に１０ｎｍ以下）を制御することは困難である。

また、特許文献２の方法では、ＳＯＩウェハの３００ｍｍ、４５０ｍｍ化等と更なる大口径化に対して、更なるエッチングの均一性が求められるため、ウェハ面内及びウェハ間における高い膜厚均一性を制御することは難しい。更に、特許文献３の方法には、イオン注入によるダメージの保護及び表面に付着する汚染を除去する機能はあるが、ＢＯＸ層の膜厚調整機能は無かった。

本発明の目的は、薄いＢＯＸ膜厚を制御できると共に、高い膜厚均一性も確保することができ、しかも、ＳＯＩ層を薄くすることが可能な半導体基板の作製方法を提供することにある。

本発明は、上記目的を達成するため、第１の基体の主面側に絶縁層と前記絶縁層上にバッファー層を形成する工程、前記主面側からバッファー層と前記絶縁層を通して、前記第１の基体内にイオンを注入し、前記第１の基体内にイオン注入層を形成する工程、前記バッファー層を除去する工程、前記第１の基体の絶縁層の主面と第２の基体の主面とを貼り合わせる工程、前記イオン注入層で前記第１の基体を分離する工程、を含むことを特徴とする。

本発明によれば、ＳＯＩ層の厚さを規定するイオン注入前にＢＯＸの膜厚を制御するためのバッファー層を予め形成することにより、薄いＢＯＸのＳＯＩ基板を作製する際にＢＯＸ膜厚をＳＯＩ層の膜厚と独立に高精度に制御することが可能となる。すなわち、ＢＯＸ層を薄くした場合においても、ＳＯＩ層が厚くなることなく、ＢＯＸ膜厚を薄く制御することができる。

次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。

（第１の実施形態）
図１は本発明に係る半導体基板の作製方法の第１の実施形態を示す工程図である。まず、図１（ａ）に示すように第１の基体（Ｓｉ単結晶基板等）１１を用意する。第１の基体としては、Ｓｉ単結晶ウェーハが好適に用いられる。第1の基体の主面側の表層が本発明により第2の基体上に移設される層となる。第1の基体は、特にこれに限定されるものではなく、ＧａＡｓ、ＧａＰ、ＩｎＰ、Ｇｅ等の基板であっても構わないし、基板の表面に基板とは異種材料がヘテロエピタキシャル成長してあっても構わない。

その上に絶縁層（シリコン酸化膜等）１２を形成する。この絶縁層１２と後述する別の第２の基体に付随する絶縁層１６との膜厚の和が最終的なＢＯＸの厚さとなる。

絶縁層１２としては、例えば、ＳｉＯ_２、ＳｉＮ、Ｓｉ_３Ｎ_４、ＳｉＯｘＮｙ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＰｒＯｘ、ＨｆＯ_２、ＺｒＯ_２、Ｌａ_２Ｏ_３、Ｐｒ_２Ｏ_３、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、或いはそれらを組み合わせた層等が挙げられる。

次に、図１（ｂ）に示すように絶縁層１２上にバッファー層（例えば、ポリシリコン膜）１３を形成する。バッファー層１３としては、絶縁層１２表面に対しての選択的にエッチングできる選択性を有していれば、ＳｉＯ_２、ＳｉＮ、Ｓｉ_３Ｎ_４、フォトレジスト、ポリシリコン膜、アモルファスシリコン膜、Ａｌ、Ｔｉ、Ｔａ、Ｗのメタル膜等何でも良い。

この絶縁層１２とバッファー層１３の厚さの和とイオン注入条件により、後に行う分離後のＳＯＩ層の厚さを規定することとなる。

次に、図１（ｃ）に示すように第１の基体１１の主表面から希ガス、水素、及び窒素のうち少なくとも１種の元素をイオン注入し、内部にイオン注入溜り（イオン注入層）１４を形成する。

続いて、図１（ｄ）に示すように絶縁層１２より表面側にあるバッファー層１３をエッチング除去する。バッファー層１３を除去する方法としては、ドライエッチング、ウェットエッチング若しくはポリッシュ、ＣＭＰ等の方法があるが、絶縁層に対して選択的に除去できる方法がより好適に用いられる。エッチング方法は、上記した方法に限定されるものではなく、これらを組み合わせた手法でも良い。

バッファー層を除去した際に絶縁層の膜厚均一性を維持するには、バッファー層を選択的にエッチングすることが望ましい。選択的なエッチングとしては、化学エッチング、特にウェットエッチングが好適に用いられる。例えば、絶縁層としてＳｉＯ_２、バッファー層としてポリシリコン層を用いる場合には、アルカリ溶液が好適である。例えば、ＫＯＨ，ＴＭＡＨ，ＮＨ４ＯＨなどが挙げられる。

次いで、図１（ｅ）に示すように第２の基体１５と第１の基体１１の表面とを室温で密着させて貼り合わせる。第２の基体１５には絶縁層１６が形成され、第１の基体１１の絶縁層１２と密着させて貼り合わせる。

第２の基板１５としては、例えば、単結晶シリコン基板等が用いられる。基板１５の表面に絶縁層１６としてＳｉ_３Ｎ_４、ＳｉＯｘＮｙ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＰｒＯｘ、ＨｆＯ_２、ＺｒＯ_２、Ｌａ_２Ｏ_３、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５等を積層する。

また、第２の基体１５として、単結晶シリコン基板の他に、石英等の光透過性基板、サファイア等から選択できるが、これに限定されるものではなく、貼り合わせに供される面が十分に平坦であればどれでも構わない。

次に、図１（ｆ）に示すようにイオン注入層１４で基板を分離する。分離方法としては、加圧、引っ張り、せん断、楔、ＷＪ等の外圧をかける方法、熱をかける方法、熱応力をかける方法、或いは軟化させる方法等があるが、この方法に限定されるものではない。熱をかけて分離する方法の場合には、例えば６００℃程度の熱処理を行い、基板を分離する。これと同時に貼り合わせ強度が強化される。必要に応じ、追加の熱処理を行い、貼り合わせ強度をさらに高めてもよい。

分離後のイオン注入層１４の表面は荒れているため、第２の基体１５側の残りの第１の基体１１側表面をケミカルメカニカルポリッシング（ＣＭＰ）若しくは水素を含む還元性雰囲気中で熱処理を行い、表面の平坦化を行う。この表面平坦化処理には、ＣＭＰを行った後に水素を含む還元性雰囲気中での熱処理を行う方法もあり、この方法では更に薄いＳＯＩ層を得ることが可能である。

図１（ｇ）は分離後に得られた本発明による半導体基板を示す。第２の基体１５上に絶縁層（酸化膜）１２、絶縁層１６、その上にＳＯＩ層として薄膜化した第１の基体１１が均一に薄層化され、その構造がウェハ全域に大面積に形成されている。

分離された第1の基体は再度第一の基体として用いてもよい。第１の基体１１が残留するイオン注入層１４を除去しても、表面平坦性が再利用に許容できないほど荒れている場合には、表面平坦化を行った後、再度第１の基体１１、或いは次の第２の基体１５として使用することができる。

ここで、上述のように本発明の半導体基板の作製方法について説明したが、イオン注入層の深さ、ＢＯＸ層の厚さ、ＳＯＩ層の厚さ、バッファー層の厚さ等に関しては、以下の関係とするのが良い。

まず、図１（ｃ）に示すイオン注入層の深さＴ_Ｉ、図１（ｆ）に示すイオン注入層による分離後のＢＯＸ層の厚さＴ_ＢＯＸ、図１（ｆ）に示すＳＯＩ層の厚さＴ_ＳＯＩの関係は、Ｔ_Ｉ＞Ｔ_ＢＯＸ＋Ｔ_ＳＯＩとするのが良い。

また、本発明はＢＯＸ層厚が薄い場合に好適に用いられるのであって、イオン注入層による分離後の絶縁層の厚さＴ_ＢＯＸはＴ_ＢＯＸ≦５０ｎｍとするのが好ましい。その場合、バッファー層厚はＢＯＸ層やＳＯＩ層の膜厚に対して相対的に厚いことによって、本発明の効果を奏する。具体的には、イオン注入層による分離後のＢＯＸ層の厚さＴ_ＢＯＸ、図１（ｂ）に示すバッファー層の厚さＴ_ｂｆの関係は、Ｔ_ｂｆ＞Ｔ_ＢＯＸとするのが良い。

更により好ましくは、イオン注入層による分離後のＢＯＸ層の厚さＴ_ＢＯＸ、ＳＯＩ層の厚さＴ_ＳＯＩ、バッファー層の厚さＴ_ｂｆの関係は、Ｔ_ｂｆ≧Ｔ_ＢＯＸ＋Ｔ_ＳＯＩとするのが良い。以上の関係は後述する全ての実施形態において同様である。

（第２の実施形態）
図２は第２の基体１５に絶縁層１６が形成されていない場合の実施形態を示す。この形態では、図２（ｅ）に示すように第２の基体１５と第１の基体１１の表面とを室温で密着させて貼り合わせる。その際、第２の基体１５には絶縁層は形成されていない。なお、この貼り合わせ工程の前の工程は図１の場合と同様である。

次に、図２（ｆ）に示すようにイオン注入層１４で基板を分離する。分離方法は図１の方法と同様である。その後、上述のように分離後のイオン注入層１４の表面は荒れているため、ＣＭＰ若しくは水素を含む還元性雰囲気中で熱処理を行い、表面の平坦化を行う。図２（ｇ）は分離後に得られた半導体基板を示す。この場合の絶縁層は１層となる。

（第３の実施形態）
図３は本発明の第３の実施形態を示す工程図である。本実施形態では、絶縁層を３層にして絶縁層の膜厚を調整した例を示す。まず、図３（ａ）に示すように第１の基体（Ｓｉ単結晶基板等）２１を用意し、その上に絶縁層２２を形成する。次に、図３（ｂ）に示すように絶縁層２２上に絶縁層２３を形成する。

その場合、絶縁層２３としては絶縁層２２の上部に膜を堆積しても良いし、窒化等により絶縁層２２の表層を反応させて、絶縁層２２と組成の異なる絶縁層２３を形成しても良い。本実施形態では、この絶縁層２２、絶縁層２３、そして別の第２の基体に付随する絶縁層２７との和が最終的なＢＯＸの厚さとなる。

次いで、図３（ｃ）に示すように絶縁層２３上にバッファー層２４を堆積する。この絶縁層２２、２３、バッファー層２４の和とイオン注入条件により、後に行う分離後のＳＯＩ層の厚さを規定することとなる。

このバッファー層２４としては、絶縁層２３表面に対してのエッチング性として、選択性を有していれば、ＳｉＯ_２、ＳｉＮ、Ｓｉ_３Ｎ_４、フォトレジスト、ポリシリコン膜、Ａｌ、Ｔｉ、Ｔａ、Ｗのメタル膜等何でも良い。

次に、図３（ｄ）に示すように第１の基体２１の主表面から希ガス、水素、及び窒素のうち少なくとも１種の元素をイオン注入し、内部にイオン注入溜り（イオン注入層）２５を形成する。また、図３（ｅ）に示すように絶縁層２３より表面側にあるバッファー層２４を選択エッチングにより絶縁層２３に対して選択的に除去する。

バッファー層２４を除去する方法としては、ドライエッチング、ウェットエッチング、若しくはポリッシュ、ＣＭＰ等の方法があるが、絶縁層に対して選択的に除去できる方法がより好適に用いられる。エッチング方法は、上記した方法に限定されるものではなく、これらを組み合わせた手法でも良い。

バッファー層を除去した際に絶縁層の膜厚均一性を維持するには、バッファー層を選択的にエッチングすることが望ましい。選択的なエッチングとしては、化学エッチング、特にウェットエッチングが好適に用いられる。例えば、絶縁層としてＳｉＯ_２、イオン注入バッファー層としてポリシリコン層を用いる場合には、アルカリ溶液が好適である。例えば、ＫＯＨ，ＴＭＡＨ，ＮＨ_４ＯＨなどが挙げられる。

次いで、図３（ｆ）に示すように第２の基体２６と第１の基体２１の表面とを室温で密着させる。第２の基体２６の表面には絶縁層２７が形成され、第１の基体２１の絶縁層２３側とを密着させて貼り合わせる。

第２の基体２６としては、シリコン基板上に酸化シリコン膜を形成したもの、石英等の光透過性基板、サファイア等から選択することができるが、これに限定されるものではなく、貼り合わせに供される面が十分に平坦であれば構わない。

次に、図３（ｇ）に示すようにイオン注入層２５で第１の基体２１と第２の基体２６を分離する。分離方法としては、加圧、引っ張り、せん断、楔、ＷＪ等の外圧をかける方法、熱をかける方法、熱応力をかける、或いは軟化させる方法等があるが、この方法に限定されるものではない。熱をかけて分離する方法の場合は、例えば６００℃程度のアニールを行い、基板を分離する。これと同時に貼り合わせ強度が強化される。必要に応じ、追加の熱処理を行い、貼り合わせ強度をさらに高めてもよい。

分離後のイオン注入層２５の表面は荒れているため、図１の場合と同様に分離された第２の基体２６側の残りの第１の基体２１側表面を、ＣＭＰ若しくは水素を含む還元性雰囲気中で熱処理を行い、表面の平坦化を行う。この表面平坦化処理には、ＣＭＰを行った後に水素を含む還元性雰囲気中での熱処理を行う方法もあり、この方法では更に薄いＳＯＩ層を得ることが可能である。

図３（ｈ）は得られた半導体基板を示す。第２の基体２６上に、絶縁層２７、絶縁層２３、絶縁層２２が積層され、その上にＳＯＩ層として薄膜化した第１の基体２１が均一に薄層化され、その構造がウェハ全域に大面積に形成されている。

なお、第１の基体２１は残留するイオン注入層２５を除去して、表面平坦性が許容できないほど荒れている場合には、表面平坦化を行った後、再度第1の基体２１、或いは次の第２の基体２６として使用することができる。

再度第１の基体２１や第２の基体２６として用いる場合には、分離層厚さと表面処理で減じた厚さ分をエピタキシャル層で補うことにより、ウェハ厚減少により使用できなくなることはなく、半永久的に再利用可能となる。

なお、図３においては、第１基体２１に絶縁層２２、２３を形成し、第２の基体２６に絶縁層２７を形成しているが、本発明はこの限りではない。例えば、第１基体２１に絶縁層２２を形成し、第２の基体２６側に絶縁層２７、絶縁層２３を形成する等絶縁層の形成は任意である。

（第４の実施形態）
図４は第２の基体２６に絶縁層２３が形成されていない場合の実施形態を示す。この形態では、図４（ｆ）に示すように第２の基体２６と第１の基体２１の表面とを室温で密着させて貼り合わせる。その際、第２の基体２６には絶縁層は形成されていない。なお、この貼り合わせ工程の前の工程は図３の場合と同様である。

次に、図４（ｇ）に示すようにイオン注入層２５で基板を分離する。その後、上述のように分離後のイオン注入層２５の表面は荒れているため、ＣＭＰ若しくは水素を含む還元性雰囲気中で熱処理を行い、表面の平坦化を行う。図４（ｈ）は分離後に得られた半導体基板を示す。この場合の絶縁層は２層となる。

次に、本発明の実施例について説明する。

（実施例１）
実施例１では次の工程で半導体基板を作製した。第１の基体（単結晶Ｓｉ基板）上に熱酸化により３ｎｍのシリコン酸化膜を形成した。シリコン酸化膜上にポリシリコンをＣＶＤにより２００ｎｍ堆積した。表面のポリシリコン膜を通してＨ^＋を５０ｋｅＶで５×１０^１６ｃｍ^−２イオン注入した。

ＣＶＤにより堆積した２００ｎｍ厚のポリシリコン膜をドライエッチングによりエッチングした。この際、ポリシリコンとシリコン酸化膜のエッチングによる選択比は２０：１と十分な選択比を有するため、ポリシリコンのエッチングは先に形成したシリコン酸化膜がエッチストップ層となる。

次に、このシリコン酸化膜表面と別に用意したＳｉ基板（第２の基体）の表面とを重ね合わせ、接触させた後、６００℃でアニールした。その結果、イオン注入の投影飛程付近で２枚に分離され、第２の基体上には３ｎｍの絶縁層、その上に表面の荒れた約２００ｎｍの単結晶膜を有するＳＯＩ基板が得られた。

この基板の貼り合わせ強度を向上させるため、１０００℃、４時間の熱処理を行った。更に、分離した単結晶Ｓｉの荒れの平坦化及びＳＯＩ層を任意の膜厚にするため、ＣＭＰにより表面単結晶Ｓｉ膜の膜厚を１５０ｎｍ研磨で除去した。

こうしてＳｉ基板上に３ｎｍの厚みを持った絶縁層、更にその上に５０ｎｍの厚さを有する単結晶Ｓｉ層が作製できた。作製したＳＯＩ基板の膜厚を面内全面について１００点を測定したところ、ＳＯＩ（Ｓｉ単結晶）膜の膜厚均一性は、５０ｎｍ±３ｎｍ、ＢＯＸ（絶縁）膜の膜厚は３ｎｍ±０．５ｎｍと均一であった。

（実施例２）
実施例２では次の工程で半導体基板を作製した。第１の基体（単結晶Ｓｉ基板）上にプラズマ酸化により２ｎｍのシリコン酸化膜を形成した。更に、２ｎｍのシリコン酸化膜表面０．５ｎｍをプラズマ窒化により窒化した。窒化膜の上にＣＶＤにより３００ｎｍのシリコン酸化膜を形成した。表面のシリコン酸化膜を通してＨ^＋を３０ｋｅＶで3×１０^１６ｃｍ^−２イオン注入した。

０．５ｎｍのシリコン窒化膜上の２００ｎｍのシリコン酸化膜を弗酸溶液によりエッチングし、絶縁層として第１の基板（単結晶Ｓｉ基板）上に１．５ｎｍの酸化膜と０．５ｎｍの窒化膜を形成した。この時、窒化膜は弗酸溶液に対するエッチング速度が低いため、エッチングは窒化膜で自動的に停止されることとなる。

このシリコン窒化膜表面と別に用意したＳｉ基板（第２の基体）の表面とを重ね合わせ、接触させた後、６００℃でアニールしたところ、イオン注入の投影飛程付近で２枚に分離され、第２の基体上には２ｎｍの絶縁層、その上に表面の荒れた約１００ｎｍの単結晶膜を有するＳＯＩ基板が得られた。この基板の貼り合わせ強度を向上させるため、１１００℃、３時間の熱処理を行った。

更に、分離した単結晶Ｓｉの荒れの平坦化及びＳＯＩ層を任意の膜厚にするため、ＣＭＰにより表面単結晶Ｓｉ膜を７０ｎｍ研削研磨した。

こうしてＳｉ基板上に２．０ｎｍの厚みを持った絶縁層、更にその上に３０ｎｍの厚さを有する単結晶Ｓｉ層が作製できた。作製したＳＯＩ基板の膜厚を面内全面について１００点を測定したところ、ＳＯＩ（Ｓｉ単結晶）膜の膜厚均一性は、３０ｎｍ±２ｎｍ、ＢＯＸ(絶縁)膜の膜厚は２．０ｎｍ±０．５ｎｍと均一であった。

（実施例３）
実施例３では次の工程によって半導体基板を作製した。第１の基体（単結晶Ｓｉ基板）上にプラズマ酸化により１．５ｎｍのシリコン酸化膜を形成した。更に、１．５ｎｍのシリコン酸化膜表面０．５ｎｍをプラズマ窒化により窒化した。

窒化膜の上にＣＶＤにより３００ｎｍのシリコン酸化膜を形成した。表面のシリコン酸化膜を通してＨ^＋を３０ＫｅＶで３×１０^１６cm^-2イオン注入した。０．５ｎｍのシリコン窒化膜上の２００ｎｍのシリコン酸化膜を弗酸溶液によりエッチングし、絶縁層として第１の基体上に１．０ｎｍの酸化膜と０．５ｎｍの窒化膜を形成した。この時、窒化膜は弗酸溶液に対してエッチング性を有しないため、エッチングは窒化膜で自動的に停止されることとなる。

このシリコン窒化膜表面と、別に用意したＳｉ基板（第２の基体）の表面に熱酸化により１．０ｎｍのシリコン酸化膜を形成した第２の基板の熱酸化表面とを重ね合わせ、接触させた後、５００℃でアニールした。その結果、イオン注入の投影飛程付近で２枚の基板に分離され、第２の基体上には２．５ｎｍの厚さでシリコン酸化膜／シリコン窒化膜／シリコン酸化の膜構造を有する絶縁層、その上に表面の荒れた約１００ｎｍの単結晶膜を有するＳＯＩ基板が得られた。

この基板の貼り合わせ強度を向上させるため、１１００℃、３時間の熱処理を行った。更に、分離した単結晶Ｓｉの荒れの平坦化及びＳＯＩ層を任意の膜厚にするため、ＣＭＰにより表面単結晶Ｓｉ膜を７０ｎｍ研削研磨した。

こうしてＳｉ基板上に２．５ｎｍの厚みを持った絶縁層、更にその上に３０ｎｍの厚さを有する単結晶Ｓｉ層が作製できた。作製したＳＯＩ基板の膜厚を面内全面について１００点を測定したところ、ＳＯＩ（Ｓｉ単結晶）膜の膜厚均一性は、３０ｎｍ±２ｎｍ、ＢＯＸ(絶縁)膜の膜厚は２．５ｎｍ±０．５ｎｍと均一であった。

（実施例４）
実施例４では次の工程によって半導体基板を作製した。第１の基体（単結晶Ｓｉ基板）上にＣＶＤ(Chemical Vapor Deposition)法により単結晶Ｓｉを１．５μｍエピタキシャル成長させた。成長条件は以下の通りとした。

ソースガス： ＳｉＨ_２Ｃｌ_２／Ｈ_２
ガス流量： ０．５／１８０ １ｍｉｎ
ガス圧力： ８０Ｔｏｒｒ
温度： ９５０℃
成長速度： ０．３μｍ／ｍｉｎ
このエピタキシャル成長を行った第１の基体上にプラズマ酸化により２ｎｍのシリコン酸化膜を形成した。２ｎｍの酸化膜表面に１ｎｍのシリコン窒化膜を堆積した。

窒化膜の上にプラズマＣＶＤにより１００ｎｍのアモルファスシリコン膜を形成した。表面のシリコン酸化膜を通してＨ^＋を３０ＫｅＶで５×１０^１６ｃｍ^−２イオン注入した。１ｎｍのシリコン窒化膜上の１００ｎｍのＳｉＯ_２膜を２．４％のＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）水溶液によりエッチングし、絶縁層として第１の基体上に２ｎｍの酸化膜と１ｎｍの窒化膜が形成された。この時、窒化膜はＴＭＡＨ水溶液に対してエッチング性を有しないため、エッチングは窒化膜で自動的に停止されることとなる。

更に、残った酸化膜表面の窒化膜をリン酸によりエッチングし、絶縁層として第１の基体（単結晶Ｓｉ基板）上に２ｎｍの酸化膜が残された。この時、酸化膜はリン酸溶液に対してエッチング性を有しないため、エッチングは酸化膜で自動的に停止されることとなる。

この酸化膜表面と別に用意したＳｉ基板（第２の基体）の表面とを重ね合わせ、接触させた後、６００℃でアニールしたところ、イオン注入の投影飛程付近で２枚の基板に分離され、第２の基体上には２ｎｍの絶縁層、その上に表面の荒れた約３００ｎｍの単結晶膜を有するＳＯＩ基板が得られた。

この基板の貼り合わせ強度を向上させるため、１０００℃、４時間の熱処理を行った。更に、分離した単結晶Ｓｉの荒れの平坦化及びＳＯＩ層を任意の膜厚にするため、ＣＭＰにより表面単結晶Ｓｉ膜を２５０ｎｍ研磨した。

こうしてＳｉ基板上に２ｎｍの厚みを持った絶縁層、更にその上に５０ｎｍの厚さを有する単結晶Ｓｉ層が作製できた。作製したＳＯＩ基板の膜厚を面内全面について１００点を測定したところ、ＳＯＩ（Ｓｉ単結晶）膜の膜厚均一性は、５０ｎｍ±３ｎｍ、ＢＯＸ(絶縁)膜の膜厚は２ｎｍ±０．５ｎｍと均一であった。

更に、ＣＭＰにより導入されるＳｉ単結晶表面のダメージ除去及び表面平坦化の為に、水素雰囲気中において１０００℃で熱処理を２時間施した。表面粗さを原子間力顕微鏡で評価したところ、５０μｍ角の領域での平均２乗粗さはおよそ０．２ｎｍで通常市販されているＳｉウェハと同等であった。

更に、上記基板をＣｏｎｃ ＨＦ溶液に１５分浸けた後に光学顕微鏡で基板全面を確認したところ、ＨＦにより埋め込み酸化膜（ＢＯＸ）に穴が空いている個所は一個所と極めて少なかった。

つまり、第１の基体表面にエピタキシャルシリコン層を形成した基板を用いることにより、ＨＦ ｄｅｆｅｃｔ試験で従来のＣＺ基板を用いて作製したＳＯＩ基板に比べてＣＯＰフリーの高品質な半導体層を有するＳＯＩ基板が得られた。

更に、作製したＳＯＩ基板の膜厚を面内全面について１００点を測定したところ、ＳＯＩ（Ｓｉ単結晶）膜の膜厚均一性は、５０ｎｍ±３ｎｍ、ＢＯＸ（絶縁）膜の膜厚は２ｎｍ±０．５ｎｍと均一であった。

また、分離された第１の基体は、第１の基体側に残ったイオン注入層を、水素雰囲気中での熱処理若しくは表面研磨等の表面処理を施して再び第１の基体として或いは第２の基体として用いることができた。

ここで、再び第１の基体等として投入する時には、ウェハ厚減少分を上述のようなエピタキシャル層で補うことにより半永久的に再利用可能となった。即ち、繰り返しの２回目以降はエピタキシャル膜厚は分離によるウェハ厚減少分となり、イオン注入層はエピタキシャル層の内部に形成され、繰り返し再利用が可能となる。

（実施例５）
実施例５では次の工程で半導体基板を作製した。第１の基体（単結晶Ｓｉ基板）上に熱酸化酸化により５ｎｍのシリコン酸化膜を形成した。スピンコーターによりフォトレジスト膜を塗布、露光し、面内平均厚さ８００ｎｍとした。

フォトレジスト膜を通してＨ^＋を１００ＫｅＶで５×１０^１６ｃｍ^−２イオン注入した。この基板のフォトレジスト膜を剥離することで、絶縁層として第１の基体上に５ｎｍの酸化膜と酸化膜表面から５５ｎｍの深さにイオン注入層が形成された基板となる。

このシリコン酸化膜表面と、別に用意したＳｉ基板（第２の基体）の表面とを重ね合わせ、接触させた後、６００℃でアニールした。その結果、イオン注入の投影飛程付近で２枚の基板に分離され、第２の基体上には５ｎｍの厚さの絶縁層、その上に表面の荒れた約５５ｎｍの単結晶膜を有するＳＯＩ基板が得られた。

この基板の貼り合わせ強度を向上させるため、１１００℃、３時間の熱処理を行った。更に、分離した単結晶Ｓｉの荒れの平坦化及びＳＯＩ層を任意の膜厚にするため、ＣＭＰにより表面単結晶Ｓｉ膜を３５ｎｍ研削研磨した。

こうしてＳｉ基板上に５ｎｍの厚みを持った絶縁層、更にその上に２０ｎｍの厚さを有する単結晶Ｓｉ層が作製できた。作製したＳＯＩ基板の膜厚を面内全面について１００点を測定したところ、ＳＯＩ（Ｓｉ単結晶）膜の膜厚均一性は、２０ｎｍ±２ｎｍ、ＢＯＸ（絶縁）膜の膜厚は５ｎｍ±１．５ｎｍと均一であった。

本発明による半導体基板の作製方法の第１の実施形態を示す工程図である。 本発明の第２実施形態を示す工程図である。 本発明の第３の実施形態を示す工程図である。 本発明の第４の実施形態を示す工程図である。

符号の説明

１１ 第１の基体
１２ 絶縁層
１３ バッファー層
１４ イオン注入層
１５ 第２の基体
１６ 絶縁層
２１ 第１の基体
２２ 絶縁層
２３ 絶縁層
２４ バッファー層
２５ イオン注入層
２６ 第２の基体
２７ 絶縁層

Claims (1)

1. 第１の基体の主面側に絶縁層と前記絶縁層上にバッファー層を形成する工程、
   前記主面側からバッファー層と前記絶縁層を通して、前記第１の基体内にイオンを注入し、前記第１の基体内にイオン注入層を形成する工程、
   前記バッファー層を除去する工程、
   前記第１の基体の絶縁層の主面と第２の基体の主面とを貼り合わせる工程、
   前記イオン注入層で前記第１の基体を分離する工程、
   を含むことを特徴とする半導体基板の作製方法。
   
   

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