JP2008187165A - 半導体基板の製造方法 - Google Patents
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Abstract
【課題】ＤＳＢ構造を有する半導体基板の製造方法において、貼りあわせ前の２枚のウェーハ表面の酸化膜の合計膜厚を最適化することによって、製造工程を簡略化し、製造コストの削減を可能とする半導体基板の製造方法を提供する。
【解決手段】第１の半導体ウェーハと、第２の半導体ウェーハとを準備する工程と、この第１の半導体ウェーハ表面の酸化膜の膜厚と、第２の半導体ウェーハ表面の酸化膜の膜厚との合計膜厚が０．４ｎｍ以上１．０ｎｍ以下である状態で、第１の半導体ウェーハと、第２の半導体ウェーハとを接合する工程と、この接合する工程の後、第１の半導体ウェーハまたは第２の半導体ウェーハを薄膜化する工程の前に、第１の半導体ウェーハと、第２の半導体ウェーハとが接合された半導体基板を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有することを特徴とする半導体基板の製造方法。
【選択図】図１
【解決手段】第１の半導体ウェーハと、第２の半導体ウェーハとを準備する工程と、この第１の半導体ウェーハ表面の酸化膜の膜厚と、第２の半導体ウェーハ表面の酸化膜の膜厚との合計膜厚が０．４ｎｍ以上１．０ｎｍ以下である状態で、第１の半導体ウェーハと、第２の半導体ウェーハとを接合する工程と、この接合する工程の後、第１の半導体ウェーハまたは第２の半導体ウェーハを薄膜化する工程の前に、第１の半導体ウェーハと、第２の半導体ウェーハとが接合された半導体基板を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有することを特徴とする半導体基板の製造方法。
【選択図】図１
Description
本発明は、半導体基板の製造方法に関し、特に２枚のウェーハが直接接合されている半導体基板の製造方法に関する。
現在の半導体製品の製造においては、一般に、表面が単一の結晶面方位を有するシリコンウェーハなどの半導体ウェーハが使用される。特に、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成されるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）においては、結晶面方位が｛１００｝のシリコンウェーハを使用することが主流となっている。
シリコンウェーハにおいては、ＭＯＳＦＥＴのキャリアのうち、電子は｛１００｝結晶面方位の＜１１０＞方向で、正孔は｛１１０｝結晶面方位の＜１１０＞方向で高い移動度を有することが知られている。すなわち、｛１００｝結晶面方位での正孔移動度は、電子移動度にくらべて１／２〜１／４になる。このアンバランスを補うため、通常、正孔をキャリアとするｐＭＯＳＦＥＴのチャネル幅は、電子をキャリアとするｎＭＯＳＦＥＴに対し幅広くなるように設計されている。この設計により、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの駆動電流のバランスが保たれ、均一な回路動作が保障されている。もっとも、幅広のｐＭＯＳＦＥＴによりＬＳＩのチップ面積が増大するという別の問題が生じる。
他方、｛１１０｝結晶面方位での＜１１０＞方向の正孔移動度は、｛１００｝結晶面方位での正孔移動度に比べて約２倍になる。したがって、｛１１０｝面上に形成されたｐＭＯＳＦＥＴは、｛１００｝面上に形成されたｐＭＯＳＦＥＴに比べて高い駆動電流を示す。しかし、残念ながら、｛１１０｝結晶面方位での電子移動度は、｛１００｝結晶面方位に比べて大幅に劣化するためｎＭＯＳＦＥＴの駆動能力は劣化する。
このように、表面が｛１１０｝結晶面方位を有するシリコンウェーハは、正孔移動度に優れるためｐＭＯＳＦＥＴにとって最適であるが、電子移動度に劣るためｎＭＯＳＦＥＴには適していない。逆に、表面が｛１００｝結晶面方位を有するシリコンウェーハは、電子移動度に優れるためｎＭＯＳＦＥＴにとって最適であるが、正孔移動度に劣るためｐＭＯＳＦＥＴには適していない。
そこで、２枚のシリコンウェーハの直接接合（貼り合わせ）によって、同一のシリコンウェーハ表面に相異なる結晶面方位を有する領域を作成し、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴをそれぞれ最適な結晶面方位の上に作成する様々な技術が提案されている。すなわち、例えば、シリコンウェーハ表面に｛１００｝面と｛１１０｝面の領域を作成し、｛１００｝面上にｎＭＯＳＦＥＴを、｛１１０｝面上にｐＭＯＳＦＥＴを形成することにより、高性能かつ高集積化されたＬＳＩの実現を可能とする技術が提案されている。
その技術の一つとして、異なる結晶面方位を表面に有するシリコンウェーハ同士を直接接合したのち、シリコン等のイオン注入によって、上層のシリコン単結晶層を下層との接合界面までアモルファス化し、アニールで下層の結晶方位情報をもとに再結晶化することによって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成する方法（ＡＴＲ法：Ａｍｏｒｐｈｉｚａｔｉｏｎ／Ｔｅｍｐｌａｔｅｄ Ｒｅｃｒｙｓｔａｌｉｚａｔｉｏｎ法）が、例えば、特許文献１に開示されている。
なお、上述のように、２枚のシリコンウェーハを厚い酸化膜を介することなく直接接合した構造は、ＤＳＢ構造（Ｄｉｒｅｃｔ Ｓｉｌｉｃｏｎ Ｂｏｎｄｉｎｇ ｓｔｒｕｃｔｕｒｅ）と称される。
その技術の一つとして、異なる結晶面方位を表面に有するシリコンウェーハ同士を直接接合したのち、シリコン等のイオン注入によって、上層のシリコン単結晶層を下層との接合界面までアモルファス化し、アニールで下層の結晶方位情報をもとに再結晶化することによって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成する方法（ＡＴＲ法：Ａｍｏｒｐｈｉｚａｔｉｏｎ／Ｔｅｍｐｌａｔｅｄ Ｒｅｃｒｙｓｔａｌｉｚａｔｉｏｎ法）が、例えば、特許文献１に開示されている。
なお、上述のように、２枚のシリコンウェーハを厚い酸化膜を介することなく直接接合した構造は、ＤＳＢ構造（Ｄｉｒｅｃｔ Ｓｉｌｉｃｏｎ Ｂｏｎｄｉｎｇ ｓｔｒｕｃｔｕｒｅ）と称される。
図３を用いて、従来のＤＳＢ構造を有する半導体基板の製造方法について簡単に説明する。
まず、図３（ａ）に示すように、例えば、{１００}面方位を有する第１のシリコンウェーハ（ベースウェーハ）１０２と、例えば、{１１０}面方位を有する第２のシリコンウェーハ（ボンドウェーハ）１０４とを準備する。２枚のウェーハは、ウェット洗浄処理、例えば、それぞれＲＣＡ洗浄を得ることによって、表面に０．７ｎｍ程度のシリコン酸化膜が形成されている。
次に、図３（ｂ）に示すように、第１のシリコンウェーハ１０２と、第２のシリコンウェーハ１０４とを、常温、大気中で貼りあわせる。この時、界面には１．４ｎｍ程度の界面シリコン酸化膜１０８が形成されている。
次に、図３（ｃ）に示すように、接合熱処理を、例えば、５００℃以上の温度で行い、貼り合わせ強度を強める。
次に、図３（ｄ）に示すように、第２のシリコンウェーハ１０４側を研削・研磨することにより薄膜化し、シリコン基板上側層１１２を形成する。この時点でも、半導体基板１０４には界面酸化膜１０８が存在している。
次に、図３（ｅ）に示すように、界面酸化膜１０８を除去するための界面酸化膜除去熱処理を行う。この熱処理は、例えば、還元性雰囲気中、１２００℃程度の温度で数時間行われる。この熱処理時、薄いシリコン基板側上側層１１２の表面からの酸素外方拡散が生じることにより界面から表面に向けての急峻な酸素濃度勾配が形成される。したがって、この酸素濃度勾配により界面シリコン酸化膜１０８の酸素の拡散が促進され、界面シリコン酸化膜１０８が消失する。
以上の方法により、図３（ｆ）に示すように、シリコン酸化膜のない界面１１６で、{１００}面方位を有する第１のシリコンウェーハ（ベースウェーハ）１０２と、{１１０}面方位を有する第２のシリコンウェーハ（ボンドウェーハ）１０４とが接合したシリコン基板１１４が形成される。
まず、図３（ａ）に示すように、例えば、{１００}面方位を有する第１のシリコンウェーハ（ベースウェーハ）１０２と、例えば、{１１０}面方位を有する第２のシリコンウェーハ（ボンドウェーハ）１０４とを準備する。２枚のウェーハは、ウェット洗浄処理、例えば、それぞれＲＣＡ洗浄を得ることによって、表面に０．７ｎｍ程度のシリコン酸化膜が形成されている。
次に、図３（ｂ）に示すように、第１のシリコンウェーハ１０２と、第２のシリコンウェーハ１０４とを、常温、大気中で貼りあわせる。この時、界面には１．４ｎｍ程度の界面シリコン酸化膜１０８が形成されている。
次に、図３（ｃ）に示すように、接合熱処理を、例えば、５００℃以上の温度で行い、貼り合わせ強度を強める。
次に、図３（ｄ）に示すように、第２のシリコンウェーハ１０４側を研削・研磨することにより薄膜化し、シリコン基板上側層１１２を形成する。この時点でも、半導体基板１０４には界面酸化膜１０８が存在している。
次に、図３（ｅ）に示すように、界面酸化膜１０８を除去するための界面酸化膜除去熱処理を行う。この熱処理は、例えば、還元性雰囲気中、１２００℃程度の温度で数時間行われる。この熱処理時、薄いシリコン基板側上側層１１２の表面からの酸素外方拡散が生じることにより界面から表面に向けての急峻な酸素濃度勾配が形成される。したがって、この酸素濃度勾配により界面シリコン酸化膜１０８の酸素の拡散が促進され、界面シリコン酸化膜１０８が消失する。
以上の方法により、図３（ｆ）に示すように、シリコン酸化膜のない界面１１６で、{１００}面方位を有する第１のシリコンウェーハ（ベースウェーハ）１０２と、{１１０}面方位を有する第２のシリコンウェーハ（ボンドウェーハ）１０４とが接合したシリコン基板１１４が形成される。
上記のように、従来の製造方法において、シリコンウェーハ表面にシリコン酸化膜を有する状態で、接合が行われる理由は、シリコン酸化膜がない場合、常温下での十分な接合強度が保てないためである。
ＵＳ ７，０６０，５８５ Ｂ１
もっとも、このような従来の製造方法では、界面酸化膜を除去するための熱処理工程を付加する必要が生じ、製造コストが増大するという問題が生じていた。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＤＳＢ構造を有する半導体基板の製造方法において、貼りあわせ前の２枚のウェーハ表面の酸化膜の合計膜厚を最適化することによって、製造工程を簡略化し、製造コストの削減を可能とする半導体基板の製造方法を提供することにある。
本発明の一態様の半導体基板の製造方法は、
第１の半導体ウェーハと、第２の半導体ウェーハとを準備する工程と、
前記第１の半導体ウェーハ表面の酸化膜の膜厚と、前記第２の半導体ウェーハ表面の酸化膜の膜厚との合計膜厚が０．４ｎｍ以上１．０ｎｍ以下である状態で、前記第１の半導体ウェーハと、前記第２の半導体ウェーハとを接合する工程と、
前記接合する工程の後、前記第１の半導体ウェーハまたは前記第２の半導体ウェーハを薄膜化する工程の前に、前記第１の半導体ウェーハと、前記第２の半導体ウェーハとが接合された半導体基板を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有することを特徴とする。
第１の半導体ウェーハと、第２の半導体ウェーハとを準備する工程と、
前記第１の半導体ウェーハ表面の酸化膜の膜厚と、前記第２の半導体ウェーハ表面の酸化膜の膜厚との合計膜厚が０．４ｎｍ以上１．０ｎｍ以下である状態で、前記第１の半導体ウェーハと、前記第２の半導体ウェーハとを接合する工程と、
前記接合する工程の後、前記第１の半導体ウェーハまたは前記第２の半導体ウェーハを薄膜化する工程の前に、前記第１の半導体ウェーハと、前記第２の半導体ウェーハとが接合された半導体基板を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有することを特徴とする。
ここで、前記第１の半導体ウェーハと前記第２の半導体ウェーハとがシリコンウェーハであることが望ましい。
また、前記接合する工程の前に、前記第１の半導体ウェーハ表面または前記第２の半導体ウェーハ表面に存在する酸化膜を、希釈ＨＦ（フッ酸）でエッチングすることにより薄膜化する工程を有することが望ましい。
また、前記熱処理する工程の熱処理温度が、１０００度以上であることが望ましい。
さらに、前記第１の半導体ウェーハであるシリコンウェーハ表面の結晶面方位と前記第２の半導体ウェーハであるシリコンウェーハ表面の結晶面方位とのいずれか一方が、{１００}面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、他方の結晶面方位が{１１０}面に対して０度以上１１度以下の傾斜角（オフ角）を有する範囲にあることが望ましい。
本発明によれば、ＤＳＢ構造を有する半導体基板の製造方法において、貼りあわせ前の２枚のウェーハ表面の酸化膜の合計膜厚を最適化することによって、製造工程を簡略化し、製造コストの削減を可能とする半導体基板の製造方法を提供することが可能になる。
従来技術では、背景技術において記述したように、界面酸化膜の除去は、ベースウェーハとボンドウェーハを接合した後、ボンドウェーハを薄膜化し、その後、熱処理時にこの薄膜化領域である薄い半導体基板側上側層内に形成される急峻な酸素濃度勾配を利用して行われていた。
発明者らは、酸素濃度勾配による酸素のウェーハ外への拡散ではなく、半導体ウェーハ中へ酸素を固溶させることによって界面酸化膜を除去する可能性に着目した。そして、接合前のウェーハ表面酸化膜を薄膜化すれば、熱処理前にボンドウェーハを薄膜化せずとも、十分実用的な熱処理温度・時間で界面酸化膜を除去できることを見出した。
以下、本発明に係る半導体基板の製造方法についての実施の形態につき、添付図面に基づき説明する。
なお、実施の形態においては、半導体ウェーハとしてシリコンウェーハを用いる場合を例にして説明するが、本発明は必ずしもシリコンウェーハを用いた半導体基板の製造方法に限定されるわけではない。
また、本明細書中においては、（１００）面、（１１０）面と結晶学的に等価な面を代表する表記として、それぞれ、｛１００｝面、｛１１０｝面という表記を用いる。そして、〔１００〕方向、〔１１０〕方向と結晶学的に等価な方向を代表する表記として、それぞれ＜１００＞方向、＜１１０＞方向という表記を用いる。
なお、実施の形態においては、半導体ウェーハとしてシリコンウェーハを用いる場合を例にして説明するが、本発明は必ずしもシリコンウェーハを用いた半導体基板の製造方法に限定されるわけではない。
また、本明細書中においては、（１００）面、（１１０）面と結晶学的に等価な面を代表する表記として、それぞれ、｛１００｝面、｛１１０｝面という表記を用いる。そして、〔１００〕方向、〔１１０〕方向と結晶学的に等価な方向を代表する表記として、それぞれ＜１００＞方向、＜１１０＞方向という表記を用いる。
〔第１の実施の形態〕
本実施の形態の半導体基板の製造方法は、{１００}面方位を有する第１のシリコンウェーハと、{１１０}面方位を有する第２のシリコンウェーハとを準備する工程と、前記第１のシリコンウェーハ表面または前記第２のシリコンウェーハ表面に存在する酸化膜を、希釈ＨＦ（フッ酸）でエッチングすることにより薄膜化する工程と、前記第１のシリコンウェーハ表面のシリコン酸化膜の膜厚と、前記第２のシリコンウェーハ表面のシリコン酸化膜の膜厚との合計膜厚が０．４ｎｍ以上１．０ｎｍ以下である状態で、前記第１のシリコンウェーハと、前記第２のシリコンウェーハとを接合する工程と、前記接合する工程の後、前記第１のシリコンウェーハまたは前記第２のシリコンウェーハを研磨等により薄膜化する工程の前に、前記第１のシリコンウェーハと、前記第２のシリコンウェーハとが接合されたシリコン基板を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中、１０００℃以上の温度で熱処理する工程を有することを特徴とする。
本実施の形態の半導体基板の製造方法は、{１００}面方位を有する第１のシリコンウェーハと、{１１０}面方位を有する第２のシリコンウェーハとを準備する工程と、前記第１のシリコンウェーハ表面または前記第２のシリコンウェーハ表面に存在する酸化膜を、希釈ＨＦ（フッ酸）でエッチングすることにより薄膜化する工程と、前記第１のシリコンウェーハ表面のシリコン酸化膜の膜厚と、前記第２のシリコンウェーハ表面のシリコン酸化膜の膜厚との合計膜厚が０．４ｎｍ以上１．０ｎｍ以下である状態で、前記第１のシリコンウェーハと、前記第２のシリコンウェーハとを接合する工程と、前記接合する工程の後、前記第１のシリコンウェーハまたは前記第２のシリコンウェーハを研磨等により薄膜化する工程の前に、前記第１のシリコンウェーハと、前記第２のシリコンウェーハとが接合されたシリコン基板を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中、１０００℃以上の温度で熱処理する工程を有することを特徴とする。
なお、ここで合計膜厚とは、第１のシリコンウェーハのシリコン酸化膜厚測定値の平均値と、第２のシリコンウェーハの酸化膜厚測定値の平均値との和をいう。
以下、本実施の形態の半導体基板の製造方法について、図１の製造工程フロー図を参照しつつ、より具体的に記載する。
まず、図１（ａ）に示す工程で、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位｛１００｝のシリコン単結晶インゴットを、所定の角度、例えば、｛１００｝面に対して０度以上５度以下、例えば、０．２度程度の傾斜角（オフ角）を有するようにスライスしてシリコンウェーハを作成する。続いて、このシリコンウェーハを、例えば、フッ化水素−硝酸での洗浄を行った後に、ミラー研磨する。そうすることによって、表面が｛１００｝面に対して所定の傾斜角（オフ角）を有するベースウェーハ（第１の半導体ウェーハ）１０２を準備する。
次に、やはり、図１（ａ）に示す工程で、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位｛１１０｝のシリコン単結晶インゴットを、所定の角度、例えば、｛１１０｝面に対して０度以上１１度以下、例えば、８度程度の傾斜角（オフ角）を有するようにスライスしてシリコンウェーハを作成する。続いて、このシリコンウェーハを、例えば、フッ化水素−硝酸での洗浄を行った後に、ミラー研磨する。そうすることによって、表面が｛１１０｝面に対して所定の傾斜角（オフ角）を有するボンドウェーハ（第２の半導体ウェーハ）１０４を準備する。
ここで、ベースウェーハ１０２およびボンドウェーハ１０４双方または一方に、バッチ式縦型熱処理炉あるいは枚葉式のＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）装置等の熱処理装置を用いて、熱処理を行っても構わない。この熱処理は、１０２５℃以上１３００℃以下の温度、３０秒以上２時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で行うことが好ましい。なぜなら、この熱処理によって、それぞれ、あるいは一方のシリコンウェーハ表面が平坦化され、２枚のウェーハの接合界面の平坦度が向上する。このため、接合後の界面における結晶欠陥の発生が抑制され、製造されたシリコン基板に対して、イオン注入によるアモルファス化と、アニールでの再結晶化（ＡＴＲ法）により基板表面に異なる結晶面方位を有する領域を作成する場合に、接合界面の結晶欠陥に起因する結晶欠陥の発生を抑制することが可能になるからである。
なお、｛１００｝面に対する傾斜角を０度以上５度以下および｛１１０｝面に対する傾斜角を０度以上１１度以下とするのは、この範囲を超えると、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴそれぞれについて、キャリアの移動度の増大効果を十分に享受できなくなる可能性があるためである。また、この範囲を超えると、上記記載した接合前の平坦化熱処理を付加した場合に、ウェーハ表面の平坦面が結晶面となる段差構造の形成が困難となるため、ウェーハ表面の平坦性が劣化し、十分な結晶欠陥抑制効果を発揮できなくなるおそれがあるからである。特に、平坦性の観点からは、｛１１０｝面に対する傾斜角を０度以上０．１２度以下または５度以上１１度以下とすることがより望ましい。
また、ベースウェーハ１０２およびボンドウェーハ１０４の表面粗さがＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ：平均二乗根）にして０．５ｎｍ以下であることが望ましい。より好ましくは、０．２ｎｍ以下である。例えば、ウェーハをスライスにより切り出した後に上記ミラー研磨をおこなうことにより、あるいは、上記接合前の平坦化熱処理を水素ガス雰囲気中、１２００℃、１時間の条件で行うことにより、表面粗さを０．５ｎｍ以下とすることが可能となる。
この場合のＲＭＳは、例えば、ウェーハ表面の任意の１０×１０μｍ２の範囲をＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）で、測定した値を採用することができる。
このように、表面粗さを限定する理由は、貼り合わせた後の熱処理における界面ボイドの発生をより効果的に抑制することが可能だからである。
この場合のＲＭＳは、例えば、ウェーハ表面の任意の１０×１０μｍ２の範囲をＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）で、測定した値を採用することができる。
このように、表面粗さを限定する理由は、貼り合わせた後の熱処理における界面ボイドの発生をより効果的に抑制することが可能だからである。
その後、ベースウェーハ１０２表面のシリコン酸化膜の膜厚と、ボンドウェーハ１０４表面のシリコン酸化膜の膜厚との合計膜厚が０．４ｎｍ以上１．０ｎｍ以下とするように処理を行う。
具体的には、まず、上記ミラー研磨後にウェット洗浄処理、例えば、ＲＣＡ洗浄（ＳＣ−１処理＋ＳＣ−２処理）を施すことによって両方のウェーハ表面に、それぞれ０．７ｎｍ程度のシリコン酸化膜（ケミカルオキサイド）を形成する。そして、その後、例えば、０．０１％程度の希釈率の希釈ＨＦ（フッ酸）でエッチング（エッチバック）することにより、それぞれ０．２ｎｍ程度のシリコン酸化膜の膜厚とする。これによって、合計膜厚を０．４ｎｍ程度とすることが可能となる。
具体的には、まず、上記ミラー研磨後にウェット洗浄処理、例えば、ＲＣＡ洗浄（ＳＣ−１処理＋ＳＣ−２処理）を施すことによって両方のウェーハ表面に、それぞれ０．７ｎｍ程度のシリコン酸化膜（ケミカルオキサイド）を形成する。そして、その後、例えば、０．０１％程度の希釈率の希釈ＨＦ（フッ酸）でエッチング（エッチバック）することにより、それぞれ０．２ｎｍ程度のシリコン酸化膜の膜厚とする。これによって、合計膜厚を０．４ｎｍ程度とすることが可能となる。
ここで、合計膜厚を０．４ｎｍ以上１．０ｎｍ以下と限定する理由は、この範囲を上回ると、界面シリコン酸化膜の熱処理による除去が困難となるからである。また、この範囲を下回ると常温下における貼り合わせ強度が十分でなくなるためである。また、貼り合わせのボイドの発生が顕著になるからである。
なお、ここではベースウェーハ１０２およびボンドウェーハ１０４の両方の表面にシリコン酸化膜が形成される方法を示したが、本発明においては、あくまで合計膜厚が０．４ｎｍ以上１．０ｎｍ以下となっていれば、いずれか一方のウェーハ表面のみにシリコン酸化膜が存在するものであってもかまわない。
また、エッチバックによる方法を採用するのは、ウェット洗浄処理によるケミカルオキサイドの膜厚を１ｎｍ以下に制御することは困難だからであるが、制御性よく薄膜が形成できるのであれば、必ずしも、希釈ＨＦ溶液のエッチバックは必要ではない。
次に、図１（ｂ）に示す工程で、表面のシリコン酸化膜の合計膜厚が０．４ｎｍ以上１．０ｎｍ以下であるベースウェーハ１０２とボンドウェーハ１０４とを、例えば、常温、大気圧中で重ねて密着させる。
この工程においては、常温の清浄な雰囲気下で２枚のシリコンウェーハの表面同士を接触させることにより、ＯＨ基を介在したＳｉ原子の結合により、接着剤等を用いることなく２枚のシリコンウェーハを接合させることが可能となる。
この工程においては、常温の清浄な雰囲気下で２枚のシリコンウェーハの表面同士を接触させることにより、ＯＨ基を介在したＳｉ原子の結合により、接着剤等を用いることなく２枚のシリコンウェーハを接合させることが可能となる。
次に、図１（ｃ）に示す工程で、ベースウェーハ１０２とボンドウェーハ１０４の接合強度を上げるための接合熱処理を行う。この接合熱処理により、Ｓｉ原子がＳｉ原子と直接ボンディングすることによって接合強度が上昇する。
また、この熱処理により、図１（ｄ）に示すように、接合界面に存在する界面シリコン酸化膜１０８を消失させることが、本実施の形態の最大の特徴となる。
この接合熱処理は、例えば、縦型熱処理を用いて、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中、例えば、水素ガス雰囲気中で、例えば、１０００℃から１３００℃程度の温度で、例えば、３０分〜３時間程度の処理時間で行われる。
本発明においては、１０００℃より低温での接合熱処理を必ずしも排除しないが、接合強度の向上および界面シリコン酸化膜１０８の消失に要する熱処理時間が長くなることからは好ましくない。
そして、雰囲気を還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気とするのは、酸化種が入ると、界面シリコン酸化膜１０８除去が極めて困難になるからである。
この接合熱処理は、例えば、縦型熱処理を用いて、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中、例えば、水素ガス雰囲気中で、例えば、１０００℃から１３００℃程度の温度で、例えば、３０分〜３時間程度の処理時間で行われる。
本発明においては、１０００℃より低温での接合熱処理を必ずしも排除しないが、接合強度の向上および界面シリコン酸化膜１０８の消失に要する熱処理時間が長くなることからは好ましくない。
そして、雰囲気を還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気とするのは、酸化種が入ると、界面シリコン酸化膜１０８除去が極めて困難になるからである。
次に、図１（ｅ）に示すように、ボンドウェーハ側のシリコン基板１１４表面を研削または研磨することによって薄膜化し、結晶面方位が概ね｛１１０｝のシリコン基板上側層１１２と、結晶面方位が概ね｛１００｝のベースウェーハ１０２が、シリコン酸化膜のない界面１１６で接合されたシリコン基板１１４が形成される。
上記本実施の形態の半導体基板の製造方法により、従来、必要であったボンドウェーハ薄膜化後の界面酸化膜除去熱処理を省略することが可能となり、ＤＳＢ接合を有する半導体基板の製造工程短縮と、これによる製造コスト削減という効果が得られる。
また、界面酸化膜を酸素のウェーハ表面からの拡散により消失させるための高温・長時間の界面酸化膜除去熱処理が省略されることにより、特に、ウェーハが大口径化した場合の熱応力によるスリップ発生を抑制することが可能となる。
また、界面酸化膜を酸素のウェーハ表面からの拡散により消失させるための高温・長時間の界面酸化膜除去熱処理が省略されることにより、特に、ウェーハが大口径化した場合の熱応力によるスリップ発生を抑制することが可能となる。
〔第２の実施の形態〕
本実施の形態の半導体基板の製造方法は、ベースウェーハ１０２表面のシリコン酸化膜の膜厚と、ボンドウェーハ１０４表面のシリコン酸化膜の膜厚との合計膜厚が０．４ｎｍ以上１．０ｎｍ以下とする際に、表面のシリコン酸化膜を希釈ＨＦ処理により除去した後に、例えば、常温、大気中にウェーハを放置して自然酸化膜を成長させることによる以外は、第１の実施の形態と同様であるので記述を省略する。
本実施の形態の半導体基板の製造方法は、ベースウェーハ１０２表面のシリコン酸化膜の膜厚と、ボンドウェーハ１０４表面のシリコン酸化膜の膜厚との合計膜厚が０．４ｎｍ以上１．０ｎｍ以下とする際に、表面のシリコン酸化膜を希釈ＨＦ処理により除去した後に、例えば、常温、大気中にウェーハを放置して自然酸化膜を成長させることによる以外は、第１の実施の形態と同様であるので記述を省略する。
ベースウェーハ１０２とボンドウェーハ１０４の両方あるいはいずれか一方の表面にシリコン酸化膜を形成する際に、希釈ＨＦ処理後の放置による自然酸化膜の形成によれば、シリコン酸化膜の形成が極めて容易に行える。したがって、第１の実施の形態の作用・効果に加え、一層の、製造工程の短縮および製造コストの削減が可能となる。
なお、自然酸化膜形成の際には、合計膜厚が１ｎｍより厚くならないように、放置時間や放置雰囲気の管理が必要となる。
なお、自然酸化膜形成の際には、合計膜厚が１ｎｍより厚くならないように、放置時間や放置雰囲気の管理が必要となる。
もっとも、第１の実施の形態と比べ、本実施の形態においては、常温下での接合強度、および、高温熱処理後のボイド発生抑制効果が劣化する。
この理由は、以下のように考えられる。
まず、シリコンウェーハ表面に酸化膜を有する状態では、常温下でのウェーハ間の接合は、ウェーハ表面のＯＨ基を介した接合となっている。そのため、シリコン酸化膜のない、純粋なシリコン表面ではＯＨ基が少なくなり、常温下での十分な接合強度が保てない。自然酸化膜の形成はウェーハ表面の均一性が悪いため、場所によってはシリコン酸化膜の存在しないあるいは極めて薄い領域が存在する。よって、その部分での接合強度がやや劣ることになる。
また、より接合強度を上げるための高温熱処理を行う場合、界面にシリコン酸化膜が存在すると、その界面シリコン酸化膜が界面で気化するＨ２ＯやＨ２を吸収する。このため、界面でのボイド発生を抑制することができる。しかし、自然酸化膜の場合はウェーハ面内の場所によっては酸化膜の存在しないあるいは極めて薄い領域が存在する。このためＨ２ＯやＨ２の吸収が限定されることになり、ボイド発生を完全に抑制することが困難になる。
この理由は、以下のように考えられる。
まず、シリコンウェーハ表面に酸化膜を有する状態では、常温下でのウェーハ間の接合は、ウェーハ表面のＯＨ基を介した接合となっている。そのため、シリコン酸化膜のない、純粋なシリコン表面ではＯＨ基が少なくなり、常温下での十分な接合強度が保てない。自然酸化膜の形成はウェーハ表面の均一性が悪いため、場所によってはシリコン酸化膜の存在しないあるいは極めて薄い領域が存在する。よって、その部分での接合強度がやや劣ることになる。
また、より接合強度を上げるための高温熱処理を行う場合、界面にシリコン酸化膜が存在すると、その界面シリコン酸化膜が界面で気化するＨ２ＯやＨ２を吸収する。このため、界面でのボイド発生を抑制することができる。しかし、自然酸化膜の場合はウェーハ面内の場所によっては酸化膜の存在しないあるいは極めて薄い領域が存在する。このためＨ２ＯやＨ２の吸収が限定されることになり、ボイド発生を完全に抑制することが困難になる。
以上の観点からすれば、接合前のウェーハ表面に形成されるシリコン酸化膜の均一性を高くすれば、本発明の作用・効果は一層顕著となることになる。すなわち、膜厚均一性を上がることにより、界面シリコン酸化膜の平均膜厚を薄膜化でき、より低温、短時間の熱処理により界面シリコン酸化膜を除去することが可能となる。さらに、シリコン酸化膜がない、あるいは極端に薄い領域が存在しにくいため、常温での接合強度が向上する。また、Ｈ２ＯやＨ２の吸収も限定されにくいため、高温熱処理後のボイド発生も抑制される。
〔第３の実施の形態〕
本実施の形態の半導体基板の製造方法は、ベースウェーハ１０２表面のシリコン酸化膜の膜厚と、ボンドウェーハ１０４表面のシリコン酸化膜の膜厚との合計膜厚が０．２ｎｍ以上１ｎｍ以下とする際に、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜を形成する以外は、第１の実施の形態と同様であるので記述を省略する。
本実施の形態の半導体基板の製造方法は、ベースウェーハ１０２表面のシリコン酸化膜の膜厚と、ボンドウェーハ１０４表面のシリコン酸化膜の膜厚との合計膜厚が０．２ｎｍ以上１ｎｍ以下とする際に、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜を形成する以外は、第１の実施の形態と同様であるので記述を省略する。
ベースウェーハ１０２とボンドウェーハ１０４の両方あるいはいずれか一方の表面にシリコン酸化膜を形成する際に、ＡＬＤ法を用いれば、極めて均一性の高く薄いシリコン酸化膜を形成することが可能となる。したがって、第１の実施の形態の作用・効果に加え、その高い均一性を利用することによりシリコン酸化膜の合計膜厚を一層薄くし、界面酸化膜除去熱処理を兼ねた接合熱処理の温度・時間を削減することが可能となる。
〔第４の実施の形態〕
本実施の形態の半導体基板の製造方法は、ベースウェーハ１０２表面のシリコン酸化膜の膜厚と、ボンドウェーハ１０４表面のシリコン酸化膜の膜厚との合計膜厚が０．４ｎｍ以上１．０ｎｍ以下とする際に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜を形成する以外は、第１の実施の形態と同様であるので記述を省略する。
本実施の形態の半導体基板の製造方法は、ベースウェーハ１０２表面のシリコン酸化膜の膜厚と、ボンドウェーハ１０４表面のシリコン酸化膜の膜厚との合計膜厚が０．４ｎｍ以上１．０ｎｍ以下とする際に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜を形成する以外は、第１の実施の形態と同様であるので記述を省略する。
ベースウェーハ１０２とボンドウェーハ１０４の両方あるいはいずれか一方の表面にシリコン酸化膜を形成する際に、ＣＶＤ法を用いれば、極めて均一性の高く薄いシリコン酸化膜を形成することが可能となる。したがって、第１の実施の形態の作用・効果に加え、その高い均一性を利用することにより合計酸化膜の膜厚を一層薄くし、界面酸化膜除去熱処理を兼ねた接合熱処理の温度・時間を削減することが可能となる。
また、ＡＬＤ法に比べると膜厚均一性はやや劣るが、プロセスコストが安いことから、ＡＬＤ法より半導体基板の製造コストを低減することが可能となる。
〔第５の実施の形態〕
本発明の第４の実施の形態の半導体基板の製造方法は、第１のシリコンウェーハ表面の結晶面方位と第２のシリコンウェーハ表面の結晶面方位が、例えば、（１００）面同士、あるいは、（１１０）面同士と、同一であること以外は第１ないし第４の実施の形態と同様であるので記述を省略する。
本発明の第４の実施の形態の半導体基板の製造方法は、第１のシリコンウェーハ表面の結晶面方位と第２のシリコンウェーハ表面の結晶面方位が、例えば、（１００）面同士、あるいは、（１１０）面同士と、同一であること以外は第１ないし第４の実施の形態と同様であるので記述を省略する。
本実施の形態によれば、ＭＥＭＳ（メムス、Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍａｃｈｉｎａｒｙ Ｓｙｓｔｅｍｓ）で用いられるような、同一面方位のウェーハをＤＳＢ接合したシリコン基板の製造方法において、製造工程を簡略化し、製造コストの削減を可能とする半導体基板の製造方法を提供することが可能になる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。実施の形態の説明においては、半導体基板、半導体基板の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体基板、半導体基板の製造方法等に関わる要素を適宜選択して用いることができる。
例えば、上記実施の形態においては、第１の半導体ウェーハ、第２の半導体ウェーハともに半導体材料について、シリコン（Ｓｉ）を材料とする場合について説明した。しかし、その他、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびにＩＩＩ／Ｖ族またはＩＩ／ＶＩ族の複合半導体を含めた任意の半導体材料を選択することが可能である。
また、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体基板の製造方法は、本発明の範囲に包含される。
以下、本発明の実施例について、図面を参照しつつ説明するが、これらによって本発明が限定されるものではない。
チョコラルスキー法（ＣＺ法）により、８インチの結晶面方位（１００）のシリコン単結晶インゴットを製造した。このインゴットは、ボロンを不純物とするｐタイプシリコン単結晶であり、抵抗率は９〜２２Ωｃｍとした。このシリコン単結晶インゴットを（１００）面に対し、０．２度のオフ角となるようにスライスし、ベースウェーハを準備した。
同様に、チョコラルスキー法（ＣＺ法）により、８インチの結晶面方位（１１０）のシリコン単結晶インゴットを製造した。このインゴットは、ボロンを不純物とするｐタイプシリコン単結晶であり、抵抗率は９〜２２Ωｃｍとした。このシリコン単結晶インゴットを（１１０）面に対し、８度のオフ角となるようにスライスし、ボンドウェーハを準備した。
同様に、チョコラルスキー法（ＣＺ法）により、８インチの結晶面方位（１１０）のシリコン単結晶インゴットを製造した。このインゴットは、ボロンを不純物とするｐタイプシリコン単結晶であり、抵抗率は９〜２２Ωｃｍとした。このシリコン単結晶インゴットを（１１０）面に対し、８度のオフ角となるようにスライスし、ボンドウェーハを準備した。
次に、スライスによって得られたベースウェーハおよびボンドウェーハを、フッ化水素−硝酸での洗浄を行った後に、ミラー研磨した。そして、ベースウェーハおよびボンドウェーハについてＲＣＡ洗浄を行った。この際のシリコンウェーハ表面の粗さは、ＡＦＭによる測定で、ＲＭＳにして、約０．１ｎｍ（測定範囲１０×１０μｍ２）であった。
そして、ＲＣＡ洗浄によって、形成された約０．７ｎｍのシリコン酸化膜（ケミカルオキサイド）を、水で希釈された０．０１％の希釈ＨＦ（フッ酸）により、エッチングすることによって、貼り合わせ前の酸化膜の厚さを制御した。このエッチング時間を変化させることにより、ベースウェーハ表面およびボンドウェーハ表面のシリコン酸化膜の合計膜厚が０．２ｎｍから１．４ｎｍとなるウェーハの組み合わせを準備した。
ここで、ウェーハ表面のシリコン酸化膜の膜厚は、エリプソメータにより測定し、その平均値を求めた。
そして、ＲＣＡ洗浄によって、形成された約０．７ｎｍのシリコン酸化膜（ケミカルオキサイド）を、水で希釈された０．０１％の希釈ＨＦ（フッ酸）により、エッチングすることによって、貼り合わせ前の酸化膜の厚さを制御した。このエッチング時間を変化させることにより、ベースウェーハ表面およびボンドウェーハ表面のシリコン酸化膜の合計膜厚が０．２ｎｍから１．４ｎｍとなるウェーハの組み合わせを準備した。
ここで、ウェーハ表面のシリコン酸化膜の膜厚は、エリプソメータにより測定し、その平均値を求めた。
ベースウェーハとボンドウェーハの貼り合わせは、室温および大気中にて実施した。そして、貼り合わせ後に接合熱処理として、水素ガス雰囲気中、１０００℃、１時間の熱処理を施した。
各々の条件の貼り合わせシリコン基板について、断面ＴＥＭを用いて、貼り合わせ界面の界面シリコン酸化膜の膜厚を評価した。また、超音波探傷法により、貼り合わせ界面のボイドを評価しウェーハのボイド面積を算出した。
結果を図２に示す。
各々の条件の貼り合わせシリコン基板について、断面ＴＥＭを用いて、貼り合わせ界面の界面シリコン酸化膜の膜厚を評価した。また、超音波探傷法により、貼り合わせ界面のボイドを評価しウェーハのボイド面積を算出した。
結果を図２に示す。
図２から明らかように合計膜厚が０．４ｎｍ以上１．０ｎｍ以下の範囲では、熱処理後の界面酸化膜厚は、０．１ｎｍ以下と安定し、ほぼ完全に除去されている。また、合計膜厚が０．４ｎｍの条件でも、ボイド面積の極端な増大は見られない。したがって、本発明による効果が確認された。
１０２ ベースウェーハ（第１の半導体ウェーハ、{１００}面方位ウェーハ）
１０４ ボンドウェーハ（第２の半導体ウェーハ、{１１０}面方位ウェーハ）
１０８ 界面シリコン酸化膜
１１２ シリコン基板上側層
１１４ シリコン基板
１１６ シリコン酸化膜のない界面
１０４ ボンドウェーハ（第２の半導体ウェーハ、{１１０}面方位ウェーハ）
１０８ 界面シリコン酸化膜
１１２ シリコン基板上側層
１１４ シリコン基板
１１６ シリコン酸化膜のない界面
Claims (5)
- 第１の半導体ウェーハと、第２の半導体ウェーハとを準備する工程と、
前記第１の半導体ウェーハ表面の酸化膜の膜厚と、前記第２の半導体ウェーハ表面の酸化膜の膜厚との合計膜厚が０．４ｎｍ以上１．０ｎｍ以下である状態で、前記第１の半導体ウェーハと、前記第２の半導体ウェーハとを接合する工程と、
前記接合する工程の後、前記第１の半導体ウェーハまたは前記第２の半導体ウェーハを薄膜化する工程の前に、前記第１の半導体ウェーハと、前記第２の半導体ウェーハとが接合された半導体基板を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程を有することを特徴とする半導体基板の製造方法。 - 前記第１の半導体ウェーハと前記第２の半導体ウェーハとがシリコンウェーハであることを特徴とする請求項１記載の半導体基板の製造方法。
- 前記接合する工程の前に、前記第１の半導体ウェーハ表面または前記第２の半導体ウェーハ表面に存在する酸化膜を、希釈ＨＦ（フッ酸）でエッチングすることにより薄膜化する工程を有することを特徴とする請求項１または請求項２記載の半導体基板の製造方法。
- 前記熱処理する工程の熱処理温度が、１０００度以上であることを特徴とする請求項１ないし請求項３いずれか一項に記載の半導体基板の製造方法。
- 前記第１の半導体ウェーハ表面の結晶面方位と前記第２の半導体ウェーハ表面の結晶面方位とのいずれか一方が、{１００}面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、他方の結晶面方位が{１１０}面に対して０度以上１１度以下の傾斜角（オフ角）を有する範囲にあることを特徴とする請求項２ないし請求項４いずれか一項に記載の半導体基板の製造方法。
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|---|---|---|---|---|
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|---|---|---|---|---|
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| US20230026052A1 (en) * | 2021-07-22 | 2023-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Atomic layer deposition bonding layer for joining two semiconductor devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878298A (ja) * | 1994-09-09 | 1996-03-22 | Mitsubishi Materials Corp | シリコン半導体ウェーハ及びその製造方法 |
| JP2006191029A (ja) * | 2005-01-07 | 2006-07-20 | Internatl Business Mach Corp <Ibm> | 親水性Ｓｉ表面と界面接合酸化物の溶解とを用いるＳｉ間擬似疎水性ウェハ接合 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7329923B2 (en) * | 2003-06-17 | 2008-02-12 | International Business Machines Corporation | High-performance CMOS devices on hybrid crystal oriented substrates |
| US7060585B1 (en) * | 2005-02-16 | 2006-06-13 | International Business Machines Corporation | Hybrid orientation substrates by in-place bonding and amorphization/templated recrystallization |
| US7358164B2 (en) * | 2005-06-16 | 2008-04-15 | International Business Machines Corporation | Crystal imprinting methods for fabricating substrates with thin active silicon layers |
| JP2007134616A (ja) * | 2005-11-14 | 2007-05-31 | Nec Electronics Corp | Ｓｏｉ基板およびその製造方法 |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878298A (ja) * | 1994-09-09 | 1996-03-22 | Mitsubishi Materials Corp | シリコン半導体ウェーハ及びその製造方法 |
| JP2006191029A (ja) * | 2005-01-07 | 2006-07-20 | Internatl Business Mach Corp <Ibm> | 親水性Ｓｉ表面と界面接合酸化物の溶解とを用いるＳｉ間擬似疎水性ウェハ接合 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9111763B2 (en) | 2011-07-05 | 2015-08-18 | Sony Corporation | Semiconductor device, fabrication method for a semiconductor device and electronic apparatus |
| US9443802B2 (en) | 2011-07-05 | 2016-09-13 | Sony Corporation | Semiconductor device, fabrication method for a semiconductor device and electronic apparatus |
| US9911778B2 (en) | 2011-07-05 | 2018-03-06 | Sony Corporation | Semiconductor device, fabrication method for a semiconductor device and electronic apparatus |
| US10038024B2 (en) | 2011-07-05 | 2018-07-31 | Sony Corporation | Semiconductor device, fabrication method for a semiconductor device and electronic apparatus |
| US11569123B2 (en) | 2011-07-05 | 2023-01-31 | Sony Corporation | Semiconductor device, fabrication method for a semiconductor device and electronic apparatus |
| JP2013073988A (ja) * | 2011-09-27 | 2013-04-22 | Sony Corp | 半導体装置および半導体装置の製造方法 |
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