JP2008187178A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】半導体素子及びその製造方法を提供する。
【解決手段】素子分離膜によって限定され、第１方向に沿って配列された半導体基板の複数の第１活性領域と、複数の第１活性領域と連結され、第２方向に伸びた複数のビットライン電極と、複数の第１活性領域の第１方向に沿って隣接した二つの間を横切るように第３方向に伸びる複数の第１障壁絶縁層と、を備える半導体素子である。
【選択図】図６

Description

本発明は、半導体素子及びその製造方法に係り、特に、コンタクトプラグまたはストレージノード層の構造及びその製造方法に関する。
半導体素子の高集積化によって、さらに微細なパターンの形成が要求されている。しかし、微細なパターンを形成するためのフォトリソグラフィ工程は、ある程度限界に直面している。例えば、メモリ素子で使われるコンタクトプラグに対する工程マージンは、さらに縮少されている。すなわち、コンタクトプラグのサイズが小さくなり、その離隔間隔も縮少されている。これにより、コンタクトプラグに連結されるストレージノード層間のブリッジ問題が発生し、メモリ素子の信頼性が大きく低下しうる。
半導体素子で、コンタクトプラグの周囲に配線ライン、例えば、ビットライン電極またはゲート電極がさらに配された場合に、稠密な配置を有するコンタクトプラグまたはストレージノード層の形成は、さらに難しくなる。それは、配線ラインとコンタクトプラグとの間または配線ラインとストレージノード層との間でブリッジ発生可能性が高まるためである。これにより、コンタクトプラグまたはストレージノード層の微細なパターンを形成するため、高コストの半導体製造装置が要求されている。
本発明が解決しようとする技術的課題は、高集積化が可能であり、信頼性の高い半導体素子を提供することである。
本発明が解決しようとする他の技術的課題は、高集積化が可能であり、信頼性の高い半導体素子の製造方法を提供することである。
前記課題を達成するための本発明の一形態による半導体素子が提供される。半導体基板の複数の第１活性領域は、素子分離膜によって限定され、第１方向に沿って配列される。複数のビットライン電極は、前記複数の第１活性領域と連結され、第２方向に伸びる。そして、複数の第１障壁絶縁層は、前記複数の第１活性領域の前記第１方向に沿って隣接した二つの間を横切るように第３方向に伸びる。
前記本発明の一側面によれば、複数の第１コンタクトプラグは、前記複数の第１活性領域に連結されるように提供され、前記複数の第１障壁絶縁層及び前記複数のビットライン電極を挟んで相互離隔される。さらに、複数の第１ストレージノード層が前記複数の第１コンタクトプラグと連結される。
前記本発明の他の側面によれば、複数の第１ストレージノード層は、前記複数の第１活性領域に連結されるように提供され、前記複数の第１障壁絶縁層及び前記複数のビットライン電極を挟んで相互離隔される。
前記本発明のさらに他の側面によれば、複数の第２活性領域は、前記複数の第１活性領域と異なる行に、前記複数の第１活性領域と入れ違うように前記第１方向に沿って配される。さらに、複数の第２障壁絶縁層は、前記複数の第２活性領域の前記第１方向に沿って隣接した二つの間を横切るように前記第３方向に伸びる。さらに、複数の第２コンタクトプラグは、前記複数の第２活性領域に連結されるように提供され、前記複数の第２障壁絶縁層及び前記複数のビットライン電極を挟んで相互離隔される。
前記他の課題を達成するための本発明の一形態による半導体素子の製造方法が提供される。第１方向に沿って配列された複数の第１活性領域を限定するように、半導体基板に素子分離膜を形成する。前記複数の第１活性領域と連結され、第２方向に伸びた複数のビットライン電極を前記半導体基板上に形成する。前記ビットライン電極の一部分を取り囲む層間絶縁層を前記半導体基板上に形成する。そして、前記複数の第１活性領域の前記第１方向に沿って隣接した二つの間を横切るように、第３方向に伸びる複数の第１障壁絶縁層を前記層間絶縁層内に形成する。
前記本発明の一側面によれば、前記層間絶縁層を貫通して前記複数の第１活性領域に連結され、前記複数の第１障壁絶縁層及び前記複数のビットライン電極を挟んで相互離隔された複数の第１コンタクトプラグをさらに形成しうる。
前記本発明の他の側面によれば、前記素子分離膜を形成する工程で、前記複数の第１活性領域と異なる行に、前記複数の第１活性領域と入れ違うように前記第１方向に沿って配された複数の第２活性領域をさらに限定しうる。
前記本発明のさらに他の側面によれば、前記複数の第２活性領域の前記第１方向に沿って隣接した二つの間を横切るように前記第３方向に伸びる複数の第２障壁絶縁層をさらに形成しうる。
本発明による半導体素子で、コンタクトプラグは、非常に近接して配され、かつ信頼性のあるように分離される。したがって、高集積半導体素子で、コンタクトプラグ間のブリッジの発生が抑制される。また、コンタクトプラグが信頼性のあるように離隔されるにつれて、その上に形成されるストレージノード層のブリッジの発生可能性も低下する。
さらに、コンタクトプラグまたは電荷保存層がビットライン電極または障壁絶縁層によって自己整列方式で離隔して配され、したがって、コンタクトプラグ及びストレージノード層を形成するための工程マージンが大きく向上しうる。
以下、添付した図面を参照して本発明による望ましい実施例を説明することによって本発明を詳細に説明する。しかし、本発明は、後述する実施例に限定されず、異なる多様な形態で具現され、単に本実施例は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。添付された図面で、色々な膜及び領域の厚さは、明瞭性のために強調された。
図１、図３、図５、図７、図９及び図１１は、本発明の第１実施例による半導体素子及びその製造方法を示す平面図である。図２、図４、図６、図８、図１０及び図１２は、それぞれ図１、図３、図５、図７、図９及び図１１のＩ−Ｉ’線による断面図である。
図１及び図２を参照すれば、半導体基板１０５に素子分離膜１１０を形成して複数の第１活性領域１１５ａ及び／または複数の第２活性領域１１５ｂを限定しうる。例えば、半導体基板１０５にトレンチを形成し、このトレンチを絶縁層で埋め込んで素子分離膜１１０を形成しうる。第１及び第２活性領域１１５ａ,１１５ｂは、素子分離膜１１０の側壁によって限定される。
例えば、第１及び第２活性領域１１５ａ,１１５ｂは、Ｘ１方向（第１方向）に配列される。第１及び第２活性領域１１５ａ,１１５ｂは、Ｘ１方向を基準に相異なる行に配列され、望ましくは、交互に配列される。このような交差配列は、集積度面で有利でありうる。
しかし、他の角度から見て、第１及び第２活性領域１１５ａ,１１５ｂは、マトリックス状のアレイ配置を形成し、この場合、互いに入れ替わって呼ばれるか、または区分されないこともある。例えば、Ｘ２方向（第２方向）を基準にすれば、第１及び第２活性領域１１５ａ,１１５ｂは、一つの行に混合して配されるようにもできる。したがって、第１及び第２活性領域１１５ａ,１１５ｂは、多様な形態のアレイ配置を形成し、このような配置が本発明の範囲を制限しない。
第１及び第２活性領域１１５ａ,１１５ｂは、Ｘ１方向に伸びうる。したがって、第１及び第２活性領域１１５ａ,１１５ｂの伸張方向と配列方向とが一致しうる。しかし、この実施例の変形された例では、第１及び第２活性領域１１５ａ,１１５ｂの伸張方向と配列方向とは、一致しないようにもできる。
複数のゲート電極１２０は、ゲート絶縁膜１１８を介在して第１及び第２活性領域１１５ａ,１１５ｂの内部にリセスされるように形成される。したがって、ゲート電極１２０は、第１及び第２活性領域１１５ａ,１１５ｂの上面より下側に位置しうる。ゲート電極１２０上には、キャッピング絶縁層１２５をさらに形成しうる。ゲート電極１２０は、ワードラインを構成し、Ｘ４方向に伸びうる。ゲート電極１２０の伸張方向、すなわち、Ｘ４方向は、第１及び第２活性領域１１５ａ,１１５ｂの伸張方向、すなわち、Ｘ１方向と一致しないことが望ましい。例えば、素子分離膜は、酸化膜を備え、キャッピング絶縁層１２５は、窒化膜を備えうる。
ゲート電極１２０の両側の第１及び第２活性領域１１５ａ,１１５ｂには、ソースまたはドレイン領域（図示せず）がさらに限定される。ソースまたはドレイン領域は、半導体基板１０５に不純物を注入して形成しうる。
本発明の範囲は、このようなゲート電極１２０の構造に制限されない。例えば、この実施例の変形された例では、ゲート電極１２０は、第１及び第２活性領域１１５ａ,１１５ｂの上面上に平面形に配されるようにもできる。
図３及び図４を参照すれば、第１及び／または第２活性領域１１５ａ,１１５ｂと連結される複数のビットライン電極１３５を形成する。ビットライン電極１３５は、ゲート電極１２０と異なる方向に伸びうる。例えば、ビットライン電極１３５は、第１及び第２活性領域１１５ａ,１１５ｂと交互に連結されるようにＸ２方向（第２方向）に伸びうる。選択的に、ビットライン電極１３５は、Ｘ４方向に突出した両側タブをさらに備えうる。
ビットライン電極１３５の伸張方向、すなわち、Ｘ２方向は、第１及び第２活性領域１１５ａ,１１５ｂの伸張方向、すなわち、Ｘ１方向と異なりうる。しかし、この実施例の変形された例では、Ｘ２方向とＸ１方向とは、一致するようにもできる。この場合、ビットライン電極１３５は、第１または第２活性領域１１５ａ,１１５ｂに共通に連結される。
ビットライン電極１３５は、プラグ１３０を利用して第１及び／または第２活性領域１１５ａ,１１５ｂに連結される。ビットライン電極１３５上には、キャッピング絶縁層１４０をさらに形成しうる。ビットライン電極１３５及びキャッピング絶縁層１４０の側壁には、スペーサ絶縁層１４５がさらに配される。
さらに具体的には、プラグ１３０を備える層間絶縁層１５０の一部分を形成する。次いで、ビットライン電極１３５及びキャッピング絶縁層１４０を形成し、これらの側壁にスペーサ絶縁層１４５を形成する。次いで、ビットライン電極１３５、キャッピング絶縁層１４０及びスペーサ絶縁層１４５を覆うように、層間絶縁層１５０をさらに形成しうる。
スペーサ絶縁層１４５及びキャッピング絶縁層１４０は、層間絶縁層１５０に対してエッチング選択比を有するように選択される。例えば、層間絶縁層１５０が酸化膜を備え、キャッピング絶縁層１４０及びスペーサ絶縁層１４５は、窒化膜を備えうる。層間絶縁層１５０は、一つの層または複数の層から提供されることもある。
この実施例の変形された例で、層間絶縁層１５０を形成する前に、半導体基板１０５上にエッチング停止層（図示せず）をさらに備えうる。さらに、エッチング停止層を形成する前に、バッファ層（図示せず）をさらに形成しうる。エッチング停止層は、以後に第１及び第２障壁絶縁層１５５ａ,１５５ｂ（図６）を形成するとき、層間絶縁層１５０の過エッチングを防止する機能を行える。例えば、エッチング停止層は、窒化膜を備え、バッファ層は、酸化膜を備えうる。
図５及び図６を参照すれば、第１活性領域１１５ａの隣接した二つの間を横切る複数の第１障壁絶縁層１５５ａ、及び／または第２活性領域１１５ｂの隣接した二つの間を横切る複数の第２障壁絶縁層１５５ｂを形成する。第１障壁絶縁層１５５ａ及び第２障壁絶縁層１５５ｂは、Ｘ３方向（第３方向）に沿って伸びうる。例えば、Ｘ３方向は、Ｘ２方向と異なり、さらに、Ｘ１、Ｘ２及びＸ３方向は、何れも異なりうる。
例えば、第１障壁絶縁層１５５ａの第１部分は、第１活性領域１１５ａ間の層間絶縁層１５０を貫通して素子分離膜１１０と接触されるか、または素子分離膜１１０の内部にリセスされる。第１障壁絶縁層１５５ａは、第２活性領域１１５ｂ上にさらに伸び、第１障壁絶縁層１５５ａの第２部分は、第２活性領域１１５ｂ上のビットライン電極１３５上に配される。さらに具体的には、第１障壁絶縁層１５５ａの第２部分は、キャッピング絶縁層１４０と接触されるか、またはキャッピング絶縁層１４０の内部にリセスされる。
同様に、第２障壁絶縁層１５５ｂの第１部分は、第２活性領域１１５ｂ間の層間絶縁層１５０を貫通して素子分離膜１１０と接触されるか、または素子分離膜１１０の内部にリセスされる。第２障壁絶縁層１５５ｂは、第１活性領域１１５ａ上にさらに伸び、第２障壁絶縁層１５５ｂの第２部分は、第１活性領域１１５ａ上のビットライン電極１３５上に配される。さらに具体的には、第２障壁絶縁層１５５ｂの第２部分は、キャッピング絶縁層１４０と接触されるか、またはキャッピング絶縁層１４０の内部にリセスされる。
例えば、第１及び第２障壁絶縁層１５５ａ,１５５ｂは、同時に形成することが望ましいが、任意の順序で形成することもできる。第１及び第２障壁絶縁層１５５ａ,１５５ｂは、層間絶縁層１５０のエッチング範囲を限定するため、層間絶縁層１５０に対してエッチング選択比を有することが望ましい。例えば、第１及び第２障壁絶縁層１５５ａ,１５５ｂは、窒化膜を備えうる。
この実施例の変形された例では、第１及び第２活性領域１１５ａ,１１５ｂが区分されない場合、第１及び第２障壁絶縁層１５５ａ,１５５ｂも区分されない。
図７及び図８を参照すれば、第１活性領域１１５ａの端部を露出する複数の第１コンタクトホール１６５ａ、及び／または第２活性領域１１５ｂの端部を露出する複数の第２コンタクトホール１６５ｂを層間絶縁層１０５に形成する。第１及び第２コンタクトホール１６５ａ,１６５ｂによって露出された第１及び第２活性領域１１５ａ,１１５ｂの端部は、ソースまたはドレイン領域でありうる。
例えば、第１及び第２コンタクトホール１６５ａ,１６５ｂは、マスクパターン１６０をエッチング保護膜として利用して、層間絶縁層１５０をエッチングして形成しうる。例えば、マスクパターン１６０は、第１及び第２活性領域１１５ａ,１１５ｂの隣接した二つの対面された端部上の層間絶縁層１５０を露出するように、Ｘ１方向に伸びた開口部１６２を備えうる。第１及び第２障壁絶縁層１５５ａ,１５５ｂは、開口部１６２内の層間絶縁層１５０下を横切るように配される。例えば、マスクパターン１６０は、フォトレジストパターンを含みうる。
層間絶縁層１５０のエッチング時、第１及び第２障壁絶縁層１５５ａ,１５５ｂは、ほとんどエッチングされない。これにより、第１コンタクトホール１６５ａの一部分は、第１障壁絶縁層１５５ａによって限定され、第２コンタクトホール１６５ｂの一部分は、第２障壁絶縁層１５５ｂによって限定される。したがって、隣接した第１コンタクトホール１６５ａが第１障壁絶縁層１５５ａによって離隔され、隣接した第２コンタクトホール１６５ｂが第２障壁絶縁層１５５ｂによって離隔される。
その結果、第１及び／または第２コンタクトホール１６５ａ,１６５ｂは、非常に近接するように配されつつ、かつ信頼性のあるように分離される。また、第１及び第２障壁絶縁層１５５ａ,１５５ｂにより、第１及び第２コンタクトホール１６５ａ,１６５ｂを形成するためのマスクパターン１６０に対する工程マージンが増加しうる。
図９及び図１０を参照すれば、第１及び第２コンタクトホール１６５ａ,１６５ｂを導電層で埋め込んで第１及び第２コンタクトプラグ１７０ａ,１７０ｂを形成する。導電層は、第１及び第２コンタクトホール１６５ａ,１６５ｂの内部に限定されるようにさらに平坦化しうる。例えば、平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法またはエッチバックを利用しうる。
第１及び第２コンタクトプラグ１７０ａ,１７０ｂは、第１及び第２活性領域１１５ａ,１１５ｂの一部分、例えば、ソースまたはドレイン領域にそれぞれ連結される。第１及び第２コンタクトプラグ１７０ａ,１７０ｂの側壁は、第１及び第２障壁絶縁層１５５ａ,１５５ｂとそれぞれ接触される。したがって、第１コンタクトプラグ１７０ａは、ビットライン電極１３５及び第１障壁絶縁層１５５ａを挟んで相互離隔され、第２コンタクトプラグ１７０ｂは、ビットライン電極１３５及び第２障壁絶縁層１５５ｂを挟んで相互離隔される。
これにより、素子分離膜１１０上に隣接した第１及び第２コンタクトプラグ１７０ａ,１７０ｂは、第１及び第２障壁絶縁層１５５ａ,１５５ｂによってそれぞれ離隔される。したがって、第１及び第２コンタクトプラグ１７０ａ,１７０ｂは、非常に近接して配されるのにも拘わらず、信頼性のあるように分離される。これにより、第１及び第２コンタクトプラグ１７０ａ,１７０ｂ間にブリッジの発生が抑制される。このような第１及び第２コンタクトプラグ１７０ａ,１７０ｂの稠密な配置は、第１及び第２活性領域１１５ａ,１１５ｂの長さを縮小させ、したがって、半導体素子の集積度の向上に寄与しうる。
図１１及び図１２を参照すれば、第１及び第２コンタクトプラグ１７０ａ,１７０ｂ上に第１及び第２ストレージノード層１７５ａ,１７５ｂをそれぞれ形成する。例えば、ＤＲＡＭ素子の場合、第１及び第２ストレージノード層１７５ａ,１７５ｂは、キャパシタの下部電極となりうる。第１及び第２ストレージノード層１７５ａ,１７５ｂは、第１及び第２障壁絶縁層１５５ａ,１５５ｂを基準にそれぞれ容易に分離される。したがって、第１及び第２ストレージノード層１７５ａ,１７５ｂ間でのブリッジの発生可能性が低下しうる。
この実施例の半導体素子は、ＤＲＡＭ素子に制限されず、したがって、第１及び第２ストレージノード層１７５ａ,１７５ｂが省略されるか、または他の形態に変形されることも可能である。
次いで、当業者に公知された方法によって、半導体素子が完成される。
この実施例の半導体素子によれば、第１及び第２活性領域１１５ａ,１１５ｂの隣接した二つの間に第１及び第２障壁絶縁層１５５ａ,１５５ｂがそれぞれ配される。したがって、第１及び第２活性領域１１５ａ,１１５ｂと電気的に連結される第１及び第２コンタクトプラグ１７０ａ,１７０ｂ間でのブリッジの発生を抑制し、かつその離隔間隔を狭められる。したがって、半導体素子の集積度が高まると同時に、信頼性が向上しうる。
図１３は、本発明の第２実施例による半導体素子及びその製造方法の一部分を示す断面図である。この実施例の半導体素子は、図１ないし図１２の半導体素子を変形したものでありうる。したがって、二つの実施例で重複された説明は省略する。
図１３は、図１０及び図１２に対応しうる。したがって、この実施例は、図１ないし図８の工程をそのまま利用しうる。
図１３を参照すれば、第１コンタクトホール１６５ａ（図８）に第１ストレージノード層２７０ａを形成しうる。また、第２コンタクトホール１６５ｂ（図８）に第２ストレージノード層（図示せず）を形成しうる。したがって、この実施例では、図９ないし図１２の第１及び第２コンタクトプラグ１５５ａ,１５５ｂが省略される。
第１ストレージノード層２７０ａは、第１活性領域１１５ａと連結され、第２ストレージノード層は、第２活性領域１１５ｂと連結される。第１ストレージノード層２７０ａは、ビットライン電極１３５及び第１障壁絶縁層１５５ａを挟んで相互離隔され、第２ストレージノード層は、ビットライン電極１３５及び第２障壁絶縁層１５５ｂを挟んで相互離隔される。したがって、第１ストレージノード層２７０ａ間及び第２ストレージノード層間のブリッジの発生が大きく抑制される。
第１ストレージノード層２７０ａの一側壁は、第１障壁絶縁層１５５ａに接触され、第２ストレージノード層の一側壁は、第２障壁絶縁層１５５ｂに接触される。したがって、第１ストレージノード層２７０ａ及び第２ストレージノード層は、近接して配される。したがって、半導体素子の集積度が向上しうる。
この実施例の変形された例では、第１ストレージノード層２７０ａ及び第２ストレージノード層の高さを高くするために、層間絶縁層１５０、第１及び第２障壁絶縁層１５５ａ,１５５ｂの高さが図１３より高くなるようにもできる。
図１４は、本発明の第３実施例による半導体素子及びその製造方法の一部分を示す平面図である。図１５及び図１６は、本発明の第３実施例による半導体素子及びその製造方法の一部分を示す断面図である。図１５は、図１４のＩ−Ｉ’線による断面図である。この実施例は、図１ないし図１２の半導体素子及びその製造方法を変形したものである。したがって、二つの実施例で重複された説明は省略される。
図１４及び図１５は、図７及び図８にそれぞれ対応し、図１６は、図１０に対応しうる。したがって、図１４及び図１５は、図１ないし図６に続いて説明される。
図１４及び図１５を参照すれば、第１活性領域１１５ａの端部を露出する複数の第１コンタクトホール３６５ａ、及び／または第２活性領域１１５ｂの端部を露出する複数の第２コンタクトホール３６５ｂを層間絶縁層１０５に形成する。第１及び第２コンタクトホール３６５ａ,３６５ｂは、マスクパターン３６０をエッチング保護膜として利用して、層間絶縁層１５０をエッチングして形成しうる。
例えば、マスクパターン３６０は、第１活性領域１１５ａ及び第２活性領域１１５ｂの間を伸びる、すなわち、Ｘ１方向に伸びるラインタイプのパターンを有しうる。第１コンタクトホール３６５ａは、スペーサ絶縁層１４５を有するビットライン電極１３５及び第１障壁絶縁層１５５ａによって限定される。第２コンタクトホール３６５ｂは、スペーサ絶縁層１４５を有するビットライン電極１３５及び第２障壁絶縁層１５５ｂによって限定される。
すなわち、第１及び第２コンタクトホール３６５ａ,３６５ｂは、ビットライン電極１３５と第１及び第２障壁絶縁層１５５ａ,１５５ｂとの間に相互離隔されるように自己整列される。このようなラインタイプのマスクパターン３６０は、容易に形成されるため、第１及び第２コンタクトホール３６５ａ,３６５ｂを形成するための工程マージンが大きく向上しうる。例えば、マスクパターン３６０は、フォトレジストパターンを備えうる。
図１６を参照すれば、第１コンタクトホール３６５ａ及び第２コンタクトホール３６５ｂを導電層でそれぞれ埋め込んで、第１コンタクトプラグ３７０ａ及び第２コンタクトプラグ（図示せず）を形成する。例えば、導電層は、第１及び第２コンタクトホール３６５ａ,３６５ｂの内部に限定されるように平坦化される。例えば、平坦化は、ＣＭＰ法またはエッチバックを利用しうる。また、平坦化工程で、第１及び第２障壁層１５５ａ,１５５ｂの上部がキャッピング絶縁層１４０の高さに合うように一部除去される。
この実施例で、第１コンタクトプラグ３７０ａは、スペーサ絶縁層１４５を有するビットライン電極１３５と第１障壁絶縁層達１５５ａとの間に自己整列される。同様に、第２コンタクトプラグは、スペーサ絶縁層１４５を有するビットライン電極１３５と第２障壁絶縁層１５５ｂとの間に自己整列される。
したがって、第１コンタクトプラグ３７０ａ及び第２コンタクトプラグの一側壁は、第１及び第２障壁絶縁層１５５ａ,１５５ｂとそれぞれ接触され、他の側壁は、スペーサ絶縁層１４５に接触される。これにより、第１コンタクトプラグ３７０ａ及び第２コンタクトプラグは、非常に近接して配されるにも拘わらず、信頼性のあるように分離される。その結果、第１コンタクトプラグ３７０ａの間及び／または第２コンタクトプラグの間でのブリッジの発生が抑制される。
次いで、図１１及び図１２に示したように、第１ストレージノード層１７５ａが第１コンタクトプラグ３７０ａ上に形成され、第２ストレージノード層１７５ｂが第２コンタクトプラグ上に形成される。
この実施例の変形された例では、図１６の工程が省略され、図１３に示したように、第１ストレージノード層２７０ａが第１コンタクトホール３６５ａの内部に形成され、第２ストレージノード層が第２コンタクトホール３６５ｂの内部に形成されるようにもできる。
図１７は、本発明の第４実施例による半導体素子及びその製造方法の一部分を示す平面図である。この実施例は、図１ないし図１２の半導体素子及びその製造方法を変形したものである。したがって、二つの実施例で重複された説明は省略される。
例えば、図１７は、図７に対応しうる。したがって、図１７は、図１ないし図６に続いて提供される。
図１７を参照すれば、複数の第１コンタクトホール４６５ａは、第１活性領域１１５ａの端部を露出し、複数の第２コンタクトホール４６５ｂは、第２活性領域１１５ｂの端部を露出するように、層間絶縁層１５０にそれぞれ形成される。第１及び第２コンタクトホール４６５ａ,４６５ｂは、マスクパターン４６０をエッチング保護膜として利用して、層間絶縁層１５０をエッチングして形成しうる。
例えば、マスクパターン４６０は、第１または第２活性領域１１５ａ,１１５ｂ上の層間絶縁層１５０を露出するようにＸ１方向に伸びた開口部４６２を備えうる。開口部４６２によって露出された層間絶縁層１５０をエッチングすることによって、スペーサ絶縁層１４５を有するビットライン電極１３５によって分離された第１または第２コンタクトホール４６５ａ,４６５ｂが形成される。したがって、第１及び／または第２コンタクトホール４６５ａ,４６５ｂは、近接するように配され、かつ信頼性のあるように分離される。
また、開口部４６２が誤整列された場合にも、第１及び第２障壁絶縁層１５５ａ,１５５ｂが第１及び第２コンタクトホール４６５ａ,４６５ｂをさらに分離させうる。したがって、第１及び第２コンタクトホール４６５ａ,４６５ｂを形成するための工程マージンが大きく向上しうる。
次の半導体素子の形成工程は、図９ないし図１２または図１３を参照しうる。
図１８は、本発明の第５実施例による半導体素子及びその製造方法の一部分を示す平面図である。この実施例は、図１ないし図１２の半導体素子及びその製造方法を変形したものである。したがって、二つの実施例で重複された説明は省略される。
例えば、図１８は、図７に対応しうる。したがって、図１８は、図１ないし図６に続いて提供される。
図１８を参照すれば、複数の第１コンタクトホール５６５ａは、第１活性領域１１５ａの端部を露出し、複数の第２コンタクトホール５６５ｂは、第２活性領域１１５ｂの端部を露出するように、層間絶縁層１５０にそれぞれ形成される。第１及び第２コンタクトホール５６５ａ,５６５ｂは、マスクパターン５６０をエッチング保護膜として利用して、層間絶縁層１５０をエッチングして形成しうる。
例えば、マスクパターン５６０は、第１活性領域１１５ａの一端部及び第２活性領域１１５ｂの一端部上の層間絶縁層１５０を露出するようにＸ３方向に伸びた開口部５６２を備えうる。開口部５６２によって露出された層間絶縁層１５０をエッチングすることによって、スペーサ絶縁層１４５を有するビットライン電極１３５によって分離された第１または第２コンタクトホール５６５ａ,５６５ｂが形成される。したがって、第１及び／または第２コンタクトホール５６５ａ,５６５ｂは、近接して配され、かつ信頼性のあるように分離される。
また、開口部５６２が誤整列された場合にも、第１及び第２障壁絶縁層１５５ａ,１５５ｂが第１及び第２コンタクトホール５６５ａ,５６５ｂをさらに分離させうる。したがって、第１及び第２コンタクトホール５６５ａ,５６５ｂを形成するための工程マージンが大きく向上しうる。
次の半導体素子の形成工程は、図９ないし図１２または図１３を参照しうる。
本発明の特定の実施例についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施例に限定されず、本発明の技術的思想内で、当業者によって様々な多くの修正及び変更が可能である。
本発明は、半導体関連の技術分野に適用可能である。
本発明の第１実施例による半導体素子及びその製造方法を示す平面図である。 図１のＩ’−Ｉ’線による断面図である。 本発明の第１実施例による半導体素子及びその製造方法を示す平面図である。 図３のＩ’−Ｉ’線による断面図である。 本発明の第１実施例による半導体素子及びその製造方法を示す平面図である。 図５のＩ’−Ｉ’線による断面図である。 本発明の第１実施例による半導体素子及びその製造方法を示す平面図である。 図７のＩ’−Ｉ’線による断面図である。 本発明の第１実施例による半導体素子及びその製造方法を示す平面図である。 本発明の一実施例による半導体素子及びその製造方法を示す断面図である。 図１のＩ’−Ｉ’線による断面図である。 本発明の一実施例による半導体素子及びその製造方法を示す断面図である。 本発明の第２実施例による半導体素子及びその製造方法の一部分を示す断面図である。 本発明の第３実施例による半導体素子及びその製造方法の一部分を示す平面図である。 本発明の第３実施例による半導体素子及びその製造方法の一部分を示す断面図である。 本発明の第３実施例による半導体素子及びその製造方法の一部分を示す断面図である。 本発明の第４実施例による半導体素子及びその製造方法の一部分を示す平面図である。 本発明の第５実施例による半導体素子及びその製造方法の一部分を示す平面図である。
符号の説明
１０５ 半導体基板
１１０ 素子分離膜
１１５ａ 第１活性領域
１１５ｂ 第２活性領域
１１８ ゲート絶縁膜
１２０ ゲート電極
１２５ キャッピング絶縁層
１３０ プラグ
１３５ ビットライン電極
１４０ キャッピング絶縁層
１４５ スペーサ絶縁層
１５０ 層間絶縁層
１５５ａ 第１障壁絶縁層
１５５ｂ 第２障壁絶縁層
１６０ マスクパターン
１６５ａ 第１コンタクトホール
１６５ｂ 第２コンタクトホール
１７０ａ 第１コンタクトプラグ
１７０ｂ 第２コンタクトプラグ
１７５ａ 第１ストレージノード
１７５ｂ 第２ストレージノード

Claims (25)

  1. 素子分離膜によって限定され、第１方向に沿って配列された半導体基板の複数の第１活性領域と、
    前記複数の第１活性領域と連結され、第２方向に伸びた複数のビットライン電極と、
    前記複数の第１活性領域の前記第１方向に沿って隣接した二つの間を横切るように第３方向に伸びる複数の第１障壁絶縁層と、を備えることを特徴とする半導体素子。
  2. 前記第１方向、前記第２方向及び前記第３方向は、異なることを特徴とする請求項１に記載の半導体素子。
  3. 前記複数の第１活性領域に連結され、前記複数の第１障壁絶縁層及び前記複数のビットライン電極を挟んで相互離隔された複数の第１ストレージノード層をさらに備えることを特徴とする請求項１に記載の半導体素子。
  4. 前記複数の第１活性領域に連結され、前記複数の第１障壁絶縁層及び前記複数のビットライン電極を挟んで相互離隔された複数の第１コンタクトプラグをさらに備えることを特徴とする請求項１に記載の半導体素子。
  5. 前記複数の第１コンタクトプラグの一側壁は、前記複数の第１障壁絶縁層と接触されたことを特徴とする請求項４に記載の半導体素子。
  6. 前記複数のビットライン電極の側壁に配された複数のスペーサ絶縁層をさらに備え、
    前記複数の第１コンタクトプラグの側壁は、前記複数のスペーサ絶縁層及び前記複数の第１障壁絶縁層と接触されたことを特徴とする請求項４に記載の半導体素子。
  7. 前記複数の第１コンタクトプラグと連結された複数の第１ストレージノード層をさらに備えることを特徴とする請求項４に記載の半導体素子。
  8. 前記複数の第１コンタクトプラグ、前記複数のビットライン電極及び前記複数の第１障壁絶縁層を取り囲むように前記半導体基板上に配された層間絶縁層をさらに備え、
    前記複数の第１障壁絶縁層は、前記層間絶縁層に対してエッチング選択比を有し、
    前記層間絶縁層は、酸化膜を備え、前記複数の第１障壁絶縁層は、窒化膜を備えることを特徴とする請求項４に記載の半導体素子。
  9. 前記複数の第１活性領域と異なる行に、前記複数の第１活性領域と入れ違うように前記第１方向に沿って配された複数の第２活性領域と、
    前記複数の第２活性領域の前記第１方向に沿って隣接した二つの間を横切るように前記第３方向に伸びる複数の第２障壁絶縁層と、をさらに備えることを特徴とする請求項４に記載の半導体素子。
  10. 前記複数のビットライン電極は、前記複数の第２活性領域とそれぞれさらに連結されたことを特徴とする請求項９に記載の半導体素子。
  11. 前記複数の第１障壁絶縁層は、前記複数の第２活性領域の上を横切って伸び、
    前記複数の第２障壁絶縁層は、前記複数の第１活性領域の上を横切って伸びたことを特徴とする請求項９に記載の半導体素子。
  12. 前記複数の第２活性領域に連結され、前記複数の第２障壁絶縁層及び前記複数のビットライン電極を挟んで相互離隔された複数の第２コンタクトプラグをさらに備えることを特徴とする請求項９に記載の半導体素子。
  13. 前記複数の第２コンタクトプラグと連結された複数の第２ストレージノード層をさらに備えることを特徴とする請求項１２に記載の半導体素子。
  14. 前記複数の第２活性領域に連結され、前記複数の第２障壁絶縁層及び前記複数のビットライン電極を挟んで相互離隔された複数の第２ストレージノード層をさらに備えることを特徴とする請求項９に記載の半導体素子。
  15. 第１方向に沿って配列された複数の第１活性領域を限定するように、半導体基板に素子分離膜を形成する工程と、
    前記複数の第１活性領域と連結され、第２方向に伸びた複数のビットライン電極を前記半導体基板上に形成する工程と、
    前記ビットライン電極の一部分を取り囲む層間絶縁層を前記半導体基板上に形成する工程と、
    前記複数の第１活性領域の前記第１方向に沿って隣接した二つの間を横切るように、第３方向に伸びる複数の第１障壁絶縁層を前記層間絶縁層内に形成する工程と、を含むことを特徴とする半導体素子の製造方法。
  16. 前記層間絶縁層を貫通して前記複数の第１活性領域に連結され、前記複数の第１障壁絶縁層及び前記複数のビットライン電極を挟んで相互離隔された複数の第１コンタクトプラグを形成する工程をさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
  17. 前記複数の第１コンタクトプラグを形成する工程は、
    前記複数の第１活性領域の両端部を露出する複数の第１コンタクトホールを前記層間絶縁層に形成する工程と、
    前記複数の第１コンタクトホールを埋め込む導電層を形成する工程と、を含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記複数の第１コンタクトホールを形成する工程は、前記複数の第１活性領域の隣接した二つの端部上の前記層間絶縁膜部分を露出するように前記第１方向に伸びた開口部を有するマスクパターンをエッチング保護膜として利用することを特徴とする請求項１７に記載の半導体素子の製造方法。
  19. 前記複数の第１コンタクトホールを形成する工程は、前記複数の第１活性領域上の前記層間絶縁膜部分を露出する開口部を有するマスクパターンをエッチング保護膜として利用することを特徴とする請求項１７に記載の半導体素子の製造方法。
  20. 前記複数の第１コンタクトプラグと連結された複数の第１ストレージノード層を前記層間絶縁層上に形成する工程をさらに含むことを特徴とする請求項１６に記載の半導体素子。
  21. 前記複数の第１活性領域に連結され、前記複数の第１障壁絶縁層及び前記複数のビットライン電極を挟んで相互離隔された複数の第１ストレージノード層を前記層間絶縁層内に形成する工程をさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
  22. 前記素子分離膜を形成する工程で、前記複数の第１活性領域と異なる行に、前記複数の第１活性領域と入れ違うように前記第１方向に沿って配された複数の第２活性領域をさらに限定することを特徴とする請求項１５に記載の半導体素子の製造方法。
  23. 前記複数の第２活性領域の前記第１方向に沿って隣接した二つの間を横切るように、前記第３方向に伸びる複数の第２障壁絶縁層を前記半導体基板上に形成する工程をさらに含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
  24. 前記層間絶縁層を貫通して前記複数の第１活性領域に連結され、前記複数の第１障壁絶縁層及び前記複数のビットライン電極を挟んで相互離隔された複数の第１コンタクトプラグを形成する工程と、
    前記層間絶縁層を貫通して前記複数の第２活性領域に連結され、前記複数の第２障壁絶縁層及び前記複数のビットライン電極を挟んで相互離隔された複数の第２コンタクトプラグを形成する工程をさらに含み、前記複数の第１及び第２コンタクトプラグを形成する工程は、
    前記複数の第１及び第２活性領域の端部を露出する複数の第１及び第２コンタクトホールを前記層間絶縁層に形成する工程と、
    前記複数の第１及び第２コンタクトホールを埋め込む導電層を形成する工程と、を含むことを特徴とする請求項２３に記載の半導体素子の製造方法。
  25. 前記第１及び第２コンタクトホールを形成する工程は、
    前記複数の第１活性領域の一端部及び前記複数の第２活性領域の一端部上の前記層間絶縁膜の一部分を露出するように、前記第３方向に伸びた開口部を有するマスクパターンをエッチング保護膜として利用して、前記層間絶縁層をエッチングする工程を含むことを特徴とする請求項２４に記載の半導体素子の製造方法。
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