JP2008166905A - カレントミラー回路 - Google Patents

Abstract

【課題】カレントミラー回路の精度を向上する。
【解決手段】ベース・コレクタ間が短絡されたトランジスタＱ１と、トランジスタＱ１のベースにベースが接続されたトランジスタＱ２とを含み、トランジスタＱ１のコレクタにゲートが接続され、ソースが第１および第２トランジスタのベースに接続され、ドレインが電源に接続されたＭＯＳ型の補償トランジスタを有する。これによって、トランジスタＱ１に流れる電流に応じた電流をトランジスタＱ２に流すが、補償トランジスタＱ５には、ベース電流が不要となる。
【選択図】図５

Description

ベース・コレクタ間が短絡された第１トランジスタと、第１トランジスタのベースにベースが接続された第２トランジスタと、を含み、第１トランジスタに流れる電流に応じた電流を第２トランジスタに流すカレントミラー回路に関する。

従来より、半導体集積回路においては、多数のカレントミラー回路が用いられており、図１、図２、図３、図４のようなカレントミラー回路が知られている。

図１はＮＰＮ−トランジスタを用いる回路を示しており、図１（ａ）は、最も基本的なカレントミラー回路の構成を示している。

トランジスタＱ１のコレクタは、電流源Ｉを介し正電源に接続されており、エミッタはグランドに接続されている。また、トランジスタＱ２のコレクタは、負荷Ｍを介し正電源に接続されており、エミッタはグランドに接続されている。そして、トランジスタＱ１，Ｑ２のベース間が直接接続されるとともに、トランジスタＱ１のベース・コレクタ間が短絡されている。この図１（ａ）の構成は基本的なカレントミラー回路であり、電流源Ｉからの電流ＩｉｎがトランジスタＱ１，Ｑ２のベース電流となり、トランジスタＱ１に流れる電流と同一（またはトランジスタＱ１，Ｑ２のエミッタ面積の比に応じた大きさ）の電流ＩｏｕｔがトランジスタＱ２に流れる。

図１（ｂ）は、ウィルソン型カレントミラー回路を示している。トランジスタＱ３，Ｑ４のエミッタとグランドの間に、トランジスタＱ１，Ｑ２をそれぞれ配置し、トランジスタＱ３のベース・エミッタ間を短絡している。この構成によって、トランジスタＱ３，Ｑ４のベース電流がＩｉｎから供給され、トランジスタＱ１，Ｑ２のベース電流がＩｏｕｔから供給される。従って、ミラー比が１であれば、ベース電流の影響を排除して、Ｉｉｎ＝Ｉｏｕｔにできる。

図１（ｃ）は、変形ウィルソン型カレントミラー回路を示している。この回路では、図１（ｂ）におけるトランジスタＱ３を省略し、トランジスタＱ４のベースを電流源ＩとトランジスタＱ３のコレクタの間に接続している。これによって、トランジスタＱ４のベース電流がＩｉｎから供給され、トランジスタＱ１，Ｑ２のベース電流がトランジスタＱ４から供給されて、ベース電流分を補償することができる。

図１（ｄ）は、図１におけるトランジスタＱ１のベース・コレクタ間短絡に代え、補償トランジスタＱ５を設けたものである。補償トランジスタＱ５は、ベースがトランジスタＱ１のコレクタ、コレクタが正電源、エミッタがトランジスタＱ１，Ｑ２のベースに接続されている。これによって、補償トランジスタＱ５のベース電流が電流Ｉｉｎから供給されるが、トランジスタＱ１，Ｑ２のベース電流は、補償トランジスタＱ５から供給されるため、Ｉｉｎから流れ出るベース電流の量を非常に小さくできる。

図１（ｅ）は、図１（ｄ）の構成に加えて、トランジスタＱ１，Ｑ２のベースとグランドを接続する抵抗Ｒを設けている。この抵抗によって、トランジスタＱ１，Ｑ２のベース電位を安定化することができる。

図２には、図１の各トランジスタをＰＮＰ型に変更し、電流源Ｉ、負荷Ｍをグランド側に設けたものである。これらの回路によっても、図１の場合と同様の作用のカレントミラー回路を得ることができる。

さらに、図３は、トランジスタをＮチャネルＭＯＳトランジスタとした場合のカレントミラー回路、図４は、トランジスタをＰチャネルＭＯＳトランジスタとして場合のカレントミラー回路を示している。これらの回路のよっても、同様の電流を流すことができる。

なお、カレントミラー回路については、例えば特許文献１〜３などに開示がある。

特開２００６−３３５２３号公報 特開平１０−９７３３２号公報 特開平７−１２１５６号公報

図１、２のバイポーラトランジスタで構成したカレントミラー回路では、原理的にベース電流による誤差が必ず生じる。

すなわち、図１（ａ），２（ａ）の回路では、トランジスタＱ１，Ｑ２のベース電流がＩｉｎから流れるため、ミラー比を崩れる。特に、トランジスタのｈｆｅが低いときやミラー比を大きくするときに十分な精度が得られない。図１（ｂ）（ｃ）、図２（ｂ）（ｃ）の回路は、ミラー比が１：１の場合は、非常に良い性能を示す。しかし、トランジスタ間のエミッタ面積比を変更し、ミラー比が１：１以外の場合は、ベース電流が相殺できなくなり、ミラー比が崩れる。

図１（ｄ）（ｅ）、図２（ｄ）（ｅ）方式は、補償トランジスタＱ５から、トランジスタＱ１，Ｑ２のベース電流を供給できるため、Ｉｉｎから流出するのは補償トランジスタＱ５のベース電流だけでよく、カレントミラーの精度を大幅に向上できる。

しかし、補償トランジスタＱ５のコレクタ電流の１／ｈｆｅの電流がＩｉｎから流れ出るため、これが問題になる場合もある。特に、１つのカレントミラー入力側トランジスタに対し、多数の出力側トランジスタを設ける場合には、補償トランジスタＱ５のコレクタ電流が大きくなり、Ｉｉｎへの影響が大きくなる。

また、図３、４のＭＯＳトランジスタで構成したカレントミラー回路では、ベース電流がなくその補正は不要である。しかし、ＭＯＳトランジスタでは、ＭＯＳトランジスタ自体のペア性がバイポーラトランジスタ程よくない。従って、同等の性能にするためには、トランジスタサイズを相当大きくする必要があり、集積度悪化のコスト高やサイズ大による周波数特性悪化の問題がある。さらに、ＭＯＳトランジスタのしきい値電圧Ｖｇｓは、バイポーラトランジスタのしきい値電圧Ｖｂｅに対して大きいため、ダイナミックレンジを大きく取れなく、電源電圧の低い回路には適用することが困難である。

本発明は、ベース・コレクタ間が短絡された第１トランジスタと、第１トランジスタのベースにベースが接続された第２トランジスタと、を含み、第１トランジスタに流れる電流に応じた電流を第２トランジスタに流すカレントミラー回路において、第１トランジスタのコレクタにゲートが接続され、ソースが第１および第２トランジスタのベースに接続され、ドレインが電源に接続された補償トランジスタを有し、第１および第２トランジスタをバイポーラトランジスタとし、補償トランジスタをＭＯＳ型トランジスタとすることを特徴とする。

また、前記第１および第２トランジスタは、ＮＰＮ型であり、前記補償トランジスタはＮチャネル型であり、前記補償トランジスタのドレインが接続される電源は正電源であることが好適である。

また、前記第１および第２トランジスタは、ＰＮＰ型であり、前記補償トランジスタはＰチャネル型であり、前記補償トランジスタのドレインが接続される電源は負電源であることが好適である。

本発明によれば、補償トランジスタとして、ＭＯＳ型のトランジスタを用いたため、この補償トランジスタについてのベース電流が不要となり、精度の高いカレントミラー回路を得ることができる。

以下、本発明の実施形態について、図面に基づいて説明する。

図５には、実施形態の構成が示されている。図５（ａ）のカレントミラー回路は、図１〜４における（ｄ）に対応する構成を有している。

バイポーラＮＰＮ型のトランジスタＱ１のコレクタは、電流源Ｉを介し正電源に接続されており、エミッタはグランドに接続されている。また、バイポーラＮＰＮ型のトランジスタＱ２のコレクタは、負荷Ｍを介し正電源に接続されており、エミッタはグランドに接続されている。また、これらトランジスタＱ１，Ｑ２のベース間が直接接続されている。そして、ＮチャネルＭＯＳ型の補償トランジスタＱ５を有しており、この補償トランジスタＱ５は、ゲートがトランジスタＱ１のコレクタ、ドレインが正電源、ソースがトランジスタＱ１，Ｑ２のベースに接続されている。

これによって、トランジスタＱ１，Ｑ２のベース電流は、補償トランジスタＱ５から供給される。この補償トランジスタＱ５は、ＭＯＳ型トランジスタであり、ベース電流が不要であり、ベース電流によるミラー比の悪化を防止することができる。

一方、電流源Ｉに流れる電流Ｉｉｎを流すトランジスタＱ１と、これとカレントミラー回路を構成するトランジスタＱ２は、いずれもバイポーラトランジスタであり、ペア性をよく、トランジスタＱ１，Ｑ２の共通ベースに供給されるベース電流は、設定されたミラー比通りに分配される。トランジスタＱ１には、Ｉｉｎがそのまま流れるため、トランジスタＱ２に、このＩｉｎにミラー比を乗じた電流Ｉｏｕｔ流れ、精度の高いカレントミラー回路が得られる。

図５（ｂ）には、図１〜４における（ｄ）に対応する構成を有するカレントミラー回路が示されている。すなわち、トランジスタＱ１，Ｑ２の共通ベースとグランドの間に抵抗Ｒを配置している。このような構成においても、上述の場合と同様に、トランジスタＱ２に、トランジスタＱ１に流れる電流Ｉｉｎにミラー比を乗じた電流Ｉｏｕｔを精度よく流すことができる。

ここで、図５の回路の動作を説明する。

まず、電源が立ち上がる前には、トランジスタＱ１、Ｑ２、Ｑ３は全てＯＦＦである。電源がＯＮし、電源電圧が立ち上がると、最初に電流源Ｉからの電流ＩｉｎがトランジスタＱ１のコレクタとトランジスタＱ２のゲートに印加される。しかし、トランジスタＱ１、Ｑ５は、当初はＯＦＦでありハイインピーダンスであるので、トランジスタＱ１のコレクタとトランジスタＱ２のゲートは、０Ｖから上昇し、トランジスタＱ１，Ｑ２のＶｂｅとＱ５のＶｇｓにバイアスがかかる。

しきい値電圧までＱ５のゲートとＱ１のコレクタが高くなると補償トランジスタＱ５がＯＮして、トランジスタＱ１と、トランジスタＱ２にベース電流Ｉｂを供給する。補償トランジスタＱ５はＭＯＳ型トランジスタであり、ベース電流Ｉｂは無く、トランジスタＱ１に流れる電流には影響がなく、トランジスタＱ１には、電流Ｉｉｎがそのまま流れる。

なお、図５（ｂ）においては、補償トランジスタＱ５からの電流の一部が抵抗Ｒを介し、グランドに流れるが、全体としての動作は基本的に同一である。

さらに、図６（ａ）（ｂ）には、図５（ａ）（ｂ）の回路における、トランジスタＱ１，Ｑ２をＰＮＰトランジスタとし、補償トランジスタＱ５をＰチャネルトランジスタとして構成を示してある。この構成においても、図５（ａ）（ｂ）と基本的の同様の作用効果が得られる。

図７には、１つのカレントミラー入力側トランジスタおよび補償トランジスタに対し、複数カレントミラー出力側トランジスタを設けた構成を示している。このような構成においても、ＭＯＳ型の補償トランジスタＱ５から十分なベース電流を供給することができ、この際に補償トランジスタＱ５においてベース電流は生じない。なお、図６は、カレントミラーを構成するトランジスタとしてＮＰＮ型とＮチャネル型のトランジスタを用いている。

図８は、図７の構成において、ＮＰＮ型とＮチャネル型のトランジスタに代えて、ＰＮＰ型とＰチャネル型のトランジスタ用いた構成を示している。

このように、本実施形態のカレントミラー回路によれば、次のような効果が得られる。
（ｉ）回路が比較的簡単である。
（ｉｉ）ＭＯＳ型トランジスタは、補償トランジスタＱ５のみであり、この補償トランジスタＱ５は、トランジスタＱ１のコレクタ電流に応じたベース電流をトランジスタＱ１、Ｑ２に供給するだけであり、性能についての問題はなく、面積を比較的小さくできる。
（ｉｉｉ）電流源Ｉの電流Ｉｉｎを決定することで、電流Ｉｏｕｔは電流Ｉｉｎに応じて決定される、このため、基本的に温度特性がよい回路となる。
（ｉｖ）カレントミラー出力側トランジスタが多数接続されても、補償トランジスタＱ５の能力を十分なものにすれば何ら問題はなく、高性能のミラー比を維持することができる。

なお、図１〜図４における（ａ）〜（ｅ）の各図、および図５および図６の（ａ）、（ｂ）の各図は、便宜的に共通のグランドおよび正電源に接続しているが、それぞれ別の回路である。

カレントミラー回路の基本的構成を示す図である。 カレントミラー回路の他の基本的構成を示す図である。 カレントミラー回路のさらに他の基本的構成を示す図である。 カレントミラー回路のさらに他の基本的構成を示す図である。 実施形態に係るカレントミラー回路の構成を示す図である。 実施形態に係るカレントミラー回路の他の構成を示す図である。 図５の実施形態に対応する複数の出力を有するカレントミラー回路の構成を示す図である。 図６の実施形態に対応する複数の出力を有するカレントミラー回路の構成を示す図である。

符号の説明

Ｑ１〜Ｑ４ トランジスタ、Ｑ５ 補償トランジスタ。

Claims (3)

1. ベース・コレクタ間が短絡された第１トランジスタと、第１トランジスタのベースにベースが接続された第２トランジスタと、を含み、第１トランジスタに流れる電流に応じた電流を第２トランジスタに流すカレントミラー回路において、
   第１トランジスタのコレクタにゲートが接続され、ソースが第１および第２トランジスタのベースに接続され、ドレインが電源に接続された補償トランジスタを有し、
   第１および第２トランジスタをバイポーラトランジスタとし、補償トランジスタをＭＯＳ型トランジスタとすることを特徴とするカレントミラー回路。
2. 請求項１に記載のカレントミラー回路において、
   前記第１および第２トランジスタは、ＮＰＮ型であり、前記補償トランジスタはＮチャネル型であり、前記補償トランジスタのドレインが接続される電源は正電源であることを特徴とするカレントミラー回路。
3. 請求項１に記載のカレントミラー回路において、
   前記第１および第２トランジスタは、ＰＮＰ型であり、前記補償トランジスタはＰチャネル型であり、前記補償トランジスタのドレインが接続される電源は負電源であることを特徴とするカレントミラー回路。

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