KR101551705B1 - 기준 전압 발생 회로 - Google Patents

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KR101551705B1
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최윤호
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현대오트론 주식회사
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    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
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    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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Abstract

기준 전압 발생 회로가 제공된다. 상기 기준 전압 발생 회로는 절대 온도에 비례하는 제1 전류를 미러링 하는 미러링 소자를 포함하는 제1 회로, 절대 온도에 반비례하는 제2 전류를 생성하는 제2 회로 및 상기 제1 전류와 제2 전류를 합하여 기준 전류를 생성하고, 상기 기준 전류를 이용하여 기준 전압을 발생하는 제3 회로를 포함하되, 상기 제2 회로는 상기 제1 전류를 에미터에 공급받는 pnp형 BJT와, 상기 pnp형 BJT의 에미터와 베이스 사이를 병렬로 연결하는 저항을 포함한다.

Description

기준 전압 발생 회로 {Reference voltage generating circuit}
본 발명은 기준 전압 발생 회로에 관한 것이다.
기준 전압(Reference voltage)이란 회로 내부에서 다른 내부전압을 생성할 때 기준이 되는 전압으로 반드시 필요한 요소 중의 하나이다.
특히, 최근의 IT 기술에 있어서, 아날로그 신호를 디지털로 변환하는 것은 가장 기본적이고 필수적인 기술이다. 이러한 변환은 아날로그 디지털 변환기(analog-digital converter, ADC)에 의해서 이루어 지는데 선형오차나 여타의 오차가 없이 정확한 레졸루션(resolution)으로 동작하기 위해서는 온도나 전원전압의 변동에 둔감한 기준 전압(reference voltage)이 필수적으로 필요하다.
상기 기준 전압을 발생하기 위해 많은 기준 전압 발생 회로가 연구되었으나, 저항 등의 회로 소자의 사용에 따른 면적과 전류 경로에 따른 전력소모가 중요한 요소로 여겨지고 있다.
또한, 회로의 온도가 높아지면 동작이 부정확해 지거나 회로소자가 손상을 입을 위험이 있어 온도가 높아지면 저절로 동작 오프가 되는 기능을 가지는 회로를 구현할 필요가 있다. 이러한 기능을 가지는 기존의 기준 전압 발생 회로의 경우에 npn형 BJT(bipolar junction transistor)을 사용하여 일반적인 CMOS 집적 공정에서는 제조할 수 없고, BiCMOS 집적 공정 이상의 레벨에서 제조가 가능하여 비용상의 효율이 높지 않았다.
대한민국공개특허 제 2013-0108174 호
본 발명이 해결하려는 과제는, 집적 효율이 개선되고 온도 보호 기능이 추가된 기준 전압 발생 회로를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 기준 전압 발생 회로는 절대 온도에 비례하는 제1 전류를 미러링 하는 미러링 소자를 포함하는 제1 회로, 절대 온도에 반비례하는 제2 전류를 생성하는 제2 회로 및 상기 제1 전류와 제2 전류를 합하여 기준 전류를 생성하고, 상기 기준 전류를 이용하여 기준 전압을 발생하는 제3 회로를 포함하되, 상기 제2 회로는, 상기 제1 전류를 에미터에 공급받는 pnp형 BJT와, 상기 pnp형 BJT의 에미터와 베이스 사이를 병렬로 연결하는 저항을 포함한다.
상기 제3 회로는, 상기 기준 전류를 미러링하는 기준 전류 발생 회로와, 상기 기준 전류 발생 회로에 의해 미러링된 기준 전류를 서로 다른 크기를 갖는 복수의 기준 전압으로 변환하는 변환 저항부를 포함할 수 있다.
여기서, 상기 기준 전압 및 기준 전류를 제공받아 상기 기준 전압 발생 회로의 온도가 제1 한계 온도 이상이 되면 동작 오프 신호를 발생하는 제4 회로를 더 포함하고, 상기 제4 회로는, 상기 기준 전압 발생 회로의 온도가 상기 제1 한계 온도 이상이 되면 그 문턱 전압(threshold voltage)이 상기 기준 전압 이하가 되는 NMOS 트랜지스터를 포함할 수 있다.
상기 기준 전류 발생 회로에 의해 기준 전류를 공급 받고, 상기 제4 회로의 NMOS 트랜지스터의 드레인에 유입되는 전류량을 제어하여 상기 제1 한계 온도 보다 작은 제2 한계 온도에서 상기 NMOS 트랜지스터를 턴오프시키는 제5 회로를 더 포함할 수 있다.
상기 제5 회로는, 기준 전류를 소스에 제공 받고, 상기 NMOS 트랜지스터가 턴온되면 턴오프되고, 상기 NMOS 트랜지스터가 턴오프되면 턴온되는 PMOS 트랜지스터를 포함할 수 있다.
여기서, 상기 제4 회로는 상기 동작 오프 신호의 잡음을 줄이는 노이즈 필터를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 기준 전압 발생 회로는 기준 전압을 제공하는 제1 회로, 상기 기준전압 발생 회로의 온도가 상기 제1 한계 온도 이상이 되면 그 문턱 전압이 상기 기준 전압 이하가 되는 NMOS 트랜지스터, 상기 NMOS 트랜지스터가 턴온되면 턴오프되고, 상기 NMOS 트랜지스터가 턴오프되면 턴온되고, 상기 NMOS 트랜지스터와 드레인을 공유하는 PMOS 트랜지스터, 상기 NMOS 트랜지스터의 드레인과 상기 PMOS 트랜지스터의 소스에 동일한 기준 전류를 제공하는 제2 회로를 포함하되, 상기 NMOS 트랜지스터가 켜짐에 따라 상기 NMOS트랜지스터의 전류량이 줄어들어 상기 제1 한계 온도 보다 작은 제2 한계 온도 이하에서 상기 NMOS 트랜지스터의 문턱 전압이 상기 기준 전압 보다 커진다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예에 따른 기준 전압 발생 회로를 설명하기 위한 회로도이다.
도 2는 본 발명의 기준 전류의 발생을 설명하기 위한 그래프이다.
도 3는 NMOS 트랜지스터의 온도에 따른 문턱 전압의 변화를 예시적으로 나타낸 그래프이다.
도 4는 본 발명의 일 실시예에 따른 기준 전압 발생 회로의 히스테리시스 기능을 설명하기 위한 그래프이다.
도 5는 도 1의 기준 전압 발생 회로의 구동을 설명하기 위한 순서도이다.
도 6은 도 5의 순서도에 따른 기준 전압 발생 회로의 구동을 설명하기 위한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
이하 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 기준 전압 발생 회로를 설명한다.
도 1은 본 발명의 실시예에 따른 기준 전압 발생 회로를 설명하기 위한 회로도이고, 도 2는 본 발명의 기준 전류의 발생을 설명하기 위한 그래프이다. 도 3는 NMOS 트랜지스터의 온도에 따른 문턱 전압의 변화를 예시적으로 나타낸 그래프이고, 도 4는 본 발명의 일 실시예에 따른 기준 전압 발생 회로의 히스테리시스 기능을 설명하기 위한 그래프이다.
도 1을 참조하면, 기준 전압 발생 회로는 제1 회로(100), 제2 회로(200), 제3 회로(300) 및 제4 회로(400)를 포함한다.
제1 회로(100)는 절대 온도에 비례하는 제1 전류(IPTAT)를 미러링(mirroring)할 수 있다. 제1 회로(100)는 특별한 제한이 있는 것은 아니지만, 제1 전류와 동일한 특성의 전류를 생성하거나 제공받아 제1 전류(IPTAT)를 미러링할 수 있다.
특별히 제한되는 것은 아니지만, 제1 회로(100)는 도시된 바와 같이, 2개의 pnp형 BJT소자(Q1, Q2)를 포함할 수 있다. Q1의 에미터와 베이스 간의 전압 Veb1과 Q2의 에미터와 베이스 간의 전압 Veb2는 VR1과 같다.
Veb1 -Veb2=VR1=VT ·ln(m)
상기의 수식에서 VT는 열전압(Thermal voltage)으로 kT/q로 정의될 수 있다. 여기서, k는 볼츠만 상수이고, q는 전자의 전하이며, T는 절대 온도이다. m은 BJT Q1과 Q2의 면적비를 나타낸다. 따라서, VR1은 절대 온도에 비례하는 전압이 될 수 있다. 따라서, R1에 흐르는 전류 IR1은 VR1/R1 이 되어 절대 온도에 비례하는 전류가 될 수 있다.
제1 회로(100)는 미러링 회로를 포함할 수 있다. 구체적으로 미러링 회로는 도시된 바와 같이, M1, M2, M3 및 M4의 PMOS 트랜지스터를 포함할 수 있다. 도시된 바와 같이 PMOS 트랜지스터의 소스 및 드레인을 각각 공유하여 같은 특성의 전류를 흐르게 할 수 있다.
여기서, "미러링"이란 동일한 전류를 다른 회로에 흐르게 하는 것뿐만 아니라 전류의 크기를 상수배 하여 흐르게 하는 것도 포함하는 개념이다. M1과 M2의 PMOS 트랜지스터는 면적비가 1이고, M3의 면적비는 a, M4의 면적비는 b일 수 있다. 이러한 면적비에 따라 M3의 소스-드레인에는 IR1이 a배 되어 흐르고, M4의 소스-드레인에는 IR1이 b배 되어 흐를 수 있다. 제1 전류(IPTAT)는 M4의 소스-드레인에 흐르는 전류일 수 있다.
IPTAT=b·IR1=b·VR1/R1= (b/R1)·VT ·ln(m)
상기의 수식과 같이 제1 전류(IPTAT)는 절대 온도에 비례할 수 있다.
제2 회로(200)는 절대 온도에 반비례하는 제2 전류(ICTAT)를 생성할 수 있다. 제2 회로(200)는 pnp형 BJT에 IR1이 a배로 미러링된 IQ3이 흐를 수 있다. 제2 전류(ICTAT)는 pnp형 BJT의 에미터와 베이스 간의 특성을 이용하여 생성할 수 있다. pnp형 BJT의 에미터와 베이스 사이의 전압은 절대 온도에 반비례한다. 따라서, Q3의 에미터와 베이스 사이를 병렬로 연결하는 저항 R2에 걸리는 전압 VR2는 절대 온도에 반비례하는 전압일 수 있다. 따라서, R2를 흐르는 전류는 VR2/R2로서 절대 온도에 반비례할 수 있다.
ICTAT=IR2=Veb3/R2
상기의 수식과 같이 제2 전류(ICTAT)가 R2를 흐르는 전류가 되어, 절대 온도에 반비례할 수 있다.
제3 회로(300)는 기준 전류 발생 회로(310)와 변환 저항부(320)를 포함한다.
기준 전류 발생 회로(310)는 제1 전류(IPTAT)와 제2 전류(ICTAT)를 합하여 기준 전류(IREF)를 생성할 수 있다. 제1 전류(IPTAT)는 절대 온도에 비례하는 전류이고, 제2 전류(ICTAT)는 절대 온도에 반비례하는 전류이므로, 양 전류의 합이 온도에 무관한 전류가 될 수 있다.
IREF=IPTAT+ICTAT=(b/R1)·VT ·ln(m)+Veb3/R2
상기의 수식과 같이 제1 전류(IPTAT)와 제2 전류(ICTAT)는 m, b, R1, R2를 조절하여 크기를 조절할 수 있다.
도 2를 참조하면, 제1 전류(IPTAT)와 제2 전류(ICTAT)의 기울기가 서로 부호만 다르고 절대값이 동일하므로 m, b, R1, R2를 조절하여 합하면, 온도에 무관한 일정한 기준 전류(IREF)를 생성할 수 있다.
다시 도 1을 참조하면, 기준 전류 발생 회로(310)는 기준 전류(IREF)를 미러링할 수 있다. 특별히 제한되는 것은 아니지만, 도시된 것과 같이 기준 전류 발생 회로(310)는 NMOS 트랜지스터(M5, M6)와 PMOS 트랜지스터(M7, M8)를 이용하여 기준 전류(IREF)를 미러링할 수 있다.
도시된 듯이, 기준 전류 발생 회로(310)는 M5와 M6를 이용하여 제1 전류(IPTAT)와 제2 전류(ICTAT)가 합해진 기준 전류(IREF)를 전류 경로(311)로 미러링 할 수 있다. 기준 전류 발생 회로(310)는 전류 경로(311) 상에 M7과 M8을 이용하여, 기준 전류(IREF)를 미러링할 수 있다. 변환 저항부(320)는 미러링된 기준 전류(IREF)를 이용하여 기준 전압(VREF1, VREF2)을 생성할 수 있다. 특별히 제한되는 것은 아니지만, 변환 저항부(320)는 직렬 또는 병렬로 연결된 복수의 저항(R3, R4)을 포함할 수 있다.
도 2를 참조하면, 기준 전압(VREF1, VREF2)은 기준 전류(IREF)와 저항의 곱이므로, 온도와 무관하게 일정한 것을 알 수 있다.
다시 도 1을 참조하면, 도시된 듯이, 2개의 직렬 연결된 변환 저항부(320)의 경우 기준 전압(VREF1, VREF2)은 다음과 같다.
VREF1=IREF×(R3+R4)=((b/R1)·VT ·ln(m)+Veb3/R2)×(R3+R4)
VREF2= IREF × R4=((b/R1)·VT ·ln(m)+Veb3/R2)×R4
상기 수식과 같이, R3와 R4를 조절하면, 공급 전압(VDD)에서 VSD _M8(M8 소자가 포화(Saturation)영역에서 동작하기 위해 필요한 최소의 소스-드레인 간의 전압)의 차와 0V(GND)사이의 임의의 값을 모두 가질 수 있다.
기존의 기준 전압 발생 회로는 1V 초과의 기준 전압을 발생시켰으나, 본 발명의 일 실시예에 따른 기준 전압 발생 회로는 1V 이하의 기준 전압을 발생하여 제공할 수 있다. 따라서, 더욱 정밀한 레졸루션(Resolution)을 가지는 회로를 구현할 수 있다.
제4 회로(400)는 본 발명의 실시예에 따른 기준 전압 발생 회로의 온도가 제1 한계 온도 이상이 되면 동작 오프 신호를 발생할 수 있다. 제4 회로(400)는 NMOS 트랜지스터를 포함할 수 있다. NMOS 트랜지스터는 게이트와 소스 사이의 전압이 일정한 전압 이상이 되어야 턴온되는데 이를 문턱 전압(threshold voltage, VT)라고 한다.
제4 회로(400)의 M10은 기준 전류(IREF)를 미러링하는 PMOS 트랜지스터인 M9로부터 기준 전류(IREF)를 제공받을 수 있다. 구체적으로, 기준 전류(IREF)는 M10의 드레인으로 제공될 수 있다.
도 3을 참조하면, M10은 NMOS 트랜지스터로서 문턱 전압을 가지고, 그 문턱 전압은 온도가 상승함에 따라 감소하는 특성을 가진다. 도 3의 그래프는 실제 NMOS 트랜지스터의 문턱 전압을 3회 측정하여 도시한 데이터이다.
다시 도 1을 참조하면, M10은 미리 설정한 제1 한계 온도 이상이 되면 M10의 문턱 전압이 기준 전압(VREF2) 이하가 될 수 있다. 따라서, M10은 턴온될 수 있다. M10이 턴온되면 동작 오프 신호(thermal shutdown signal)가 인가될 수 있다.
M10은 낮은 문턱 전압(Low threshold voltage, LTV)을 가지는 소자로 일반적인 실내온도(약 25℃)에서 500mV 이하의 문턱 전압값을 가질 수 있다. 일반적으로, npn형 BJT소자도 온도가 상승하면 문턱 전압이 감소하는 특성을 가질 수 있다. 다만, 본 발명의 실시예에 따른 기준 전압 발생 회로는 저가형 반도체 집적공정인 CMOS 공정을 이용하여 제조될 수 있어야 하므로, npn형 BJT를 사용하지 않을 수 있다. npn형 BJT를 포함하는 회로는 BiCMOS 공정을 사용해야 하므로, 회로의 제작비용이 높아질 수 있다. 따라서, PMOS 트랜지스터, NMOS 트랜지스터 및 pnp형 BJT를 사용하는 CMOS 공정을 이용하여 본 발명의 기준 전압 발생 회로를 제조할 수 있어 비용의 감소를 도모할 수 있다.
제4 회로(400)는 노이즈 필터(410)를 포함할 수 있다. 특별히 제한되는 것은 아니지만, 노이즈 필터(410)는 도시된 바와 같이, 저항(R5)와 커패시터(C1)을 이용한 로우 패스 필터(low pass filter)를 이용할 수 있다. 노이즈 필터(410)는 출력의 잡음을 줄일 수 있다.
제5 회로(500)는 제4 회로(400)에 히스테리시스(hysteresis) 특성을 부여할 수 있다. 구체적으로, 제1 한계 온도에서 턴온되는 제4 회로(400)의 M10은 기준 전압 발생 회로가 제1 한계 온도 근처에서 동작하는 경우, 잡음이 발생하면 전체 회로가 수시로 턴온되고 턴오프되는 현상이 발생할 수 있다. 따라서, M10이 제1 한계 온도 이상일 경우에 턴온되지만, 일단 턴온된 상태에서는 제1 한계 온도 이하이어도 바로 턴오프되지 않도록 하여 문제를 해결할 수 있다. 즉 제1 한계 온도보다 작은 제2 한계 온도에서 M10이 턴오프되도록 해야한다.
제5 회로(500)는 PMOS 트랜지스터(M12)를 포함할 수 있다. M12는 M11에 의해 기준 전류(IREF)를 미러링하여 제공 받을 수 있다. 기준 전류(IREF)는 M12의 소스에 제공될 수 있다. M12는 M10이 턴온되면 턴오프될 수 있다. 또한, M12는 M10이 턴오프되면 턴온될 수 있다.
M12는 M10과 드레인을 공유할 수 있다. 따라서, M10의 드레인은 2개의 기준 전류(IREF)(M9와 M11에 의한)를 제공받을 수 있다. 단, M10이 턴온되는 경우 M12가 턴오프되면서 M11에 의한 기준 전류(IREF)는 차단된다. 따라서, M10의 드레인에 제공되는 전류량이 줄어든다.
도 4를 참조하면, M10이 턴온되기전에 2개의 기준 전류(IREF)를 제공받으면 온도에 따른 M10의 문턱 전압은 ①과 같다. 그러나, 상기와 같이 M10이 턴온되어 M12가 턴오프되면, 하나의 기준 전류(IREF)만 M10의 드레인에 제공되고, 이에 따라, M10의 온도에 따른 문턱 전압의 특성이 ②와 같이 변할 수 있다.
따라서, 제1 한계 온도 이하가 되어도 제2 한계 온도 이상인 경우에는 M10이 턴오프되지 않고, 회로의 안정성을 향상시킬 수 있다.
이하, 도 5 및 도 6을 참조하여 본 발명의 실시예에 따른 기준 전압 발생 회로의 구동을 설명한다. 단, 전술한 실시예와 중복되는 설명은 생략한다.
도 5는 도 1의 기준 전압 발생 회로의 구동을 설명하기 위한 순서도이고, 도 6은 도 5의 순서도에 따른 기준 전압 발생 회로의 구동을 설명하기 위한 회로도이다.
도 5를 참조하면, 절대 온도에 비례하는 PTAT(proportional to absolute temperature)전류를 생성한다(S500).
구체적으로, 도 6을 참조하면, 제1 회로(100)에서 IR1을 생성한다. IR1은 2개의 pnp형 BJT를 이용하여 생성할 수 있다. IR1은 M1, M2 및 M4에 의해 b배로 미러링되어 제1 전류(IPTAT)를 제공할 수 있다.
다시, 도 5를 참조하면, 절대 온도에 반비례하는 CTAT(proportional to absolute temperature)전류를 생성한다(S510).
구체적으로, 도 6을 참조하면, 절대 온도에 반비례하는 pnp형 BJT의 에미터와 베이스간의 전압을 이용하여 IR2를 생성할 수 있다. 제2 전류(ICTAT)는 IR2와 같고, 절대 온도에 반비례할 수 있다.
다시, 도 5를 참조하면, 기준 전류(IREF)를 생성한다(S520).
구체적으로, 도 6을 참조하면, 제1 전류(IPTAT)와 제2 전류(ICTAT)를 합하여 기준 전류(IREF)를 생성할 수 있다. 생성된 기준 전류(IREF)는 미러링 되어 전류 경로(311)에 흐를 수 있다.
다시, 도 5를 참조하면, 기준 전압(VREF1, VREF2)을 생성한다(S530).
구체적으로, 도 6을 참조하면, 기준 전류(IREF)가 변환 저항부(320)에 흐르면서 다양한 기준 전압(VREF1, VREF2)을 생성할 수 있다.
다시, 도 5를 참조하면, 기준 전압 발생 회로가 제1 한계 온도 이상인지 판단한다(S540).
구체적으로, 도 6을 참조하면, M10의 문턱 전압이 절대 온도가 상승함에 따라 감소하므로, 제1 한계 온도 이상에서 M10의 문턱 전압이 기준 전압(VREF2) 이하가 될 수 있다. 이에 따라 M10이 제1 한계 온도 이상에서 턴온될 수 있다.
다시, 도 5를 참조하면, 동작 오프 신호를 발생한다(S550).
구체적으로, 도 6을 참조하면, M10이 턴온되면 VTEMP는 0V에 가까울 수 있다. 따라서, 3개의 인버터(I1, I2, I3)을 통과하여 동작 오프 신호가 VDD값으로 출력될 수 있다.
실질적으로 VTEMP가 0V에 가깝기 위해 M10은 매우 클 수 있다. 다만, M10의 크기가 큰 경우에는 회로의 안정성이 높아질 수 있다. 왜냐하면, MOS 트랜지스터의 문턱 전압은 공정변화에 매우 민감하게 변하는 특성을 가지고 있는데, MOS 트랜지스터의 크기(폭(width)과 채널 길이(channel length))가 클수록 공정변화에 대한 문턱 전압의 변화율을 줄일 수 있기 때문이다.
다시, 도 5를 참조하면, ITEMP가 감소한다(S560).
구체적으로, 도 6을 참조하면, M10이 켜지면, VTEMP가 0V에 가깝게 되고, M12의 게이트 전압은 인버터에 의해 VDD가 될 수 있다. M12는 PMOS 트랜지스터이므로 게이트 전압이 커지므로 턴오프될 수 있다. 따라서, M9와 M11에 의해서 제공되는 2개의 기준 전류(IREF)가 M9에 의해서 제공되는 1개의 기준 전류(IREF)로 줄어들 수 있다. 따라서, ITEMP가 감소할 수 있다.
다시, 도 5를 참조하면, 기준 전압 발생 회로가 제2 한계 온도 미만인지 판단한다(S570).
구체적으로, 도 6을 참조하면, ITEMP가 감소함에 따라 온도 대비 문턱 전압의 하강 비율이 커지고(도 4의 ②참조) 그에 따라 제1 한계 온도 보다 낮은 제2 한계 온도에서 미리 설정된 기준 전압(VREF2)과 M10의 문턱 전압이 같아질 수 있다. 즉, 제2 한계 온도 미만에서 문턱 전압이 기준 전압(VREF2) 초과일 수 있다. 이에 따라, M10이 제2 한계 온도 미만에서 턴오프될 수 있다.
다시, 도 5를 참조하면, 동작 오프 신호를 소멸한다(S580).
구체적으로, 도 6을 참조하면, M10이 턴오프되면 VTEMP의 값은 VDD일 수 있다. 따라서, 3개의 인버터(I1, I2, I3)을 통과하여 동작 오프 신호가 0V로 출력될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 회로 200: 제2 회로
300: 제3 회로 400: 제4 회로
500: 제5 회로

Claims (7)

  1. 기준 전압 발생 회로에 있어서,
    절대 온도에 비례하는 제1 전류를 미러링 하는 미러링 소자를 포함하는 제1 회로;
    절대 온도에 반비례하는 제2 전류를 생성하는 제2 회로;
    상기 제1 전류와 제2 전류를 합하여 기준 전류를 생성하고, 상기 기준 전류를 이용하여 기준 전압을 발생하는 제3 회로; 및
    상기 기준 전압 및 기준 전류를 제공받아 상기 기준 전압 발생 회로의 온도가 제1 한계 온도 이상이 되면 동작 오프 신호를 발생하는 제4 회로를 포함하되,
    상기 제2 회로는 상기 제1 전류를 에미터에 공급받는 pnp형 BJT와,
    상기 pnp형 BJT의 에미터와 베이스 사이를 병렬로 연결하는 저항을 포함하고,
    상기 제4 회로는 상기 기준 전압 발생 회로의 온도가 상기 제1 한계 온도 이상이 되면 그 문턱 전압(threshold voltage)이 상기 기준 전압 이하가 되는 NMOS 트랜지스터를 포함하는 기준 전압 발생 회로.
  2. 제1 항에 있어서,
    상기 제3 회로는 상기 기준 전류를 미러링하는 기준 전류 발생 회로와,
    상기 기준 전류 발생 회로에 의해 미러링된 기준 전류를 서로 다른 크기를 갖는 복수의 기준 전압으로 변환하는 변환 저항부를 포함하는 기준 전압 발생 회로.
  3. 삭제
  4. 제1 항에 있어서,
    상기 기준 전류를 공급 받고, 상기 제4 회로의 NMOS 트랜지스터의 드레인에 유입되는 전류량을 제어하여 상기 제1 한계 온도 보다 작은 제2 한계 온도에서 상기 NMOS 트랜지스터를 턴오프시키는 제5 회로를 더 포함하는 기준 전압 발생 회로.
  5. 제4 항에 있어서,
    상기 제5 회로는 기준 전류를 소스에 제공 받고, 상기 NMOS 트랜지스터가 턴온되면 턴오프되고, 상기 NMOS 트랜지스터가 턴오프되면 턴온되는 PMOS 트랜지스터를 포함하는 기준 전압 발생 회로.
  6. 제1 항에 있어서,
    상기 제4 회로는 상기 동작 오프 신호의 잡음을 줄이는 노이즈 필터를 더 포함하는 기준 전압 발생 회로.
  7. 기준 전압을 제공하는 기준 전압 발생 회로에 있어서,
    기준 전압을 제공하는 제1 회로;
    상기 기준 전압 발생 회로의 온도가 상기 제1 한계 온도 이상이 되면 그 문턱 전압이 상기 기준 전압 이하가 되는 NMOS 트랜지스터;
    상기 NMOS 트랜지스터가 턴온되면 턴오프되고, 상기 NMOS 트랜지스터가 턴오프되면 턴온되고, 상기 NMOS 트랜지스터와 드레인을 공유하는 PMOS 트랜지스터;
    상기 NMOS 트랜지스터의 드레인과 상기 PMOS 트랜지스터의 소스에 동일한 기준 전류를 제공하는 제2 회로를 포함하되,
    상기 NMOS 트랜지스터가 켜짐에 따라 상기 NMOS 트랜지스터의 전류량이 줄어들어 상기 제1 한계 온도 보다 작은 제2 한계 온도 이하에서 상기 NMOS 트랜지스터의 문턱 전압이 상기 기준 전압 보다 커지는 기준 전압 발생 회로.
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