JP4027805B2 - 試験および修復のための、回路および方法 - Google Patents

Description

本発明は、コンピュータメモリの分野に関し、より詳細には、メモリの試験および修復のための回路および方法に関する。

メモリ素子は、しばしば半導体製造プロセスを使用して製造されている。本出願における「半導体」という用語は、それらに限定されないが、バルク半導電性材料（単独もしくは他の材料を含むアセンブリの形態）、および半導電性材料層（単独または他の材料を含むアセンブリの形態）を始めとするあらゆる半導体材料を意味するものと理解されたい。また、半導体デバイスは、導電性材料、絶縁性材料および半導電性材料からなっていることを理解すべきである。半導体プロセスにより、メモリ回路からなるダイが得られる。メモリ回路は、得られたダイを備えたメモリ素子を構築するプロセスの中で、いくつかのポイントで試験されることが望ましい。例えば、メモリ回路の試験は、ダイが半導体ウェハ部分である間、ウェハからの切離し後、ダイのパッケージング時、あるいはメモリ素子（チップ）の完成後に実施することができる。

このようなチップを試験する従来の方法の１つは、外部試験装置を使用してチップのすべてのメモリセルにデータを書き込み、次に、書き込んだデータをすべてのメモリセルから読み出し、書き込んだデータと読み出したデータを比較することである。このような比較により、データ特性を記憶することができないセルを明らかにすることができる。これらの欠陥セルに対応するアドレスは、外部試験装置に記憶させることができ、その記憶データを使用してチップが修復される。チップの修復を実施するために、冗長セルがチップに提供され、かつ、冗長セルに対するアクセスを制御する少なくとも１つのヒューズバンクまたはアンチヒューズバンクが提供される。バンクがアンチヒューズからなっている場合、修復する回路は、欠陥セルに対応する各アドレスを受け取り、受け取ったアドレスに基づいて、少なくとも１つのアンチヒューズをブローし、それにより欠陥セルが分離され、そのアドレスが冗長セルに結合される。

しかしながら、上記従来のエラー検出および修復スキームには、以下のような問題がある。

その問題の１つとして、同時に試験することができるチップの数に限りがあるという、問題がある。典型的な試験装置は、２５６個のチップを保持することができるＡＭＢＹＸマシンであるが、コスト上の理由により、ＡＭＢＹＸは、チップから読み出し、かつ、チップに書き込むための端子（「ＤＱ」として知られている）を６４個しか有していない。その結果、チップは、これらのＤＱリソースを共有しなければならない。仮に、チップの各々が有している独自のＤＱが４個のみであると仮定すると（チップが「×４」部品として知られている場合）、ＡＭＢＹＸが同時にアドレスすることができるチップは、１６個のみである。

したがって、典型的な試験プロセスの場合、１６個のチップのセルにデータを書き込み、１６個のすべてのチップのセルからデータを読み出し、書き込んだデータと読み出したデータとを比較し、かつ、書き込んだデータと読み出したデータとが整合しないセルに対して、これらの不良セルのアドレスを記憶する必要がある。ＡＭＢＹＸ上の２５６個のすべてのチップを試験するためには、これらのステップをさらに１５回繰り返さなければならない。

また、首尾良く修復されたかどうかを判断するべく、修復を終えたチップが第２の試験サイクルで再試験されることがしばしばであり、そのため、特に、修復のためにチップをＡＭＢＹＸから取り外し、かつ、再試験のためにＡＭＢＹＸに再設置しなければならない場合、より多くの時間が必要である。

さらに、複数のタイプの試験が実施されることがしばしばであるため、試験時間をできる限り短縮することが望ましいが、上記理由により自ずと限界がある。

そこで、本発明の目的は、メモリチップの試験に際して、試験および修復にかかる時間の短縮を図り、作業効率を格段に向上させることが可能な、メモリの試験および修復のための回路および方法を提供することにある。

本発明では、半導体のメモリチップを試験し、かつ、修復するための方法および回路を提供するものである。

例示的実施形態としては、チップのメモリに記憶されているデータが、メモリアレイからアクセスされる程度に読み出されるが、データを外部試験装置に送信する代わりに、チップの出力回路がトライステートであり、外部試験装置が、記憶されることが期待されるデータをチップに送信し、記憶されたデータとチップに生じる期待データとを比較する。

他の実施形態では、上で説明した試験または他の試験の結果がチップ上に記憶される。

好ましい実施形態では、最大１つの不良アドレスが、不良が検出されたことを表すビットと共に記憶される。

より好ましい実施形態では、記憶されるアドレスは、試験の結果による最終不良アドレスであり、列アドレスおよび行アドレスの両方ではなく、列アドレスのみが記憶される。

他の実施形態では、試験終了後、次の試験を開始する前に、不良部品のレジスタをクリアする。このような試験によって、既に冗長セルに結合されているアドレスの不良が明らかになると、不良が検出されたことを表すビットは記憶されるが、そのアドレスは記憶されない。

さらに他の実施形態では、欠陥メモリセルを検出すると、チップの修復が実行され、欠陥セルを含んだメモリセルのグループ全体を、冗長セルグループに置換する。

このタイプの好ましい実施形態では、冗長メモリセルの列全体を、欠陥セルを含んだメモリセルの列と置換する。

より好ましい実施形態では、オンチップレジスタに欠陥メモリセルのアドレスを記憶する。

さらに好ましい実施形態では、１列のみ、すなわち最後に記録された不良メモリセルを表す列のみを、１試験サイクルの結果として置換する。

なお、その他の実施形態には、その範囲内に、装置および方法の両方が包含されており、さらに他の実施形態には、上に挙げた実施形態の組合せが包含されているものとする。

本発明によれば、半導体のメモリチップに記憶されたデータと、試験装置からの期待データとを比較し、これらデータが整合しない場合、記憶されているビットに対応するアドレスをオンチップレジスタに記憶すると共に、この１回の処理につき、不良メモリセルに対応する最大１つのアドレスの列アドレスのみをオンチップレジスタに記憶し、それ以前の各不良アドレスは、後続する不良アドレスのためにレジスタから消去するようにしたので、メモリチップの試験および修復にかかる時間を大幅に短縮させ、作業効率を格段に向上させることができる。

以下、図面を参照して、本発明の実施の形態を詳細に説明する。

[第１の例]
本発明に係る第１の試験方法について説明する。

本発明は、エラー検出の観点からみれば、上記従来技術の中で示したスキームに取って代わる試験スキームを提供することによって、試験時間の短縮を図るものである。

最初に、従来技術で実践されている簡易試験方法について説明する。

図１は、ＤＱ９０２を４個しか有していない、従来の簡易試験装置９００の一部を示したものである。

試験装置９００は、１６個のチップ（Ａ〜Ｐ）を物理的に保持することができるが、その回路は、同時に最大４個のチップに信号を導き、かつ、同時に最大４個のチップから信号を導くように設計されている。

また、試験装置９００が、アドレス情報およびコマンド情報をチップに搬送するための導電線路（図示せず）を有していること、およびこれらの線路の本数が制限されており、したがって同時に最大４個のチップに信号を導き、かつ、同時に最大４個のチップから信号を導くことができる。

本明細書においては、試験装置がこのような方法で通信することができるエリアを、「領域」として識別している。

簡易試験装置９００は、９０４、９０６、９０８および９１０の４つの領域を有している。なお、説明用として、部品Ａ〜Ｐが「×１」部品（それぞれ、ＤＱを１個しか有していない）であり、かつ、４つのメモリアドレスのみを有していることを仮定している。

図２は、図１の試験装置９００を使用して、データの書き込み／読み出し処理を行った場合の、従来の試験方法と本発明の試験方法とを比較して示す。

図２において、表の左側の列は、試験装置９００を使用した従来の試験方法によるコマンドを示したものである。図２中、Ｎｏ．１〜Ｎｏ．２０は、第１のクロックサイクル〜第２０のクロックサイクルを示す。

第１のクロックサイクル（図２中、Ｎｏ．１）の間に、チップＡ〜Ｄの各々の第１のアドレスに対応するセルに、同じビットが書き込まれる。同じビットを書き込むため、書込みステップは、チップＡ〜Ｄに対して並列に実施される。

同様の並列書込みステップが第４のクロックサイクル（図２中、Ｎｏ．４）まで実施され、チップＡ〜Ｄの第２，第３，第４のアドレスに書き込まれる。このように、従来の処理では、４個のすべてのチップのすべてのアドレスに書き込むためには、４つのクロックサイクルが必要である。

しかし、期待データとのオフチップ比較のためのチップＡ〜Ｄからの読み出しは、この試験が明らかにすることを目的としているチップ不良により、同じデータをチップが出力しないため、並列には実施されない。その結果、試験装置９００は、各チップの各アドレスから逐次読み出さなければならない。

すなわち、チップＡの第１のアドレス〜第４のアドレスは、第５のクロックサイクル〜第８のクロックサイクルで読み出され、チップＢの第１のアドレス〜第４のアドレスは、第９のクロックサイクル〜第１２のクロックサイクルで読み出され、チップＣの第１のアドレス〜第４のアドレスは、第１３のクロックサイクル〜第１６のクロックサイクルで読み出され、チップＤの第１のアドレス〜第４のアドレスは、第１７のクロックサイクル〜第２０のクロックサイクルで読み出される。その結果、試験装置９００は、各チップの各アドレスから逐次読み出さなければならない。このように読み出しを並列処理で行っていないため、試験時間が非常に長くなる。

この図２の表からわかるように、チップＡの４つのすべてのアドレスから読み出すためには、４つのクロックサイクル（第５〜第８のクロックサイクル）が必要である。事実、各チップのすべてのアドレスから読み出すためには、４つのクロックサイクルが必要である。

以上より、図１の試験装置９００の１つの領域９０４における図３に示すような４個のチップ２０を試験するためには、合計２０のクロックサイクルが必要である。さらに、残りの領域９０６，９０８，９１０の各々に対して、２０クロックサイクルがそれぞれ必要である。

従って、従来の試験方法の場合、ただ１つの試験に対して、８０クロックサイクルの試験時間が必要である。

通常、複数の試験がチップに対して実施され、その試験の各々に８０クロックサイクルが必要である。また、１回目の試験で不合格のチップは、修復後、その試験が繰り返されることがしばしばであり、そのため、さらに試験時間が必要となる。以上の検討内容から、必要な試験時間を掛け合わせることが可能な相対的条件が導かれる。

以下に説明する本発明の試験方法では、上記試験の実行に必要な時間に影響を及ぼす。

図３は、本発明に係る第１の試験方法を示す。

半導体ダイがチップ１０の部分として、また、試験装置の部分としてＤＱ１２が示されている。チップ１０には、メモリアレイ１４と、メモリアドレスを送信するように構成された（かつ、個別の行アドレスラッチおよび列アドレスラッチをさらに備えた）アドレスラッチ１５と、メモリアレイ１４中のセルに対する信号を、そのプログラミング状態に基づいて、複数の冗長メモリセル４２のうちの１つに向けるアンチヒューズバンク４０と、出力回路１６とが設けられている。

出力回路１６は、メモリアレイ１４およびＤＱ１２に接続されている。出力回路１６は、４つのトランジスタ１８，２０，２２，２４を備えている。ｐチャネルトランジスタ１８およびｎチャネルトランジスタ２０のゲートは、相互に、かつ、メモリアレイ１４に接続されている。

また、それらトランジスタ１８，２０，２２，２４のドレインは、相互に、かつ、ＤＱ１２に接続されている。Ｎチャネルトランジスタ２２は、接地およびトランジスタ２０に結合され、ＥＮＡＢＬＥ(イネーブル)信号によってドライブされている。相補のＥＮＡＢＬＥ^*(イネーブル)信号は、電圧源Ｖｃｃおよびトランジスタ１８に結合されたトランジスタ２４をドライブしている。

標準の読出しオペレーションでは、ＥＮＡＢＬＥ信号はハイ電圧信号で、トランジスタ２２がターンオンする。ＥＮＡＢＬＥ^*信号はロー電圧信号で、トランジスタ２４がターンオンする。メモリアレイ１４中の少なくとも１つのセル（アドレスラッチ１５内のアドレスによって指定される）からのデータ値が、トランジスタ１８および２０のゲートに送信され、それらのトランジスタのドレインからＤＱ１２へ反転信号が出力される。

しかし、本発明に係る試験方法による試験モードの場合、ＥＮＡＢＬＥ信号は、ロー電圧状態にあり、トランジスタ２２がターンオフする（出力回路１６が接地から切り離される）。

ＥＮＡＢＬＥ^*信号は、ハイ電圧状態にあり、トランジスタ２４がターンオフする（出力回路１６がＶｃｃから切り離される）。

このモードにおける出力回路１６の状態は、「トライステート」として知られているが、メモリセル１４からのデータ値は、オンチップ比較回路２６に送信される。

オンチップ比較回路２６は、ＥＸＣＬＵＳＩＶＥ ＮＯＲゲート(排他的論理和)２８で構成されており、メモリアレイ１４からのデータおよび試験装置のＤＱ１２から送信されるデータの両方を受け取っている（必ずしも必要ではないが、ＤＱ１２からの信号は、最初に入力バッファ３０を通過することが好ましい）。

出力回路１６がトライステート状態になり、かつ、ＤＱ１２を介してチップ１０にデータが送信されていても、チップ１０は、チップ１０に記憶されているデータがアクセスされている「読出しモード」にあるとみなされる。

ＥＸＣＬＵＳＩＶＥ ＮＯＲゲート２８は、ＥＸＣＬＵＳＩＶＥ ＮＯＲ動作の真理値表に基づいて、両方の入力が整合しない場合にのみ、ロー電圧信号をレジスタ３２へ出力する。この出力により、そのメモリアドレスに対応するセルに欠陥があることが示される。

ＥＸＣＬＵＳＩＶＥ ＮＯＲゲート２８から出力されたロー電圧信号により、レジスタ３２は、アドレスラッチ１５によって送信されるメモリアドレスを直ちに記憶する。

また、以下で説明する試験をさらに実施するためには、レジスタ３２は、（必ずしも必要ではないが）さらに、エラーが検出されたか否かを表すビットを記憶していることが好ましい。なお、本発明による他の実施形態を説明するために、このエラーが検出されたか否かを表すビットは、「不良フラグ」という。

図２において、表の右側の列は、試験装置９００を使用した本発明に係る試験方法によるコマンドを示したものである。図２中、本発明の試験は、第１のクロックサイクル〜第１２のクロックサイクルまでで実行される。

図２からわかるように、図１に示す試験装置９００上のチップＡ〜Ｐの試験方法を可能にする回路を使用して試験した場合、本発明の試験方法は、従来の試験方法に比べて、ステップ数が少なくなっていることがかわかる。

具体的には、図２において、本発明による試験は、従来の試験の場合と同様に、まず、１つの領域内のすべてのチップに、特定のビットが並列方式で書き込まれる。すなわち、チップＡ〜Ｄの第１のアドレスへの書込みは、同一クロックサイクル（第１のクロックサイクル）の中で実施される。

第２、第３および第４のアドレスへの書込みについても、従来と同様に、第２のクロックサイクル〜第４のクロックサイクルで実行される。

このように本発明の試験方法では、チップＡ〜Ｄへの書込みに要するクロックサイクル数は、従来の試験方法の場合と同じである。

しかし、本発明の試験方法は、チップが「読出し」モードに入ると、クロックサイクル数の節約されていることがわかる。

すなわち、本発明の試験方法は、従来の試験方法とは異なり、図１の試験装置９００のＤＱ９０２は、異なることが有り得るチップＡ〜Ｄのデータを逐次送信する必要がない。これは、チップに記憶されているデータが、それぞれのチップ内で解析されることによるものであり、試験装置９００のＤＱ９０２を使用して、チップＡ〜Ｄに、チップＡ〜Ｄの第１のアドレスに記憶されることが期待されるデータを送信することができる。

チップＡ〜Ｄの第１のアドレスには、同じデータが書き込まれるため、期待データも同じであり、試験装置９００は、その期待データを並列方式で同時に送信することができるため、チップＡ〜Ｄの第１のアドレスの試験に使用されるクロックサイクルは、わずかに１クロックサイクルのみ（図２中、第９のクロックサイクル）である。

期待データと、チップＡ〜Ｄの第１のアドレスから読み出したいずれかのデータとの間の不整合は、メモリセルに欠陥があることを表しており、その場合、該当するチップの第１のアドレスが、そのチップに少なくとも１つのエラーが検出されたことを表す不良フラグなどのデータと共に、図３に示すチップ１０のレジスタ３２に記憶される。

続いて、次のクロックサイクル（第１０のクロックサイクル）で、チップＡ〜Ｄの第２のアドレスが読み出され、期待データと比較される。

第３のアドレス（第１１のクロックサイクル）および第４のアドレス（第１２のクロックサイクル）についても同様であり、比較結果に基づいて不良アドレスが該当するレジスタ３２に記憶される。

したがって、本発明の試験方法によれば、従来の試験方法がその試験を完了するのに２０クロックサイクル要するのに対して、１２クロックサイクルで達成される。

オンチップ比較の結果を表す不良フラグを逐次読み出すための好ましいステップを追加したとしても、従来の試験方法の結果と比較すると、依然としてクロックサイクルが節約されている。

図３に示す回路および図２に示すプロセスにおいて、「読出し」コマンドの着信と読み出すべきデータが有効になるまでの間のクロックサイクル数の遅延を表すレイテンシーが１または２のチップを使用して実施されることがさらに好ましい。

また、本実施例では、各々のチップのアドレスがわずかに４つであり、また、試験装置９００のチップを同時に試験することができる能力がわずかに４個でしかない、比較的単純な実施例であることに留意されたい。

前述した背景技術で説明したように、１チップ当たりのアドレスが数百万にも及ぶチップを試験し、かつ、それらを同時に１６個試験することは決して例外的なことではない。このような実際の試験等を考慮した上で、本発明による試験方法によって達成される試験時間の節約の度合いは、試験スキームを複雑にすればするほど、従来の試験方法の結果とは歴然とした差となって現れ、試験時間を大幅に短縮することができる。

[第２の例]
図４は、本発明に係る第２の試験方法を、従来の試験方法と比較して示す。

例えば、チップＡ〜Ｐのアドレスが４つではなく５つであると仮定すると、図４に示す表は、従来の試験方法による領域９０４（図１参照）の試験には、チップＡ〜Ｄの「第５のアドレス」への並列書込みコマンド用クロックサイクルが１つ、チップＡ〜Ｄの各々の「第５のアドレス」からの読出しに必要なクロックサイクルが４つ、合計、５つのクロックサイクルがさらに必要であることを示す。

これに対して、本発明の試験方法の場合、並列書込みコマンド用に１つ、および並列読出しコマンド用に１つ、合計、２つのクロックサイクルしか追加使用されないことがわかる。

[第３の例]
図５は、本発明に係る第３の試験方法を、従来の試験方法と比較して示す。

図５に示す表は、チップ数が、４個ではなく、５個のチップＡ〜Ｅ（それぞれ４つのアドレスを有する）を並列に試験する場合の例を示す。

従来の試験方法の場合、追加部品の４つのアドレスからの読出しにさらに４つのクロックサイクルが必要である。

これに対して、本発明の試験方法の場合、追加部品から不良フラグを読出すためのクロックサイクルが１つ追加されるだけであり、チップＥのすべてのアドレスからの読出しのためのクロックサイクルの追加は、他のチップからの読出しと同じクロックサイクルの中で実施することができるため、不要である。

以上により、本発明の試験方法を使用することにより、１領域当たりのチップ数、領域数、試験数、あるいは１チップ当たりのビット数が増加するほど、試験中に節約されるクロックサイクルの量が多くなることが理解される。

このような大幅な節約により、試験時間が短縮され、あるいはより多くの時間を他の試験に割り当てることができる。事実、本発明者が本発明による例示的実施形態を使用して実施した試験によれば、試験時間が４５％短縮されている。

レジスタ３２に記憶させるべき不良アドレスの好ましい数は、可能な限り小型のチップを製造する要求と、１試験サイクル終了後における欠陥セルに対応するすべてのアドレスを追跡し続けることができる可能性を大きくする要求とのバランスによって決まる。

オンチップ試験回路（不良アドレスの記憶容量が大きく、かつ、多くの論理回路をサポートすることができる大型レジスタを含む）の量が増えるほど、このような能力がより確かなものになるように思われるが、そのためには大量のダイ空間をオンチップ試験回路に割り当てなければならない。

逆に、オンチップ試験回路（不良アドレスの記憶容量が小さく、かつ、サポートすることができる論理回路が少ないレジスタを含む）の量が少ないほど、割り当てるべきダイ空間が少なくなり、１試験サイクル終了後におけるすべての欠陥アドレスを追跡し続ける能力が減少する。

本願特許出願人によって最近製造された、部品番号ＭＴ４８ＬＣ３２Ｍ４Ａ２（８Ｍｅｇ×４×４バンク部品）、ＭＴ４８ＬＣ１６Ｍ８Ａ２（４Ｍｅｇ×８×４バンク部品）、ＭＴ４８ＬＣ８Ｍ１６Ａ２（２Ｍｅｇ×１６×４バンク部品）、およびＭＴ４８ＬＣ４Ｍ３２Ｂ２（１Ｍｅｇ×３２×４バンク部品）を始めとする同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）部品に関しては、このようなバランス化が図られている。

これらの部品には、多くの本発明による試験方法が組み込まれている。試験中に検出されたこれらの部品の不良セルを解析した結果、少なくとも１つの欠陥セルを含んだ１列を冗長列に置き換えるだけで、不良チップの９０％を完全に修復することができることが分かっている。従って、これらの部品は、１回につき単一の不良アドレスのみを記憶する（好ましくは、その他に不良フラグ）レジスタを有しており、記憶されるアドレスは、行アドレスを除いた列アドレスのみである。従って、比較的小型の不良アドレスレジスタおよび関連する論理回路がオンチップ提供されている。

また、レジスタには、既に記憶されている古いアドレスをすべて消去し、最新の不良アドレスを記憶させることが好ましい。

試験終了後、欠陥セルを含んだチップが修復される。欠陥セルを含んだチップは、当該チップのレジスタ３２内に不良フラグ値が存在していることによって識別される。不良フラグのないチップは修復プロセスが省略され、それにより、修復装置の限られたリソースを、修復を必要とするチップに割り当てることができる。

チップの修復が完了すると、修復が完了したチップに前回の試験が繰り返される。別法としては、修復が完了したチップおよび前回の試験に合格したチップに、異なる試験が実施される。その場合、試験の継続に先立って、修復が完了したチップのレジスタ３２から、アドレス値および不良フラグ値が消去された後、上で説明した試験プロセスが実行される。

さらに試験を実施することにより、試験に先立って実施された修復によって冗長列が選択され、既に切り離されている最初にセルに結合していた列のアドレスに関連する欠陥を明らかにすることができる。

本発明による試験方法の中には、第２の冗長列を選択するべく第１の冗長列を切り離すように設計された回路を備えることが望ましくない実施形態もあり、したがって、本発明によるすべての実施形態に必ずしも必要ではないが、特定の例示的実施形態では、不良アドレスが既に冗長セルと結合している場合、その不良アドレスをレジスタ３２に記憶させることを回避することが好ましい。アンチヒューズバンク４０内のアンチヒューズの状態を使用して、レジスタ３２に不良アドレスを記憶させることを回避するかどうかを判断することができる。

しかしながら、このような不良が発生した場合は、レジスタ３２に不良フラグを記憶させることによって不良の存在を記録しておくことが望ましく、試験終了時にレジスタ３２がアドレスのない不良フラグを記憶している場合は、冗長セルに不良があり、そのチップを処理しなければならないことを表している。

本発明の試験方法は、メモリを使用したシステムに概ね適合し、メモリは、不揮発性メモリであっても、スタティックメモリあるいはダイナミックメモリであっても良い。

また、メモリは、ディスクリートデバイスであっても、ロジックを備えたチップに埋め込まれたメモリ、あるいは他のコンポーネントと組み合わせた、チップ上に１つのシステムを形成するためのメモリであってもよい。例えば、図６は、コンピュータシステム３２を示したもので、マイクロプロセッサ３４は、それらに限定されないが、例えば上で記述したようなメモリを備えたメモリ含有デバイス３６に、アドレス、データおよび制御信号を送信している。システムクロック回路３８は、マイクロプロセッサ３４にタイミング信号を提供している。

以上より、本発明についてまとめる。

半導体のメモリチップに記憶されたデータと、試験装置からの期待データとを比較し、これらデータが整合しない場合、記憶されているビットに対応するアドレスをオンチップレジスタに記憶する。この場合、１回の処理につき、不良メモリセルに対応する最大１つのアドレスの列アドレスのみをオンチップレジスタに記憶し、それ以前の各不良アドレスは、後続する不良アドレスのためにレジスタから消去する。

この不良が発生したことを示すべく、もう１つのビット、すなわち「不良フラグ」ビットがレジスタに記憶される。不良フラグがチップに存在している場合、そのチップは、列アドレスを元のメモリセル以外の冗長メモリセルに電気結合させることによって修復される。

続いて、そのチップのレジスタがクリアされ、試験が継続される。レジスタおよび関連する論理回路は、冗長セルが不良セルであったとしても、その冗長セルに既に結合されているアドレスの記憶を回避するようになされる。

以上、各例によって本発明に係る実施形態について説明したが、本発明の精神および範囲を逸脱することなく、様々な改変を加えることができることは、当分野の技術者には理解されよう。例えば、上で説明したエラー検出方法は、それらに限定されないが、チップのダイがウェハ部分である状態、ウェハから未だ切り離されていない少なくとも１つの他のダイを統合している状態、あるいは他のすべてのダイから完全に切り離された状態を始めとする、あらゆるダイ切離し段階で実行することができる。

また、本発明による試験方法は、完全にパッケージ化されたチップを使用して実行することが好ましいが、上で説明したエラー検出方法は、ベアダイから完全にパッケージ化されたダイに到るあらゆるパッケージング段階で実行することができる。エラー検出方法は、チップ切離し状態あるいはパッケージング状態に基づいて処理することができる、ＡＭＢＹＸデバイスおよびＴＥＲＡＤＹＮＥデバイスを始めとするあらゆるデバイスに対して実行することができる。エラー検出方法は、試験プロセス、プローブプロセスあるいはバーンイン（コールドバーンインを含む）プロセスの間に実行することができる。

少なくともいくつかの例示的実施形態の単一欠陥アドレスを記憶する機能に関しては、本発明によるすべての例示的実施形態の下では、最後の不良アドレスを記憶しておく必要はない。本発明には、第１の不良アドレス、かつ、第１の不良アドレスのみ（不良が存在する場合）を記憶する実施形態が、本発明の範囲内に包含されている。また、本発明による少なくともいくつかのエラー検出方法は、圧縮または非圧縮データ転送試験モードのいずれかで使用することができる。したがって本発明は、特許請求の範囲の各請求項の規定によってのみ制限されるものとする。

複数のチップのための従来の試験方法による試験装置を示す説明図である。 従来の試験方法と、本発明の第１の試験方法とを比較して示す説明図である。 本発明に係る試験方法を実施するための試験装置を示す回路図である。 従来の試験方法と、本発明の第２の試験方法とを比較して示す説明図である。 従来の試験方法と、本発明の第３の試験方法とを比較して示す説明図である。 本発明に係る他の実施形態の構成例を示す説明図である。

Claims (9)

1. 外部試験装置を用いて、複数の半導体チップに対して並列方式で試験を行う方法であって、
   前記データの書込モード時において、
   各半導体チップ内のメモリアレイにおける同一アドレスに対応するセルに対して、前記外部試験装置からの期待データと同一のデータを出力回路を介して並列的に書き込むステップと、
   前記データの読出モード時において、
   各半導体チップの前記メモリアレイにおける同一アドレスに対応するセルに記憶されているデータを並列的に読み出し、該各読み出されたデータを各半導体チップ内において前記外部試験装置からの前記期待データと比較するステップと
   を具え、
   ここで、該比較ステップにおいて、前記各半導体チップの前記メモリアレイのセルからの前記各記憶されたデータと、前記外部試験装置からの前記期待データとが一致しないとき、欠陥セルに対応するアドレスを前記各半導体チップのレジスタに記憶することを特徴とする方法。
2. 前記各半導体チップの前記メモリアドレスに対応するセルに欠陥があることを示すビットを、前記レジスタに記憶するステップ
   をさらに具えたことを特徴とする請求項１記載の試験を行う方法。
3. 前記出力回路は、
   前記データの書込モード時には、前記外部試験装置から前記各半導体チップの前記メモリアレイへ前記期待データと同一のデータの書込みを行い、前記データの読出モード時には、前記各半導体チップから前記外部試験装置への前記記憶されたデータの出力を阻止することを特徴とする請求項１又は２記載の方法。
4. 前記各半導体チップの前記メモリアレイのセルと複数の冗長メモリセルのうちの１つの冗長メモリセルとの中から選択されたセルから読み出されたデータと、前記外部試験装置からの期待データとを比較する工程
   をさらに具えたことを特徴とする請求項１ないし３のいずれかに記載の方法。
5. 外部試験装置と接続され、データの書込み／読出し処理を行う半導体チップに組み込まれた回路であって、
   複数のセルを有するメモリアレイと、
   前記メモリアレイの各セルに対して、所定のアドレスを送出するアドレスラッチと、
   前記データの書込みモード時において、前記メモリアレイにおける所定のアドレスに対応するセルに対して、前記外部試験装置から期待データと同一のデータを書き込む出力回路と、
   前記データの読出しモード時において、前記メモリアレイの前記所定のアドレスに対応するセルに記憶されているデータを読み出し、該読み出されたデータを前記外部試験装置からの前記期待データと比較する比較器と、
   前記比較により、前記メモリアレイのセルから読み出された前記記憶されたデータと前記外部試験装置からの前記期待データとが一致しないとき、該一致しないデータを記憶しているセルに対応するアドレスを記憶するレジスタと
   具えたことを特徴とする回路。
6. 前記レジスタは、前記メモリアドレスに対応するセルに欠陥があることを示すビットを記憶することを特徴とする請求項５記載の回路。
7. 前記出力回路は、
   前記データの書込みモード時には、前記外部試験装置から前記メモリアレイへ前記期待データと同一のデータの書込みを行い、前記データの読出しモード時には、前記メモリアレイから前記外部試験装置への前記記憶されたデータの出力を阻止することを特徴とする請求項５又は６記載の回路。
8. 複数の冗長メモリセルをさらに具え、
   前記比較器は、前記メモリアレイのセルと前記複数の冗長メモリセルのうちの１つの冗長メモリセルとの中から選択されたセルから読み出されたデータと、前記外部試験装置からの期待データとを比較することを特徴とする請求項５ないし７のいずれかに記載の回路。
9. コンピュータシステムであって、
   所定の信号を生成する機能を有するマイクロプロセッサと、
   前記マイクロプロセッサに接続され、請求項５ないし８のいずれかに記載の回路と
   を具え、
   ここで、該回路に含まれる前記出力回路は、前記マイクロプロセッサから出力される前記所定の信号に基づいて、データの書込みモード時又は読出しモード時での処理を実行することを特徴とするコンピュータシステム。

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