JP2008125226A - 同期整流型dc−dcコンバータの制御回路、同期整流型dc−dcコンバータ及びその制御方法 - Google Patents
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Abstract
【解決手段】誘導素子L1に電力を蓄積する際に導通する第1スイッチング素子FET1と、誘導素子L1に蓄積された電力を負荷に供給する際に導通する第2スイッチング素子FET2と、を備える同期整流型DC−DCコンバータ10A及びその制御回路20Aにおいて、同期整流型DC−DCコンバータ10Aの出力電圧VOUTの値が目標電圧値よりも更に所定電圧高い値であることを検出する検出部COMP2と、検出部COMP2の検出結果に基づいて、誘導素子L1に蓄積された電力の放出が完了した後に、第2スイッチング素子FET2を導通状態に維持する制御部COMP1、OR1と、を備える。
【選択図】図1
Description
本発明の実施形態1を、図1及び図2を参照しつつ説明する。ここでは、本発明の実施形態を、降圧型DC−DCコンバータ10Aを例に挙げて説明する。図1は、降圧型DC−DCコンバータ10Aの回路構成図である。降圧型DC−DCコンバータ10Aは、図示するように、メインスイッチングトランジスタFET1と、同期側スイッチングトランジスタFET2と、チョークコイルL1と、コンデンサC1と、制御回路20Aとを有する。制御回路20Aは、比較器COMP1と、ヒステリシスコンパレータCOMP2とを有する。
VOUT={TON/(TON+TOFF)}×VIN
ここで、TON/(TON+TOFF):デューティー比
本実施形態の降圧型DC−DCコンバータ10A及びその制御回路20Aによれば、同期側スイッチングトランジスタFET2のオン状態を継続させると、チョークコイルL1に蓄積された電力やコンデンサC1に蓄積された電力が、出力端子(OUT)を介し、負荷回路に供給され、時刻t2において、出力電圧VOUTの値が、第1閾値電圧e1の電圧値(目標電圧値+ΔV)に達したことが検出される。その後、本実施形態の降圧型DC−DCコンバータ10A及びその制御回路20Aでは、同期側スイッチングトランジスタFET2のオン状態が継続され、チョークコイルL1が電力を放出した後には、出力端子(OUT)から、主としてチョークコイルL1に向けて、電流I2を流すことができる。そこで、本実施形態の降圧型DC−DCコンバータ10A及びその制御回路20Aによれば、時刻t3以降においては、出力電圧VOUTの値を降下させることができ、オーバーシュートの状態が継続することを防ぐことができる。
本発明の実施形態2を、図3を参照しつつ説明する。ここでは、実施形態1と同一の構成は同一の符号を付し、その説明を省略する。図3は、本実施形態の降圧型DC−DCコンバータ10Bの回路構成図である。降圧型DC−DCコンバータ10Bは、実施形態1の降圧型DC−DCコンバータ10Aの制御回路20Aに代えて、ワンショット発生器50を備えた制御回路20Bを有するものである。ワンショット発生器50は、ヒステリシスコンパレータCOMP2の出力端子(N3)と論理和ゲート回路ORの第2入力との間に接続されている。
本実施形態の降圧型DC−DCコンバータ10B及びその制御回路20Bは、出力電圧VOUTの値が、第1閾値電圧e1の電圧値を超え、かつ前記電流I2(逆流)が流れている場合に、ワンショット発生器50によって、予め決められたパルス幅に相当する時間に亘り、論理和ゲート回路OR1の第2入力に、ヒステリシスコンパレータCOMP2の検出結果と同様なハイレベルの信号を出力することができる。そこで、本実施形態の降圧型DC−DCコンバータ10B及びその制御回路20Bによれば、ワンショット発生器50を用いることにより、ヒステリシスコンパレータCOMP2によって出力されるハイレベルの信号に応じて、前記パルス幅に相当する時間に亘り、論理和ゲート回路OR1が、ハイレベルの信号を出力し、同期側スイッチングトランジスタFET2をオン状態に制御することができる。したがって、本実施形態の降圧型DC−DCコンバータ10B及びその制御回路20Bでは、同期側スイッチングトランジスタFET2をオン状態に制御する時間を、前記パルス幅に相当する時間に制御することができ、前記トランジスタFET2がオン状態のときに発生する電力損失を低減させることができる。
(付記1) 誘導素子に電力を蓄積する際に導通する第1スイッチング素子と、前記誘導素子に蓄積された電力を負荷に供給する際に導通する第2スイッチング素子と、を備える同期整流型DC−DCコンバータの制御回路において、
前記同期整流型DC−DCコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることを検出する検出部と、
前記検出部の検出結果に基づいて、前記誘導素子に蓄積された電力の放出が完了した後に、前記第2スイッチング素子を導通状態に維持する制御部と、
を備えることを特徴とする同期整流型DC−DCコンバータの制御回路。
(付記2) 前記検出部は、前記目標電圧値よりも更に所定電圧高い電圧値に設定された第1比較電圧を有するヒステリシスコンパレータを備えることを特徴とする付記1に記載の同期整流型DC−DCコンバータの制御回路。
(付記3) 前記制御部は、前記第2スイッチング素子に流れる電流の方向を検知する逆流検知部と、前記逆流検知部の検知結果及び前記検出部の検出結果に基づいて、前記第2スイッチング素子を導通状態に制御する制御信号を出力する信号出力部と、を備えることを特徴とする付記1又は付記2に記載の同期整流型DC−DCコンバータの制御回路。
(付記4) 前記ヒステリシスコンパレータは、電圧値が前記目標電圧値に設定された第2比較電圧を有することを特徴とする付記2に記載の同期整流型DC−DCコンバータの制御回路。
(付記5) 前記検出部の検出動作を起点として、所定時間に亘り前記信号出力部に前記検出結果を出力する計時出力部を備えることを特徴とする付記3に記載の同期整流型DC−DCコンバータの制御回路。
(付記6) 誘導素子に電力を蓄積する際に導通する第1スイッチング素子と、前記誘導素子に蓄積された電力を負荷に供給する際に導通する第2スイッチング素子と、を備える同期整流型DC−DCコンバータにおいて、
前記同期整流型DC−DCコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることを検出する検出部と、
前記検出部の検出結果に基づいて、前記誘導素子に蓄積された電力の放出が完了した後に、前記第2スイッチング素子を導通状態に維持する制御部と、
を備えることを特徴とする同期整流型DC−DCコンバータ。
(付記7) 前記検出部は、前記目標電圧値よりも更に所定電圧高い電圧値に設定された第1比較電圧を有するヒステリシスコンパレータを備えることを特徴とする付記6に記載の同期整流型DC−DCコンバータ。
(付記8) 前記制御部は、前記第2スイッチング素子に流れる電流の方向を検知する逆流検知部と、前記逆流検知部の検知結果及び前記検出部の検出結果に基づいて、前記第2スイッチング素子を導通状態に制御する制御信号を出力する信号出力部と、を備えることを特徴とする付記6又は付記7に記載の同期整流型DC−DCコンバータ。
(付記9) 前記ヒステリシスコンパレータは、電圧値が前記目標電圧値に設定された第2比較電圧を有することを特徴とする付記7に記載の同期整流型DC−DCコンバータ。
(付記10) 前記検出部の検出動作を起点として、所定時間に亘り前記信号出力部に前記検出結果を出力する計時出力部を備えることを特徴とする付記8に記載の同期整流型DC−DCコンバータ。
(付記11) 誘導素子に電力を蓄積する際に第1スイッチング素子を導通させ、前記誘導素子に蓄積された電力を負荷に供給する際に第2スイッチング素子を導通させる同期整流型DC−DCコンバータの制御方法において、
前記同期整流型DC−DCコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることを検出する検出ステップと、
前記検出ステップの検出結果に基づいて、前記誘導素子に蓄積された電力の放出が完了した後に、前記第2スイッチング素子を導通状態に維持する制御ステップと、
を備えることを特徴とする同期整流型DC−DCコンバータの制御方法。
(付記12) 前記検出ステップは、前記出力電圧を、前記目標電圧値よりも更に所定電圧高い電圧値に設定された第1比較電圧と比較することを特徴とする付記11に記載の同期整流型DC−DCコンバータの制御方法。
(付記13) 前記制御ステップは、前記第2スイッチング素子に流れる電流の方向を検知する逆流検知ステップと、前記逆流検知ステップの検知結果及び前記検出ステップの検出結果に基づいて、前記第2スイッチング素子を導通状態に制御する制御信号を出力する信号出力ステップと、を備えることを特徴とする付記11又は付記12に記載の同期整流型DC−DCコンバータの制御方法。
(付記14) 前記検出ステップは、前記出力電圧を、電圧値が前記目標電圧値に設定された第2比較電圧と比較することを特徴とする付記12に記載の同期整流型DC−DCコンバータの制御方法。
(付記15) 前記検出ステップの検出動作を起点として、所定時間に亘り前記検出結果を出力する計時出力ステップを備えることを特徴とする付記13に記載の同期整流型DC−DCコンバータの制御方法。
20A、20B 制御回路
50 ワンショット発生器
AND1 論理積ゲート回路
COMP1 比較器
COMP2 ヒステリシスコンパレータ
e1 第1閾値電圧
FET1 メインスイッチングトランジスタ
FET2 同期側スイッチングトランジスタ
L1 チョークコイル
OR1 論理和ゲート回路
VOUT 出力電圧
Claims (10)
- 誘導素子に電力を蓄積する際に導通する第1スイッチング素子と、前記誘導素子に蓄積された電力を負荷に供給する際に導通する第2スイッチング素子と、を備える同期整流型DC−DCコンバータの制御回路において、
前記同期整流型DC−DCコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることを検出する検出部と、
前記検出部の検出結果に基づいて、前記誘導素子に蓄積された電力の放出が完了した後に、前記第2スイッチング素子を導通状態に維持する制御部と、
を備えることを特徴とする同期整流型DC−DCコンバータの制御回路。 - 前記検出部は、前記目標電圧値よりも更に所定電圧高い電圧値に設定された第1比較電圧を有するヒステリシスコンパレータを備えることを特徴とする請求項1に記載の同期整流型DC−DCコンバータの制御回路。
- 前記制御部は、前記第2スイッチング素子に流れる電流の方向を検知する逆流検知部と、前記逆流検知部の検知結果及び前記検出部の検出結果に基づいて、前記第2スイッチング素子を導通状態に制御する制御信号を出力する信号出力部と、を備えることを特徴とする請求項1又は請求項2に記載の同期整流型DC−DCコンバータの制御回路。
- 前記検出部の検出動作を起点として、所定時間に亘り前記信号出力部に前記検出結果を出力する計時出力部を備えることを特徴とする請求項3に記載の同期整流型DC−DCコンバータの制御回路。
- 誘導素子に電力を蓄積する際に導通する第1スイッチング素子と、前記誘導素子に蓄積された電力を負荷に供給する際に導通する第2スイッチング素子と、を備える同期整流型DC−DCコンバータにおいて、
前記同期整流型DC−DCコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることを検出する検出部と、
前記検出部の検出結果に基づいて、前記誘導素子に蓄積された電力の放出が完了した後に、前記第2スイッチング素子を導通状態に維持する制御部と、
を備えることを特徴とする同期整流型DC−DCコンバータ。 - 前記検出部は、前記目標電圧値よりも更に所定電圧高い電圧値に設定された第1比較電圧を有するヒステリシスコンパレータを備えることを特徴とする請求項5に記載の同期整流型DC−DCコンバータ。
- 前記制御部は、前記第2スイッチング素子に流れる電流の方向を検知する逆流検知部と、前記逆流検知部の検知結果及び前記検出部の検出結果に基づいて、前記第2スイッチング素子を導通状態に制御する制御信号を出力する信号出力部と、を備えることを特徴とする請求項5又は請求項6に記載の同期整流型DC−DCコンバータ。
- 前記検出部の検出動作を起点として、所定時間に亘り前記信号出力部に前記検出結果を出力する計時出力部を備えることを特徴とする請求項7に記載の同期整流型DC−DCコンバータ。
- 誘導素子に電力を蓄積する際に第1スイッチング素子を導通させ、前記誘導素子に蓄積された電力を負荷に供給する際に第2スイッチング素子を導通させる同期整流型DC−DCコンバータの制御方法において、
前記同期整流型DC−DCコンバータの出力電圧の値が目標電圧値よりも更に所定電圧高い値であることを検出する検出ステップと、
前記検出ステップの検出結果に基づいて、前記誘導素子に蓄積された電力の放出が完了した後に、前記第2スイッチング素子を導通状態に維持する制御ステップと、
を備えることを特徴とする同期整流型DC−DCコンバータの制御方法。 - 前記検出ステップは、前記出力電圧を、前記目標電圧値よりも更に所定電圧高い電圧値に設定された第1比較電圧と比較することを特徴とする請求項9に記載の同期整流型DC−DCコンバータの制御方法。
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