JP2008108987A - 半導体装置並びにこれを用いた表示装置及び電子機器 - Google Patents

半導体装置並びにこれを用いた表示装置及び電子機器 Download PDF

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Abstract

【課題】半導体素子を実装した半導体装置において、肉眼あるいは機械で容易に認識可能な比較的大きなサイズ、また、製造履歴をトレースするのに充分な情報量を持つコード体系が適用可能なマークの形成を可能とする半導体装置を備えた表示装置及び電子機器を提供する。
【解決手段】半導体装置１ａは、半導体素子１と電気的に接続されるインターポーザー２を介して回路基板２０と電気的に接続されており、インターポーザー２は半導体素子１に関連する所定の情報等を表示するマーク５を有している。
【選択図】図２

Description

本発明は、小型化された半導体素子が実装された半導体装置、並びにこの半導体装置を備えた表示装置および電子機器に関する。
液晶表示装置は、テレビやパーソナルコンピュータ用のモニタ、携帯電話等のように、種々の機器に採用され、近年、その要求される表示情報量の増大に伴い、液晶表示装置は、高精細化及び高性能化が図られている。そのため、液晶表示装置に備えられる半導体素子である液晶ドライバにも、さらなる多出力化が求められている。そこで、ドライバ回路の縮小化や、半導体素子のチップに設けられるバンプのファインピッチ(微細)化等を行うことにより、チップサイズの増大を抑えながら液晶ドライバの多出力化が進められてきた。
このように多出力化された半導体素子は、ファインピッチの端子（リード）を形成しやすいＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）や、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）型パッケージ等に実装される。ＴＣＰ、ＣＯＦ型パッケージは共に、テープキャリアに形成されたメタルパターンによるインナーリードに、直接半導体素子をフリップチップボンディングする方式のパッケージである。ＴＣＰのインナーリードはテープ基材に形成された貫通孔（デバイスホール）から突出して形成されたフライングリードであるのに対して、ＣＯＦのインナーリードはテープ基材上に形成されている点で異なっている。ＣＯＦ型パッケージはインナーリードがテープ基材によって支持されるため、リード配線をより薄膜化することが可能であり、このためよりファインピッチのリード形成に適する。
しかし、低コスト化、省資源化の要望により、半導体素子にはさらなるチップサイズの縮小化が求められている中で、パッケージのインナーリードピッチの限界がチップサイズの縮小を制限するようになってきた。一例を挙げれば次のような要因により、インナーリードのファインピッチ化に限界が出てくる。ＣＯＦ型パッケージやＴＣＰにおいては、テープキャリアに半導体素子がフリップチップボンディングされる際、加熱加圧することで半導体素子のバンプとインナーリードを接合させている。このときテープキャリアに熱変形が発生するため、この変形が半導体素子上のバンプ位置とテープキャリア上のリード位置のずれを起こさせない程度にインナーリードの最小ピッチに余裕を確保する必要があり、これが最小ピッチの縮小を制限する。半導体素子上に形成される接続端子（バンプ）は、これが接続されるテープキャリア上のインナーリードと同じピッチで半導体素子のチップ周辺部に設けられるので、回路面積の縮小が可能であっても、この接続端子を半導体素子上に所定寸法以上のピッチで設けるためのエリアが必要となりチップサイズの縮小が制限されることになる。
このような問題を解決する方法として、特許文献１に開示されるような、中間基板（インターポーザー）を介して半導体素子を回路基板に接続する方法がある。図６は特許文献１より引用した半導体装置の断面図を示すものである。半導体素子１０１はインターポーザー１０２にフリップチップ接続され、さらにインターポーザー１０２は回路基板１２０の電極パターン１０４にバンプ接続されている。インターポーザー１０２上の半導体素子１０１に接続される電極１０８は、半導体素子１０１の電極１１０と同じファインピッチで形成され、一方、回路基板１２０に接続される電極１０９は、回路基板１２０の電極パターン１０４の電極ピッチに合わせて形成される。そして半導体素子１０１に接続される電極１０８と回路基板１２０に接続される電極１０９は、対応する電極同士がインターポーザー１０２上で配線接続されている。なお、回路基板１２０として、テープキャリアを用いることができる。
インターポーザー１０２には熱伸縮率の充分小さい基材を選択できるので、熱変形による制限が小さく、半導体素子１０１が接続される電極１０８のピッチは、回路基板１２０上に形成可能な電極ピッチより大幅にファインピッチ化することが可能となる。すなわちより熱伸縮率が小さい基材によるインターポーザー１０２を仲介することによって、回路基板１２０上に形成可能な電極ピッチの限界を超えて、よりファインピッチの接続端子を備えた半導体素子１０１をパッケージに搭載することができる。
そのため、前述した接続端子のエリアを確保するためにチップサイズの縮小が制限されるという問題が緩和されることになり、半導体素子１０１の縮小が可能となる。特にインターポーザー１０２としてＳｉ基板を用いた場合、インターポーザー１０２は半導体素子の製造プロセスと同じＳｉウエハプロセスにより形成できるため、半導体素子１０１が接続される電極１０８は半導体素子１０１と同様ＬＳＩレベルのファインピッチに形成することが可能であり、半導体素子１０１の縮小には非常に効果がある。
一方、半導体素子が実装された半導体装置においては、製品を識別するために固有の情報、例えば製造会社や製品名、さらにロットや製造日などを表す複数の文字からなるコードを半導体装置の所定の位置にマークを設ける必要がある。ＣＯＦ、ＴＣＰをはじめとするフィルム実装タイプの半導体装置においては、フリップチップ実装された半導体素子の裏面の平坦面を利用してマーク形成（マーキング）を行うことが一般に行われている。例えば、特許文献２から４などにこのような例が説明されている。
上記で図６において説明した、インターポーザー１０２を介して半導体素子１０１を回路基板１２０に接続する形態の半導体装置においても、インターポーザー１０２にフェイスダウン実装された半導体素子１の裏面１１２、すなわち回路が形成された面の裏面にマーク１０５が形成されている。
特開２００４−２０７５６６号公報 特開昭６３−２６３７４８号公報 特開平４−５３２４９号公報 特開２００５−２０３６９６号公報
しかし、近年、いっそうのデザインルールの縮小化が進むとともに、半導体素子のチップサイズは縮小され、半導体素子の裏面に肉眼あるいは機械で容易に認識可能なサイズの文字をマーキングすることが困難となってきている。このため、半導体素子を実装した半導体装置を部品として使用する製品の組立工程において、部品の確認管理のためのマーク読み取りに支障を生じるようになっている。また、半導体装置にはより高度な品質管理を実現するために、個々の製品の製造過程の履歴を追うことを可能とするマークのトレーサビリティが求められているが、マーキング面積の制限によりマークコードの桁数が制限されるため、充分なコード体系が運用できないという問題が生じている。
特に、液晶表示装置をはじめとする表示装置におけるドライバＩＣの実装には、多入力への対応と実装密度の向上が可能なＴＣＰあるいはＣＯＦ型パッケージが多用されるため、このような形態の半導体装置におけるマークの認識困難性や不充分なトレーサビリティは表示装置の製品の信頼性にも影響を及ぼす問題である。
本発明に係る半導体装置は、半導体素子と電気的に接続されるインターポーザーを備えてなる半導体装置であって、前記インターポーザーに前記半導体素子に関連する所定の情報等を表示するマークを有することを特徴とする。
あるいは、本発明に係る半導体装置は、半導体素子と、前記半導体素子と電気的に接続されるインターポーザーと、前記インターポーザーを介して前記半導体素子と電気的に接続される回路基板とを備えた半導体装置であって、前記インターポーザーは、前記半導体素子と接続される面の裏面に、前記半導体素子に関連する所定の情報等を表示するマークを有することを特徴とする。
また、本発明に係る半導体装置は、上記回路基板は、テープキャリアであることを特徴とする。
さらに、好ましくは、上記インターポーザーは、Ｓｉ基板からなることを特徴とする。
本発明に係る半導体装置は、さらに、上記インターポーザーは、半導体素子と接続される面に配線を備えるとともに、マークが形成される領域の裏面には、前記配線が配置されていないことを特徴とする。
また、本発明に係る半導体装置は、電気信号によって動作する表示体を駆動するためのドライバＩＣを上記半導体素子として用いることを特徴とする。
本発明に係る表示装置は、上記半導体素子として、電気信号によって動作する表示体を駆動するためのドライバＩＣを備えた半導体装置と、電気信号によって動作する表示体とを備えたことを特徴とする。
本発明に係る電子機器は、上記何れかの半導体装置を備えたことを特徴とする。
本発明に係る半導体装置においては、半導体素子が接続されるインターポーザーは半導体素子より大きい面積を持つので、より大きなマーク形成領域を得ることができる。このため比較的大きなサイズの文字を表示することによって、読み取りし易い、認識性が良好なマークを形成することが可能となる。また、マーク可能な文字数の制限も緩和することができるので、製造履歴をトレースするのに充分な情報量を備えた、良好なトレーサビリティを持つコード体系を適用することを容易とすることができる。
さらに、本発明による半導体装置を備えた表示装置等の電子機器においては、認識性や、部品履歴の追跡を容易とするトレーサビリティが良好なマークを持つ半導体装置部品を使用できるので、部品組立工程の作業信頼性を向上させることができるとともに、製品の品質管理を容易とするものである。
以下に、本発明にかかわる半導体装置についての実施形態を図に基づき説明する。なお、以下の説明では、本発明を実施するために技術的に好ましい種々の限定が付されているが、本発明の範囲が以下の実施形態及び図面に限定されるものではない。
〔実施形態１〕
図1は、本発明による半導体装置の一実施形態である、液晶ドライバ実装パッケージの平面図を示したものである。
本実施形態の液晶ドライバ実装パッケージ１aは、インターポーザー２を介して半導体素子（液晶ドライバ）１が、回路基板（テープキャリア）２０に電気的に接続された、ＣＯＦ型パッケージである。図１において、液晶ドライバ１はインターポーザー２の背面に配置される。このため実際には見えない液晶ドライバ１の位置は点線で示している。
図１に示した部分は、長尺のテープキャリアにおいてひとつのパッケージを構成する１単位であり、テープ両辺部にはこの長尺のテープを送るためにスプロケット穴６が形成されている。テープキャリアはポリイミドを主成分とするフィルム基材３と、フィルム基材３の片側に形成された銅箔からなる配線パターン４と、配線パターン４を保護するために形成されたレジスト樹脂７から構成されている。配線パターン４の一部はレジスト樹脂７から露出して、インターポーザー２に接続されるインナーリードと、外部回路に接続されるアウターリードを形成する。
図２は図１に示した液晶ドライバ実装パッケージ1aを切断線Ａ−Ａ‘において切断した状態を示した矢視断面図である。インターポーザー２は、フィルム基材３上に形成された配線パターン４がレジスト樹脂７から露出して形成されたインナーリードに接続され、液晶ドライバ１はインターポーザー２にフリップチップ接続されている。インターポーザー２はＡｌ配線を備えたＳｉ基板からなり、その配線面に液晶ドライバ１を接続するための半導体素子接続用バンプ電極８と、テープキャリア２０に接続するための回路基板接続用バンプ電極９が形成されている。半導体素子接続用バンプ電極８とこれに対応する回路基板接続用バンプ電極９は、インターポーザー２上に形成されたＡｌ配線で互いに接続されている。半導体素子接続用バンプ電極８と回路基板接続用バンプ電極９はＡｕバンプとした。
液晶ドライバ１とインターポーザー２は、液晶ドライバ１上に形成された金バンプ１０とインターポーザー２上の半導体素子接続用バンプ電極８を位置合わせして、熱圧着によって接続される。インターポーザー２とフィルム基材３は、インターポーザー２上の回路基板接続用バンプ電極９とフィルム基材３上の配線パターン４とのＡｕ−Ｓｎ接合により接続されている。
そして、液晶ドライバ１とインターポーザー２、及びインターポーザー２とフィルム基材３の接続部を覆うように熱硬化性樹脂１１が注入され、それぞれの接続を補強するとともに、液晶ドライバ１とインターポーザー２の回路面の耐湿性を確保している。液晶ドライバ１の裏面１２及び、インターポーザー２の裏面１３は必ずしも保護する必要は無いため、熱硬化性樹脂１１に被覆されない平坦な裏面が露出する構成としている。
マーク５はインターポーザー２の裏面１３にレーザマーキングにより形成した。インターポーザー２は液晶ドライバ１より大きい面積を持つため、従来の液晶ドライバ１の裏面１２にマークを形成する場合と比較して、大きいサイズの文字でのマーキングが可能であり、マーク可能な最大文字数も大きく確保することが可能である。さらに、液晶ドライバ１と比較してインターポーザー２は、熱硬化性樹脂１１の這い上がりによる裏面平坦部の面積の減少の問題も生じがたくなるため、安定したマーキングが可能である。
このことにより、小型化された液晶ドライバを実装する液晶ドライバ実装パッケージにおいても、読み取りし易いマーク５を形成することが可能となるので、マークの認識性が改善できる。また、マーク可能な文字数の制限も緩和することができるので、製造履歴をトレースするのに充分な情報量を備えた、良好なトレーサビリティを持つコード体系を使用することを容易とできる。
さらに、機能素子である液晶ドライバ１にマーキングを施さないため、マーク５の形成工程による熱や掘り込み等によるダメージを起因とする不良発生を回避することができる。マーク５の形成方法をスタンプによるインクマーキングとした場合にも、スタンプによる衝撃が液晶ドライバ１には加わることが無いので不良発生要因を減らすことができる。
また、マーク５は、インターポーザーの裏面１３において、表面（液晶ドライバ１が接続される面）に配線が形成された領域に対向する領域を避けて形成することもできる。液晶ドライバ実装パッケージのインターポーザー上配線の断線有無を確認する際、インターポーザーの裏面１３側から、Ｓｉ等を透過する赤外線を利用して検査することができるが、マークがインターポーザー上配線領域の裏面に施されていた場合、マーク部分で赤外線が散乱されるため、配線の断線の有無が観察し難くなる場合がある。インターポーザー上の配線が配置されていない領域の裏面にマークを形成することで、赤外線によるインターポーザー配線の全領域での断線有無の観察が容易となる。
なお、本実施例に示したような配線を備えた板状のインターポーザーは、インターポーザー基板と呼ばれる場合もある。
図３は、液晶ドライバ実装パッケージ１ａの製造過程の一例を示した図である。なお、図１及び図２と共通する構成には同じ符号を付し、説明の中でも図１及び図２に付した符号を引用する場合がある。
まず、図３中の点線囲み（ａ）に示したように、液晶ドライバとなる液晶駆動用回路などがパターニングされたドライバ用ウエハ３２をダイシングにより個片化して、液晶ドライバ１を形成する。ダイシングは従来公知の方法を採用することができ、例えばドライバ用ウエハ３２を載置台３５に載置して、ダイシングブレード３４によって所定のチップサイズにダイシングすることができる。同様に、図３中の点線囲み（ｂ）に示すように、半導体素子接続用バンプ電極８、回路基板接続用バンプ電極９及び基板上配線がパターニングされたインターポーザーウエハ３３のダイシングを行い、個片に分離してインターポーザー２を形成する。
点線囲み（ｃ）は液晶ドライバのパッケージ実装工程を示したものである。
個片化されたインターポーザー２が、回路基板接続用バンプ電極９とテープキャリア２０のインナーリードが位置合わせされてテープキャリア２０に接続される。そして、テープキャリア２０に搭載されたインターポーザー２の半導体素子接続用バンプ電極８に、液晶ドライバ１の金バンプ１０が位置合わせされ、熱圧着により接合されて液晶ドライバ１の電気的接続が形成される。
その後、接続部の保護と補強のために、インターポーザー２と液晶ドライバ１、及びテープキャリア２０とインターポーザー２の接合部には、熱硬化樹脂１１がディスペンサー３６により注入されて封止される。最後に、インターポーザー２の裏面に、製造会社、製品名、製造ロットや製造日などを識別するための複数の文字からなるマーク５がレーザマーキングにより形成されて、液晶ドライバ実装パッケージ１ａが得られる。マーキング方法として、スタンプあるいはインクジェット法を用いたインクマーキングなど、従来公知の方法を選択することもできる。
なお、本実施形態においては、テープキャリア型の液晶ドライバ実装パッケージとして説明したが、本発明の半導体装置は、これに限定されるものではない。すなわち、半導体素子の別の例として、プラズマ表示体やＥＬ（エレクトロルミネセンス）表示体の駆動素子や、各種携帯用電子機器などの装置内部に搭載される素子の実装用パッケージ等のように請求項に示した範囲で種々の変更が可能である。また、半導体素子にもマーキングが可能な場合は、インターポーザーと半導体素子両方にマーキングを施しても良い。
次に、本実施形態における液晶ドライバ実装パッケージ１ａを備えた液晶ドライバ実装表示装置（表示装置）を、図４に基づいて説明する。なお、液晶ドライバ実装表示装置は、文字や画像の表示、あるいは様々な色を発する照明や窓の調光など多用な用途に用いられる。
図４は、本発明の一実施形態である液晶ドライバ実装表示装置の構成を示した斜視図である。本実施形態における液晶ドライバ実装表示装置５１は、図４に示すように、液晶表示手段（表示体）５２と、液晶ドライバ実装パッケージ１ａとを備えている。
液晶ドライバ実装パッケージ１ａは、液晶ドライバ１がインターポーザー２を介してテープキャリア２０に実装され、インターポーザー２の裏面にマーク５が施された液晶ドライバ実装パッケージである。なお図４において、液晶ドライバ実装パッケージ１ａは液晶ドライバ１が上面に見える方向から描かれており、マーク５はその裏面に存在するインターポーザー２（点線にて表示）の裏面に施されている。テープキャリア２０には出力端子部４５と入力端子部４６が形成されている。
液晶表示手段５２は、アクティブマトリクス基板６５と、液晶層６６と、対向電極が形成された対向基板６７と、が設けられた構成となっている。
アクティブマトリクス基板６５は、図４に示すように、ガラス基板６０と、その上に形成された信号配線６１、画素６４などを有している。画素６４は、スイッチング素子である薄膜トランジスタ（以下、ＴＦＴと称す）６２、画素電極６３などから構成されており、画素６４はＸＹマトリクス状（二次元行列状）に配置されている。そして、ＴＦＴ６２のデータ電極及びゲート電極はそれぞれデータ電極線６１ａ及びゲート電極線６１ｂに接続されている。
さらに、データ電極線６１ａ及びゲート電極線６１ｂは、それぞれアクティブマトリクス基板６５の列方向及び行方向に延びており、ガラス基板６０の端部においてそれぞれの電極線を駆動する複数の液晶ドライバに接続されている。なお、以下の説明においては便宜上、図４に示したデータ電極線６１ａ側の構成についてのみ説明を行うが、ゲート電極線６１ｂ側も同様の構成とできることは明らかである。
データ電極線６１ａはガラス基板６０の端部まで延伸され、ここで液晶ドライバ実装パッケージ１ａの出力端子部４５に設けられた駆動信号出力用端子と接続される。この接続は、例えば出力端子部４５に所定のピッチで形成された駆動信号出力用端子と、同じピッチでガラス基板６０の端部に形成された複数のデータ電極線を、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ：異方性導電フィルム）を介して重ね合わせて熱圧着することによって実施できる。
一方、液晶ドライバ実装パッケージ１ａの入力端子部４６に設けられた信号入力用端子は、外部配線基板４７上に設けられた配線と接続されている。外部配線基板４７上の配線は表示データ等の制御信号や電源電位を供給し、これがテープキャリア２０及びインターポーザー２を介して液晶ドライバ１に伝達される。
上記表示データをもとに液晶ドライバ１で生成された駆動信号は、インターポーザー２を介して液晶ドライバ実装パッケージ１ａの駆動信号出力用端子に出力されるので、これがデータ電極線６１ａに伝達されて対応する画素６４の点灯をコントロールすることができる。
上述したように本発明に係る液晶ドライバ実装パッケージにおいては、小型化された液晶ドライバを実装した場合においても比較的大きなサイズの文字により読み取りし易い、認識性が良好なマークを形成することが可能であり、また、マーキング可能な文字数の制限も緩和することができるので、製造履歴をトレースするのに充分な情報量を備えた、良好なトレーサビリティを持つコード体系を適用することが可能である。
このような、認識性やトレーサビリティが良好なマークを備えた液晶ドライバ実装パッケージ部品を使用できるので、本発明による液晶ドライバ実装表示装置は、部品組立工程の作業信頼性を向上させることができるとともに、製品の品質管理を容易とすることができる。その結果、充分な信頼性を確保しながら、液晶ドライバ実装表示装置の高性能化や低コスト化を実現することが可能となる。
なお、本実施形態では、アクティブマトリクス基板６５にはガラス基板６０を用いているが、本発明はこれに限定されるものではなく、透明基板であれば従来公知のものを用いてもよい。また、本実施形態は、データ電極線側のドライバとして液晶ドライバ１を用いているが、本発明はこれに限定されるものではなく、ゲート電極線側の液晶ドライバに用いてもよい。
さらに、本実施形態においては、液晶表示体を駆動すべく構成された液晶ドライバ実装表示装置として説明したが、本発明の表示装置はこれに限定されるものではなく、例えば、ＥＬ（エレクトロルミネセンス）表示体やプラズマ表示体など、請求項に示した範囲で種々の変更が可能である。
〔実施形態２〕
図５に、本発明による半導体装置のその他の一例として、半導体素子を実装したＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の実装体の例を示す。なお、図中において、先に説明した液晶ドライバ実装パッケージにおける構成と同等の機能を持つ構成には同じ符号を付し、重複する説明は省略する。
半導体素子（ＩＣチップ）８１はインターポーザー２にフリップチップ接続され、さらに、インターポーザー２は回路基板９０に設けられた配線パターン４に接続されてＢＧＡ型実装体１ｂに実装されている。
回路基板９０はガラスエポキシ樹脂あるいはセラミックなどの絶縁基材８３からなり、絶縁基材８３上に形成された配線パターン４は、絶縁基材８３を貫通するビアホール８４によって、裏面に格子状の配列で形成されたハンダバンプ８５に接続されている。ハンダバンプ８５は、ＢＧＡ型実装体１ｂをさらに外部の回路基板に接続するための端子として機能する。配線パターン４の表面はレジスト樹脂７でカバーされ、その一部がレジスト樹脂７から露出して接続リードを形成している。
また、回路基板９０上の配線パターン４は、ＩＣチップ８１の外部回路の一部を構成し、外付け部品であるチップ部品８６もこれに接続されている。チップ部品８６はハンダ８７あるいは導電性ペーストなどによって接続することができる。このようにパッケージ内に外部回路や外付け部品を内蔵してモジュール化することによって、外付け部品を含めた回路面積が縮小できるとともに、ＢＧＡ型実装体１ｂの端子数を減らすことが可能となり、ひいてはこれを用いたシステムの小型化に寄与する。
インターポーザー２とＩＣチップ８１の接続部、及び回路基板９０とインターポーザー２の接続部には、接続部の補強、あるいは保護のため熱硬化性樹脂１１が注入される。このとき、インターポーザー２のＩＣチップ８１搭載面の裏面１３は、熱硬化樹脂１１から露出する構成としている。また、ＩＣチップ８１は絶縁基材８３に形成された貫通孔（デバイスホール）内部で、完全に熱硬化樹脂１１に埋め込まれ、より外部環境に晒され難い構成とている。
マーク５はインターポーザー２の裏面１３に形成されている。このような構成とすることにより、大きな面積のマーク形成領域を確保できるので、読み取りし易い大きいサイズの文字でのマーキングが可能となり、マーク可能な最大文字数も大きく確保することが可能となることは、実施形態１において説明した液晶ドライバ実装パッケージと同様である。
また、ＢＧＡ型実装体１ｂはさらに外部の回路基板に接続されて機能するが、このときＩＣチップ８１は外部回路基板の表面に相対する側に位置するため、外部から見えない状態となる。インターポーザー２の裏面１３にＩＣチップ８１の識別情報をマーキングすることによって、ＢＧＡ型実装体１ｂを外部回路基板に組み込んだ後にも、ＩＣチップ８１の識別情報を容易に確認することが可能となる。
本実施形態は、ＩＣチップ８１として、液晶ドライバ、メモリーＩＣ、ＤＳＰなど、様々な半導体素子に好適に適用することが可能である。また、回路基板９０は単層のものに限らず、多層基板にも適用することができる。
以上、実施形態１及び実施形態２においては、ひとつの半導体装置に、ひとつのインターポーザーが実装された例を用いて説明したが、本発明は、複数のインターポーザーが同時に実装された形態においても、同様の効果をもつことは言うまでもない。また、ひとつのインターポーザーに、複数の半導体素子が搭載された半導体装置においても適用可能である。
また、インターポーザーは本実施例に示したＳｉ基板を材料とするような硬い基材によるものに限らず、例えばテープ材のような可撓性材料によるものでもよく、伸縮性を持つ基材によるものでも良い。形状も板状に限らず、例えば角柱形状、あるいは半導体素子搭載面の形状において略円形状とするなど用途に応じた種々の形状が可能である。
本発明による半導体装置の一実施形態を示す平面説明図である。 図１に示した切断面Ａ−Ａ‘における要部断面図である。 本発明による半導体装置の一製造方法例を説明した図である。 本発明による表示装置の一実施形態に係わる構成を示した斜視説明図である。 本発明による半導体装置の他の実施形態の構成を示す要部断面図である。 従来の半導体装置の構成を示す要部断面図である。
符号の説明
１ａ 液晶ドライバ実装パッケージ（半導体装置）
１ 液晶ドライバ（半導体素子）
２ インターポーザー
３ フィルム基材
４ 電極（配線）パターン
５ マーク
６ スプロケット穴
７ レジスト樹脂
８ 半導体素子接続用バンプ電極
９ 回路基板接続用バンプ電極
１０ バンプ
１１ 熱硬化性樹脂
１２ 液晶ドライバの裏面
１３ インターポーザーの裏面
２０ テープキャリア（回路基板）
５１ 液晶ドライバ実装表示装置（表示装置）
５２ 液晶表示手段（表示体）
１ｂ ＢＧＡ型実装体（半導体装置）
８１ ＩＣチップ（半導体素子）
８３ 絶縁基材
８４ ビアホール
８５ ハンダバンプ
８６ チップ部品
９０ 回路基板

Claims (10)

  1. 半導体素子と電気的に接続されるインターポーザーを備えてなる半導体装置であって、
    前記インターポーザーに前記半導体素子に関連する所定の情報等を表示するマークを有することを特徴とする半導体装置。
  2. 半導体素子と、
    前記半導体素子と電気的に接続されるインターポーザーと、
    前記インターポーザーを介して前記半導体素子と電気的に接続される回路基板とを備えた半導体装置であって、
    前記インターポーザーは、前記半導体素子と接続される面の裏面に、前記半導体素子に関連する所定の情報等を表示するマークを有することを特徴とする半導体装置。
  3. 前記回路基板はテープキャリアであることを特徴とする請求項２に記載の半導体装置。
  4. 前記インターポーザーが、Ｓｉ基板からなることを特徴とする請求項１から３の何れか１項に記載の半導体装置。
  5. 前記マークは、インクマーキングであることを特徴とする請求項１から４の何れか１項に記載の半導体装置。
  6. 前記マークは、レーザマーキングであることを特徴とする請求項１から４の何れか１項に記載の半導体装置。
  7. 前記インターポーザーは、前記半導体素子と接続される面に配線を備えるとともに、前記マークが形成される領域の裏面には、前記配線が配置されていないことを特徴とする請求項１から６の何れか１項に記載の半導体装置。
  8. 前記半導体素子は、電気信号によって動作する表示体を駆動するためのドライバＩＣであることを特徴とする請求項１から７の何れか１項に記載の半導体装置。
  9. 請求項８に記載の半導体装置と、電気信号によって動作する表示体とを備えたことを特徴とする表示装置。
  10. 請求項１から８の何れか１項に記載の半導体装置を備えたことを特徴とする電子機器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101896348B1 (ko) * 2011-07-22 2018-09-07 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 장치 어셈블리
CN103700642B (zh) * 2013-12-26 2017-05-10 颀中科技（苏州）有限公司 覆晶封装结构
US11562928B2 (en) * 2019-01-25 2023-01-24 Omnivision Technologies, Inc. Laser marked code pattern for representing tracing number of chip
US11302614B2 (en) * 2019-08-23 2022-04-12 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Chip on film and display device
CN111223413A (zh) * 2020-01-03 2020-06-02 江苏铁锚玻璃股份有限公司 适用于交通领域的低成本显示屏面板制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321754A (ja) * 1997-05-15 1998-12-04 Mitsui High Tec Inc 半導体装置
JP3642765B2 (ja) * 2002-04-19 2005-04-27 沖電気工業株式会社 半導体装置、その製造方法、及び半導体装置の位置測定方法
JP3726115B2 (ja) * 2002-05-20 2005-12-14 新日本無線株式会社 半導体装置の製造方法
JP3967263B2 (ja) * 2002-12-26 2007-08-29 セイコーインスツル株式会社 半導体装置及び表示装置
JP4257844B2 (ja) * 2003-11-04 2009-04-22 パナソニック株式会社 半導体装置およびその製造方法
US7291900B2 (en) * 2005-08-25 2007-11-06 Micron Technology, Inc. Lead frame-based semiconductor device packages incorporating at least one land grid array package

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