JP2008100347A - モノリシック集積回路を有するマイクロメカニカルエレメント、ならびにエレメントの製造方法 - Google Patents

Abstract

【課題】モノリシック集積回路とりわけ評価回路を有するマイクロメカニカル構造体を比較的コンパクトかつ低コストで製造することを可能とする方法を提供する。
【解決手段】基板とマイクロメカニカル構造体と集積回路とを有するマイクロメカニカルエレメントであって、集積回路は基板２０の回路領域２１内に設けられ、マイクロメカニカル構造体はセンサ領域２２に設けられている。従来は犠牲層を除去するときにエッチングをストップさせる停止層を設ける必要があったが、基板２０は犠牲層の領域４８と機能層の領域４９とを分離する層を有していない単一の材料とする。
【選択図】図１４

Description

本発明は、独立請求項の上位概念に記載された形式のマイクロメカニカルエレメントに関する。すなわち、基板とマイクロメカニカル構造体と集積回路とを有するマイクロメカニカルエレメントであって、該マイクロメカニカル構造体には該集積回路はモノリシック集積されており、該集積回路は該基板の回路領域内に設けられており、該マイクロメカニカル構造体は該基板のセンサ領域内に設けられている形式のマイクロメカニカルエレメントに関する。

ＤＥ１０３４８９０８Ａ１から、集積回路とマイクロメカニカル素子とを有する微細システムが公知である。ここでは、モノリシック集積回路を有する次のような微細システムが開示されている。すなわち、犠牲層領域として基板ウェハのウェハ材料が設けられているが、除去すべき犠牲層領域は分離酸化物領域ないしは分離酸化物層によって、除去されない基板材料から必ず分離しなければならない微細システムが開示されている。このことにより、この種の公知の微細システムの製造が比較的高コストになってしまう。さらに、このような製造法は比較的長い時間を要するので、付加的な製造ステップによるコスト上の欠点が生じる。また、たとえばエピタキシャル成長によって形成された多結晶シリコン材料等の機能層の材料と異なる別の材料から、たとえば酸化シリコンから犠牲層を形成し、該犠牲層をたとえば気相によるフッ酸によって除去することも公知である。しかしこの手法では、モノリシック回路集積は非常に困難であるか、または実施不可能になってしまうことさえある。
ＤＥ１０３４８９０８Ａ１ ＧＢ２３４１３４８Ａ ＵＳ６３０３５１２ ＤＥ４２４１０４５ ＵＳ５５０１８９３ ＥＰ０６２５２８５

本発明の課題は、従来技術の欠点を回避するかまたは少なくとも低減することができ、モノリシック集積回路とりわけ評価回路を有するマイクロメカニカル構造体を比較的コンパクトかつ低コストで製造することを可能にすることである。

前記課題は、基板の材料が、犠牲層の領域と機能層の領域と双方に接合部無しで設けられていることを特徴とするマイクロメカニカルエレメントによって解決される。

このことによって本発明では、本発明によるエレメントを加速度センサとして低コストで使用することができ、その際には、線形加速度に対するセンサにも、回転加速度ないしは回転速度に対するセンサにも使用することができる。基板の材料を接合部なしで犠牲層の領域にも機能層の領域にも設けることにより、たとえば分離酸化物等である分離構造体を基板材料に設け、構造化する必要はない。犠牲層を除去するためのエッチングプロセスは本発明では、たとえば少なくとも部分的に時間制御によって終了することにより、基板材料にエッチングストップ構造体が決して存在しないようにすることができる。

本発明では有利には、回路領域とセンサ領域との間に絶縁構造部が設けられ、とりわけ絶縁層が充填されたトレンチ構造部が設けられる。このことにより、本発明において有利には、基板の深くまで基板ウェハの事前構造化を行うことなく、センサ領域を回路領域から良好に電気的に絶縁することができる。

さらに、本発明において有利には、基板の主延在面を１００結晶面に対して平行に配置する。このことにより、犠牲層を除去するエッチングステップによって、基板の主延在面に対して垂直な方向に過度に大きくエッチングすることなく、良好な横方向エッチング、すなわち露出すべき構造部のアンダーエッチングが実現される。

本発明ではさらに、機能層は少なくとも部分的に、自己支持式のマイクロメカニカル構造体として形成するのが有利である。このことにより、本発明において有利には、回路がモノリシック集積された任意のマイクロメカニカル構造を形成することができ、とりわけ加速度センサ等のセンサ構造を形成することができる。

本発明の別の対象は、本発明によるエレメントの製造方法である。この製造方法では、第１のステップにおいて回路領域に集積回路を少なくとも部分的に処理して形成し、第２のステップにおいてマスク層を、回路領域とセンサ領域との双方に被着し、第３のステップにおいて、センサ領域を構造化で形成するための異方性ディープエッチングを実施し、第４のステップにおいて、犠牲層を除去するために乾式のプラズマレス方式の第２のエッチングを実施する。こうすることにより本発明では、比較的簡単な処理フローかつ最小の手間で、とりわけセンサ領域内に分離酸化物を設けることなく、集積回路を有する高性能のセンサエレメントを実現することができる。特に有利には、センサ領域内のセンサ構造体を単結晶のいわゆるバルクシリコンから、すなわち基板材料自体から、表面マイクロメカニカル技術によって製造する。機能層との間に接合部無しで設けられた犠牲層を除去するために乾式のプラズマレス方式の第２のエッチングを使用することは、次の利点を有する。すなわち、センサ領域内のセンサ構造体をバルクシリコンから直接、アンダーエッチングによって剥離することができるので、（相応の層接合部を有し）犠牲層と機能層とから成る層構成は必要ないさらに第２のエッチングは、センサを製造するための製造プロセスを回路形成のための製造プロセスに組み込むために理想的に組み込むことができる。ここでは本発明によれば、回路プロセスがＣＭＯＳプロセス（Complementary metal oxide semiconductor）であるか、またはエピタキシャル成長層によるＢＣＤプロセス（Bipolar-CMOS-DMOS-Process）であるかは重要でない。したがって、本発明において有利には、異方性ディープエッチングを、とりわけドーピングされただけの未構造化の基板材料を実質的に完全に貫通して行い、たとえば分離酸化物または同様の構造化部が存在しないようにする。

その際、特に有利には、第２のエッチングとしてＣＩＦ３エッチングを使用する。その際にはとりわけ、このエッチングを約−１０℃以下の基板温度で行い、有利には約−３０℃〜−１０℃の基板温度で行う。こうすることにより、このエッチングプロセスで異方性が生じ、この異方性は本発明において有利には、深さ方向より横方向に大きくエッチングするのに使用される。このことは、第２のエッチングによって露出すべき構造体下面を、ほぼ平坦な面として非常に良好に定義し、犠牲層を除去するための等方性エッチングに特有の凹凸のアンダーエッチングプロフィールを回避することができるという特別な利点を有する。

特に有利なのは、時間的に第１のステップ前または第１のステップと第２のステップとの間に、センサ領域と回路領域との間に絶縁構造部を基板に挿入し、とりわけ絶縁層が充填されたトレンチ構造部を基板に挿入するか、ないしは、時間的に第１のステップ前にセンサ領域において基板にドーピングすることである。こうすることにより、たとえばセンサ構造体を回路領域から電気的に絶縁して配置し、センサ構造体の個々の領域を導電性に形成することができる。

図面に本発明の実施例が示されており、これらの実施例について以下で詳しく説明する。

図１〜１３はそれぞれ、本発明によるエレメント１０の前段階の構造の概略的な断面図であり、エレメント１０は図１４において概略的に断面図で示されている。

図１では、第１の前段階構造が示されている。とりわけシリコン基板２０として形成される基板２０は、たとえば単結晶のシリコン材料であり、回路領域２１とセンサ領域２２とを有する。基板２０の主延在面は、参照記号２０′によって示されている。

回路領域２１内には、たとえばドーピング領域、または回路構造体（たとえばトランジスタ等）として形成された堆積物等の種々の構造体が示されている。これらの構造体はまとめて参照記号２３によって示されており、破線によって囲まれて図示されている（しかし他の図では、簡略化のために図示されない）。本発明の枠内では基本的に、回路を形成するための製造法がＣＭＯＳプロセス（complementary metal oxide semiconductor）であるか、またはＤＭＯＳプロセス（double diffused metal oxide semiconductor）であるか、またはバイポーラプロセスであるか、またはいわゆるＢＣＤプロセス（bipolar-CMOS-DMOS）であるかは重要でない。ここで重要なのは、回路プロセスの本来のステップの製造後にセンサ領域２２の構造体を製造するために使用できる温度量（Temperaturbudget）が比較的小さいことであり、このことはセンサ領域における構造化の手段を制限してしまう。以下で本発明を、ＣＭＯＳ回路構造ないしはいわゆるＨＣＭＯＳ回路構造（high voltage CMOS）の例で図解する。

センサ領域２２の構造化は、回路領域２１の処理終了ごろに行われる（いわゆるセンサ構造化のバックエンド組み込み）。センサ領域２２の構造化時（図１３および１４を参照）には、基板２０が犠牲層４８と機能層４９とに分割される。しかし本発明では、回路領域２１の製造ステップを実施する前に、回路領域２１に対して横方向にずれたセンサ領域２２に十分に高濃度でドーピングすることにより、センサ領域２２においてセンサ構造体の通常所望される伝導度を保証することが必要である。センサ領域２２のこのようなドーピングは、本発明において有利には、（回路領域２１を構造化するための）回路プロセスないしはＡＳＩＣプロセスの前に行われる。ＣＩＦ_３を（犠牲層４８の除去用の）エッチングガスとして使用する場合、エッチング特性は半導体材料のドーピングにあまり依存しないので、電子ドナー（ｎドーピング）または電子アクセプタ（ｐドーピング）を有するセンサ領域２２のドーピングには、本発明では基本的に、ほぼ任意のドーピングを行うことができる。特に有利には、機能層４９の材料として、ｐドーピングされた材料またはｐ＋＋ドーピングされた材料が使用される。というのもこのようなドーピングは、エッチングガスであるＣＩＦ_３によるエッチング攻撃を幾らか、約２倍に減少するまで緩慢にすることができるからである。

本発明では、犠牲層４８と機能層４９との区別を実現するために埋め込まれる構造体はいかなるものも設けられないかないしは必要なく、（図１に示されているように）基板２０の材料が接合部無しで、犠牲層４８の領域にも機能層４９の領域にも設けられている。図１では回路領域２１の製造プロセスは、いわゆる第１の金属面の前まで行われるＨＣＭＯＳ回路プロセスを例に示されている。ここで重要なのは、回路プロセスのコンタミネーションおよび製造に関してクリティカルな処理ステップを排除することである。第１のパッシベーション層３１はたとえばいわゆるＢＰＳＧ層（ホウ素‐リン‐珪酸ガラス層）として形成されているが、択一的に別の材料から成るパッシベーション層とすることもできる。

図２に、第２の前段階構造が断面図で概略的に示されている。第１のパッシベーション層３１上に第２のパッシベーション層３２がいわゆるバッファ層として堆積されており、この第２のパッシベーション層３２はとりわけＰＥＣＶＤ窒化物材料から成る。次に第１のパッシベーション層３１および第２のパッシベーション層３２にレジストマスクによって開口し、絶縁トレンチ３３′ないしは絶縁構造部３３′を形成するためのトレンチエッチング段（Trench-Aetz-Schritt）が形成される。この絶縁トレンチ３３′には、第３のパッシベーション層３３が充填される。

図３に、第３の前段階構造が断面図で概略的に示されている。ここでは、第３のパッシベーション層３３が有利には平坦化エッチングステップによって第２のパッシベーション層３２まで除去され、その後、第２のパッシベーション層３２も除去される。こうすることにより、第３の前段階構造の回路領域２１は再び、第１の前段階構造による初期状態をなし、絶縁トレンチのみが形成されている状態となる。絶縁構造部３３′は、個々のセンサ電極を相互に絶縁して懸架するために使用される。こうするために本発明では、絶縁トレンチ３３′を時間的に回路プロセス前に設けなければならないか（図示されていない）、または基板２０において回路プロセスの適切な位置に設けなければならない。

図４に、第４の前段階構造が断面図で概略的に示されている。ここでは、回路プロセスで設けられた第１の金属層３４が相応の構造化によって、回路領域２１とセンサ領域２２との間のコンタクトを形成するために使用されることにより、センサ領域２２のコンタクトが回路プロセスに組み込まれる。センサ構造体が露出後（図１３参照）に絶縁トレンチ３３′に機械的に固定され、（とりわけセンサ領域２２を完全に包囲する回路領域２１の形態である）いわゆる「陸地（Festland）」で安定的に懸架されると同時に、絶縁トレンチ３３′を越えてセンサ構造体ないしはセンサ電極のコンタクトを保証しなければならないので、絶縁トレンチ３３′には可能な限り小さいトポグラフィーで（すなわち、水平方向に可能な限り小さい変動で）充填しなければならない。こうするためには、絶縁トレンチ３３′にたとえば、プラズマレス方式で堆積されたＴＥＯＳオゾン酸化物（すなわち酸化シリコン材料）を第３のパッシベーション層３３として充填することができる。このようなトポグラフィーを縮小するためには、酸化物層（すなわち第３のパッシベーション層３３）に塗膜および平坦化エッチングによって平準化しなければならない。こうするためにはとりわけバッファ層３２が使用される。このバッファ層３２はエッチングストップとして作用し、その後は、該バッファ層３２の下の層（第１のパッシベーション層３１）まで選択的に除去することができる。

図５に第５の前段階構造が断面図で概略的に示されている。ここではまず、第４のパッシベーション層３５、その後に第５のパッシベーション層３５′が（とりわけ酸化シリコンとして、特に有利にはいわゆるＴＥＯＳ酸化物として）、誘電体として（回路プロセスの一部として）回路領域２１上に堆積される。センサ領域２２では、第４のパッシベーション層３５ないしは第５のパッシベーション層３５′が構造化部４１（凹入部）によって、いわゆるハードマスク（hardmask）４２を成す。これは、センサ領域２２内のどの位置に、機能層４９をアンダーエッチングするための入口を形成すべきかを定義する。

図６に第６の前段階構造が断面図で概略的に示されている。ここでは、（場合によっては、第１の金属層３４までのいわゆるビア構造部（通路ないしはコンタクト接続部）３６′を有する）第２の金属層３６が堆積され、これは回路プロセスの一部である。センサ領域２２では、この第２の金属層３６は後続のエッチングステップで（図８を参照）ハードマスク（hardmask）４２に対する保護部として使用される。

図７に第７の前段階構造が断面図で概略的に示されている。ここでは、第６のパッシベーション層３７、その後に第７のパッシベーション層３７′が誘電体として（回路プロセスの一部として）回路領域２１内に堆積される。さらに、（場合によっては、第２の金属層３６までの未図示のビア構造部を有する）第３の金属層３８および第８のパッシベーション層３９も堆積される。その後、第７の前段階構造（図７）で堆積された層は第８の前段階構造（図８）で、センサ領域２２においてバックエッチングされ、第２の金属層３６はエッチングストップ層として使用される。第９の前段階構造（図９）では、第２の金属層３６もセンサ領域２２内でエッチング除去され、ハードマスク（hardmask）４２は露出されるか、ないしはハードマスクによって露出された場所（構造化部４１）がエッチング攻撃にさらされる。本発明ではハードマスク４２に対し、回路形成プロセスで得られた誘電体層は、ＨＣＭＯＳプロセスにおいて、たとえば第１の金属層３４と第２の金属層３６との間の図中のＴＥＯＳ酸化物層となる。ハードマスク（hardmask）４２にエッチングストップ層（たとえば第２の金属層３６）が設けられる場合、このハードマスク４２を回路の製造後に選択的に露出することができる。

図１０に、第１０の前段階構造が断面図で概略的に示されている。この第１０の前段階構造では、異方性ディープエッチング４３によってセンサ領域２２の基板２０にトレンチ構造が形成される。このような異方性ディープエッチングにおいて有利には、いわゆるＤＲＩＥプロセス（Deep reactive ion etching）が使用される。このＤＲＩＥプロセスで、本発明において有利には、いわゆるＲＩＥラグ（この用語は、エッチング剤の不足によって、（高いアスペクト比を有する）狭幅のトレンチをエッチングする方が広幅のトレンチをエッチングするより緩慢になってしまう作用を指す）が阻止される。このようないわゆるトレンチエッチングプロセスの実施に関する詳細な条件に関しては、ＧＢ２３４１３４８ＡおよびＵＳ６３０３５１２を参考文献として引用する。ＤＥ４２４１０４５ないしはＵＳ５５０１８９３ないしはＥＰ０６２５２８５で開示されたいわゆる「ボッシュ法」（独立して制御されるエッチングステップおよびパッシベーションステップを使用する）を垂直方向のシリコンディープエッチングで使用することにより、エッチングステップの遅延作用およびパッシベーションステップの遅延作用の双方を、個別かつ相互に独立して選択される個別ステップのプロセス圧力およびウェハ温度によって、両遅延作用がちょうど相殺されるように調整することによって、ほぼ完全なＲＩＥラグ補償を達成することができる。

トレンチプロセスすなわちディープエッチング４３の後に、センサ領域においてトレンチ処理された（すなわちトレンチが設けられた）構造部全体にわたって一致する別のパッシベーション層４４を堆積すると、埋め込まれた構造体ないしは埋め込まれた層なしで（すなわち、犠牲層４８と機能層４９との間に接合部なしで設けられた基板材料２０によって）センサ領域２２にセンサ構造体を形成することができる。このことは図１１に、第１１の前段階の断面図によって概略的に示されている。図１２において、第１２の前段階構造の断面図により、概略的に次のことが示されている。すなわち、前記別のパッシベーション層４４を別の異方性エッチング４５によって、トレンチ構造部の底部４５′でバックエッチングすることにより、この場所に、第２のエッチングを行うために犠牲層４８までの入口を空けることができることが示されている。トレンチエッチングプロセス（ディープエッチング４３）中に完全に除去されなかった十分な厚さのハードマスク４２（hardmask）を使用する場合、この構造部は後続の異方性エッチングステップ後に、（残ったハードマスクによって）上方でも、（別のパッシベーション層４４によって、有利にはとりわけ、たとえば酸化シリコン等の酸化物材料またはテフロン材料ないしはテフロン状の材料によって）側壁でも、後続の第２のエッチングステップ４７ないしは第２のエッチング４７中に保護ないしはパッシベーションされ、トレンチ構造部の底部４５′のみが開放される。したがって、この別のパッシベーション層４４を以下では、側壁パッシベーション部４４とも称する。ここで第２のエッチング４７が垂直方向および横方向に開始され、犠牲層４８を除去してセンサ構造体を露出する。このことは図１３に示されている。

図１３には、第１３の前段階構造が断面図で概略的に示されている。ここでは第２のエッチング４７が行われ、トレンチ構造部の底部４５′であった部分から、横方向４７′および垂直方向４７″にエッチングを行うことによって犠牲層４８を除去する。第２のエッチング（いわゆるリリースエッチング）としてＣＩＦ_３をエッチングガスとして使用する場合、側壁パッシベーション部４４には、十分に一致して堆積された任意の酸化シリコンを使用することができる。ＣＩＦ_３は、酸化シリコンおよびテフロン状の層および別の誘電体に対して高い選択性ですべての方向にシリコンをエッチングし、適切に選択されたプロセス条件（たとえば約−１０℃以下のウェハ温度）で、顕著な結晶方向異方性が得られる。すなわち、エッチング速度とりわけアンダーエッチング速度とシリコン単結晶の各方向との依存関係が得られる。それゆえこのようなプロセス条件は、本発明では特に、構造体下側がたとえば１００結晶面に対して平行である場合（すなわち、基板２０の主延在面がこのような１００結晶面に対して平行である場合）に、制御によって高い再現性でセンサ領域２２における構造部を露出すると同時に、ほぼ平坦な構造体下側を得るために適している。このことによって本発明では、機械的な観点で不利になる本当の異方性アンダーエッチングの典型的なアンダーエッチングプロフィールを十分に回避し、それによって、形成されたセンサエレメントの機械的特性が向上される。ＣＩＦ_３はエッチングガスとして、１００結晶面に対して平行な面を、１１０結晶面に対して平行な面より格段に緩慢にエッチングする。本発明では基板２０の主延在面２０′を、１００結晶面に対して平行に配置されるように選択する。このケースでは構造体下側は、有利には１１０結晶面に沿って特に迅速に行われる横方向のエッチングと比較して（すなわちアンダーエッチングと比較して）エッチング速度が緩慢である面として、平坦または比較的平坦に形成される。

センサ領域２２においてマイクロメカニカル構造体が露出された後は、完成されたセンサエレメントないしは完成されたマイクロメカニカルエレメント１０を得るために、ハードマスク（hardmask）４２のパッシベーション部および側壁パッシベーション部４４も除去しなければならない。このことは図１４において、概略的に断面図で示されている。側壁パッシベーション部のこのような除去を行うためには、構造体が相互に固定的に接着されるのを阻止するために、気体状のフッ酸でエッチングステップを行わなければならない。しかし攻撃的なＨＦ蒸気環境でのエッチングは、回路領域２１における回路が損傷されないように、十分に短時間にしなければならない。たとえば数百ｎｍの側壁パッシベーション部の場合、このことを一層保証しなければならない。

本発明によるエレメントの前段階の構造の概略的な断面図である。 本発明によるエレメントの前段階の構造の概略的な断面図である。 本発明によるエレメントの前段階の構造の概略的な断面図である。 本発明によるエレメントの前段階の構造の概略的な断面図である。 本発明によるエレメントの前段階の構造の概略的な断面図である。 本発明によるエレメントの前段階の構造の概略的な断面図である。 本発明によるエレメントの前段階の構造の概略的な断面図である。 本発明によるエレメントの前段階の構造の概略的な断面図である。 本発明によるエレメントの前段階の構造の概略的な断面図である。 本発明によるエレメントの前段階の構造の概略的な断面図である。 本発明によるエレメントの前段階の構造の概略的な断面図である。 本発明によるエレメントの前段階の構造の概略的な断面図である。 本発明によるエレメントの前段階の構造の概略的な断面図である。 本発明による製造方法によって製造された本発明によるエレメントの断面を概略的に示す図である。

符号の説明

２０ シリコン基板
２０′ 基板２０の主延在面
２１ 回路領域
２２ センサ領域
３１ 第１のパッシベーション層
３２ 第２のパッシベーション層
３３ 第３のパッシベーション層
３４ 第１の金属層
３５ 第４のパッシベーション層
３５′ 第５のパッシベーション層
３６ 第２の金属層
３６′ ビア構造部
３７ 第６のパッシベーション層
３８ 第３の金属層
３９ 第８のパッシベーション層
４１ 構造化部
４２ マスク層
４７ 第２のエッチングステップ
４８ 犠牲層
４９ 機能層

Claims (9)

1. 基板（２０）とマイクロメカニカル構造体と集積回路とを有するマイクロメカニカルエレメント（１０）であって、
   該マイクロメカニカル構造体には、該集積回路はモノリシック集積されており、
   該集積回路は該基板（２０）の回路領域（２１）内に設けられており、該マイクロメカニカル構造体は該基板（２０）のセンサ領域（２２）内に設けられている形式のものにおいて、
   該基板（２０）の材料が、犠牲層（４８）の領域と機能層（４９）の領域と双方に接合部無しで設けられていることを特徴とするマイクロメカニカルエレメント。
2. 前記回路領域（２１）とセンサ領域（２２）との間に絶縁構造部（３３′）が設けられており、とりわけ、絶縁層（３３）が充填されたトレンチ構造部が設けられている、請求項１記載のマイクロメカニカルエレメント。
3. 前記基板の主延在面は、１００結晶面に対して平行に配置されている、請求項１または２記載のマイクロメカニカルエレメント。
4. 前記機能層（４８）は少なくとも部分的に、自己支持式のマイクロメカニカル構造体として形成されている、請求項１から３までのいずれか１項記載のマイクロメカニカルエレメント。
5. 請求項１から４までのいずれか１項記載のマイクロメカニカルエレメントの製造方法において、
   第１のステップにおいて、回路領域（２１）に集積回路を少なくとも部分処理によって形成し、
   第２のステップにおいて、マスク層（４２）を、該回路領域（２１）と該センサ領域（２２）との双方に被着し、
   第３のステップにおいて、該センサ領域（２２）を構造化で形成するための異方性ディープエッチング（４３）を実施し、
   第４のステップにおいて、犠牲層（４８）を除去するために乾式のプラズマレス方式の第２のエッチング（４７）を実施することを特徴とする製造方法。
6. 前記基板（２０）のとりわけドーピングされただけの未構造化の材料を実質的に完全に貫通して、前記異方性ディープエッチング（４３）を行う、請求項５記載の製造方法。
7. 前記第２のエッチング（４７）はＣＩＦ３エッチングであり、
   該第２のエッチング（４７）はとりわけ、約−１０℃以下の基板温度で行い、有利には約−３０℃〜−１０℃の基板温度で行う、請求項５または６記載の製造方法。
8. 時間的に前記第１のステップの前に、または該第１のステップと第２のステップとの間に、前記センサ領域（２２）と回路領域（２１）との間において絶縁構造部を前記基板（２０）に設け、とりわけ、絶縁層（３３）が充填されたトレンチ構造部を該基板（２０）に設ける、請求項５から７までのいずれか１項記載の製造方法。
9. 時間的に前記第１のステップの前に、前記センサ領域（２２）において前記基板（２０）にドーピングする、請求項５から８までのいずれか１項記載の製造方法。

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