JPH1131825A

JPH1131825A - 半導体力学量センサの製造方法

Info

Publication number: JPH1131825A
Application number: JP9185022A
Authority: JP
Inventors: Shoichi Yamauchi; 庄一山内; Masaki Matsui; 正樹松井
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1997-07-10
Filing date: 1997-07-10
Publication date: 1999-02-02

Abstract

(57)【要約】【課題】力学量を検出するために設けられる梁構造体
の厚さ寸法を厳密に制御すること。【解決手段】単結晶シリコン基板３１上には、シリコ
ン酸化膜３２、配線パターンとなるポリシリコン薄膜３
３、シリコン窒化膜３４、犠牲層となるシリコン酸化膜
３５が成膜され、開口部３６が形成された後に、ポリシ
リコン薄膜３７及び３８が成膜される。ポリシリコン薄
膜３８上には、イオン注入層４１が形成された状態の単
結晶シリコン基板３９が貼り合される（図２（ｆ））。
この状態から熱処理を施すことによって、単結晶シリコ
ン基板３９をイオン注入層４１部分で剥離し、ＳＯＩ構
造とされた単結晶シリコン薄膜３９ａを形成する（図２
（ｇ））。次いで、単結晶シリコン薄膜３９ａにトレン
チエッチングを施すことにより、梁構造体や固定電極な
どを画定するための溝パターン４２を形成し（図２
（ｈ））、この後にシリコン酸化膜３５をウエットエッ
チングにより除去するなどの工程を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、力学量の作用に応
じた梁構造体の変位をセンサ出力として取り出すように
した半導体力学量センサ、例えば、加速度やヨーレート
などの力学量を検出するための半導体力学量センサの製
造方法に関する。

【０００２】

【従来の技術】例えば、静電容量型の半導体加速度セン
サにあっては、加速度の作用に応じた梁構造体の変位
を、当該梁構造体と一体に設けられた可動電極と基板上
に設けられた固定電極間との静電容量の変化として取り
出す構成となっている。斯様な半導体加速度センサにお
いて、梁構造体の機械的信頼性を向上させて良好な出力
特性を得るためには、その梁構造体を、物理的性質が安
定した単結晶半導体により構成することが望ましいとさ
れている。このため、従来では、ＳＯＩ（SiliconOn In
sulator）基板形成技術及びサーフェースマイクロマシ
ニング技術を利用して、単結晶シリコンより成る梁構造
体を備えた半導体加速度センサを製造することが試みら
れている。

【０００３】具体的には、ＳＯＩ基板を形成するに当た
っては、所謂貼り合わせ法を利用することが行われてい
る。この場合には、例えば、最終的に梁構造体及び固定
電極などを構成することになる第１の単結晶シリコン基
板に対して、梁構造体支持用及び固定電極支持用の各ア
ンカー部のための半導体膜（例えばポリシリコン膜）、
アンカー部となる領域の周囲に位置された犠牲層薄膜
（例えばシリコン酸化膜）、その犠牲層薄膜のエッチン
グストッパ膜（例えばシリコン窒化膜）、ＳＯＩ基板に
必要な絶縁体薄膜（例えばシリコン酸化膜）などを含む
支持層を形成し、斯様な第１の単結晶シリコン基板と、
ベース基板となる第２の単結晶シリコン基板とを、上記
支持層を介して互いに貼り合わせる工程を行うことによ
りＳＯＩ構造を形成する。

【０００４】そして、第１の単結晶シリコン基板に対し
て、梁構造体の厚さに応じた膜厚まで機械研磨（ラッピ
ング及び必要に応じてポリシング）などを施し、この後
に所望の膜厚となった上記第１の単結晶シリコン基板
を、フォトリソグラフィ技術を利用したエッチングなど
により所定形状に加工すると共に、前記犠牲層用薄膜を
ウエットエッチングにより除去するなどの工程を経るこ
とにより、当該第１の単結晶シリコン基板に対し可動電
極を備えた梁構造体及び固定電極を形成するようにして
いる。

【０００５】

【発明が解決しようとする課題】上記従来構成の場合、
可動電極を含む梁構造体及び固定電極の厚さ寸法は、貼
り合わせ工程後の第１の単結晶シリコン基板（ＳＯＩ構
造のＳｉ領域となる部分）の機械研磨精度に依存するこ
とになる。しかしながら、上記のような機械研磨には長
時間のラッピングが必要になる関係上、膜厚制御性を十
分に高めることが困難であり、このため、目標とする膜
厚が１０〜２０μｍ程度であった場合に２〜３μｍ程度
の誤差（膜厚ばらつき）を生ずることが避けられないと
いう事情があった。これに対して、センサの動作特性を
一定に保つためには、膜厚ばらつきを数十〜１００ｎｍ
程度以下に制御することが要求されるものであり、結果
的に上述したような製造方法を採用した場合には、半導
体加速度センサの出力特性が不安定になると共に、歩留
まりが低下するという問題点が出てくる。

【０００６】本発明は上記事情に鑑みてなされたもので
あり、その目的は、力学量を検出するために設けられた
梁構造体の厚さ寸法を厳密に制御することができて、セ
ンサ出力特性の安定化や歩留まりの向上を実現できるな
どの効果を奏する半導体力学量センサの製造方法を提供
することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に請求項１に記載した製造方法を採用することができ
る。この製造方法によれば、成膜工程において、ベース
基板（１、３１）上に、アンカー部（３ａ、３ｂ、３
ｃ、３ｄ）及びこのアンカー部の周囲に位置した犠牲層
用薄膜（３５）を含む層が成膜され、イオン注入工程に
おいて、上記ベース基板（１、３１）とは別途に用意さ
れた半導体基板（３９）に対し、所定深さまでイオン注
入が行われてイオン注入層（４１、４１′、４１″）が
形成されるものであり、そのイオン注入層（４１、４
１′、４１″）は当該半導体基板（３９）の表面と平行
な分布状態となる。

【０００８】この後には、貼り合わせ工程において、上
記イオン注入層（４１、４１′、４１″）が設けられた
半導体基板（３９）のイオン注入側の面と、前記ベース
基板（１、３１）側の成膜側の面とが貼り合わされる。
次いで、剥離工程において熱処理が施されるのであり、
この熱処理に伴い、半導体基板（３９）におけるイオン
注入層（４１、４１′、４１″）により形成される欠陥
層領域部分で、微小気泡が凝集してマクロな気泡を生
じ、これにより当該欠陥層領域部分を境界とした剥離が
生ずる。この結果、薄膜状の半導体基板（３９）がベー
ス基板（１、３１）上にこれと絶縁された状態で積層さ
れたＳＯＩ構造が形成されることになる。

【０００９】この後、整形工程において、上記のように
ベース基板（１、３１）側に貼り合わされた状態の半導
体基板（３９）が所定形状に加工されると共に、前記犠
牲層用薄膜（３５）がウエットエッチングにより除去さ
れることによって、前記アンカー部（３ａ、３ｂ、３
ｃ、３ｄ）により支持された状態の梁構造体（２、
２′）が形成されるものであり、以て半導体力学量セン
サの基本構造が完成することになる。

【００１０】上述した製造方法によれば、梁構造体
（２、２′）の厚さ寸法は、剥離工程を経て剥離された
薄膜状の半導体基板（３９）の膜厚に応じて決まること
になる関係上、その膜厚制御のために、従来構成のよう
にラッピングによる機械研磨を長時間にわたって行う必
要がなくなるものであり、当該膜厚を高い精度で制御可
能になる。この結果、梁構造体（２、２′）の厚さ寸法
を厳密に制御することができて、センサ出力特性の安定
化や歩留まりの向上などを実現できるようになる。

【００１１】この場合、請求項２記載の製造方法のよう
に、前記イオン注入工程において、半導体基板（３９）
に対し、梁構造体（２、２′）の厚さ寸法に対応した深
さ位置までイオン注入を行うことによりイオン注入層
（４１）を形成する構成とすれば、剥離工程を経て剥離
される薄膜状の半導体基板（３９）の膜厚は、上記イオ
ン注入深さに依存するようになるため、極めて高い精度
で制御可能となる。具体的には、当該製造方法によれ
ば、上記薄膜状の半導体基板（３９）の膜厚ばらつきを
数ｎｍ程度のオーダーまで低減可能であり、これにより
梁構造体（２、２′）の厚さ寸法を厳密に制御すること
ができて、センサ出力特性の安定化や歩留まりの向上な
どを確実に実現できるようになる。

【００１２】請求項３及び４記載の製造方法によれば、
イオン注入工程において、半導体基板（３９）に対し、
梁構造体（２、２′）の厚さ寸法より浅い深さ位置まで
イオン注入を行うだけで良いから、イオン注入エネルギ
を大きくする必要がなくなるものであり、結果的に大型
のイオン注入装置が不要となって製造設備の大規模化を
招く恐れがなくなる。尚、これらの製造方法において
は、梁構造体（２、２′）の厚さ寸法は、成長工程で形
成される半導体層（４９）の膜厚に依存することになる
が、この場合においても当該膜厚を十分に高い精度で制
御できるから、梁構造体（２、２′）の厚さ寸法を厳密
に制御可能となるものである。

【００１３】請求項６記載の製造方法のように、ベース
基板（１、３１）の材料として半導体材料を使用した場
合には、当該ベース基板（１、３１）と、これに貼り合
わされる半導体基板（３９）との間で発生する熱応力を
低減することができるため、その熱応力に起因した梁構
造体（２、２′）での歪み発生を抑制できて、センサ出
力特性の悪化を未然に防止できることになる。

【００１４】また、力学量が作用した状態での半導体材
料製の梁構造体（２、２′）の変位を、当該梁構造体
（２、２′）と一体の可動電極（７ａ、７ｂ）と半導体
材料製の固定電極（８、８′、９、１０、１０′、１
１）との間の静電容量の変化に応じたセンサ出力として
取り出すようにした容量型の半導体力学量センサを製造
する場合には、請求項７に記載した製造方法を採用でき
る。

【００１５】この製造方法では、第１成膜工程におい
て、ベース基板（１、３１）上に、配線パターン（１
９、２０、２１、２２）を形成するための第１の導電層
用薄膜（３３）が、当該ベース基板（１、３１）と電気
的に絶縁した状態で成膜され、第２成膜工程において、
第１の導電層用薄膜（３３）上に犠牲層用薄膜（３５）
が形成される。さらに、開口工程において、犠牲層用薄
膜（３５）におけるアンカー部（３ａ、３ｂ、３ｃ、３
ｄ）及び固定電極（８、８′、９、１０、１０′、１
１）の各形成領域に第１の導電層用薄膜（３３）に臨む
複数の開口部（３６）が形成され、第３成膜工程におい
て、前記開口部（３６）を含む前記犠牲層用薄膜（３
５）上の所定領域に、前記第１の導電層用薄膜（３３）
に対し当該開口部（３６）を通じて電気的に接続された
状態の第２の導電性薄膜（３７）が形成される。

【００１６】また、イオン注入工程においては、上記ベ
ース基板（１、３１）とは別途に用意された半導体基板
（３９）に対し、所定深さまでイオン注入が行われてイ
オン注入層（４１、４１′、４１″）が形成されるもの
であり、そのイオン注入層（４１、４１′、４１″）は
当該半導体基板（３９）の表面と平行な分布状態とな
る。

【００１７】この後には、貼り合わせ工程において、上
記イオン注入層（４１、４１′、４１″）が設けられた
半導体基板（３９）のイオン注入側の面と、前記第３成
膜工程を経た前記ベース基板（１、３１）の第２の導電
性薄膜（３７）側の面とが貼り合わされる。次いで、剥
離工程において熱処理が施されるものであり、この熱処
理に伴い、半導体基板（３９）におけるイオン注入層
（４１、４１′、４１″）により形成される欠陥層領域
部分で、微小気泡が凝集してマクロな気泡を生じ、これ
により当該欠陥層領域部分を境界とした剥離が生ずる。
この結果、薄膜状の半導体基板（３９）がベース基板
（１、３１）上にこれと絶縁された状態で積層されたＳ
ＯＩ構造が形成されることになる。

【００１８】この後、整形工程において、上記のように
ベース基板（１、３１）側に貼り合わされた状態の半導
体基板（３９）に対して、前記梁構造体（２、２′）並
びに固定電極（８、８′、９、１０、１０′、１１）を
画定する溝パターン（４２）を形成するなどの加工が施
されると共に、前記犠牲層用薄膜（３５）をウエットエ
ッチングにより除去することによって、前記アンカー部
（３ａ、３ｂ、３ｃ、３ｄ）により支持された状態の梁
構造体（２、２′）並びに前記固定電極（８、８′、
９、１０、１０′、１１）が形成されるものであり、以
て半導体力学量センサの基本構造が完成することにな
る。

【００１９】上述した製造方法によれば、梁構造体
（２、２′）並びに固定電極（８、８′、９、１０、１
０′、１１）の厚さ寸法は、剥離工程を経て剥離された
薄膜状の半導体基板（３９）の膜厚に応じて決まること
になる関係上、それらの膜厚制御のために、従来構成の
ようにラッピングによる機械研磨を長時間にわたって行
う必要がなくなるものであり、当該膜厚を高い精度で制
御可能になる。この結果、梁構造体（２、２′）並びに
固定電極（８、８′、９、１０、１０′、１１）の厚さ
寸法を厳密に制御することができて、センサ出力特性の
安定化や歩留まりの向上などを実現できるようになる。

【００２０】請求項１１記載の製造方法のように、前記
イオン注入工程において、半導体基板（３９）に対し、
梁構造体（２、２′）の厚さ寸法に対応した深さ位置ま
でイオン注入を行うことによりイオン注入層（４１）を
形成する構成とすれば、剥離工程を経て剥離される薄膜
状の半導体基板（３９）の膜厚は、上記イオン注入深さ
に依存するようになるため、極めて高い精度で制御可能
となる。具体的には、当該製造方法によれば、上記薄膜
状の半導体基板（３９）の膜厚ばらつきを数ｎｍ程度の
オーダーまで低減可能であり、これにより梁構造体
（２、２′）並びに固定電極（８、８′、９、１０、１
０′１１）の厚さ寸法を厳密に制御することができて、
センサ出力特性の安定化や歩留まりの向上などを確実に
実現できるようになる。

【００２１】請求項１２及び１３記載の製造方法によれ
ば、イオン注入工程において、半導体基板（３９）に対
し、梁構造体（２、２′）の厚さ寸法より浅い深さ位置
までイオン注入を行うだけで良いから、イオン注入エネ
ルギを大きくする必要がなくなるものであり、結果的に
大型のイオン注入装置が不要となって製造設備の大規模
化を招く恐れがなくなる。尚、これらの製造方法におい
ては、梁構造体（２、２′）並びに固定電極（８、
８′、９、１０、１０′、１１）の厚さ寸法は、成長工
程で形成される半導体層（４９）の膜厚に依存すること
になるが、この場合においても当該膜厚を十分に高い精
度で制御できるから、梁構造体（２、２′）並びに固定
電極（８、８′、９、１０、１０′、１１）の厚さ寸法
を厳密に制御可能となるものである。

【００２２】請求項１５記載の製造方法のように、イオ
ン注入工程において、半導体基板（３９）のイオン注入
側の面に対し、最終的に梁構造体（２、２′）及び固定
電極（８、８′、９、１０、１０′、１１）となる部分
以外の領域と一致した形状のレジスト層（５１）を形成
しておき、このレジスト層（５１）の形成状態から前記
梁構造体（２、２′）の厚さ寸法に対応した深さ位置ま
でイオン注入を行うことによりイオン注入層（４１″）
を形成する構成とした場合には、そのイオン注入層（４
１″）の形状は、当該レジスト層（５１）と対応した領
域で欠損した形状、つまり、半導体基板（３９）におい
て、最終的に梁構造体（２、２′）及び固定電極（８、
８′、９、１０、１０′、１１）となる部分以外の領域
の形状と一致するようになる。

【００２３】上記のようなイオン注入工程の実行後に、
貼り合わせ工程及び剥離工程が順次行われた場合には、
半導体基板（３９）におけるイオン注入層（４１″）の
欠損領域に対応した部分については、ベース基板（１、
３１）側との接合状態が解除されて当該半導体基板（３
９）側に残置された状態となるものであり、従って、ベ
ース基板（１、３１）側に貼り合わされた状態の半導体
基板（３９）には、梁構造体（２、２′）並びに固定電
極（８、８′、９、１０、１０′、１１）を画定するた
めの前記溝パターン（４２）と同等の溝パターンが形成
されることになる。

【００２４】請求項１６記載の製造方法のように、開口
部（３６）を含む犠牲層用薄膜（３５）上の所定領域
に、第１の導電層用薄膜（３３）に対し当該開口部（３
６）を通じて電気的に接続された状態の第２の導電性薄
膜（３７）及びこれを覆う貼り合わせ用薄膜（３８）を
形成するという第３成膜工程の実行後に、最終的に梁構
造体（２、２′）及び固定電極（８、８′、９、１０、
１０′、１１）となる部分以外の領域に対応した部分の
貼り合わせ用薄膜（３８）を除去して凹部（３８ａ）を
形成する工程を行う構成とすることもできる。

【００２５】この場合には、その後に貼り合わせ工程を
経て実行される剥離工程において、半導体基板（３９）
における凹部（３８ａ）に対応した部分については、貼
り合わせ用薄膜（３８）側と接合されていないため当該
半導体基板（３９）側に残置された状態となるものであ
り、従って、ベース基板（１、３１）側に貼り合わされ
た状態の半導体基板（３９）には、梁構造体（２、
２′）並びに固定電極（８、８′、９、１０、１０′、
１１）を画定するための前記溝パターン（４２）と同等
の溝パターンが形成されることになる。

【００２６】請求項１９記載の製造方法のように、ベー
ス基板（１、３１）の材料として半導体材料を使用した
場合には、当該ベース基板（１、３１）と、これに貼り
合わされる半導体基板（３９）との間で発生する熱応力
を低減することができるため、その熱応力に起因した梁
構造体（２、２′）での歪み発生を抑制できて、センサ
出力特性の悪化を未然に防止できることになる。

【００２７】

【発明の実施の形態】以下、本発明を容量型の半導体加
速度センサの製造方法に適用した複数の実施例について
図面を参照しながら説明する。

【００２８】（第１の実施の形態）図１〜図５には本発
明の第１実施例が示されている。この第１実施例におい
て、図４には半導体加速度センサの要部の平面形状が示
され、図５には図４中のＶ−Ｖ線に沿った断面形状が示
されている。

【００２９】図４及び図５において、ベース基板１の上
面には、リンなどの不純物がドープされた単結晶シリコ
ン（半導体材料）より成る梁構造体２が配置されてい
る。この梁構造体２は、ベース基板１側から突出する４
つのアンカー部３ａ、３ｂ、３ｃ、３ｄにより支持さ
れ、以てベース基板１との間に所定ギャップを存するよ
うに構成されている。尚、アンカー部３ａ、３ｂ、３
ｃ、３ｄは、リンなどの不純物がドープされたポリシリ
コン薄膜より成る。

【００３０】梁構造体２にあっては、互いに平行した２
本の梁部４及び５が、アンカー部３ａ・３ｂ間及びアン
カー部３ｃ・３ｄ間に架設されており、それら梁部４及
び５の各中央部間には、長方形状をなす質量部（マス
部）６が当該梁部４及び５と直交する形態で一体的に設
けられている。また、質量部６の両側面からは、等間隔
配置された例えば４個ずつの可動電極７ａ及び７ｂが、
梁部４及び５と平行した方向へ指向するように一体に突
出形成されている。尚、可動電極７ａ及び７ｂは、断面
矩形の棒状に形成されており、また、質量部６には、後
述する犠牲層エッチング工程においてエッチング液を浸
入し易くするための透孔６ａ群が設けられている。

【００３１】ベース基板１上には、一端側がアンカー部
８ａ及び９ａにより支持された状態の４個ずつの第１の
固定電極８及び９が、それぞれ前記可動電極７ａ及び７
ｂの一方の側面と所定間隔を存して平行した形態で配置
されていると共に、同じく一端側がアンカー部１０ａ及
び１１ａにより支持された状態の４個ずつの第２の固定
電極１０及び１１が、それぞれ可動電極７ａ及び７ｂの
他方の側面と所定間隔を存して平行した形態で配置され
ている。尚、これらの第１の固定電極８、９及び第２の
固定電極１０、１１は、リンなどの不純物がドープされ
た単結晶シリコンにより断面矩形の棒状に形成されたも
のである。

【００３２】また、ベース基板１上には、リンなどの不
純物がドープされた単結晶シリコンより成る合計４個の
電極取出部１２、１３、１４、１５が設けられており、
これらはベース基板１側から突出するアンカー部１２
ａ、１３ａ、１４ａ、１５ａによりそれぞれ支持されて
いる。尚、アンカー部１２ａ〜１５ａは、リンなどの不
純物がドープされたポリシリコン薄膜より成る。

【００３３】上記ベース基板１は、その基板材料として
単結晶シリコン（半導体材料）を使用したものであり、
図５に示すように、その上面には、下層側絶縁体薄膜１
６、導電性薄膜１７及び上層側絶縁体薄膜１８をこの順
に積層した構成となっている。この場合、下層側絶縁体
薄膜１６はシリコン酸化膜より成り、上層側絶縁体薄膜
１８はシリコン窒化膜より成る。さらに、導電性薄膜１
７はリンなどの不純物がドープされたポリシリコン薄膜
より成る。

【００３４】上記導電性薄膜１７により、図４に示す４
つの配線パターン１９、２０、２１、２２が形成される
と共に、静電気力相殺用の下部電極２３が形成される。
この場合、配線パターン１９及び２０は、それぞれ第１
の固定電極８及び９用の配線であり、配線パターン２１
及び２１は、それぞれ第２の固定電極１０及び１１用の
配線である。また、下部電極２３は、梁構造体２及び固
定電極８〜１１に下面側から対向した領域に形成される
もので、梁構造体２と等電位とされることにより、当該
梁構造体２とベース基板１との間に生じる静電気力を相
殺するようになっている。

【００３５】上層側絶縁体薄膜１８には、前記アンカー
部３ａ〜３ｄ、８ａ〜１５ａに対応した各位置にそれぞ
れ開口部１８ａ（図５に一部のみ図示）が形成されてお
り、これにより、不純物ドープトポリシリコンより成る
アンカー部３ａ〜３ｄ及び８ａ〜１５ａと導電性薄膜１
７とが上記開口部１８ａを通じて連結された状態となっ
ている。

【００３６】この場合、第１の固定電極８群は、アンカ
ー部８ａ、配線パターン１９及びアンカー部１２ａを通
じて電極取出部１２に電気的に接続され、第１の固定電
極９群は、アンカー部９ａ、配線パターン２０及びアン
カー部１３ａを通じて電極取出部１３に電気的に接続さ
れる。また、第２の固定電極１０群は、アンカー部１０
ａ、配線パターン２１及びアンカー部１４ａを通じて電
極取出部１４に電気的に接続され、第２の固定電極１１
群は、アンカー部１１ａ、配線パターン２２及びアンカ
ー部１５ａを通じて電極取出部１５に電気的に接続され
る。

【００３７】梁構造体２におけるアンカー部３ａの上方
位置には、アルミ薄膜より成る電極（ボンディングパッ
ド）２４が設けられている。また、電極取出部１２、１
３、１４、１５の各上面にも、アルミ薄膜より成る電極
（ボンディングパッド）２５、２６、２７、２８がそれ
ぞれ設けられている。

【００３８】上記のような構成により、梁構造体２の可
動電極７ａ及び７ｂと第１の固定電極８及び９との間に
第１のコンデンサが形成される。また、梁構造体２の可
動電極７ａ及び７ｂと第２の固定電極１０及び１１との
間に第２のコンデンサが形成される。これら第１及び第
２のコンデンサの静電容量は、梁構造体２に加速度が作
用することに伴う可動電極７ａ及び７ｂの変位に応じて
変化するものであり、斯様な静電容量の変化を、梁構造
体２におけるアンカー部３ａに設けられた電極２４並び
に電極取出部１２、１３、１４、１５に設けられた電極
２５〜２８を通じて取り出すことによって、加速度を検
出できるようになる。

【００３９】図１ないし図３には、上記ような半導体加
速度センサの製造工程例が示されており、以下これにつ
いて説明する。尚、図１ないし図３は、図５に示した断
面での製造工程を摸式的に示す示す概略断面図である。

【００４０】まず、図１（ａ）に示す第１成膜工程で
は、ベース基板１のための単結晶シリコン基板３１上
に、熱酸化或いはＣＶＤ法などにより下層側絶縁体薄膜
１６のためのシリコン酸化膜３２を成膜し、さらに、こ
のシリコン酸化膜３２上に、ＣＶＤ法などにより導電性
薄膜１７のためのポリシリコン薄膜３３（本発明でいう
第１の導電層用薄膜に相当）を成膜し、その後にリン拡
散などにより不純物を導入する。

【００４１】図１（ｂ）に示す第２成膜工程では、ポリ
シリコン薄膜３３をフォトリソグラフィを利用してパタ
ーニングすることによって、最終的に配線パターン１９
〜２２及び下部電極２３となる領域を形成し、この後
に、ＣＶＤ法などにより上層側絶縁体薄膜１８のための
シリコン窒化膜３４及びシリコン酸化膜３５（本発明で
いう犠牲層用薄膜に相当）を成膜する。尚、上記シリコ
ン窒化膜３４は、犠牲層と成るシリコン酸化膜３５をウ
エットエッチングする際にエッチングストッパ膜として
機能するものである。

【００４２】図１（ｃ）に示す開口工程では、シリコン
酸化膜３５及びシリコン窒化膜３４の積層体に対して、
フォトリソグラフィを経てエッチング処理を施すことに
より、アンカー部３ａ〜３ｄ、８ａ〜１５ａの形成領域
に開口部３６を形成する。

【００４３】図１（ｄ）に示す第３成膜工程では、開口
部３６に対しポリシリコン薄膜３７（本発明でいう第２
の導電層用薄膜に相当）を埋め込んだ後に、リン拡散な
どにより不純物を導入し、さらに、そのポリシリコン薄
膜３７及びシリコン酸化膜３４上に貼り合わせ用薄膜と
してのポリシリコン薄膜３８を成膜し、機械研磨により
平坦化する。これにより、ポリシリコン薄膜３７は、前
記導電性薄膜１７のためのポリシリコン薄膜３３に対し
て開口部３６を通じて電気的に接続された状態となる。
尚、ポリシリコン薄膜３８に対しては、その後の熱処理
などに伴いポリシリコン薄膜３７側からの不純物の拡散
が期待できるため、当該ポリシリコン薄膜３８へ不純物
を導入する工程は必要に応じて行えば良い。

【００４４】図１（ｅ）に示すイオン注入工程では、前
記単結晶シリコン基板３１とは別途に用意した単結晶シ
リコン基板３９（本発明でいう単結晶半導体基板に相
当）の一方の面に、汚染保護膜として機能するシリコン
酸化膜４０を、熱酸化若しくはＣＶＤ法などにより予め
均一な膜厚（例えば、０．１μｍ程度）となるように成
膜しておき、図中に矢印で示すように、そのシリコン酸
化膜４０を通して水素イオン若しくは希ガスイオンを所
定深さまで注入することにより、当該単結晶シリコン基
板３９の表面と平行な分布状態のイオン注入層４１を形
成する。

【００４５】ここで、上記単結晶シリコン基板３９は、
最終的に梁構造体２や第１及び第２の固定電極８、９及
び１０、１１などを形成するためのものであり、本実施
例では、当該梁構造体２並びに第１及び第２の固定電極
８、９及び１０、１１の厚さ寸法に対応した深さ位置ま
でイオン注入を行うようにしている。

【００４６】上記イオン注入工程でのドーズ量は、水素
イオンの場合で、１×１０^１６atoms/cm^２以上、好ま
しくは５×１０^１６atoms/cm^２〜１×１０^１７toms/c
m ^２に設定する。また、梁構造体２並びに第１及び第２
の固定電極８、９及び１０、１１の厚さ寸法として１０
μｍを想定した場合、水素イオンの注入エネルギは１Ｍ
ｅＶを越える値に設定することになる。

【００４７】図２（ｆ）に示す貼り合わせ工程では、単
結晶シリコン基板３９のシリコン酸化膜４０を、例えば
フッ酸水溶液を用いた化学エッチングにより除去した後
に、その表面に親水化処理を施すと共に、前記単結晶シ
リコン基板３１におけるポリシリコン薄膜３８側の面に
も親水化処理を施し、両者を親水化処理面で密着させて
貼り合わせる。

【００４８】尚、この実施例では、シリコン酸化膜４０
を全部除去する構成としたが、当該シリコン酸化膜４０
をそのまま残したり、或いはシリコン酸化膜４０の表層
部分のみを所定膜厚だけ除去することによりある程度の
膜厚を残した状態としても良いものである。

【００４９】図２（ｇ）に示す剥離工程では、単結晶シ
リコン基板３１及び３９の一体物に対して熱処理を施す
ことによって、単結晶シリコン基板３９をイオン注入層
４１により形成される欠陥層領域部分で剥離するもので
あり、これにより、単結晶シリコン基板３９上にシリコ
ン酸化膜３２を介して単結晶シリコン薄膜３９ａが積層
された形態のＳＯＩ構造が形成されることになる。

【００５０】この場合、具体的には、イオン注入層４１
が水素イオンにより形成されたものであった場合には、
４００〜６００℃程度で熱処理を行うことが好ましく、
斯様な熱処理に応じて、イオン注入層４１により形成さ
れる欠陥層領域部分で、微小気泡が凝集してマクロな気
泡を生じ、これにより当該欠陥層領域部分を境界とした
剥離が生ずることになる。尚、単結晶シリコン基板３９
から単結晶シリコン薄膜３９ａを剥離する熱処理を行っ
た後には、さらに、その熱処理温度より高温（好ましく
は１０００℃〜１２００℃程度）以上の熱処理を施すこ
とにより、ポリシリコン薄膜３８と単結晶シリコン薄膜
３９ａとの貼り合わせ面の接合強度を強化する。

【００５１】また、上記のような単結晶シリコン薄膜３
９ａの剥離面には、イオン注入に伴い形成された欠陥層
が残存すると共に、数ｎｍ〜数十ｎｍ程度の微小段差が
生ずるものであり（図２（ｇ）では、この微小段差を無
視した状態の図を示している）、このため、本実施例で
は、単結晶シリコン薄膜３９ａ上に生じた欠陥層及び微
小段差を機械研磨により除去及び平滑化する工程を、剥
離工程の後に実行するようにしている。但し、このよう
な欠陥層及び微小段差の除去及び平滑化は必要に応じて
行えば良い。

【００５２】この後には、図２（ｈ）及び図３（ｉ）〜
（ｋ）に示す整形工程を実行する。即ち、まず、図２
（ｈ）に示すように、ＳＯＩ構造とされた単結晶シリコ
ン薄膜３９ａに対してフォトリソグラフィを利用したト
レンチエッチングを行い、梁構造体２、第１の固定電極
８及び９、第２の固定電極１０及び１１、電極取出部１
２、１３、１４、１５を画定する溝パターン４２を形成
する。この場合、上記トレンチエッチングは、溝パター
ン４２が犠牲層用のシリコン酸化膜３５に到達する深さ
まで行う。さらに、この段階で、上記単結晶シリコン薄
膜３９ａに電極機能などのための導電性を付与するため
に、当該単結晶シリコン薄膜３９ａに対してリン拡散な
どにより不純物を導入する。

【００５３】次いで、図３（ｉ）に示すように、シリコ
ン酸化膜４３をＣＶＤ法などにより成膜し、ドライエッ
チングなどによりエッチバックを行って基板表面を平坦
化する。

【００５４】さらに、図３（ｊ）に示すように、層間絶
縁膜４４を成膜し、フォトリソグラフィ及びドライエッ
チングなどによりコンタクトホール４５を形成し、層間
絶縁膜４４上の所定領域にシリコン窒化膜４６を形成す
る。

【００５５】この後、図３（ｋ）に示すように、アルミ
電極２４〜２８（図４参照）のためのアルミ薄膜４７を
成膜工程及びフォトリソグラフィ工程を経て形成し、そ
の後、パッシベーション膜４８を成膜工程及びフォトリ
ソグラフィを経て形成する。

【００５６】そして、この図３（ｋ）の状態から、フッ
酸系のエッチング液によりシリコン酸化膜３５及び４３
を除去することにより、図５に示したように、可動電極
７ａ、７ｂなどを有する梁構造体２を可動構造とする。
つまり、上述したような整形工程（図２（ｈ）及び図３
（ｉ）〜（ｋ））の実行に応じて、アンカー部３ａ〜３
ｄにより支持された状態の可動構造の梁構造体２並びに
アンカー部８ａ〜１１ａにより支持された状態の第１の
固定電極８、９及び第２の固定電極１０、１１などが形
成される。

【００５７】尚、上記フッ酸系のエッチング液を利用し
たシリコン酸化膜３５及び４３のウエットエッチング時
には、シリコン窒化膜３４並びにポリシリコン３７及び
３８がエッチングストッパとして機能する。

【００５８】上記した本実施例によれば、以下に述べる
ような効果を奏することができる。即ち、梁構造体２
を、物理的性質が安定した単結晶シリコンにより構成し
たから、その梁構造体２の機械的信頼性が向上するよう
になって良好なセンサ出力特性が得られるようになる。

【００５９】この場合、上記梁構造体２の厚さ寸法は、
剥離工程を経て単結晶シリコン基板３９から剥離された
単結晶シリコン薄膜３９ａの膜厚、つまり、イオン注入
工程でのイオン注入深さに応じて決まることになる関係
上、その膜厚制御のために、従来構成のようにラッピン
グによる機械研磨を長時間に渡って行う必要がなくなる
ものであり、当該膜厚を高い精度（膜厚ばらつきが数十
ｎｍ程度以下の精度）で制御可能になる。この結果、梁
構造体２の厚さ寸法を厳密に制御することができて、セ
ンサ出力特性の安定化や歩留まりの向上などを確実に実
現できるようになる。

【００６０】尚、本実施例では、単結晶シリコン薄膜３
９ａの剥離面に対して機械研磨を施すようにしている
が、この機械研磨は、剥離面に生ずる数ｎｍ〜数十ｎｍ
程度の微小段差を平坦化する程度だけ行えば済むもので
あるから、膜厚精度に悪影響を与えることはない。

【００６１】ベース基板１は、梁構造体２及び固定電極
８〜１１などを構成する単結晶シリコン基板３９と物理
的特性が同一の単結晶シリコン基板３１により構成され
ているから、当該ベース基板１と、これに貼り合わされ
る単結晶シリコン基板３９との間で発生する熱応力を低
減することができことになる。この結果、その熱応力に
起因した梁構造体２などでの歪み発生を抑制できて、セ
ンサ出力特性の悪化を未然に防止できることになる。

【００６２】（第２の実施の形態)図６には、本発明の
第２実施例による半導体加速度センサの製造工程例が摸
式的に示されており、以下これについて前記第１実施例
との相違点を中心に説明する。

【００６３】この第２実施例では、単結晶シリコン基板
３１に対する第１成膜工程（図１（ａ）参照）、第２成
膜工程（図１（ｂ）参照）、開口工程（図１（ｃ）参
照）、第３成膜工程（図１（ｄ）参照）を、第１実施例
と同様に行う。

【００６４】図６（ａ）に示すイオン注入工程では、単
結晶シリコン基板３１とは別途に用意した単結晶シリコ
ン基板３９の一方の面に、汚染保護膜として機能するシ
リコン酸化膜４０を、熱酸化若しくはＣＶＤ法などによ
り予め均一な膜厚（例えば、０．１μｍ程度）となるよ
うに成膜しておき、そのシリコン酸化膜４０を通して水
素イオン若しくは希ガスイオンを所定深さ（梁構造体２
の厚さ寸法より浅い深さ位置、例えば数μｍ程度以下）
まで注入することによりイオン注入層４１′を形成す
る。

【００６５】上記イオン注入工程でのドーズ量は、水素
イオンの場合で、第１実施例と同様に、１×１０^１６at
oms/cm^２以上、好ましくは５×１０^１６atoms/cm^２
〜１×１０^１７toms/cm ^２に設定されるものであり、
また、イオン注入深さとして数ｎｍ程度を想定した場
合、水素イオンの注入エネルギは数百ＫｅＶ程度に設定
することになる。

【００６６】この後には、図６（ｂ）に示す貼り合わせ
工程を行うものであり、この工程では、第１実施例にお
ける貼り合わせ工程（図２（ｆ）参照）と基本的に同様
の手順を踏むことにより、単結晶シリコン基板３９を単
結晶シリコン基板３１側のポリシリコン薄膜３８に貼り
合わせる。

【００６７】図６（ｃ）に示す剥離工程では、単結晶シ
リコン基板３１及び３９の一体物に対して第１実施例と
同様の熱処理を施すことによって、単結晶シリコン基板
３９をイオン注入層４１′により形成される欠陥層領域
部分で剥離すると共に、前記貼り合わせ面の接合強度の
強化のための熱処理を行うものであり、これにより、単
結晶シリコン基板３９上にシリコン酸化膜３２を介して
単結晶シリコン薄膜３９ａ′が積層された形態のＳＯＩ
構造が形成されることになる。

【００６８】図６（ｄ）に示す成長工程では、単結晶シ
リコン薄膜３９ａ′上の欠陥層を機械研磨若しくはシリ
コン酸化膜成膜後のエッチングにより除去した後に、例
えばシラン系の材料を原料としたＣＶＤ法などにより単
結晶シリコン膜をエピタキシャル成長させることによっ
て、梁構造体２の厚さ寸法に対応した膜厚の単結晶シリ
コン層４９（本発明でいう単結晶半導体層に相当）を形
成する。

【００６９】この後には、前記第１実施例と同様の整形
工程（図２（ｈ）及び図３（ｉ）〜（ｋ）参照）を実行
することにより、半導体加速度センサを完成させる。

【００７０】このように構成した本実施例によれば、成
長工程において、単結晶シリコン層４９の膜厚が１０μ
ｍ程度となるようなエピタキシャル成長を行った場合、
その膜厚ばらつきを数百ｎｍ程度以下に抑制できるもの
である。従って、第１実施例と同様に、梁構造体２の厚
さ寸法を十分に高い精度で制御できるようになって、セ
ンサ出力特性の安定化や歩留まりの向上などを実現可能
となる。

【００７１】特に、本実施例によれば、イオン注入工程
において、単結晶シリコン基板３９に対し、比較的浅い
深さ位置までイオン注入を行うだけで良いから、イオン
注入エネルギを大きくする必要がなくなるものであり、
結果的に大型のイオン注入装置が不要となって製造設備
の大規模化を招く恐れがなくなる。

【００７２】（第３の実施の形態)図７には、本発明の
第３実施例による半導体加速度センサの製造工程例が摸
式的に示されており、以下これについて前記第１及び第
２実施例との相違点を中心に説明する。

【００７３】この第３実施例において、単結晶シリコン
基板３１に対する第１成膜工程（図１（ａ）参照）、第
２成膜工程（図１（ｂ）参照）、開口工程（図１（ｃ）
参照）、第３成膜工程（図１（ｄ）参照）を、前記第１
実施例と同様に行う。また、図７（ａ）に示すイオン注
入工程では、単結晶シリコン基板３１とは別途に用意し
た単結晶シリコン基板３９に対するイオン注入を、第２
実施例におけるイオン注入工程（図６（ａ）参照）と同
様に行う。

【００７４】図７（ｂ）に示す成長工程では、単結晶シ
リコン基板３９上のシリコン酸化膜４０（汚染保護膜）
を、例えばフッ酸水溶液を用いた化学エッチングにより
除去した後に、その単結晶シリコン基板３９の表面に単
結晶シリコンをエピタキシャル成長させることによっ
て、梁構造体２の厚さ寸法に対応した膜厚の単結晶シリ
コン層５０（本発明でいう単結晶半導体層に相当）を形
成する。

【００７５】この場合、単結晶シリコンは、例えば分子
線エピタキシャル法により成長させるものであり、この
ときの成長温度は、例えば４００℃程度であり、イオン
注入層４１′での剥離が起きる温度よりも低く設定され
ている。

【００７６】この後には、図７（ｃ）に示す貼り合わせ
工程を行うものであり、この工程では、第１実施例にお
ける貼り合わせ工程（図２（ｆ）参照）と基本的に同様
の手順を踏むことにより、単結晶シリコン基板３９を単
結晶シリコン基板３１側のポリシリコン薄膜３８に貼り
合わせる。

【００７７】この貼り合わせ工程の終了後には、前記第
１実施例と同様の、剥離工程（図２（ｇ）参照）、整形
工程（図２（ｈ）及び図３（ｉ）〜（ｋ）参照）を順次
実行することにより、半導体加速度センサを完成させ
る。

【００７８】このように構成した本実施例によっても、
前記第２実施例と同様の効果を奏するものである。特に
本実施例では、単結晶シリコン基板３９に対するイオン
注入工程を実行した後に、その表面を利用した単結晶シ
リコンのエピタキシャル成長によって単結晶シリコン層
５０を形成する構成としている関係上、剥離工程後にお
いて、単結晶シリコン層５０におけるイオン注入側の表
面を除去できることになるので、イオン注入によるダメ
ージや汚染を受けた部分を除去可能となり、結果的に品
質の優れた単結晶シリコン層５０が得られる利点があ
る。

【００７９】（第４の実施の形態）図８及び図９には、
本発明の第４実施例が示されており、以下これについて
前記第１実施例との相違点を中心に説明する。尚、図８
は第４実施例による半導体加速度センサの製造工程例を
摸式的に示すものであり、図９は加速度センサの基本構
造を示した断面図である。

【００８０】この第４実施例では、単結晶シリコン基板
３１に対する第１成膜工程（図１（ａ）参照）、第２成
膜工程（図１（ｂ）参照）、開口工程（図１（ｃ）参
照）を、第１実施例と同様に行うが、第３成膜工程につ
いては、図８（ａ）に示すように行う。

【００８１】即ち、開口工程の実行により、シリコン酸
化膜３５及びシリコン窒化膜３４の積層体に対して開口
部３６を形成した後には、図８（ａ）に示す第３成膜工
程において、開口部３６に対しポリシリコン薄膜３７を
埋め込んだ後に、リン拡散などにより不純物を導入す
る。

【００８２】この場合、上記第３成膜工程では、ポリシ
リコン薄膜３７の埋め込み段差を平坦化するために、シ
リコン酸化膜３４及びポリシリコン薄膜３７上に、当該
ポリシリコン薄膜３７と同材質の材料であるポリシリコ
ン膜（ノンドープト）を堆積した状態で、シリコン酸化
膜３４をストッパとした平坦化研磨を行うことにより、
単結晶シリコン基板３９との貼り合わせ面が図８のよう
に平坦な状態となるようにしている。

【００８３】上記のような第３成膜工程の実行後には、
図８（ｂ）に示す貼り合わせ工程を行う。この貼り合わ
せ工程では、第１実施例と同様のイオン注入工程（図１
（ｅ）参照）を経た単結晶シリコン基板３９のシリコン
酸化膜４０を、フッ酸水溶液を用いた化学エッチングな
どにより除去した後に、その表面に親水化処理を施すと
共に、単結晶シリコン基板３１におけるシリコン酸化膜
３４及びポリシリコン薄膜３７側の面にも親水化処理を
施し、両者を親水化処理面で密着させて貼り合わせる。

【００８４】次いで、図８（ｃ）に示す剥離工程を、第
１実施例における剥離工程（図２（ｇ）参照）と同様に
行うことによって、単結晶シリコン基板３９をイオン注
入層４１により形成される欠陥層領域部分で剥離すると
共に、剥離された単結晶シリコン薄膜３９ａ上に生じた
欠陥層及び微小段差を除去及び平滑化する機械研磨を必
要に応じて実行し、これにより、単結晶シリコン基板３
９上にシリコン酸化膜３２を介して単結晶シリコン薄膜
３９ａが積層された形態のＳＯＩ構造を形成する。

【００８５】この後には、前記第１実施例と同様の整形
工程（図２（ｈ）及び図３（ｉ）〜（ｋ）参照）を実行
することにより、図９に示すような断面構造の梁構造体
２′、（一方の梁部を符号４′で示す）、第１の固定電
極（一方側のみを符号８′を付して示す）、第２の固定
電極（一方側のみを符号１０′を付して示す）など備え
た半導体加速度センサの基本構造を完成させる。

【００８６】このように構成した第４実施例によっても
第１実施例と同様の効果を奏するものであり、特に、本
実施例によれば、梁構造体２′の全体が単結晶シリコン
により形成されることになるから、その梁構造体２′の
物理的性質を、単結晶シリコン及びポリシリコンの二層
構造となる第１実施例の梁構造体２よりさらに安定化さ
せることでき、センサ出力特性の大幅な向上に寄与でき
るようになる。

【００８７】（第５の実施の形態）図１０には、本発明
の第５実施例による半導体加速度センサの製造工程例が
摸式的に示されており、以下これについて前記第１実施
例との相違点を中心に説明する。

【００８８】この第５実施例では、単結晶シリコン基板
３１に対する第１成膜工程（図１（ａ）参照）、第２成
膜工程（図１（ｂ）参照）、開口工程（図１（ｃ）参
照）、第３成膜工程（図１（ｄ）参照）を、第１実施例
と同様に行う。

【００８９】図１０（ａ）に示すイオン注入工程では、
単結晶シリコン基板３１とは別途に用意した単結晶シリ
コン基板３９の一方の面に、汚染保護膜としてのシリコ
ン酸化膜４０を、熱酸化若しくはＣＶＤ法などにより予
め均一な膜厚（例えば、０．１μｍ程度）となるように
成膜すると共に、そのシリコン酸化膜４０上に、フォト
リソグラフィを利用したパターニングにより所定形状の
フォトレジスト５１（本発明でいうレジスト層に相当）
を形成しておき、この状態から、シリコン酸化膜４０を
通して水素イオン若しくは希ガスイオンを所定深さ（梁
構造体２の厚さ寸法に対応した深さ位置）まで注入する
ことによりイオン注入層４１″を形成する。

【００９０】この場合、フォトレジスト５１が存在する
関係上、イオン注入層４１″は、当該フォトレジスト５
１と対応した領域で欠損することになるが、この欠損領
域の形状（つまり、フォトレジスト５１の形状）は、単
結晶シリコン基板３９において、最終的に梁構造体２、
第１の固定電極８、９、第２の固定電極１０、１１、電
極取出部１２、１３、１４、１５となる部分以外の領域
の形状と一致されるものである。

【００９１】この後には、フォトレジスト５１を除去し
た状態で、図１０（ｂ）に示す貼り合わせ工程を実行す
るものであり、この工程では、第１実施例における貼り
合わせ工程（図２（ｆ）参照）と基本的に同様の手順を
踏むことにより、単結晶シリコン基板３９を単結晶シリ
コン基板３１側のポリシリコン薄膜３８に貼り合わせ
る。

【００９２】図１０（ｃ）に示す剥離工程では、単結晶
シリコン基板３１及び３９の一体物に対して第１実施例
と同様の熱処理を施すことによって、単結晶シリコン基
板３９をイオン注入層４１″により形成される欠陥層領
域部分で剥離することにより、単結晶シリコン基板３１
上にシリコン酸化膜３２を介して単結晶シリコン薄膜３
９ａ″が積層された形態のＳＯＩ構造を形成する。但
し、この場合には、単結晶シリコン基板３９におけるイ
オン注入層４１″の欠損領域に対応した部分について
は、ポリシリコン薄膜３８との接合状態が解除されて当
該単結晶シリコン基板３９側に残置された状態となるも
のであり、従って、単結晶シリコン薄膜３９ａ″には、
梁構造体２、第１の固定電極８及び９、第２の固定電極
１０及び１１、電極取出部１２、１３、１４、１５を画
定する溝パターン４２（図２（ｈ）参照）と同等の溝パ
ターン４２′が形成されることになる。尚、上記のよう
な剥離のための熱処理の後には、前記貼り合わせ面の接
合強度の強化のための熱処理を行うと共に、梁構造体２
などを構成するための単結晶シリコン薄膜３９ａに対し
てリン拡散などにより不純物を導入する処理を行うもの
である。

【００９３】この後には、図１０（ｄ）に示すように、
上記溝パターン４２′に対応した部分のポリシリコン膜
３８をドライエッチングなどにより除去する工程を行っ
た後に、整形工程を実行する。

【００９４】この整形工程では、第１実施例における図
３（ｉ）〜（ｋ）と同様の工程を行うことにより、半導
体加速度センサを完成させる。尚、単結晶シリコン薄膜
３９ａ″上に生じた欠陥層及び微小段差を機械研磨によ
り除去及び平滑化する必要がある場合には、その機械研
磨工程を、図３（ｉ）に示す工程中、つまり同図に示す
シリコン酸化膜４３を成膜した状態において行えば良
い。

【００９５】このような構成とした本実施例によれば、
第１実施例のように、比較的膜厚が大きい単結晶シリコ
ン薄膜３９ａに対してトレンチエッチングを行う工程、
つまり所要時間が大幅に長引く工程を行う必要がなくな
るという利点がある。

【００９６】（第６の実施の形態）図１１には、本発明
の第６実施例による半導体加速度センサの製造工程例が
摸式的に示されており、以下これについて前記第１実施
例との相違点を中心に説明する。

【００９７】この第６実施例では、単結晶シリコン基板
３１に対する第１成膜工程（図１（ａ）参照）、第２成
膜工程（図１（ｂ）参照）、開口工程（図１（ｃ）参
照）、第３成膜工程（図１（ｄ）参照）を、第１実施例
と同様に行う。

【００９８】上記第３成膜工程の実行後には、図１１
（ａ）に示すように、溝パターン４２（図２（ｈ）参
照）となる領域、つまり、最終的に梁構造体２、第１の
固定電極８、９、第２の固定電極１０、１１、電極取出
部１２、１３、１４、１５となる部分以外の領域に対応
した部分のポリシリコン膜３８をドライエッチングによ
り除去して凹部３８ａを形成する工程を行う。

【００９９】この後には、図１１（ｂ）に示す貼り合わ
せ工程を行うものであり、この工程では、第１実施例に
おけるイオン注入工程（図１（ｅ）参照）を経た単結晶
シリコン基板３１を利用して、同第１実施例における貼
り合わせ工程（図２（ｆ）参照）と基本的に同様の手順
を踏むことにより、単結晶シリコン基板３９を単結晶シ
リコン基板３１側のポリシリコン薄膜３８に貼り合わせ
る。

【０１００】図１１（ｃ）に示す剥離工程では、単結晶
シリコン基板３１及び３９の一体物に対して第１実施例
と同様の熱処理を施すことによって、単結晶シリコン基
板３９をイオン注入層４１により形成される欠陥層領域
部分で剥離することにより、単結晶シリコン基板３１上
にシリコン酸化膜３２を介して単結晶シリコン薄膜３９
ａ″が積層された形態のＳＯＩ構造を形成する。但し、
この場合には、単結晶シリコン基板３９における凹部３
８ａに対応した部分については、ポリシリコン薄膜３８
側と接合されていないため当該単結晶シリコン基板３９
側に残置された状態となるものであり、従って、単結晶
シリコン薄膜３９ａ″には、梁構造体２、第１の固定電
極８及び９、第２の固定電極１０及び１１、電極取出部
１２、１３、１４、１５を画定する溝パターン４２′が
形成されることになる。尚、上記のような剥離のための
熱処理の後には、前記貼り合わせ面の接合強度の強化の
ための熱処理を行うと共に、梁構造体２などを構成する
ための単結晶シリコン薄膜３９ａに対してリン拡散など
により不純物を導入する処理を行うものである。

【０１０１】この後には、第１実施例における整形工程
（図３（ｉ）〜（ｋ））と同様の工程を行うことによ
り、半導体加速度センサを完成させる。尚、単結晶シリ
コン薄膜３９ａ″上に生じた欠陥層及び微小段差を機械
研磨により除去及び平滑化する必要がある場合には、そ
の機械研磨工程を、図３（ｉ）に示す工程中、つまり同
図に示すシリコン酸化膜４３を成膜した状態において行
えば良い。

【０１０２】このような構成とした本実施例によって
も、比較的膜厚が大きい単結晶シリコン薄膜３９ａに対
してトレンチエッチングを行う工程、つまり所要時間が
大幅に長引く工程を行う必要がなくなるという利点があ
る。

【０１０３】（第７の実施の形態）図１２には、本発明
の第７実施例による半導体加速度センサの製造工程例が
摸式的に示されており、以下これについて前記第１実施
例との相違点を中心に説明する。

【０１０４】図１２（ａ）及び（ｂ）に示す第１成膜工
程では、ベース基板１のための単結晶シリコン基板３１
上に、熱酸化或いはＣＶＤ法などにより下層側絶縁体薄
膜１６のためのシリコン酸化膜３２を成膜し、最終的に
配線パターン１９〜２２及び下部電極２３となる領域を
ドライエッチングにより除去することにより、他の部位
より薄くなった段差部３２ａを形成する（図１２（ａ）
参照）。次いで、シリコン酸化膜３２上に、ＣＶＤ法な
どにより導電性薄膜１７のためのポリシリコン薄膜３３
を成膜した後に、シリコン酸化膜３２をストッパとした
機械研磨を施すことにより上面を平坦化し、その後にリ
ン拡散などによりポリシリコン膜３３に不純物を導入す
る（図１２（ｂ）参照）。

【０１０５】図１２（ｃ）に示す第２成膜工程では、シ
リコン酸化膜３２及びポリシリコン酸化膜３３上に、Ｃ
ＶＤ法などにより上層側絶縁体薄膜１８のためのシリコ
ン窒化膜３４及びシリコン酸化膜３５を成膜する。

【０１０６】図１２（ｄ）に示す開口工程では、シリコ
ン酸化膜３５及びシリコン窒化膜３４の積層体に対し
て、フォトリソグラフィを経てエッチング処理を施すこ
とにより、アンカー部３ａ〜３ｄ、８ａ〜１５ａの形成
領域に開口部３６を形成する。図１２（ｅ）に示す第３
成膜工程では、開口部３６に対しポリシリコン薄膜３７
を埋め込んだ後に、リン拡散などにより不純物を導入
し、さらに、そのポリシリコン薄膜３７及びシリコン酸
化膜３４上に貼り合わせ用のポリシリコン薄膜３８を成
膜し、機械研磨により平坦化する。これにより、ポリシ
リコン薄膜３７は、前記導電性薄膜１７のためのポリシ
リコン薄膜３３に対して開口部３６を通じて電気的に接
続された状態となる。

【０１０７】この後には、第１実施例と同様のイオン注
入工程（図１（ｅ）参照）、貼り合わせ工程（図２
（ｆ）参照）、剥離工程（図２（ｇ）参照）、整形工程
（図２（ｈ）及び図３（ｉ）〜（ｋ）参照）を実行する
ことにより、半導体加速度センサを完成させる。

【０１０８】（その他の実施の形態）尚、本発明は上記
した実施例に限定されるものではなく、次のような変形
または拡張が可能である。半導体基板や成長工程で形成
される半導体層の半導体材料としては、実施例で述べた
ような単結晶シリコンに限られるものではなく、４族元
素を主体とした半導体材料であれば、例えば、Ｇｅ（ゲ
ルマニウム）、ＳｉＣ（炭化シリコン）、ＳｉＧｅ（シ
リコンゲルマニウム）などより成る多結晶半導体基板や
多結晶膜を成長させた半導体基板、或いはダイヤモンド
などの基板を用いることができる。

【０１０９】ベース基板１としては、単結晶シリコン基
板３１に限らず、他の半導体基板或いは絶縁性を有する
セラミック基板やガラス基板などを用いることもでき
る。この場合、ベース基板そのものが絶縁性を有するも
のであれば、ベース基板上に絶縁体薄膜（実施の形態で
はシリコン酸化膜３２）を別途に形成する工程を行う必
要がなくなる。

【０１１０】第２実施例では、剥離工程を経た単結晶シ
リコン基板３９（単結晶シリコン薄膜３９ａ′）の表面
にエピタキシャル成長による単結晶シリコン層４９を形
成する構成としたが、当該単結晶シリコン基板３９の表
面にアモルファス層を形成し、これを熱処理により固相
成長させることによって単結晶シリコン層を形成する構
成としても良い。

【０１１１】第３実施例では、貼り合わせ工程の実行前
に単結晶シリコン基板３９の表面にエピタキシャル成長
による単結晶シリコン層５０を形成する構成としたが、
その単結晶シリコン基板３９の表面にアモルファス層を
形成した状態にて貼り合わせ工程及び剥離工程を順次実
行し、この後に熱処理を行うことにより、単結晶シリコ
ン基板３１側に貼り合された状態のアモルファス層を固
相成長させて単結晶シリコン層を形成する構成としても
良い。

【０１１２】容量型の半導体加速度センサの製造方法に
適用した実施例について説明したが、ヨーレート、振
動、角速度などの物理量を検出するためのセンサなどに
も適用できる。また、梁構造体に可動電極を備えた加速
度センサについて説明したが、梁構造体に歪みゲージ抵
抗を備えて成るピエゾ抵抗型の半導体加速度センサにも
適用することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例による製造工程を摸式的に
示す断面図その１

【図２】同製造工程を摸式的に示す断面図その２

【図３】同製造工程を摸式的に示す断面図その３

【図４】半導体加速度センサの要部の平面図

【図５】図４中のＶ−Ｖ線に沿った断面図

【図６】本発明の第２実施例による製造工程を摸式的に
示す断面図

【図７】本発明の第３実施例による製造工程を摸式的に
示す断面図

【図８】本発明の第４実施例による製造工程を摸式的に
示す断面図

【図９】半導体加速度センサの基本構造を示す断面図

【図１０】本発明の第５実施例による製造工程を摸式的
に示す断面図

【図１１】本発明の第６実施例による製造工程を摸式的
に示す断面図

【図１２】本発明の第７実施例による製造工程を摸式的
に示す断面図

【符号の説明】

１はベース基板、２、２′は梁構造体、３ａ〜３ｄはア
ンカー部、７ａ、７ｂは可動電極、８、８′、９は第１
の固定電極、８ａ、９ａはアンカー部、１０、１０′、
１１は第１の固定電極、１０ａ、１１ａはアンカー部、
１６は下層側絶縁体薄膜、１７は導電性薄膜、１８は上
層側絶縁体薄膜、１９〜２２は配線パターン、３１は単
結晶シリコン基板（ベース基板）、３２はシリコン酸化
膜（絶縁体薄膜）、３２ａは段差部、３３はポリシリコ
ン薄膜（第１の導電層用薄膜）、３４はシリコン窒化膜
（エッチングストッパ膜）、３５はシリコン酸化膜（犠
牲層用薄膜）、３６は開口部、３７はポリシリコン薄膜
（第２の導電層用薄膜）、３８ａは凹部、３９は単結晶
シリコン基板（半導体基板）、３９ａ、３９ａ′、３９
ａ″は単結晶シリコン薄膜、４１、４１′、４１″はイ
オン注入層、４２は溝パターン、４９、５０は単結晶シ
リコン層（半導体層）、５１はフォトレジスト（レジス
ト層）を示す。

Claims

【特許請求の範囲】

【請求項１】ベース基板（１、３１）と、このベース基板（１、３１）上に当該ベース基板と電気
的に絶縁された状態のアンカー部（３ａ、３ｂ、３ｃ、
３ｄ）を介して支持され、力学量の作用に応じて変位す
る半導体材料製の梁構造体（２、２′）とを備え、力学量が作用した状態での前記梁構造体（２、２′）の
変位をセンサ出力として取り出すようにした半導体力学
量センサの製造方法において、前記ベース基板（１、３１）上に、前記アンカー部（３
ａ、３ｂ、３ｃ、３ｄ）及びこのアンカー部の周囲に位
置した犠牲層用薄膜（３５）を含む層を成膜する成膜工
程、前記ベース基板（１、３１）とは別途に用意した半導体
基板（３９）に対し、所定深さまでイオン注入を行って
イオン注入層（４１、４１′、４１″）を形成するイオ
ン注入工程、このイオン注入工程を経た半導体基板（３９）のイオン
注入側の面と前記成膜工程を経た前記ベース基板（１、
３１）側の成膜側の面とを貼り合わせる貼り合わせ工
程、熱処理を施すことにより前記半導体基板（３９）を前記
イオン注入層（４１、４１′、４１″）により形成され
る欠陥層領域部分で剥離する剥離工程、前記ベース基板（１、３１）側に貼り合わされた状態の
半導体基板（３９）を所定形状に加工すると共に、前記
犠牲層用薄膜（３５）をウエットエッチングにより除去
することによって前記アンカー部（３ａ、３ｂ、３ｃ、
３ｄ）により支持された状態の梁構造体（２、２′）を
形成する整形工程、を実行することを特徴とする半導体
力学量センサの製造方法。
【請求項２】前記イオン注入工程では、前記半導体基
板（３９）に対し、前記梁構造体（２、２′）の厚さ寸
法に対応した深さ位置までイオン注入を行うことにより
イオン注入層（４１）を形成することを特徴とする請求
項１記載の半導体力学量センサの製造方法。
【請求項３】前記イオン注入工程では、前記半導体基
板（３９）に対し、前記梁構造体（２、２′）の厚さ寸
法より浅い深さ位置までイオン注入を行うことによりイ
オン注入層（４１′）を形成するように構成され、前記剥離工程の実行後において、前記ベース基板（１、
３１）側に貼り合わされた状態の前記半導体基板（３
９）の剥離部分の表面に、半導体を成長させることによ
って前記梁構造体（２、２′）の厚さ寸法に対応した膜
厚の半導体層（４９）を形成する成長工程を実行し、この後に前記整形工程を実行することを特徴とする請求
項１記載の半導体力学量センサの製造方法。
【請求項４】前記イオン注入工程では、前記半導体基
板（３９）に対し、前記梁構造体（２、２′）の厚さ寸
法より浅い深さ位置までイオン注入を行うことによりイ
オン注入層（４１′）を形成するように構成され、前記貼り合わせ工程の実行前において、前記半導体基板
（３９）のイオン注入側の面に、半導体を前記イオン注
入層（４１′）での剥離が起きる温度より低い温度にて
成長させることによって前記梁構造体（２、２′）の厚
さ寸法に対応した膜厚の半導体層（５０）を形成する成
長工程を実行し、この後に前記貼り合わせ工程、剥離工程及び整形工程を
実行することを特徴とする請求項１記載の半導体力学量
センサの製造方法。
【請求項５】前記成長工程では、エピタキシャル成長
により半導体層（４９、５０）を形成するように構成さ
れていることを特徴とする請求項３または４記載の半導
体力学量センサの製造方法。
【請求項６】前記ベース基板（１、３１）の材料とし
て半導体材料を使用し、前記成膜工程では、上記ベース
基板（１、３１）上に絶縁体薄膜（３２）を形成した後
に、その絶縁体薄膜（３２）上に前記犠牲層用薄膜（３
５）を含む層を形成することを特徴とする請求項１ない
し５の何れかに記載の半導体力学量センサの製造方法。
【請求項７】ベース基板（１、３１）と、このベース基板（１、３１）上に当該ベース基板と電気
的に絶縁された状態のアンカー部（３ａ、３ｂ、３ｃ、
３ｄ）を介して支持され、可動電極（７ａ、７ｂ）を一
体に有する半導体材料製の梁構造体（２、２′）と、ベース基板（１、３１）上に当該ベース基板と電気的に
絶縁された状態で形成され、前記可動電極（７ａ、７
ｂ）と所定距離を存して対向配置された半導体材料製の
固定電極（８、８′、９、１０、１０′、１１）とを備
え、力学量が作用した状態での前記梁構造体（２、２′）の
変位に伴う前記可動電極（７ａ、７ｂ）及び固定電極
（８、８′、９、１０、１０′、１１）間の静電容量の
変化をセンサ出力として取り出すようにした容量型の半
導体力学量センサの製造方法において、前記ベース基板（１、３１）上に、配線パターン（１
９、２０、２１、２２）を形成するための第１の導電層
用薄膜（３３）を、当該ベース基板（１、３１）と電気
的に絶縁した状態で成膜する第１成膜工程、前記第１の導電層用薄膜（３３）上に犠牲層用薄膜（３
５）を形成する第２成膜工程、前記犠牲層用薄膜（３５）における前記アンカー部（３
ａ、３ｂ、３ｃ、３ｄ）及び固定電極（８、８′、９、
１０、１０′、１１）の各形成領域に前記第１の導電層
用薄膜（３３）に臨む複数の開口部（３６）を形成する
開口工程、前記開口部（３６）を含む前記犠牲層用薄膜（３５）上
の所定領域に、前記第１の導電層用薄膜（３３）に対し
当該開口部（３６）を通じて電気的に接続された状態の
第２の導電性薄膜（３７）を形成する第３成膜工程、前記ベース基板（１、３１）とは別途に用意した半導体
基板（３９）に対し、所定深さまでイオン注入を行って
イオン注入層（４１、４１′、４１″）を形成するイオ
ン注入工程、このイオン注入工程を経た半導体基板（３９）のイオン
注入側の面と前記第３成膜工程を経た前記ベース基板
（１、３１）における第２の導電性薄膜（３７）側の面
とを貼り合わせる貼り合わせ工程、熱処理を施すことにより前記半導体基板（３９）を前記
イオン注入層（４１、４１′、４１″）により形成され
る欠陥層領域部分で剥離する剥離工程、前記ベース基板（１、３１）側に貼り合わされた状態の
半導体基板（３９）に対して、前記梁構造体（２、
２′）並びに固定電極（８、８′、９、１０、１０′、
１１）を画定する溝パターン（４２）を形成するなどの
加工を施すと共に、前記犠牲層用薄膜（３５）をウエッ
トエッチングにより除去することによって前記アンカー
部（３ａ、３ｂ、３ｃ、３ｄ）により支持された状態の
梁構造体（２、２′）並びに前記固定電極（８、８′、
９、１０、１０′、１１）を形成する整形工程、を実行
することを特徴とする半導体力学量センサの製造方法。
【請求項８】前記第３成膜工程では、前記犠牲層用薄
膜（３５）における前記開口部（３６）に対応した領域
のみに前記第１の導電層用薄膜（３３）と電気的に接続
された状態の第２の導電性薄膜（３７）を形成すること
を特徴とする請求項７記載の半導体力学量センサの製造
方法。
【請求項９】前記第３成膜工程では、前記開口工程に
より形成された開口部（３６）に対し前記第２の導電層
用薄膜（３７）を埋め込んだ後に、当該第２の導電層用
薄膜（３７）と同材質の材料を堆積し、この状態で第１
の導電層用薄膜（３７）の埋め込み段差を平坦化するた
めの平坦化研磨を行うことを特徴とする請求項８記載の
半導体力学量センサの製造方法。
【請求項１０】前記第２成膜工程の実行前に、前記第
１の導電層用薄膜（３３）及び犠牲層用薄膜（３５）と
の間に介在された状態となるエッチングストッパ膜（３
４）を形成する工程を実行することを特徴とする請求項
７ないし９の何れかに記載の半導体力学量センサの製造
方法。
【請求項１１】前記イオン注入工程では、前記半導体
基板（３９）に対し、前記梁構造体（２、２′）の厚さ
寸法に対応した深さ位置までイオン注入を行うことによ
りイオン注入層（４１）を形成することを特徴とする請
求項７ないし１０の何れかに記載の半導体力学量センサ
の製造方法。
【請求項１２】前記イオン注入工程では、前記半導体
基板（３９）に対し、前記梁構造体（２、２′）の厚さ
寸法より浅い深さ位置までイオン注入を行うことにより
イオン注入層（４１′）を形成するように構成され、前記剥離工程の実行後において、前記ベース基板（１、
３１）側に貼り合わされた状態の前記半導体基板（３
９）の剥離部分の表面に、半導体を成長させることによ
って前記梁構造体（２、２′）の厚さ寸法に対応した膜
厚の半導体層（４９）を形成する成長工程を実行し、この後に前記整形工程を実行することを特徴とする請求
項７ないし１０の何れかに記載の半導体力学量センサの
製造方法。
【請求項１３】前記イオン注入工程では、前記半導体
基板（３９）に対し、前記梁構造体（２、２′）の厚さ
寸法より浅い深さ位置までイオン注入を行うことにより
イオン注入層（４１′）を形成するように構成され、前記貼り合わせ工程の実行前において、前記半導体基板
（３９）のイオン注入側の面に、半導体を前記イオン注
入層（４１′）での剥離が起きる温度より低い温度にて
成長させることによって前記梁構造体（２、２′）の厚
さ寸法に対応した膜厚の半導体層（５０）を形成する成
長工程を実行し、この後に前記貼り合わせ工程、剥離工程及び整形工程を
実行することを特徴とする請求項７ないし１０の何れか
に記載の半導体力学量センサの製造方法。
【請求項１４】前記成長工程では、エピタキシャル成
長により半導体層（４９、５０）を形成するように構成
されていることを特徴とする請求項１２または１３記載
の半導体力学量センサの製造方法。
【請求項１５】前記イオン注入工程では、前記半導体
基板（３９）のイオン注入側の面に対し、最終的に梁構
造体（２、２′）及び固定電極（８、８′、９、１０、
１０′、１１）となる部分以外の領域と一致した形状の
レジスト層（５１）を形成しておき、この状態から前記
梁構造体（２、２′）の厚さ寸法に対応した深さ位置ま
でイオン注入を行うことによりイオン注入層（４１″）
を形成することを特徴とする請求項７ないし１０の何れ
かに記載の半導体力学量センサの製造方法。
【請求項１６】前記第３成膜工程では、前記開口部
（３６）を含む前記犠牲層用薄膜（３５）上の所定領域
に、前記第１の導電層用薄膜（３３）に対し当該開口部
（３６）を通じて電気的に接続された状態の第２の導電
性薄膜（３７）及びこれを覆う貼り合わせ用薄膜（３
８）を形成するように構成され、上記第３成膜工程の実行後に、最終的に梁構造体（２、
２′）及び固定電極（８、８′、９、１０、１０′、１
１）となる部分以外の領域に対応した部分の貼り合わせ
用薄膜（３８）を除去して凹部（３８ａ）を形成する工
程を行った後に、前記貼り合わせ工程を行うことを特徴
とする請求項７ないし１５の何れかに記載の半導体力学
量センサの製造方法。
【請求項１７】前記第１成膜工程では、ベース基板
（１、３１）上に、絶縁体薄膜（３２）を成膜すると共
に、前記配線パターン（１９、２０、２１、２２）のた
めの領域を除去することにより他の部位より薄くなった
段差部（３２ａ）を形成し、この段差部（３２ａ）上に
第１の導電層用薄膜（３３）を成膜するように構成され
ていることを特徴とする請求項７ないし１６の何れかに
記載の半導体力学量センサの製造方法。
【請求項１８】前記整形工程の実行前または実行後
に、少なくとも前記可動電極（７ａ、７ｂ）及び固定電
極（８、８′、９、１０、１０′、１１）を構成する半
導体部分に不純物を導入することを特徴とする請求項７
ないし１７の何れかに記載の半導体力学量センサの製造
方法。
【請求項１９】前記ベース基板（１、３１）の材料と
して半導体材料を使用し、前記第１成膜工程では、上記
ベース基板（１、３１）上に絶縁体薄膜（３２）を形成
した後に、その絶縁体薄膜（３２）上に前記第１の導電
層用薄膜（３３）を形成することを特徴とする請求項７
ないし１８の何れかに記載の半導体力学量センサの製造
方法。
【請求項２０】前記第１及び第２の導電性薄膜は、多
結晶シリコンに不純物を導入して形成されることを特徴
とする請求項７ないし１９の何れかに記載の半導体力学
量センサの製造方法。
【請求項２１】前記半導体基板（３９）は単結晶半導
体基板であることを特徴とする請求項１ないし２０の何
れかに記載の半導体力学量センサの製造方法。
【請求項２２】前記半導体層（４９、５０）は単結晶
半導体層であることを特徴とする請求項３ないし５及び
１２ないし１４の何れかに記載の半導体力学量センサの
製造方法。