JP2008098643A - パワーモスエフ・イー・ティー - Google Patents

Abstract

【課題】ゲートとソース間の接触面を広めて電流の流れるチャネル幅を増大させたパワーＭＯＳＦＥＴ構造を提供すること。
【解決手段】ソース間が連結パターン１５で相互に連結され、一つのソースが２個のＭＯＳＦＥＴのボディ−領域に形成されるチャネルに電子を供給し、ソースとチャネルとが接する面が最大となるように様々に変形させて、小さい面積で大きい電流が流れるようにし、電場がゲートエッジに集中するのを防止する構成とした。
【選択図】図２Ａ

Description

本発明は、パワーモスエフ・イー・ティー（ＭＯＳ−ＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に係り、より詳細には、一つのソースが２個のチャネルに電子を提供し、ソースとゲート間の接する面積を様々に変形させて電流性能を最大化したパワーＭＯＳ−ＦＥＴに関する。

一般に、パワーＭＯＳ−ＦＥＴは、通常は酸化絶縁層として二酸化ケイ素絶縁層を持つ電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一つで、ゲート（ＧＡＴＥ）は、半導体内にある流出源伝導チャネルと、酸化絶縁層によって分離されており、入力電荷量を充電させたり除去するパルス程度のゲート入力電圧を必要とし、両極性トランジスタよりも少ない電力で作動する半導体素子である。

パワーＭＯＳ−ＦＥＴは、半導体基板にソース、ドレイン、ボディー領域が形成され、これらソース、ドレイン、ボディー領域の形成された半導体基板上にゲート酸化膜とゲートが形成されてなる構造を持つ。

このようなパワーＭＯＳ−ＦＥＴの構造において、電極であるソース、ドレイン、ゲートの上部にはそれぞれ電気的信号を印加するための金属配線が連結され、このような連結の部分がコンタクトである。

このようなパワーＭＯＳ−ＦＥＴは、基板であるウエハ上にｎ＋層とｎ−層が設けられており、底面と最上面に交互に形成されたｐ拡散領域とｎ＋領域が形成されている。

上記基板上において、ゲート電極は一対のｎ＋領域間の前記ｐ領域を横切った位置に絶縁層を通して形成されており、ガラスコーティングで被覆されたソース電極は絶縁領域を除いて前記ｐ領域とｎ＋領域を接続させるように最上面上に形成されている。

一方、基板の底面にドレイン電極が形成されているため、ソース領域とドレイン領域間のチャネルは縦方向に形成され、ゲートにより制御されるように設計されている。

また、このようなパワーＭＯＳ−ＦＥＴは、外部とゲート電極及びソース電極を接続するために、各電極は基板上に形成されたゲートパッド及びソースパッドから引き出されることができる。

このようなパワーＭＯＳ−ＦＥＴについて簡略に説明すると、ゲート（ＧＡＴＥ）に電圧を印加し、半導体基板であるボディー（ＢＯＤＹ）をＧＮＤに連結すると、絶縁体を基準にしたとき、上／下がキャパシタ（ＣＡＰＡＣＩＴＯＲ）の形態をなす。こうした状態でゲートに（＋）電圧を印加すると、ゲートには（＋）電荷が形成され、対向側のＰ型基板には絶縁体の真下に限って（−）電荷が形成される。

この時、絶縁体を基準に相対向している（＋）電荷と（−）電荷は同量でなくてはならず、よって、充分な電圧が加えられると２つのＮ＋(ソース、ドレイン)間に（−）電荷からなる道ができるが、これをチャネルと通称する。

このような状態でドレインに電圧を印加すると、上記のチャネルに沿って電流が流れる。しかし、ゲートの電圧が切れるとチャネルが消え、電流は流れなくなる。したがって、一定の電圧がドレインに継続して加えられているとしても、ゲートの電圧を調節することでドレインにおける電流を調節可能なわけである。

このような従来のパワーＭＯＳ−ＦＥＴは、図１Ａ及び図１Ｂに示すように、ボディー１がゲート２で囲まれて孤立しているため、電位（ｐｏｔｅｎｔｉａｌ）が変動するのを防ぐためにはすべてのボディー１端子を半導体基板表面に引き抜かねばならない。このような構造では、全体面積においてボディー１端子の占める面積が広くなり、高い電流駆動を必要とする素子の場合、その面積の大きさが非常に大きくなってしまう。

また、一つのソース３が一つのゲート２にのみ電子を提供する構造となっているため、ソース３とゲート２とが接する部分が小さく、電流駆動の効率が低下するという問題点があった。

本発明は上記の問題点を解決するためのもので、その目的は、単位領域（それぞれのチップ（ｃｈｉｐ））に対して小さい面積を占めながらも、ゲートとソース間の接触面を広めて電流の流れるチャネルの幅を増大させたパワーＭＯＳ−ＦＥＴの構造を提供することにある。

本発明の他の目的は、ゲートとソース間の接触面を広めて電流の流れる幅を増大させる過程で生じうるソースとボディー間の順方向バイアスを防止できるパワーＭＯＳ−ＦＥＴの構造を提供することにある。

本発明のさらに他の目的は、ゲートとソース間の接触面を広めて電流の流れる幅を増大させる過程でゲート構造が急に変わるのを防止することによって衝突イオン化（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）の発生を防止するパワーＭＯＳ−ＦＥＴの構造を提供することにある。

上記の目的を達成する本発明は、ソース間連結パターンを通してゲートに電流を供給するパワーモスエフ・イー・ティーであって、前記ソース間連結パターンは、複数のゲートに接する所定のパターン経路をなし、前記複数のゲートに対する接面積を経由して延在して電流を供給する構成とした。

前記ソース間連結パターンは、前記複数のゲートに接する接面積を蛇行状に経由して延びる蛇行パターン（ｍｅａｎｄｅｒｉｎｇ ｐａｔｔｅｒｎ）で形成されることを特徴とする。

前記ソース間連結パターンは、前記複数のボディーを連結する直線経路上から直角に延び、前記ゲートのそれぞれの方向に複数延在するギザギザのパターン（ｊａｇｇｅｄ ｐａｔｔｅｒｎ）で形成されることを特徴とする。

前記ソース間連結パターンは、経路の延長して折り曲げられる両側端に外側角が１つ以上形成され、前記ボディーを囲むソースの外側境界まで蛇行状に経由しつつ延在することを特徴とする。

前記蛇行状に延在するソース間連結パターンは、三角波、矩形波またはサイン波の形状のいずれかであることを特徴とする。

本発明によれば、単位領域（それぞれのチップ）に対して小さい面積を占めながらも複数のゲートとソース間の接触面を広めて電流の流れる幅を増大させるため、電流の流れ効率を向上させることが可能になる。

また、本発明によれば、ゲートとボディー間の接触面を広めて電流の流れる幅を増大させる過程で発生しうるソースとボディー間の順方向バイアスを防止することが可能になる。

また、本発明によれば、ゲートとソース間の接触面を広めて電流の流れる幅を増大させる過程でゲート構造が急に変わらないようにしたため、衝突イオン化を防止することが可能になる。

以下、添付の図面を参照しつつ、本発明に係るパワーＭＯＳ−ＦＥＴの好適な実施例について詳細に説明する。図２Ａは、本発明の第１実施例によるパワーＭＯＳ−ＦＥＴの平面図であり、図２Ｂは、図２ＡのＢ−Ｂ’線に沿ったパワーＭＯＳ−ＦＥＴの断面図であり、図３は、本発明の第２実施例によるパワーＭＯＳ−ＦＥＴの上面図であり、図４は、図３の要部を示す拡大平面図であり、図５は、本発明の第３実施例によるパワーＭＯＳ−ＦＥＴの上面図であり、図６は、図５の要部を示す拡大図であり、図７Ａは、図３に示すパワーＭＯＳ−ＦＥＴにおいてソースラインの屈曲部分を示す図であり、図７Ｂは、図６に示すパワーＭＯＳ−ＦＥＴにおいてソースラインの屈曲部分を示す図であり、図８Ａ及び図８Ｂは、本発明の第４実施例によるパワーＭＯＳ−ＦＥＴの構造を示す上面図である。

第１実施例
まず、本発明の第１実施例によるパワーＭＯＳ−ＦＥＴは、図２Ａに示すように、従来の構造とは違い、ｎ＋ドーパントによって形成されたソース間の連結パターン１５がそれぞれのゲートによって孤立されないように一側方向に第１ボディー１３と第２ボディー１４とを相互に連結し、Ｂ−Ｂ’線に沿った切断面の図２Ｂに示すように、ｎ＋領域の下とドリフト領域の上でｐ型ボディー１６がトンネルのような形態で相互に連結されている。

このようにソース間の連結パターン１５によって第１ボディー１３と第２ボディー１４に連結されたｎ＋領域とゲート１１，１２が会う面は、ソース間の連結パターン１５の両側面に大きく増加し、この両側面を通して電流が流れるので、パワーＭＯＳ−ＦＥＴの単位面積当たりの電流性能（ｃｕｒｒｅｎｔ ｃａｐａｂｉｌｉｔｙ）をより向上させることができる。

第２実施例
本発明の第２実施例によるパワーＭＯＳ−ＦＥＴは、第１ボディー２３と第２ボディー２４がソース間連結パターン２５を介して相互に連結されるようにし、小さい面積で大きい電流が流れるようにする構造とするに当たり、ソース間連結パターン２５が２個のゲート、すなわち、第１ゲート２１と第２ゲート２２に電子を提供して高電流性能に寄与できるようにし、この場合、ソース間連結パターン２５が第１ゲート２１と第２ゲート２２の占有面積を経由して延在することができる。すなわち、図３に示すように、第１ボディー２３と第２ボディー２４間の連結を直線ではなく蛇行パターン（Ｍｅａｎｄｅｒｉｎｇ ｐａｔｔｅｒｎ）としてチップで占める面積は小さくする一方、第１ゲート２１と第２ゲート２２との接触面を広めて電流の流れるチャネル幅を効率的に向上させる。

この時、ソース間連結パターン２５は、その経路の折り曲げられる両側端には外側角が１つ形成されて三角波の形状とされても良く、２つ以上形成されて矩形波の形状とされても良い。また、角部なしに湾曲したサイン波の形状にしても良く、蛇行パターン、すなわち、経路変更される反復回数は、１度または２度以上にすることができ、その適用は、ＭＯＳ−ＦＥＴの特性と基板の面積及びウエハに形成されるＭＯＳ−ＦＥＴの個数に基づいて選択的に変更可能である。

本発明では、ソース間連結パターン２５に矩形波の形状を適用した実施例で説明する。

第３実施例
次に、パワーＭＯＳ−ＦＥＴは、第２実施例のように、ソース間連結パターンを蛇行状にしても、長さの延在には限界がある。その理由は、図４に示すように、第１ボディー２３と第２ボディー２４間の連結中間部分に位置したソース間連結ドレイン領域で衝突イオン化が発生すると、正孔（ｈｏｌｅ）がシリコン表面に在るボディー端子まで流れるべき経路が長くなるからである。

参考までに、衝突イオン化は、ソース間連結ドレイン領域全体にわたって発生可能で、ボディー端子の近くで発生することができるが、この時に問題とされるのは、ボディーの電圧が上昇し、ソースとボディー間に順方向バイアスがかかる恐れがあるということである。

したがって、ソース間連結パターンの長さは、前述のようなスナップバッグ（ｓｎａｐ ｂａｃｋ）現象の生じない範囲内で増加しなけはればならないが、上記のような蛇行状のパターンで発生可能であることを勘案すべきである。

したがって、図５に示すように、本発明の第３実施例によるパワーＭＯＳ−ＦＥＴは、ソース間連結パターン３５が、第１ボディー３３と第２ボディー３４とを連結する直線経路上に直角延在するものの、第１ゲート３１と第２ゲート３２のそれぞれの方向に同じ位置から延在するギザギザのパターン（ｊａｇｇｅｄ ｐａｔｔｅｒｎ）とされる。

このようにギザギザのパターン（ｊａｇｇｅｄ ｐａｔｔｅｒｎ）にすると、衝突イオン化の生じた箇所とボディー端子までの長さが減り、スナップバック現象の発生確率が低くなるので、結果として前述の蛇行状のパターンに比べてソースとボディー（ｂｏｄｙ）間に順方向バイアスがかかる可能性が低減する。

ここで、ソース間連結パターン３５を第１ボディー３３と第２ボディー３４とを連結する直線経路上に垂直延在させるものの、第１ゲート３１と第２ゲート３２のそれぞれの方向に同じ位置から延在させても良く、相互にずれるように延在させても良い。

また、その延在させる個数は１つであっても良く、２つ以上であっても良いが、このような設計変更は、前述の実施例と同様に、ＭＯＳ−ＦＥＴの特性と基板の面積及びウエハに形成されるＭＯＳ−ＦＥＴの個数に基づいて選択的に適用すれば良い。

第４実施例
最後に、前述のような本発明によるパワーＭＯＳ−ＦＥＴは、ソース間連結パターンにおいてドリフト領域は電場が大きくかかるため、衝突イオン化が発生しやすい。したがって、電場の集中する領域が発生するとしたら、これに対する改善が必要である。

このような電場は、図７Ａ及び図７Ｂにそれぞれ丸付けのＣ及びＤで表示したように、構造が突然に変わる箇所で主として集中するので、本発明の第４実施例によるパワーＭＯＳ−ＦＥＴは、図８Ａに示すように、蛇行パターン（ｍｅａｎｄｅｒｉｎｇ ｐａｔｔｅｒｎ）では、第１ゲート４１と第２ゲート４２がソース間連結パターン４５と会う箇所に直角の角部が形成されないように面取り（例えば４５°）される。

また、本発明の第４実施例によるパワーＭＯＳ−ＦＥＴは、図８Ｂに示すように、ギザギザのパターン（ｊａｇｇｅｄ ｐａｔｔｅｒｎ）においても同様、第１ゲート５１と第２ゲート５２がソース間連結パターン５５と会う箇所に直角の角部が形成されないようにする。

すなわち、第１ゲート４１，５１と第２ゲート４２，５２の構造が急に変わらないように、ソース間連結パターン４５，５５が直線経路を離脱して第１ゲート４１，５１と第２ゲート４２，５２の占有面積を経由して形成される場合、形成される角部に対して急な角度変更を防止するように面取り面（ｃｈａｍｆｅｒ）４６，５６を形成し、電場の集中を低減できる。

従来のパワーＭＯＳ−ＦＥＴの構造を示す平面図である。 図１ＡのＡ−Ａ’線に沿った断面図である。 本発明の第１実施例によるパワーＭＯＳ−ＦＥＴの平面図である。 図２ＡのＢ−Ｂ’線に沿ったパワーＭＯＳ−ＦＥＴの断面図である。 本発明の第２実施例によるパワーＭＯＳ−ＦＥＴの平面図である。 図３の要部を示す拡大図である。 本発明の第３実施例によるパワーＭＯＳ−ＦＥＴの平面図である。 図５の要部を示す拡大図である。 図３に示すパワーＭＯＳ−ＦＥＴにおいてソースラインの屈曲部分を示す図である。 図６に示すパワーＭＯＳ−ＦＥＴにおいてソースラインの屈曲部分を示す図である。 本発明の第４実施例によるパワーＭＯＳ−ＦＥＴの構造を示す平面図である。 本発明の第４実施例によるパワーＭＯＳ−ＦＥＴの構造を示す平面図である。

符号の説明

１１、１２ ゲート、 １３ 第１ボディー、 １４ 第２ボディー、 １５ 連結パターン、 １６ ｐ型ボディー。

Claims (12)

1. ソース間連結パターンを通してゲートに電流を供給するパワーモスエフ・イー・ティーにおいて、
   前記ソース間連結パターンは、複数のゲートに接する所定のパターン経路をなし、前記複数のゲートに対する接面積を経由して延在して電流を供給することを特徴とするパワーモスエフ・イー・ティー。
2. 前記ソース間連結パターンは、前記複数のゲートに接する接面積を蛇行状に経由して延びる蛇行パターンで形成されることを特徴とする請求項１に記載のパワーモスエフ・イー・ティー。
3. 前記ソース間連結パターンは、複数のボディーを連結する直線経路上から直角に延び、前記ゲートのそれぞれの方向に複数延在するギザギザのパターンで形成されることを特徴とする請求項１に記載のパワーモスエフ・イー・ティー。
4. 前記ソース間連結パターンは、経路の延長して折り曲げられる両側端に外側角が１つ以上形成され、ボディーを囲むソースの外側境界まで蛇行状に経由しつつ延在することを特徴とする請求項２に記載のパワーモスエフ・イー・ティー。
5. 前記蛇行状に延在するソース間連結パターンは、三角波の形状であることを特徴とする請求項２に記載のパワーモスエフ・イー・ティー。
6. 前記蛇行状に延在するソース間連結パターンは、矩形波の形状であることを特徴とする請求項２に記載のパワーモスエフ・イー・ティー。
7. 前記蛇行状に延在するソース間連結パターンは、サイン波の形状であることを特徴とする請求項２に記載のパワーモスエフ・イー・ティー。
8. 前記ソース間連結パターンは、前記複数のボディーを連結する直線経路上において前記ボディーを囲むソースの外側境界まで直角に延びて複数形成されることを特徴とする請求項３に記載のパワーモスエフ・イー・ティー。
9. 前記ソース間連結パターンは、前記複数のボディーを連結する直線経路上において前記ゲートのそれぞれの方向に同じ直線経路の位置から直角に延在することを特徴とする請求項３に記載のパワーモスエフ・イー・ティー。
10. 前記ソース間連結パターンは、前記複数のボディーを連結する直線経路上において前記ゲートのそれぞれの方向に相互にずれるように延在することを特徴とする請求項３に記載のパワーモスエフ・イー・ティー。
11. 前記ソース間連結パターンの経路が前記複数のゲートの接面積を経由して延在する場合、延在するパターンの角部はそれぞれ急な角度変更を防止するように面取り面が形成されることを特徴とする請求項１に記載のパワーモスエフ・イー・ティー。
12. 前記面取り面は、４５°角度に傾斜して形成されることを特徴とする請求項１１に記載のパワーモスエフ・イー・ティー。

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