JP2007134500A - 双方向半導体装置 - Google Patents
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Abstract
【解決手段】p基板1(p型半導体基板)の表面層にnウェル領域2を形成し、nウェル領域2の表面にストライプ状のトレンチ3を複数形成し、トレンチ3を方形波状に屈曲させて幅広部21と幅狭部22を形成し、第1ソース電極配線18および第2ソース電極配線19をそれぞれトレンチ3を横切るように形成することで、デバイスピッチT1を短縮させ、チャネル密度を増大させて、オン抵抗の低減を図る。
【選択図】 図1
Description
図4から図6は、従来の双方向トレンチ横型パワーMOSFETの構成図であり、図4は要部平面図、図5は図4のD部の詳細図、図6は、図5のX−X線で切断した要部断面図である。これはnチャネルMOSFETの場合である。
図4および図5において、一本の蛇行して形成されるストライプ状のトレンチ53を形成し、このトレンチ53の側壁(トレンチ残し箇所70の側壁でもある)にゲート絶縁膜56を介して第1、第2ゲート電極57、58を形成する。トレンチ53が形成されないトレンチ残りの箇所70は、直線のストライプ状をしており、この箇所には第1、第2nソース領域59、61および第1、第2pコンタクト領域60、62をそれぞれ形成し、その上の層間絶縁膜64(図6参照)を形成し、この層間絶縁膜64に第1、第2コンタクトホール65、66を形成し、この第1、第2コンタクトホール65、66を介して第1、第2nソース領域59、61および第1、第2pコンタクト領域60、62と櫛の歯状の第1、第2ソース電極配線68、69とそれぞれ接続する。この第1、第2ソース電極配線68、69はソース電極とソース配線を兼ねている。第1、第2ゲート電極57、58は第1、第2ゲートポリシリコン配線73、75にそれぞれ接続し、この第1、第2ゲートポリシリコン配線73、75は第1、第2ゲート金属配線74、76とコンタクトホール77を介してそれぞれ接続する。
S1がS2に対して高電位の状態にあるとき、第2ゲート端子G2に正のゲート信号を与えて第2MOSFETオンさせると、S1−第1寄生ダイオード80−D−第2MOSFET79−S2の経路で主電流がS1からS2に向かって流れる。一方、S2がS1に対して高電位の状態にあるとき、第1ゲート端子G1に正のゲート信号を与えて第1MOSFETオンさせると、S2−第2寄生ダイオード81−D−第1MOSFET78−S1の経路で主電流がS2からS1に向かって流れる。このように、この素子は双方向に主電流を流すことができる。
コンタクトホールの両側のプロセスマージンN×2は、コンタクトホールのパターニング時のマスクアライメントの他、トレンチエッチング時の加工精度マージンおよびトレンチ側壁の酸化膜の膜厚マージンなどを含んでいる。
図4では、ストライプ状のトレンチが蛇行する一本のトレンチで形成され、トレンチ残り箇所70が櫛の歯状になっており歯の箇所が直線のストライプ状となっている。
これに対して、特許文献1では、トレンチ残り箇所をトレンチで取り囲んだセル状になっている双方向トレンチ横型パワーMOSFETの例が記載されている。
特許文献2には、単方向トレンチ縦型MOSFETで、トレンチの配列パターンおよびソースとベースにおける同時改善によりチャネル密度の向上を図ることが記載されている。
つまり、前記したように、0.6μmルール(パターン設計する場合の尺度)とした場合には、デバイス1ユニットのデバイスピッチT2は2.4μmが最小にできる限界であり、これ以上狭くすることができず、チャネル密度を高くすることが困難になる。
また、特許文献1に示すセル状のトレンチ残り箇所の場合も、図4と同じように大きくなる。
この発明の目的は、前記の課題を解決して、チャネル密度を高め、オン抵抗の低減を図ることができる双方向トレンチ横型パワーMOSFETなどの双方向半導体装置を提供することである。
前記第1トレンチ残し箇所と前記第2トレンチ残し箇所が対向し、第1トレンチ残し箇所の平面形状が第1幅広部と第1幅狭部からなり、第2トレンチ残り箇所の平面形状が第2幅広部と第2幅狭部からなり、第1幅広部と第2幅狭部とが対向し、第1幅狭部と第2幅広部が対向し、前記第1電極配線が前記第1トレンチおよび前記第2トレンチを横切るように配置され、前記第2電極配線が前記第1トレンチおよび前記第2トレンチを横切るように配置される構成とする。
また、前記第1幅広部の幅が徐々に狭まって前記第1幅狭部の幅になるとよい。
また、前記第1電極配線および第2電極配線の幅が前記第1幅広部上および前記第2幅広部上で広く、前記第1幅狭部上および第2幅狭部上で狭いとよい。
また、幅広部の幅が徐々に狭まって幅狭部の幅になることで、トレンチ幅をほぼ一定にできて、トレンチ深さを均一化できて、良好な耐圧を得ることができる。
同図(a)、同図(b)において、p基板1(p型半導体基板)の表面層にnウェル領域2を形成し、nウェル領域2の表面にストライプ状のトレンチ3を複数形成し、トレンチ3を方形波状に屈曲させて幅広部21と幅狭部22を形成する。交互に第1nソース領域9と第2nソース領域11を形成し、第1nソース領域9と第1pコンタクト領域10に層間絶縁膜14に開け第1コンタクトホール15を介して接する第1ソース電極配線18を形成し、第2nソース領域11と第2pコンタク領域16に層間絶縁膜14に開けた第2コンタクトホール16を介して接する第2ソース電極配線19を形成する。この第1、第2コンタクト領域10、12および第1、第2コンタクトホール15、16は幅広部21に形成し、第1、第2ソース領域9、11は幅広部21と幅狭部22の双方に形成する。第1、第2ソース電極配線18、19はソース電極とソース配線と兼ねている。前記の第1ソース電極配線18および第2ソース電極配線19はそれぞれトレンチ3を横切るように形成する。この図では、ストライプ状のトレンチ3およびストライプ状のトレンチ残り箇所20と第1、第2ソース電極配線18、19は直角に交わった場合を示しているが、おおよそ直交(90°±10°程度以内)していればよい。。つぎの同図(b)の説明では同図(a)の平面図の説明と一部重複する箇所があるが再度説明する。
また、トレンチ3の側壁にゲート絶縁膜6を介して形成した第1、第2ゲート電極7、8と、トレンチ3内に充填した絶縁膜13と、第1nソース領域9上と第1pコンタクト領域10上に形成した第1ソース電極配線18と、第2nソース領域11上と第2pコンタクト領域12上に形成した第2ソース電極配線19を有する。
図1に示すように、トレンチ残り箇所20の幅広部21と幅狭部22を互いに入り組むように配置し、第1、第2pコンタクト領域10、12と第1、第2コンタクトホール15、16を幅広部21に形成し、幅狭部22には第1、第2ソース領域9、11のみを形成することで、トレンチ残し箇所20の繰り返し幅を狭くできて、デバイスピッチT1を上げることができる。デバイスピッチT1が上がることで、チャネル密度が増大してオン抵抗の低減を図ることができる。尚、トレンチ残り箇所20の幅狭部22の幅は、第1、第2nソース領域9、11を形成するためのイオン注入のフォト加工限界で決まり、0.6μmルールで設計すると0.8μmとなる。
つぎに、平面形状での寸法について説明する。コンタクトを取らない幅狭部22の幅を0.8μmとすると、前記のデバイス1ユニットに対応するデバイスピッチT1は、1.8μm(幅広部の幅)/2+0.8μm(幅狭部22の幅)/2+0.6μm(トレンチ幅)=1.9μmとなる。抵抗は面積に反比例するので、デバイスピッチT1を図4のデバイスピッチT2である2.4μmから1.9μmとすることで、2.4μm/1.9μm=1.26、つまり、26%の低オン抵抗化を図ることができる。
図1との違いは、トレンチを45°に曲げてレイアウトした点である。こうすることで、角部(C部)の幅を直角にした場合より狭めることができて、トレンチ3の深さをほぼ均一に形成することができる。
ところで、第1コンタクトホール15間および第2コンタクトホール16間の間隔(以下、コンタクトホール間の間隔L1という)が長いと、オン抵抗が上がってしまう。例えば、図2において、コンタクトホールがない箇所の第1、第2nソース領域9、11を流れる電流がコンタクトホール15、16から吸い上げられるまでに、nソース領域の拡散抵抗が上乗せされオン抵抗が増大する。つぎに、第1コンタクトホール15同士および第2コンタクトホール16同士の間の間隔L1を短くする方法について以下の実施例で説明する。
図2との違いは、第1、第2コンタクトホール15、16付近の第1、第2ソース電極配線18、19の幅M2を広くし、それ以外の箇所の幅M3を狭くすることで、図2のコンタクトホール間の間隔L1よりコンタクトホール間の間隔L2を短くした点である。これは、縦方向(図面では上下方向)に配置される幅広部21同士の間隔を縮めることを意味する。コンタクトホール間の間隔L2を短くすることで、第1、第2nソース領域9、11の拡散抵抗を低減することでオン抵抗を低減することができる。オン抵抗を低減することでオン電圧を低減することができる。例えば、0.6μmルールで設計した場合、L2=3.0μm程度となり、図2の場合のL1より30%程度短くできる。
また、第1、第2ソース電極配線18、19の幅に狭い箇所があっても、例えば、アルミニウムなどの金属配線のためオン電圧の上昇は殆ど起こらない。
2 nウェル領域
3 トレンチ
4 nドレイン領域
5 pオフセット領域
6 ゲート絶縁膜
7 第1ゲート電極
8 第2ゲート電極
9 第1nソース領域
10 第1pコンタクト領域
11 第2nソース領域
12 第2pコンタクト領域
13 絶縁膜
14 層間絶縁膜
15 第1コンタクトホール
16 第2コンタクトホール
17 タングステン
18 第1ソース電極配線
19 第2ソース電極配線
20 トレンチ残し箇所
21 幅広部
22 幅狭部
T1 デバイスピッチ
M1 ソース電極配線
M2 ソース電極配線(幅広部)
M3 ソース電極配線(幅狭部)
Claims (4)
- 第1導電型の第1領域と、該第1領域の表面から内部に向かって形成した閉ループのトレンチと、該閉ループの内側と外側で分割され、前記第1領域の表面層に形成された第1トレンチ残り箇所および第2トレンチ残り箇所と、該トレンチの底部の前記第1領域に形成した第1導電型の第2領域と、前記第1トレンチ残り箇所および第2トレンチ残り箇所のそれぞれの表面層に形成した第2導電型の第3領域と、前記第1トレンチ残り箇所の前記第3領域の表面層に形成した前記トレンチの側壁と接する第1導電型の第4領域と、前記第1トレンチ残り箇所の前記第3領域の表面層に形成した第2導電型の第5領域と、前記第2トレンチ残り箇所の前記第3領域の表面層に形成した前記トレンチの側壁と接する第1導電型の第6領域、前記第2トレンチ残り箇所の前記第3領域の表面層に形成した前記トレンチの側壁と接する第2導電型の第7領域と、前記第1トレンチ残り箇所の側壁にゲート絶縁膜を介して形成された第1ゲート電極と、前記第2トレンチ残り箇所の側壁にゲート絶縁膜を介して形成された第2ゲート電極と、前記第1トレンチ残り箇所および前記第2トレンチ残り箇所上に形成され、前記第4領域上および前記第5領域上に第1開口部を有し、かつ前記第6領域上および前記第7領域上に第2開口部を有する層間絶縁膜と、前記第1開口部を介して前記第4領域および第5領域にそれぞれ接する第1電極配線と、前記第2開口部を介して前記第6領域および第7領域にそれぞれ接する第2電極配線と、を具備する双方向半導体装置において、
前記第1トレンチ残し箇所と前記第2トレンチ残し箇所が対向し、第1トレンチ残し箇所の平面形状が第1幅広部と第1幅狭部からなり、第2トレンチ残り箇所の平面形状が第2幅広部と第2幅狭部からなり、第1幅広部と第2幅狭部とが対向し、第1幅狭部と第2幅広部が対向し、前記第1電極配線が前記第1トレンチおよび前記第2トレンチを横切るように配置され、前記第2電極配線が前記第1トレンチおよび前記第2トレンチを横切るように配置されることを特徴とする双方向半導体装置。 - 前記閉ループのトレンチの平面形状が直線のストライプ状となる箇所があり、前記第1電極配線および第2電極配線が前記第1トレンチおよび前記第2トレンチの前記直線箇所上をそれぞれ該直角に横切ることを特徴とする請求項1に記載する双方向半導体装置。
- 前記第1幅広部の幅が徐々に狭まって前記第1幅狭部の幅になることを特徴とする請求項1または2に記載する双方向半導体装置。
- 前記第1電極配線および第2電極配線の幅が前記第1幅広部上および前記第2幅広部上で広く、前記第1幅狭部上および第2幅狭部上で狭いことを特徴とする請求項1〜3のいずれか一項に記載する双方向半導体装置。
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