JP5217158B2 - 半導体装置 - Google Patents

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Description

本発明は、スーパージャンクション構造を有する半導体装置に関するものである。
スーパージャンクションＭＯＳＦＥＴの基板は、特許文献１のように、トランジスタ形成領域に一種類のＰＮコラム対が繰り返し配置されて構成される。その結果、通常のＭＯＳＦＥＴに比べ、ドリフト抵抗低減によるオン抵抗の低減及び高速スイッチングが可能である。
特開２００４−１４６６８９号公報
ところが、高速スイッチングが可能である反面、オンからオフへの切換時にドレイン・ソース間電流が急激に遮断されることで、ドレイン・ソース間電圧が著しく跳ね上がり、破壊耐量低下やラジオノイズ発生等の問題が生じている。
本発明は、上記問題点に着目してなされたものであり、その目的は、オンからオフへの切換時における電圧の跳ね上がりを抑制することができる半導体装置を提供することにある。
上記の課題を解決するために、請求項１に記載の発明では、半導体基板において、電流が流れる方向に延びる第１導電型の不純物領域と、同じく電流が流れる方向に延びる第２導電型の不純物領域とが、電流が流れる方向に直交する方向に隣接して交互に配置され、オン時に前記第１導電型の不純物領域と前記第２導電型の不純物領域からなるコラム対における前記第１導電型の不純物領域がドリフト層となって電流が流れるとともにオフ時に前記第１導電型の不純物領域と第２導電型の不純物領域との界面から空乏層が広がる、スーパージャンクション構造を有する半導体装置であって、半導体装置のアクティブ領域の全域において、隣り合う第１導電型の不純物領域の幅および隣り合う第２導電型の不純物
領域の幅および隣り合う第１導電型の不純物領域の不純物濃度および隣り合う第２導電型の不純物領域の不純物濃度の少なくとも１つを異ならせた不均一領域をもたせることによって、前記コラム対の、電流が流れる方向に直交する方向での不純物面密度を不均一化した半導体装置を要旨とする。
請求項１に記載の発明によれば、オンからオフへの切換時（スイッチングのオフ時）に、第１導電型の不純物領域と第２導電型の不純物領域からなるコラム対（ＰＮコラム対）の完全空乏化するタイミングが、電流が流れる方向に直交する方向でずれる。これにより、オンからオフへの切換時における電圧の跳ね上がりを抑制することができる。
詳しくは、請求項２に記載のように、各第１導電型の不純物領域の幅を等しくするとともに各第２導電型の不純物領域の幅を等しくし、前記不均一領域として、隣り合う第１導電型の不純物領域の不純物濃度および隣り合う第２導電型の不純物領域の不純物濃度を異ならせた領域をもたせることによって、前記コラム対の、電流が流れる方向に直交する方向での不純物面密度を不均一化するとよい。あるいは、請求項３に記載のように、各第１導電型の不純物領域の幅を等しくするとともに各第２導電型の不純物領域の幅を等しくし、さらに、各第２導電型の不純物領域の不純物濃度を等しくし、前記不均一領域として、隣り合う第１導電型の不純物領域の不純物濃度を異ならせた領域をもたせることによって、前記コラム対の、電流が流れる方向に直交する方向での不純物面密度を不均一化するとよい。あるいは、請求項４に記載のように、各第１導電型の不純物領域の不純物濃度を等しくするとともに各第２導電型の不純物領域の不純物濃度を等しくし、さらに、各第２導電型の不純物領域の幅を等しくし、前記不均一領域として、隣り合う第１導電型の不純物領域の幅を異ならせた領域をもたせることによって、前記コラム対の、電流が流れる方向に直交する方向での不純物面密度を不均一化するとよい。
請求項５に記載のように、請求項１〜４のいずれか１項に記載の半導体装置において、不純物面密度を場所により不均一化すべく、不純物面密度として、二種類とし、かつ、耐圧が最大となる不純物面密度に対し高不純物面密度側と低不純物面密度側に等しいずれ量となる不純物面密度を設定すると、素子耐圧が局所的に低下するのを防止することができ
る。
請求項６に記載のように、請求項１〜４のいずれか１項に記載の半導体装置において、不純物面密度を場所により不均一化すべく、不純物面密度として、三種類以上とし、かつ、耐圧が最大となる不純物面密度に対し高不純物面密度側と低不純物面密度側に等しいずれ量となる不純物面密度を設定するとともに、その間に挟まれた領域に残りの不純物面密度を設定すると、素子耐圧が局所的に低下するのを防止することができる。
（第１の実施の形態）
以下、本発明を具体化した第１の実施形態を図面に従って説明する。
図１は、本実施形態における半導体装置の縦断面図である。本半導体装置は縦型ＭＯＳＦＥＴであって、縦方向に電流が流れる。即ち、縦方向が電流が流れる方向であり、横方向が電流が流れる方向に直交する方向である。
Ｎ＋シリコン基板１の上にシリコン層２が形成され、シリコン層２の上にＮ型シリコン層３が形成されている。この積層構造体により半導体基板が構成され、半導体基板でのシリコン層２において、縦方向に延びるＮ型の不純物領域（Ｎコラム）４と、同じく縦方向に延びるＰ型の不純物領域（Ｐコラム）５とが横方向に隣接して交互に配置されている。Ｎ型の不純物領域４とＰ型の不純物領域５とからコラム対（ＰＮコラム対）が構成されている。これにより、スーパージャンクション構造が形成されている。そして、オン時にＰＮコラム対におけるＮ型不純物領域４がドリフト層となって電流が流れるとともにオフ時にＮ型不純物領域４とＰ型不純物領域５との界面から空乏層が広がることになる。
前述のＮ型シリコン層３においてＰ型のチャネル形成領域６がＰ型の不純物領域５に達するように形成されている。Ｐ型のチャネル形成領域６内において表層部にはＮ型ソース領域７が形成されている。Ｎ型シリコン層３の上面においてＰ型のチャネル形成領域６が露出する部位にはゲート絶縁膜としてのゲート酸化膜８を介してゲート電極９が形成されている。ゲート電極９はシリコン酸化膜１０にて被覆されている。Ｎ型シリコン層３の上面においてソース電極１１が形成され、このソース電極１１はソース領域７およびチャネル形成領域６と電気的に接続されている。Ｎ＋シリコン基板１の下面（裏面）にはドレイン電極１２が形成されている。
そして、ソース電極１１をグランド電位にするとともにドレイン電極１２に正の電位を印加した状態においてゲート電極９に正の電位を印加することにより、トランジスタがオンとなる。トランジスタ・オン時においては、図１に示すように、ドレイン電極１２からＮ＋シリコン基板１、Ｎ型不純物領域４、Ｎ型領域（３）、チャネル形成領域６におけるゲート電極９と対向する部位（反転層）、ソース領域７を通してソース電極１１に電流が流れる。
一方、トランジスタ・オンの状態（ソース電極１１をグランド電位、ドレイン電極１２を正の電位、ゲート電極９を正の電位にした状態）からゲート電極９をグランド電位にすると、トランジスタがオフとなり、図２に示すように、Ｎ型不純物領域４とＰ型不純物領域５との界面から空乏層が広がる。
ここで、本実施形態においては、半導体基板でのトランジスタのアクティブ領域（トランジスタ形成領域）における、ＰＮコラム対の横方向での不純物面密度を場所により不均一化している。つまり、横方向での両領域４，５の不純物の総量（面密度）を場所により異ならせている。具体的には、図１において、各Ｎ型不純物領域４の幅Ｗ４を一定にし、各Ｐ型不純物領域５の幅Ｗ５も一定にし、Ｎ型不純物領域４の不純物濃度をＮ１，Ｎ２，Ｎ３の三種類とし、Ｐ型不純物領域５の不純物濃度をＰ１，Ｐ２，Ｐ３の三種類としている。
このようにして、各Ｎ型不純物領域４の幅Ｗ４を等しくするとともに各Ｐ型不純物領域５の幅Ｗ５を等しくし、さらに、Ｎ型不純物領域４の不純物濃度およびＰ型不純物領域５の不純物濃度を、横方向において場所により異ならせることによって、ＰＮコラム対の、横方向での不純物面密度を場所により不均一化している。
これにより、図２に示すように、不純物濃度の違いにより、図中破線で示す空乏層の広がり速度が異なり（濃度が低いほど速い）、かつ、Ｐ型とＮ型の不純物面密度のバランスが場所により異なる。そのため、ＰＮコラム対が完全空乏化するタイミングが面内（横方向）でずれ、すべてのＰＮコラム対が同時にオフするのが防止される。その結果、図３に示すように、オンからオフへの切換時におけるドレイン・ソース間電流Ｉｄｓについての変化率（ｄＩ／ｄｔ）を小さくしてオンからオフへの切換時におけるドレイン・ソース間電圧Ｖｄｓの跳ね上がりを抑止することができる。
図１９は、比較のためのスーパージャンクションＭＯＳＦＥＴにおける縦断面図である。図１９において、不純物濃度Ｎ１のＮ型不純物領域（Ｎコラム）４と、不純物濃度Ｐ１のＰ型不純物領域（Ｐコラム）５のみの一種類のＰＮコラム対を、アクティブ領域（トランジスタ形成領域）に配置しており、場所によらず同じ構成（Ｎ１とＰ１）のＰＮコラム対でスーパージャンクション構造が構成されている。そして、トランジスタのオンからオフへの切換時（スイッチングのオフ時）には図２０に示すように空乏化の開始後に各コラム対で同じように空乏化が進み、図２１に示すように各コラム対で同じように空乏化が更に進み、図２２に示すように各コラム対で同時に空乏化が完了する。この動作の際に図２３に示すように、オンからオフへの切換時においてドレイン・ソース間電流Ｉｄｓについての変化率（ｄＩ／ｄｔ）が大きく、ドレイン・ソース間電圧Ｖｄｓの跳ね上がりが発生する。
これに対し本実施形態では、不純物濃度がＮ１，Ｎ２，Ｎ３のＮ型不純物領域（Ｎコラム４、不純物濃度がＰ１，Ｐ２，Ｐ３のＰ型不純物領域（Ｐコラム）５から構成されており、そのため、二種類以上のＰＮコラム対でスーパージャンクション構造を構成することにより、隣り合うＰＮコラム対の組み合わせは複数種でき、アクティブ領域（トランジスタ形成領域）においてＰ型Ｎ型の不純物面密度のバランスが場所により異なる。これにより、トランジスタのオンからオフへの切換時（スイッチングのオフ時）に、ＰＮコラム対が完全空乏化するタイミングをトランジスタ形成面内（横方向）でずらすことができるため、すべてのトランジスタセルが同時にオフするのを防ぎ、図３に示したようにオンからオフへの切換時におけるドレイン・ソース間電圧Ｖｄｓの跳ね上がりを抑止できる。つまり、不純物面密度が異なる二種類以上のＰＮコラム対を用いることで、完全空乏化のタイミングをアクティブ領域でずらすことによって、ドレイン・ソース間電流Ｉｄｓについての変化率（ｄＩ／ｄｔ）を小さくし、ドレイン・ソース間電圧Ｖｄｓの跳ね上がりを防ぐことができる。
上記実施形態によれば、以下のような効果を得ることができる。
スーパージャンクション構造を有する半導体装置（縦型ＭＯＳＦＥＴ）において、半導体装置のアクティブ領域における、コラム対の、横方向での不純物面密度を場所により不均一化したので、オンからオフへの切換時（スイッチングのオフ時）に、Ｎ型不純物領域４とＰ型不純物領域５からなるコラム対（ＰＮコラム対）の完全空乏化するタイミングが横方向でずれる。これにより、オンからオフへの切換時における電圧の跳ね上がりを抑制することができる。
また、一般的なパワーＭＯＳＦＥＴにおいてはスイッチング時に発生するライジオノイズを抑制すべくゲート抵抗を大きくすることでゲート入力波形をなまらせて対応していたが、発熱が大きくなり、製品の小型化が制限されていた。また、スーパージャンクションＭＯＳＦＥＴでは完全空乏化時の電圧の跳ね上がりが問題となるため、ゲート波形制御だけではラジオノイズ対策ができなかった。これに対し、コラム対の不純物面密度を場所により不均一化することにより、スーパージャンクション素子でのラジオノイズの低減を図ることができ、しかも発熱が増加することなく実現できる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図４は、図１に代わる本実施形態における半導体装置の縦断面図である。本半導体装置も縦型ＭＯＳＦＥＴであって、かつ、スーパージャンクション構造を有している。
各Ｎ型不純物領域４の幅Ｗ４を一定にし、各Ｐ型不純物領域５の幅Ｗ５も一定にし、Ｎ型不純物領域４の不純物濃度をＮ１，Ｎ２，Ｎ３の三種類とし、Ｐ型不純物領域５の不純物濃度をＰ１の一種類としている。つまり、図１と異なる点は、Ｎ型不純物領域（Ｎコラム）４の濃度はＮ１，Ｎ２，Ｎ３の三種類であり、Ｐ型不純物領域（Ｐコラム）５の濃度はＰ１一種類である。
このようにして、各Ｎ型不純物領域４の幅Ｗ４を等しくするとともに各Ｐ型不純物領域５の幅Ｗ５を等しくし、さらに、各Ｐ型不純物領域５の不純物濃度を等しくし、さらには、Ｎ型不純物領域４の不純物濃度を横方向において場所により異ならせることによって、コラム対の横方向での不純物面密度を場所により不均一化している。
これにより、図５に示すように、トランジスタのオンからオフへの切換時（スイッチングのオフ時）において、図中破線で示す空乏層の広がりについて、ＰＮコラム対が完全空乏化するタイミングをトランジスタ形成面内（横方向）でずらすことができるため、オンからオフへの切換時における電圧の跳ね上がりを抑制することができる。
このように、Ｎ型不純物領域（Ｎコラム）４のみの不純物濃度を変えても、あるいは、Ｐ型不純物領域（Ｐコラム）５のみの不純物濃度を変えてもよい。
（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図６は、図１に代わる本実施形態における半導体装置の縦断面図である。本半導体装置も縦型ＭＯＳＦＥＴであって、かつ、スーパージャンクション構造を有している。
Ｎ型不純物領域４の不純物濃度をＮ１の一種類とし、Ｐ型不純物領域５の不純物濃度をＰ１の一種類とし、各Ｐ型不純物領域５の幅Ｗ５を一定にし、Ｎ型不純物領域４の幅Ｗ４については三種類としている。
このようにして、各Ｎ型不純物領域４の不純物濃度を等しくするとともに各Ｐ型不純物領域５の不純物濃度を等しくし、さらに、各Ｐ型不純物領域５の幅Ｗ５を等しくし、さらには、Ｎ型不純物領域４の幅Ｗ４を横方向において場所により異ならせることによって、コラム対の横方向での不純物面密度を場所により不均一化している。
これにより、図７に示すように、トランジスタのオンからオフへの切換時（スイッチングのオフ時）において図中破線で示す空乏層の広がりについて、ＰＮコラム対が完全空乏化するタイミングをトランジスタ形成面内（横方向）でずらすことができるため、オンからオフへの切換時における電圧の跳ね上がりを抑制することができる。
次に、本スーパージャンクション構造を有する半導体基板の製造方法について説明する。
図８に示すように、Ｎ型半導体基板としてのＮ型シリコンウェハ２０を用意し、当該ウェハ２０に対しウェハ面内において図９に示すようにマスク２１を用いてイオンエッチングを行ってトレンチ２２を形成する。トレンチを形成する際に、トレンチ２２の溝幅Ｗｔは一様で（一定にし）、残し幅Ｗｓが二種類以上となるようにする。
その後、図１０に示すように、Ｎ型シリコンウェハ２０の上に、Ｐ型のエピタキシャル膜２３を形成してトレンチ２２をエピタキシャル膜２３で埋め込む。その後、Ｎ型シリコンウェハ２０の主面側（上面側）、つまり、エピタキシャル膜２３の上面側を研磨して平坦化する。この研磨はシリコンウェハ２０が露出するまで行う。さらに、図１１に示すように、Ｎ型シリコンウェハ２０の上面にＮ型エピタキシャル膜２４を形成する。なお、Ｎ型シリコンウェハ２０の上面にＮ型エピタキシャル膜２４を形成する代わりに、Ｎ型シリコンウェハ２０の上面にイオン注入してＮ型の表面シリコン層を形成してもよい。
また、Ｎ型シリコンウェハ２０の裏面（下面）をトレンチ２２近傍まで研磨し、この研磨面にＮ＋シリコン基板を貼り合わせる。なお、Ｎ型シリコンウェハ２０の裏面の研磨およびＮ＋シリコン基板の貼り合わせに代わり、Ｎ型シリコンウェハ２０の裏面（下面）からイオン注入してＮ型シリコンウェハ２０の裏面にＮ＋シリコン層を形成してもよい。
このように形成した半導体基板（スーパージャンクション構造を有する半導体基板）を用いて図６に示す縦型ＭＯＳＦＥＴを製造する。つまり、Ｐ型チャネル形成領域６、Ｎ型ソース領域７、ゲート酸化膜８、ゲート電極９、シリコン酸化膜１０、ソース電極１１、ドレイン電極１２を形成する。このようにして、図６のスーパージャンクションＭＯＳＦＥＴが完成する。
他の製造方法として、図１２に示すように、Ｎ型エピタキシャル膜４ａ，４ｂ，４ｃ，４ｄ，４ｅの成膜と、イオン注入（および拡散）によるＰ型不純物領域５を繰り返してＰＮコラム対を作ってもよい。つまり、Ｎ＋シリコン基板１上にＮ型エピタキシャル膜４ａを形成し、このＮ型エピタキシャル膜４ａの所定領域にＰ型不純物領域５を形成し、引き続き、Ｎ型エピタキシャル膜４ａの上にＮ型エピタキシャル膜４ｂを形成し、このＮ型エピタキシャル膜４ｂにＰ型不純物領域５を形成し、以後これを繰り返して、Ｎ型不純物領域４およびＰ型不純物領域５を縦方向に延設する。
また、図９における残し幅Ｗｓを変えるのではなく溝幅Ｗｔを変えてもよい。即ち、残し幅Ｗｓは一様で（一定にし）、トレンチ２２の溝幅Ｗｔが二種類以上となるようにしてもよい。
（参考例）
次に、参考例を、第１の実施の形態との相違点を中心に説明する。
図１３には、本参考例におけるＰＮコラム対を示す。その他の構成については図１と同じなので説明は省略する。
第１〜第３の実施形態ではコラム単位（不純物領域単位）で面密度を変えるようにしたが、本参考例ではコラム内部で縦方向に不純物面密度差をつけている。つまり、半導体装置のアクティブ領域における、コラム対の、縦方向（電流が流れる方向）Ｚでの不純物面密度を場所（深さ）により不均一化している。
具体的には、Ｎ型不純物領域４の不純物濃度をＮ１の一種類とし、Ｐ型不純物領域５の不純物濃度をＰ１の一種類とし、Ｎ型不純物領域４についての縦方向Ｚでの幅Ｗ４（Ｚ）は下端部が最も広く上側ほど直線的に狭くなり、Ｐ型不純物領域５についての縦方向Ｚでの幅Ｗ５（Ｚ）は下端部が最も狭く上側ほど直線的に広くなっている。
このようにして、各Ｎ型不純物領域４の不純物濃度を等しくするとともに各Ｐ型不純物領域５の不純物濃度を等しくし、さらに、Ｎ型不純物領域４についての縦方向での幅Ｗ４およびＰ型不純物領域５についての縦方向での幅Ｗ５を、縦方向において場所（深さ）により異ならせることによって、コラム対の縦方向での不純物面密度を場所により不均一化している。
これにより、図１４に示すように、トランジスタのオンからオフへの切換時（スイッチングのオフ時）において図中破線で示す空乏層の広がりについて、ＰＮコラム対が完全空乏化するタイミングを電流が流れる方向でずらすことができる。そのため、オンからオフへの切換時における電流の変化率を小さくし電圧の跳ね上がりを抑制することができる。
図１３に代わり、図１５に示すように、Ｎ型不純物領域４の縦方向での幅およびＰ型不純物領域５の縦方向での幅を縦方向において場所（深さ）により異ならせ、かつ、領域４，５についての横方向での幅（図１５においてはＰ型不純物領域５の横方向での幅）も各領域４，５（図１５においては各Ｐ型不純物領域５）で異ならせるようにしてもよい。なお、図１５ではＰ型不純物領域５の横方向での幅を各領域５で異ならせたが、Ｎ型不純物領域４の横方向での幅を各領域４で異ならせても、あるいは、Ｎ型不純物領域４およびＰ型不純物領域５の両方について横方向での幅を両方の各領域４，５で異ならせてもよい。
前記実施形態および参考例は以下のようにしてもよい。
図１等でのシリコンウェハとして高不純物濃度シリコン基板１に低不純物濃度のシリコン層２を積層したエピタキシャルウェハを用いても、バルク基板を用いてもよい。
また、ＰＮコラム（Ｎ型不純物領域４とＰ型不純物領域５）の作成方法として、トレンチ形成後にトレンチ側壁からイオン注入して埋め込んでもよい。また、ＰＮコラムの作成方法として、トレンチ形成後にトレンチ内に不純物ドープト材料（例えば酸化物）を埋め込み、熱処理により不純物ドープト材料から不純物をトレンチ側壁側に拡散する方法を採ってもよい。あるいは、ＰＮコラムの作成方法として、トレンチを形成することなく、単にイオン注入と拡散によりコラムを作ってもよい。
コラム対の、電流が流れる方向に直交する方向での不純物面密度を場所により不均一化するためのやり方として、広義には、Ｎ型不純物領域４の幅Ｗ４およびＰ型不純物領域５の幅Ｗ５およびＮ型不純物領域４の不純物濃度およびＰ型不純物領域５の不純物濃度の少なくとも１つを、電流が流れる方向に直交する方向において場所により異ならせればよい。
プレーナー型のＭＯＳＦＥＴを例に説明したが、コンケーブ型でも、トレンチ型でも同様の効果が得られる。図１６にはトレンチゲート型ＭＯＳＦＥＴの場合の一例を示す。図１６においてＰ型シリコン層３０の表層部にはＮ型ソース領域３１が形成されるとともにＰ型シリコン層３０にはトレンチ３２がソース領域３１およびＰ型シリコン層３０を貫通するように形成され、トレンチ３２内にゲート酸化膜３３を介してゲート電極３４が形成されている。ゲート電極３４はシリコン酸化膜３５にて覆われ、その上にはソース電極３６が形成されている。また、基板１の裏面にはドレイン電極３７が形成されている。
また、横型ＭＯＳＦＥＴに適用してもよい。図１７には横型ＭＯＳＦＥＴの場合の一例を示す。図１７においてＮ型シリコン基板４０の上面での表層部にＰ型チャネル形成領域４１が形成され、そのチャネル形成領域４１内での表層部にＮ型ソース領域４２が形成されている。基板４０の上面でのチャネル形成領域４１が露出する部位にはゲート酸化膜４３を介してゲート電極４４が形成されている。また、Ｎ型シリコン基板４０の上面においてＰ型チャネル形成領域４１とは離間した位置において表層部にＮ＋ドレイン領域４５が形成されている。Ｐ型チャネル形成領域４１とＮ＋ドレイン領域４５とはそれぞれ帯状に形成され、かつ、一定の距離をおいて平行に形成されている。
Ｐ型チャネル形成領域４１とＮ＋ドレイン領域４５との間において、Ｎ型シリコン基板４０の上面での表層部には、横方向（電流が流れる方向）に延びるＮ型不純物領域４６と、同じく横方向（電流が流れる方向）に延びるＰ型不純物領域４７とが隣接して交互に配置されている。
ここで、例えば、各Ｎ型不純物領域４６の不純物濃度を等しくし、各Ｐ型不純物領域４７の不純物濃度を等しくし、各Ｎ型不純物領域４６の幅Ｗ４６を等しくし、Ｐ型不純物領域４７の幅Ｗ４７を横方向（詳しくは図中のＹ方向）において場所により異ならせることによって、コラム対の横方向（詳しくは図中のＹ方向）での不純物面密度を場所により不均一化する。
また、ＭＯＳＦＥＴ以外にも、ＩＧＢＴやダイオードに適用してもよい。
これまでの説明では第１導電型がＮ型で、第２導電型がＰ型であったが、これを逆にして第１導電型がＰ型で、第２導電型がＮ型でもよい。
次に、不純物面密度を場所により不均一化するときの不純物面密度の最適化について言及する。
図１８には、不純物面密度と素子耐圧の関係を示す。
図１８は、素子構造が異なる構造１，２を用い、構造１，２において不純物面密度を異ならせて耐圧測定を行ったものである（構造１，２として、例えば図４の構造と図６の構造）。より具体的には、例えば図４の構造において例えば濃度Ｎ１，Ｎ２，Ｎ３の三種類となっている所を全て濃度Ｎ１とした半導体装置と全て濃度Ｎ２とした半導体装置と全て濃度Ｎ３とした半導体装置で耐圧測定を行うとともに、例えば図６の構造において例えば幅Ｗ４（小），幅Ｗ４（中），幅Ｗ４（大）の三種類となっている所を全て幅Ｗ４（小）とした半導体装置と全て幅Ｗ４（中）とした半導体装置と全て幅Ｗ４（大）とした半導体装置で耐圧測定を行ったものである。
図１８において、素子耐圧が最大になる不純物面密度から、正負、即ち、高不純物面密度側と低不純物面密度側のいずれにずれても素子耐圧は低下し、ほぼ左右対称の特性を示す。この傾向は、素子構造を変えても同じである。
そこで、不純物面密度を二種類設定する場合、耐圧が最大になる不純物面密度を基準として、正負に同じだけずらした、ほぼ耐圧が等しい２点を選定する。具体的には、例えば、図１８において二種類の不純物面密度α１，α２は耐圧が最大になる不純物面密度から正負に同じ量だけずらして設定している。これにより、素子耐圧を局所的に低下させることなくオフ時の電圧の跳ね上がりを低減できる。つまり、単に素子耐圧を場所により低下させると、ブレークダウン時に電流集中を起こし素子破壊に至る可能性があるが、ほぼ耐圧が等しい２点を選定することにより電流集中させることなくブレークダウン時に電流集中を回避して素子破壊を防止することができる。
不純物面密度を三種類以上設定する場合は、正負に同じだけずらした２点と、その２点に挟まれた領域より不純物面密度を選定する。具体的には、例えば、図１８において三種類の不純物面密度α１，α２，α３について、不純物面密度α１，α２は耐圧が最大になる不純物面密度から正負に同じだけずらして設定し、不純物面密度α３は不純物面密度α１，α２に挟まれた領域に設定している。不純物面密度α３は不純物面密度α１，α２に挟まれた領域において中心に設定するとよりよい。同様に、図１８において四種類の不純物面密度β１，β２，β３，β４について、不純物面密度β１，β２は耐圧が最大になる不純物面密度から正負に同じだけずらして設定し、不純物面密度β３，β４は不純物面密度β１，β２に挟まれた領域に設定している。不純物面密度β３，β４は不純物面密度β１，β２に挟まれた領域において三等分した不純物面密度となるように設定するとよりよい。同様に、図１８において五種類の不純物面密度α１，α２，α３，α４，α５について、不純物面密度α１，α２は耐圧が最大になる不純物面密度から正負に同じだけずらして設定し、不純物面密度α３，α４，α５は不純物面密度α１，α２に挟まれた領域に設定している。不純物面密度α３，α４，α５は不純物面密度α１，α２に挟まれた領域において四等分した不純物面密度となるように設定するとよりよい。
なお、三種類以上とは、連続的に変化するものも含む。
以上のように、これまでの各実施形態および参考例において、不純物面密度を場所により不均一化すべく、不純物面密度として、二種類とし、かつ、耐圧が最大となる不純物面密度に対し高不純物面密度側と低不純物面密度側に等しいずれ量となる不純物面密度を設定すると、素子耐圧が局所的に低下するのを防止することができる。また、これまでの各実施形態および参考例において、不純物面密度を場所により不均一化すべく、不純物面密度として、三種類以上とし、かつ、耐圧が最大となる不純物面密度に対し高不純物面密度側と低不純物面密度側に等しいずれ量となる不純物面密度を設定するとともに、その間に挟まれた領域に残りの不純物面密度を設定すると、素子耐圧が局所的に低下するのを防止することができる。
第１の実施形態における半導体装置の縦断面図。 スーパージャンクション構造部の縦断面図。 スイッチング時の波形図。 第２の実施形態における半導体装置の縦断面図。 スーパージャンクション構造部の縦断面図。 第３の実施形態における半導体装置の縦断面図。 スーパージャンクション構造部の縦断面図。 製造工程を説明するための縦断面図。 製造工程を説明するための縦断面図。 製造工程を説明するための縦断面図。 製造工程を説明するための縦断面図。 別例の半導体装置の縦断面図。 参考例におけるＰＮコラム対の縦断面図。 スーパージャンクション構造部の縦断面図。 図１３に代わるＰＮコラム対の縦断面図。 別例の半導体装置の縦断面図。 別例の半導体装置の斜視図。 不純物面密度と素子耐圧の関係図。 比較例における半導体装置の縦断面図。 比較例におけるスーパージャンクション構造部の縦断面図。 比較例におけるスーパージャンクション構造部の縦断面図。 比較例におけるスーパージャンクション構造部の縦断面図。 比較例におけるスイッチング時の波形図。
符号の説明
１…Ｎ＋シリコン基板、２…シリコン層、３…シリコン層、４…Ｎ型不純物領域、５…Ｐ型不純物領域、２０…Ｎ型シリコンウェハ、２２…トレンチ、２３…Ｐ型エピタキシャル膜。

Claims (6)

  1. 半導体基板において、電流が流れる方向に延びる第１導電型の不純物領域（４）と、同じく電流が流れる方向に延びる第２導電型の不純物領域（５）とが、電流が流れる方向に直交する方向において、隣接して交互に配置され、オン時に前記第１導電型の不純物領域（４）と前記第２導電型の不純物領域（５）からなるコラム対における前記第１導電型の不純物領域（４）がドリフト層となって電流が流れるとともにオフ時に前記第１導電型の不純物領域（４）と第２導電型の不純物領域（５）との界面から空乏層が広がる、スーパージャンクション構造を有する半導体装置であって、
    半導体装置のアクティブ領域の全域において、隣り合う第１導電型の不純物領域（４）の幅（Ｗ４）および隣り合う第２導電型の不純物領域（５）の幅（Ｗ５）および隣り合う第１導電型の不純物領域（４）の不純物濃度および隣り合う第２導電型の不純物領域（５）の不純物濃度の少なくとも１つを異ならせた不均一領域をもたせることによって、前記コラム対の、電流が流れる方向に直交する方向での不純物面密度を不均一化したことを特徴とする半導体装置。
  2. 各第１導電型の不純物領域（４）の幅（Ｗ４）を等しくするとともに各第２導電型の不純物領域（５）の幅（Ｗ５）を等しくし、前記不均一領域として、隣り合う第１導電型の不純物領域（４）の不純物濃度および隣り合う第２導電型の不純物領域（５）の不純物濃度を異ならせた領域をもたせることによって、前記コラム対の、電流が流れる方向に直交する方向での不純物面密度を不均一化したことを特徴とする請求項１に記載の半導体装置。
  3. 各第１導電型の不純物領域（４）の幅（Ｗ４）を等しくするとともに各第２導電型の不純物領域（５）の幅（Ｗ５）を等しくし、さらに、各第２導電型の不純物領域（５）の不純物濃度を等しくし、前記不均一領域として、隣り合う第１導電型の不純物領域（４）の不純物濃度を異ならせた領域をもたせることによって、前記コラム対の、電流が流れる方向に直交する方向での不純物面密度を不均一化したことを特徴とする請求項１に記載の半導体装置。
  4. 各第１導電型の不純物領域（４）の不純物濃度を等しくするとともに各第２導電型の不純物領域（５）の不純物濃度を等しくし、さらに、各第２導電型の不純物領域（５）の幅（
    Ｗ５）を等しくし、前記不均一領域として、隣り合う第１導電型の不純物領域（４）の幅（Ｗ４）を異ならせた領域をもたせることによって、前記コラム対の、電流が流れる方向に直交する方向での不純物面密度を不均一化したことを特徴とする請求項１に記載の半導体装置。
  5. 不純物面密度を場所により不均一化すべく、不純物面密度として、二種類とし、かつ、耐圧が最大となる不純物面密度に対し高不純物面密度側と低不純物面密度側に等しいずれ量となる不純物面密度を設定したことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 不純物面密度を場所により不均一化すべく、不純物面密度として、三種類以上とし、かつ、耐圧が最大となる不純物面密度に対し高不純物面密度側と低不純物面密度側に等しいずれ量となる不純物面密度を設定するとともに、その間に挟まれた領域に残りの不純物面密度を設定したことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
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