JP2008085050A - 半導体装置の製造方法 - Google Patents

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勝男 石坂
Tetsuhisa Hosoya
哲央 細谷
Shuichi Okuda
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Abstract

【課題】高耐圧で、かつスイッチング特性の優れたＩＧＢＴを実現することのできる技術を提供する。
【解決手段】フィールドストップ層（ｎ＋型半導体領域）を形成するためにイオン注入されたｎ型不純物イオンの活性化アニールと、コレクタ領域（ｐ＋型半導体領域）を形成するためにイオン注入されたｐ型不純物イオンの活性化アニールとを別工程で行い、フィールドストップ層のｎ型不純物イオンの活性化率を６０％以上とし、コレクタ領域のｐ型不純物イオンの活性化率を１〜１５％とすることにより、高耐圧で、かつ高速なスイッチング特性を有するＩＧＢＴを形成する。さらに、コレクタ電極にニッケルシリサイド膜、チタン膜、ニッケル膜及び金膜からなる積層膜を用いることにより、コレクタ領域とオーミック接合が可能となり、また、コレクタ電極の水分等による腐食を防止する。
【選択図】図１

Description

本発明は、半導体装置の製造技術に関し、特に、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下、ＩＧＢＴと記す）の製造に適用して有効な技術に関するものである。
ＦＺウエハの裏面に不純物イオンを注入した後、波長が２４０〜１０７０ｎｍで、かつ半値幅が１００〜５００ｎｓのパルスレーザを用いたレーザアニール、またはそのレーザアニールと低温での電気炉アニールとの組み合わせによって、注入イオンの活性化熱処理を行う技術が特開２００３−５９８５６号公報（特許文献１参照）に記載されている。
また、エミッタ電極を形成した面と反対側の面を所定厚さまで研磨し、その研磨面のみを選択的に洗浄した後、洗浄面にフィールドストップ層を形成するためのリンイオンの打ち込み、コレクタ層を形成するためのボロンイオンの打ち込みを行い、さらに３００℃以上５５０℃以下の温度で熱処理を行うことにより、フィールドストップ層及びコレクタ層を形成し、続いてコレクタ電極を形成する技術が特開２００２−３１４０８４号公報（特許文献２参照）に記載されている。
特開２００３−５９８５６号公報（段落［００１２］、図５） 特開２００２−３１４０８４号公報（段落［００２７］〜［００３０］、図６〜図８）
パンチスルー型のＩＧＢＴでは、例えばｐ型のＣＺ結晶（ＣＺ（Czochralski）法で育成した結晶）からなるウエハ上にｎ型の半導体層及びそれよりも不純物濃度が低いｎ型の半導体層を順次エピタキシャル成長させたダブル・エピタキシャルウエハが用いられる。ｐ型のウエハの部分はコレクタ領域となり、その上のｎ型の半導体層はフィールドストップ層となり、さらにその上のｎ型の半導体層はベース領域となる。このダブル・エピタキシャルウエハのベース領域側の表面にｐ型のチャネル領域、ｎ型のエミッタ領域、エミッタ電極、ゲート絶縁膜、ゲート電極等が形成され、さらにライフタイムを制御するための電子線照射アニールをダブル・エピタキシャルウエハの全面に施した後、コレクタ領域側の表面にコレクタ電極が形成される。
また、近年では、ダブル・イオン注入方式を採用したＩＧＢＴ（例えば上記特許文献１）が開発されている。例えばｎ型のＦＺ結晶（ＦＺ（Floating Zone）法で育成した結晶）からなるウエハを用い、その裏面からフィールドストップ層を形成するためのｎ型不純物イオン、例えばリンイオンをイオン注入し、続いてコレクタ領域を形成するためのｐ型不純物イオン、例えばボロンイオンをイオン注入した後、活性化アニールを行うことにより、フィールドストップ層及びコレクタ領域が形成される。
しかしながら、上記ダブル・エピタキシャルウエハを用いたＩＧＢＴは、ＦＺ結晶よりも高価なダブル・エピタキシャル結晶を用いているため、製品価格が高くなる。また、ダブル・エピタキシャルウエハの場合、ｐ型基板は一般的に高濃度基板を用いるため、ホールの注入制御用にｐ型基板上に高濃度のｎ層が必要であり、かつライフタイム制御が必要となるため、ｎ型ベース領域のライフタイムが低下し、オン電圧が高くなるという課題を有している。また、コレクタ領域の濃度ばらつきに起因して、コレクタ電極からの正孔注入の制御性が悪いという問題もある。
一方、上記ダブル・イオン注入方式を採用したＩＧＢＴは、ＦＺ結晶を用いており、また、ライフタイムを制御するための電子線照射アニールが不要であるので、製品価格は安くできる。しかし、ｎ型不純物イオンとｐ型不純物イオンの活性化アニールを同時に行っているため、フィールドストップ層におけるｎ型不純物イオンの高活性化率（例えば活性化率６０％以上）とコレクタ領域におけるｐ型不純物イオンの低活性化率（例えば１〜１５％）とを実現することが難しく、フィールドストップ層のイオン注入による欠陥を十分回復させた場合は、高速なスイッチング特性を得ることができないという問題がある。
さらに、コレクタ電極には、ｐ型のコレクタ領域に対して良好なオーミック接合が得られるアルミニウムを含む多層構造の電極が一般に用いられるが、アルミニウムは耐湿性が低いため、水分等により溶解して製品の信頼度の低下を引き起こす可能性がある。
本発明の目的は、高耐圧で、かつスイッチング特性の優れたＩＧＢＴを実現することのできる技術を提供することにある。
また、本発明の他の目的は、コレクタ電極の腐食を防いで、高信頼度のＩＧＢＴを実現することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置の製造方法は、ＦＺ単結晶シリコンからなるｎ型の半導体基板の表面側に半導体素子及び配線を形成する工程、半導体素子及び配線の上を保護膜で覆った後、保護膜の上に補強板を貼り付ける工程、半導体基板を裏面から研削する工程、半導体基板の裏面側からｎ型不純物イオンをイオン注入する工程、ｎ型不純物イオンがイオン注入された領域にレーザを照射して、ｎ型不純物イオンの活性化率を６０％以上とするｎ＋型半導体領域を形成する工程、ｎ＋型半導体領域よりも浅い領域に、半導体基板の裏面側からｐ型不純物イオンをイオン注入する工程、ｐ型不純物イオンがイオン注入された領域にレーザを照射して、ｐ型不純物イオンの活性化率を１〜１５％とするｐ＋型半導体領域を形成する工程、半導体基板の裏面にニッケル膜を堆積する工程、レーザを照射して、ニッケル膜と半導体基板とを反応させて、ｐ＋型半導体領域に接するニッケルシリサイド膜を形成する工程、ニッケルシリサイド膜の上に、チタン膜、ニッケル膜及び金膜を順次成膜して積層構造のコレクタ電極を形成する工程、補強板を剥離する工程を有するものである。
また、本発明による半導体装置の製造方法は、ＦＺ単結晶シリコンからなるｎ型の半導体基板の表面側に半導体素子及び配線を形成する工程、半導体素子及び配線の上を保護膜で覆う工程、半導体基板を裏面から研削する工程、半導体基板の裏面側からｎ型不純物イオンをイオン注入する工程、ｎ型不純物イオンがイオン注入された領域にレーザを照射して、ｎ型不純物イオンの活性化率を６０％以上とするｎ＋型半導体領域を形成する工程、ｎ＋型半導体領域よりも浅い領域に、半導体基板の裏面側からｐ型不純物イオンをイオン注入する工程、半導体基板に低温の熱処理を施して、ｐ型不純物イオンの活性化率を１〜１５％とするｐ＋型半導体領域を形成する工程、半導体基板の裏面に第１ニッケル膜、チタン膜、第２ニッケル膜及び金膜を順次成膜する工程、半導体基板に低温の熱処理を施して、第１ニッケル膜と半導体基板とを反応させてニッケルシリサイド膜を形成する工程を有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ＦＺ単結晶シリコンからなる半導体基板を用い、フィールドストップ層の活性化アニールとコレクタ領域の活性化アニールとを別工程で行い、フィールドストップ層及びコレクタ領域にそれぞれ適する不純物イオンの活性化率を得ることにより、高耐圧で、かつスイッチング特性の優れたＩＧＢＴを実現することができる。また、アルミニウムを含まない多層構造（例えばニッケルシリサイド膜、チタン膜、ニッケル膜及び金膜を下層から順に成膜した積層膜）でコンタクト電極を構成することにより、コンタクト電極の腐食を防いで、高信頼度のＩＧＢＴを実現することができる。
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１による半導体装置は、半導体素子としてＬｉＰＴ（Low Injection Punch Through）構造のＩＧＢＴを有するものである。このような本実施の形態１の半導体装置について図１〜図１６を用いて製造工程に従って説明する。図１は半導体装置の製造方法の工程図、図２〜図８は半導体装置の製造方法を示す要部断面図、図９はボロンイオンのイオン注入により生じた格子位置にないシリコン原子を示すグラフ図、図１０はＩＧＢＴのスイッチオフ時間（ｔｆ）とボロンイオンの活性化率との関係を示すグラフ図、図１１はＩＧＢＴのオン電圧（Ｖｃｅ）とスイッチオフ時間（ｔｆ）との関係を示すグラフ図、図１２〜図１６は半導体装置の製造方法を示す要部断面図である。
まず、図２に示すように、ｎ型不純物（例えば、リン（Ｐ））が低濃度でドープされたＦＺ単結晶シリコン（Ｓｉ）からなる半導体基板１を準備する（図１の工程１０１）。この段階の半導体基板１は、半導体ウエハと称する平面略円形状の半導体の薄板であり、その厚さは、例えば５５０μｍ程度である。続いて、例えば熱酸化することによって半導体基板１の表面（第１面）に酸化シリコン膜２を形成する。
次に、酸化シリコン膜２上に、フォトリソグラフィ技術及びエッチング技術を用いてパターニングされた窒化シリコン膜を形成し、続いて、半導体基板１に熱処理を施すことによって、上記窒化シリコン膜のない半導体基板１の表面において、フィールド絶縁膜３が形成される。このフィールド絶縁膜３は素子分離領域であり、この領域で区画される領域が素子形成領域となる。その後、フッ酸を用いた半導体基板１の洗浄及び熱リン酸を用いた半導体基板１の洗浄によって、上記窒化シリコン膜を除去する。
次に、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜２及び半導体基板１を順次エッチングし、溝４を形成する。続いて、半導体基板１に熱処理を施すことにより、溝４の底部及び側壁に熱酸化膜５を形成する。この熱酸化膜５はＩＧＢＴのゲート絶縁膜となる。
次に、ｎ型不純物（例えばリン）がドープされた多結晶シリコン膜を溝４の内部を含む半導体基板１上に堆積し、その多結晶シリコン膜で溝４を埋め込む。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその多結晶シリコン膜をエッチングし、多結晶シリコン膜を溝４内に残すことによって、溝４内にＩＧＢＴのゲート電極６を形成する。また、この時、フィールド絶縁膜３上の一部にも多結晶シリコン膜を残し、多結晶シリコンパターン６ａを形成する。ゲート電極６と多結晶シリコンパターン６ａとは、電気的に接続されている。
次に、図３に示すように、半導体基板１を洗浄した後、例えばＣＶＤ（Chemical Vapor Deposition）法により半導体基板１上に絶縁膜７、例えば酸化シリコン膜を堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてｐ型不純物（例えばボロン（Ｂ））イオンを半導体基板１にイオン注入する。続いて、半導体基板１に熱処理を施すことによってその不純物イオンを活性化及び拡散させて、ｐ型半導体領域８を形成する。このｐ型半導体領域８はＩＧＢＴのチャネル領域となる。
次に、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてｎ型不純物（例えばヒ素（Ａｓ））イオンを半導体基板１にイオン注入する。続いて、半導体基板１に熱処理を施すことによってその不純物イオンを活性化及び拡散させて、ｎ＋型半導体領域９を形成する。このｎ＋型半導体領域９はＩＧＢＴのエミッタ領域となる。ここまでの工程により、半導体基板１の表面側に、ＩＧＢＴのうちｐ型半導体領域８からなるチャネル領域、ｎ＋型半導体領域９からなるエミッタ領域が形成される。
次に、図４に示すように、例えば半導体基板１上にＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布することにより、そのＰＳＧ膜及びＳＯＧ膜からなる絶縁膜１０を形成する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして絶縁膜１０、絶縁膜７及び半導体基板１を順次エッチングし、コンタクト溝１１を形成する。コンタクト溝１１は、隣接するゲート電極６間において、ＩＧＢＴのエミッタ領域となるｎ＋型半導体領域９を貫通するように形成される。また、この時、多結晶シリコンパターン６ａ上の絶縁膜７，１０もパターニングされて、多結晶シリコンパターン６ａに達するコンタクト溝１１ａが形成される。
次に、コンタクト溝１１の底部にｐ型不純物（例えば二フッ化ボロン（ＢＦ２））を導入することによって、コンタクト溝１１の底部を覆うようなｐ＋型半導体領域１２を形成する。このｐ＋型半導体領域１２は、後の工程で形成される配線をコンタクト溝１１の底部にてｐ型半導体領域８とオーミック接触させるためのものである。
次に、図５に示すように、コンタクト溝１１，１１ａの内部を含む半導体基板１上に、バリア導体膜１３を形成する。このバリア導体膜１３は、例えばスパッタリング法を用いてチタンタングステン（ＴｉＷ）膜を薄く堆積した後、半導体基板１に熱処理を施すことにより成膜できる。続いて、コンタクト溝１１，１１ａの内部を埋め込んで、バリア導体膜１３上に導電性膜を形成する。この導電性膜は、例えばスパッタリング法により成膜されるアルミニウム合金（ＡｌＳｉ）膜を例示することができる。
次に、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして導電性膜及びバリア導体膜１３を順次エッチングする。これにより、導電性膜からなる配線１５，１５ａを形成する。配線１５は、ｎ＋型半導体領域９と電気的に接続するエミッタ電極となる。また、配線１５ａは、多結晶シリコンパターン６ａを介してゲート電極６と電気的に接続するゲート配線となる。
次に、例えば厚さ２〜１０μｍ程度のポリイミド樹脂膜（保護膜）１６を、例えば塗布法により形成する。ポリイミド樹脂膜１６は、感光性または非感光性のどちらであってもよい。このポリイミド樹脂膜１６は、半導体基板１の表面側に堆積される膜の最上層の膜であり、素子や配線を保護する役割を果たす。続いて、ポリイミド樹脂膜１６をパターニングして、配線１５，１５ａ上に開口部１７を形成し、それ以外の領域にポリイミド樹脂膜１６を残す（図１の工程１０２）。
次に、図６に示すように、ポリイミド樹脂膜１６上に補強板１８を接着剤を用いて貼り付ける（図１の工程１０３）。補強板１８には、例えば石英ガラスまたはセラミックを用いることができる。石英ガラスの厚さは、例えば７００μｍ程度とすることができ、石英ガラスには、含まれる不純物が少ないという利点がある。また、セラミックの厚さは、例えば６５０μｍ程度とすることができ、約４００℃までの耐熱性が良好である。続いて、半導体基板１の裏面に回転する研削材（例えば研削砥石）を押し当てて研削することにより、半導体基板１の厚さを所定の厚さ、例えば７０〜１２０μｍ程度まで減少させる（図１の工程１０４）。続いて、フッ酸及びアンモニアを用いて半導体基板１の裏面をウエットエッチングして、研削時に生じた半導体基板１の裏面の歪み及び異物を除去する（図１の工程１０５）。
次に、図７に示すように、半導体基板１の裏面（第２面）からｎ型不純物（第１不純物、例えばリン）イオンをイオン注入し、半導体基板１の裏面側にｎ型イオン注入領域１９を形成する（図１の工程１０６）。イオン注入では、アークチャンバ内で放電によりイオン化されたｎ型不純物（ｎ型不純物イオン）が電界で加速された後、質量分析器によりイオン種と荷電種が選択され、選ばれたｎ型不純物イオンはさらに加速されて、半導体基板１の裏面に打ち込まれる。イオン注入の際は、上記補強板１８により半導体基板１が補強されているので、半導体基板１の割れを防ぐことができる。リンイオンをイオン注入する際のエネルギーは、例えば３００〜６００ｋｅＶ、ドーズ量は、例えば１０１２〜１０１３ｃｍ−２であり、飛程は、例えば半導体基板１の裏面から０．４〜０．７μｍである。
次に、半導体基板１の裏面側からレーザを照射することにより、半導体基板１の裏面にイオン注入された上記ｎ型不純物イオンを活性化させて活性化率が６０％以上の高濃度のｎ＋型半導体領域（第１半導体領域）２０を形成する（図１の工程１０７）。ｎ＋型半導体領域２０は、ベース領域からの空乏層のコレクタ領域への広がりを抑えるフィールドストップ層として機能し、フィールドストップ層を設けることによって低濃度のベース領域（チャネル領域からフィールドストップ層との間の半導体基板１）の厚さを薄くすることができる。これによって、ＩＧＢＴのオン電圧（Ｖｃｅ）を低くすることができる。オン電圧とは、エミッタ領域とコレクタ領域との間に所定の電流、例えば２００Ａの電流が流れる時のエミッタ領域とコレクタ領域との間の電圧である。
例えば低濃度のｎ型のベース領域の抵抗６５Ωｃｍ、その厚さ１２３μｍ、高濃度のｐ型のコレクタ領域の厚さ０．４μｍとするフィールドストップ層を備えないＮＰＴ（None Punch Through）構造のＩＧＢＴのアバランシェ電圧をシミュレーションにより計算したところ、約７８０Ｖのアバランシェ電圧が得られた。また、例えば低濃度のｎ型のベース領域の抵抗６５Ωｃｍ、その厚さ１２３μｍ、高濃度のｎ型のフィールドストップ層の厚さ１．６μｍ、高濃度のｐ型のコレクタ領域の厚さ０．４μｍとするフィールドストップ層を備えたＬｉＰＴ構造のＩＧＢＴのアバランシェ電圧をシミュレーションにより計算したところ、約１３４５Ｖのアバランシェ電圧が得られた。この結果から、ＬｉＰＴ構造のＩＧＢＴに設けたフィールドストップ層は約５７５（＝１３４５−７８０）Ｖの耐圧を分担すると考えられる。それ以上の電圧がフィールドストップ層に加わると空乏層の伸びが止まり、フィールドストップ層の耐圧分担は約２．５Ｖとなり、その後は、ベース領域の耐圧分担のみが増えてアバランシェが生じると考えられる。従って、例えばＮＰＴ構造のＩＧＢＴでは２００μｍ程度必要とされるベース領域の厚さが、ＬｉＰＴ構造のＩＧＢＴでは１２０μｍ程度にまで薄くすることが可能となる。
しかし、耐圧を分担する層としてフィールドストップ層を機能させるには、フィールドストップ層のｎ型不純物イオンの活性化率を６０％以上とし、イオン注入により生じた結晶欠陥を十分回復させて、ベース領域から広がる空乏層がコレクタ領域に到達するのを抑える必要がある。このため、ｎ型不純物イオンの注入条件に加えて、ｎ型不純物イオンを活性化させるレーザ照射条件が重要となる。本発明者らが検討したところ、レーザ照射条件として、例えば波長５２７ｎｍ、パルス幅１００ｎｓ、エネルギー密度１．８Ｊ／ｃｍ２の２パルス方式とし、両パルスのディレイ時間（Delay Time）を、例えば５００ｎｓ、パルスの重ね率を、例えば６６％とすることにより、６０〜６５％のｎ型不純物イオンの活性化率が得られた。
なお、イオンの活性化率は、下記式（１）により定義される。ＳＲＰ（Spreading Resistance Profiling）法は、斜めに研磨された面に沿って２針で抵抗を測定し、この抵抗値から抵抗率及びキャリア濃度を深さ方向に求める方法であって、活性化しているイオンのみの濃度分布を得ることができる。
活性化率＝（ＳＲＰより求めたシートキャリア濃度／不純物イオンのドーズ量）
×１００（％） 式（１）
ところで、半導体基板１の表面側には、補強板１８が接着材により貼り付けられている。この接着材の耐熱性は、通常１４０℃以下と低いため、例えばファーネスアニール（Furnace Anneal）法またはランプアニール（Lamp anneal）法による８００〜９００℃程度の熱処置を実施すると、接着材が劣化して補強板１８が剥がれてしまう。しかし、レーザを照射するレーザアニール法では、温度が上昇する半導体基板１の深さは１０μｍ以下であり、半導体基板１の裏面側にレーザを照射しても、半導体基板１の表面側の温度は８０〜１００℃であり、接着材の劣化を防いで補強板１８の剥がれを防止することができる。
次に、図８に示すように、半導体基板１の裏面のｎ＋型半導体領域２０よりも浅い領域に、ｐ型不純物（第２不純物、例えばボロン）イオンをイオン注入し、ｐ型イオン注入領域２１を形成する（図１の工程１０８）。イオン注入では、アークチャンバ内で放電によりイオン化されたｐ型不純物（ｐ型不純物イオン）が電界で加速された後、質量分析器によりイオン種と荷電種が選択され、選ばれたｐ型不純物イオンはさらに加速されて、半導体基板１の裏面に打ち込まれる。イオン注入の際は、上記補強板１８により半導体基板１が補強されているので、半導体基板１の割れを防ぐことができる。ボロンイオンをイオン注入する際のエネルギーは、例えば３０〜６０ｋｅＶ、ドーズ量は、例えば１０１４〜１０１６ｃｍ−２であり、飛程は、例えば半導体基板１の裏面から０．１〜０．３μｍである。
次に、半導体基板１の裏面側からレーザを照射することにより、半導体基板１の裏面にイオン注入された上記ｐ型不純物イオンを活性化させてｐ＋型半導体領域（第２半導体領域）２２を形成する（図１の工程１０９）。ｐ＋型半導体領域２２はコレクタ領域であり、半導体基板１の最裏面に形成される。ｐ＋型半導体領域２２は、上記ｎ＋型半導体領域２０とは異なり、イオン注入により生じた欠陥を残し（後述の図９参照）、ｐ型不純物イオンの活性化率を１〜１５％とすることが望ましい（後述の図１０参照）。これは、ＩＧＢＴの高速スイッチング特性を得るため、ｐ＋型半導体領域２２のイオン注入により生じた欠陥をライフタイムキラーとして利用するためである。このため、ｐ型不純物イオンの注入条件に加えて、ｐ型不純物イオンを活性化させるレーザ照射条件が重要となる。本発明者らが検討したところ、レーザ照射条件として、例えば波長５２７ｎｍ、パルス幅１００ｎｓ、エネルギー密度０．７Ｊ／ｃｍ２の２パルス方式とし、両パルスのディレイ時間を、例えば３００ｎｓ、パルスの重ね率を、例えば６６％とすることにより、約１１％のｐ型不純物イオンの活性化率が得られた。
また、ｎ＋型半導体領域２０の形成と同様に、イオン注入されたｐ型不純物イオンの活性化にレーザアニール法を用いることにより、接着材の劣化を防いで補強板１８の剥がれを防止することができる。
図９は、ボロンイオンのイオン注入により生じた格子位置にないＳｉ原子（Displaced Si）を示すグラフ図である。測定にはＲＢＳ（Rutherford Backscattering Spectrometory）法を用いた。ボロンイオンのイオン注入条件は、エネルギー４０ｋｅＶ、ドーズ量１０１５ｃｍ−２であり、レーザ照射条件は、波長５２７ｎｍ、パルス幅１００ｎｓ、エネルギー密度０．７Ｊ／ｃｍ２である。図９に示すように、ボロンイオンの飛程は０．２μｍ程度であり、その近くにライフタイムキラーとして機能するダメージ（欠陥）が存在することが分かる。
図１０は、本発明者らによって得られたＩＧＢＴのスイッチオフ時間（ｔｆ）とボロンイオンの活性化率との関係の一例を示すグラフ図である。スイッチング時間とは、エミッタ領域とコレクタ領域との間の電圧をオフした直後に流れる電流の値が９０％となる時間（ｔ（９０％））と１０％となる時間（ｔ（１０％））との差（ｔ（１０％）−ｔ（９０％））であり、スイッチング時間が短くなるに従い、高速のスイッチング特性を得ることができる。ボロンイオンのイオン注入条件は、エネルギー４０ｋｅＶ、ドーズ量１０１４〜１０１５ｃｍ−２、ボロンイオンのレーザ照射条件は、波長５２７ｎｍ、パルス幅１００ｎｓ、エネルギー密度０．７〜１．８Ｊ／ｃｍ２、パルス重ね率６６％である。図１０に示すように、ボロンイオンの活性化率が減少するに従い、スイッチオフ時間は短くなっており、例えばボロンイオンの活性化率が１５％以下であれば、２２０ｎｓ以下のスイッチオフ時間を達成することができる。
これまでの工程により、半導体基板１の裏面側に、厚さ７０〜１２０μｍ程度のベース領域（半導体基板１）、厚さ１〜１．５μｍ程度であって、ｎ型不純物イオンの活性化率が６０％以上のフィールドストップ層（ｎ＋型半導体領域２０）及び厚さ０．１〜０．５μｍ程度であって、ｐ型不純物イオンの活性化率が１〜１５％のコレクタ領域（ｐ＋型半導体領域２２）が形成される。
本実施の形態１によるＩＧＢＴでは、フィールドストップ層を形成するためにイオン注入されたｎ型不純物イオンの活性化アニールと、コレクタ領域を形成するためにイオン注入されたｐ型不純物イオンの活性化アニールとを別工程で行うことにより、フィールドストップ層及びコレクタ領域のそれぞれに適する活性化率が得られた。すなわち、フィールドストップ層のｎ型不純物イオンの活性化率を６０％以上としてフィールドストップ層の耐圧を上げることにより、ベース領域の幅を短くして、オン電圧を低減することができる。また、コレクタ領域のｐ型不純物イオンの活性化率を１〜１５％として欠陥をライフタイムキラーとして有効利用することにより、スイッチオフ時間を短くすることができる。
通常、ＩＧＢＴの損失は、定常損失とスイッチング損失の和で表され、両者を低減することにより高性能のＩＧＢＴを実現することができる。具体的には、例えば動作周波数１０〜３０ｋＨｚ、出力容量２０〜３００ＶＡが要求されるパワーデバイス（例えばＨＥＶ（Hibrid Electric Vehicle）インバータ）において、２００Ａの出力電流及び１２００Ｖの耐圧を有するＩＧＢＴが要求された場合、ＩＧＢＴのオン電圧は２．５Ｖ以下（オン電圧は、２．５Ｖ以下が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては２．２Ｖ以下が考えられるが、さらに２．０Ｖ以下の範囲が最も好適と考えられる）、スイッチング時間は３００ｎｓ以下（スイッチング時間は、３００ｎｓ以下が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては２２０ｎｓ以下が考えられるが、さらに２００ｎｓ以下の範囲が最も好適と考えられる）を満足することが要求される。
図１１は、本発明者らによって得られたＩＧＢＴのオン電圧（Ｖｃｅ）とスイッチオフ時間（ｔｆ）との関係を示すグラフ図である。図１１中、ハッチングした領域がＩＧＢＴに要求される性能領域である。図１１には、本実施の形態１によるレーザ照射を２回行ったＩＧＢＴの特性、ダブル・エピタキシャルウエハを用いたＩＧＢＴ（以下の説明ではＲ１−ＩＧＢＴと記す）の特性、レーザ照射を１回行ったＩＧＢＴ（以下の説明ではＲ２−ＩＧＢＴと記す）の特性を示す。本実施の形態１によるＩＧＢＴは、フィールドストップ層を形成するためのリンイオンをイオン注入（エネルギー３５０ｋｅＶ、ドーズ量１０１３／ｃｍ２）した後に、リンイオンをレーザ照射（波長５２７ｎｍ、パルス幅５００ｎｓ、エネルギー密度１．８Ｊ／ｃｍ２、パルス重ね率６６％）により活性化し、続いてコレクタ領域を形成するためのボロンイオンをイオン注入（エネルギー４０ｋｅＶ、ドーズ量１０１５／ｃｍ２）した後に、ボロンイオンをレーザ照射（波長５２７ｎｍ、パルス幅３００ｎｓ、エネルギー密度０．７Ｊ／ｃｍ２、パルス重ね率６６％）により活性化している。Ｒ２−ＩＧＢＴでは、フィールドストップ層を形成するためのリンイオンをイオン注入（エネルギー３５０ｋｅＶ、ドーズ量１０１３／ｃｍ２）し、続いてコレクタ領域を形成するためのボロンイオンをイオン注入（エネルギー４０ｋｅＶ、ドーズ量５×１０１３／ｃｍ２）した後に、これらイオンをレーザ照射（波長５２７ｎｍ、パルス幅５００ｎｓ、エネルギー密度１．８Ｊ／ｃｍ２、パルス重ね率６６％）により活性化している。
図１１に示すように、Ｒ１−ＩＧＢＴ及びＲ２−ＩＧＢＴの特性は、性能領域（オン電圧２．５Ｖ以下及びスイッチング時間３００ｎｓ以下）をはずれており、Ｒ１−ＩＧＢＴ及びＲ２−ＩＧＢＴはＩＧＢＴに要求される特性を満足できないことがわかる。これに対して、本実施の形態１によるＩＧＢＴでは、Ｒ１−ＩＧＢＴ及びＲ２−ＩＧＢＴよりも性能が向上し、約２．０Ｖのオン電圧及び約２００ｎｓのスイッチング時間が得られており、本実施の形態１によるＩＧＢＴはＩＧＢＴに要求される特性を満足できることが分かる。
次に、フッ酸を用いて半導体基板１の裏面を洗浄した後、半導体基板１の裏面上に、導電性膜として、例えばニッケル（Ｎｉ）膜をスパッタリング法により成膜する（図１の工程１１０）。ニッケル膜の厚さは、例えば０．０５μｍ程度である。次いで、図１２に示すように、レーザアニール法によりニッケル膜と半導体基板１とを反応させて化合物（ニッケルシリサイド（ＮｉＳｉ）膜２３）を形成し、オーミック接触とする（図１の工程１１１）。レーザ照射条件として、例えば波長５２７ｎｍ、エネルギー密度１．０Ｊ／ｃｍ２の２パルス方式とし、両パルスのディレイ時間を、例えば０ｎｓ、パルスの重ね率を、例えば５０％とする。レーザアニール法を用いることにより、半導体基板１の表面側の温度上昇を低く抑えることができる。
次に、図１３に示すように、半導体基板１の裏面側のニッケルシリサイド膜２３上に、例えばチタン（Ｔｉ）膜２４、ニッケル膜２５及び金（Ａｕ）膜２６をスパッタリング法または真空蒸着法により順次成膜し、これらの積層膜２７ａを形成する（図１の工程１１２）。チタン膜２４の厚さは、例えば０．１μｍ程度、ニッケル膜２５の厚さは、例えば０．６μｍ程度、金膜２６の厚さは、例えば０．１μｍ程度である。前記ニッケルシリサイド膜２３及び上記積層膜２７ａは、コレクタ領域の引き出し電極であるコレクタ電極２７となる。
次に、図１４に示すように、補強板１８を半導体基板１の表面側から剥離する（図１の工程１１３）。次いで、図１５に示すように、上記開口部１７の底部に現れた配線１５，１５ａの表面に電解メッキ法によって薄い導電性膜２８を形成する。導電性膜２８としては、ニッケル膜及び金膜を順次堆積した積層膜を例示することができる。ニッケル膜の厚さは、例えば１〜５μｍ程度、金膜の厚さは、例えば８０ｎｍ程度である。導電性膜２８は、後の工程において形成されるバンプ電極のバンプ下地膜となる。
次に、開口部１７の平面パターンに合わせてパターニングされたメタルマスクを用いて、例えば銀（Ａｇ）、スズ（Ｓｎ）及び銅（Ｃｕ）からなる半田ペーストを印刷し、開口部１７を埋め込む。続いて、リフロー処理することにより、配線１５，１５ａと電気的に接続する厚さ１５０μｍ程度のバンプ電極２９を形成する。このバンプ電極２９及び配線１５は、ＩＧＢＴのエミッタ領域となるｎ＋型半導体領域９と電気的に接続するエミッタ電極となる。その後、ウエハ状態の半導体基板１を、例えば分割領域に沿ってダイシングし、個々の半導体チップへと分割する。
次に、図１６に示すように、半導体チップＳＣを、例えばリードフレーム３０上に固着する。続いて半導体チップＳＣの表面のパッド部とリード３１とを金線３２等を用いて接続し、さらにリードフレーム３０を金型等で挟持して金型の内部に溶融樹脂を注入し、硬化させることにより、半導体チップＳＣ及び金線３２の周囲を樹脂３３により封止する。続いて、樹脂３３から突出したリード３１を必要に応じて所望の形状に成形し、半導体装置が完成する。
このように、本実施の形態１によれば、フィールドストップ層（ｎ＋型半導体領域２０）を形成するためにイオン注入されたｎ型不純物イオンの活性化アニールと、コレクタ領域（ｐ＋型半導体領域２２）を形成するためにイオン注入されたｐ型不純物イオンの活性化アニールとを別工程で行い、ｎ型不純物イオンの活性化率を６０％以上とし、ｐ型不純物イオンの活性化率を１〜１５％とすることにより、高耐圧で、かつ高速なスイッチング特性を有するＩＧＢＴを形成することができる。すなわち、フィールドストップ層（ｎ＋型半導体領域２０）におけるｎ型不純物イオンの活性化率を６０％以上とすることにより、高耐圧のフィールドストップ層が得られる。これによりベース領域（半導体基板１）を薄くできるので、オン電圧を低減することができる。また、コレクタ領域（ｐ＋型半導体領域２２）では、ｐ型不純物イオンの活性化率を１〜１５％としてイオン注入の欠陥を残すことにより、欠陥がライフタイムキラーとなって、ＩＧＢＴのスイッチング動作を高速にすることができる。
さらに、ニッケルシリサイド膜２３、チタン膜２４、ニッケル膜２５及び金膜２６からなる積層膜を用いることにより、コレクタ領域（ｐ＋半導体領域２２）とオーミック接合が可能であり、また、水分等による腐食を防止できるコレクタ電極を形成することができる。
また、不純物イオンの活性化アニール及びニッケルシリサイド膜２３の形成にレーザアニール法を用いることにより、半導体基板１の表面側の温度上昇を低く抑えることができるので、補強板１８を貼り付けるための接着材の劣化を防いで、補強板１８の剥がれを防止することができる。
（実施の形態２）
本実施の形態２による半導体装置は、前述した実施の形態１と同様であり、半導体素子としてＬｉＰＴ構造のＩＧＢＴを有するものであるが、半導体基板の厚さが前述の実施の形態１と相違する。すなわち、前述した実施の形態１では、半導体基板の厚さが１２０μｍ以下（例えば７０〜１２０μｍ）のＩＧＢＴについて説明したのに対して、本実施の形態２では、半導体基板の厚さが１２０μｍよりも厚いＩＧＢＴについて説明しており、ＩＧＢＴの製造過程において前述の実施の形態１で使用した補強板を使用していない。このような本実施の形態２の半導体装置について図１７〜図２１を用いて製造工程に従って説明する。図１７は半導体装置の製造方法の工程図、図１８〜図２１は半導体装置の製造方法を示す要部断面図である。なお、半導体基板の表面側にＩＧＢＴのエミッタ電極（配線１５）を形成し、その上に塗布されたポリイミド樹脂膜１６をパターニングするまでの製造過程（図１７の工程２０１及び２０２）は、前述した実施の形態１と同様であるため、その説明を省略する。
まず、前述した実施の形態１と同様にして（図１７の工程２０１）、半導体基板１の表面側にゲート電極６、チャネル領域（ｐ型半導体領域８）、エミッタ領域（ｎ＋型半導体領域９）及びエミッタ電極（配線１５）等を形成し、さらにエミッタ電極等の上をポリイミド樹脂膜により保護する（図１７の工程２０２）。
次に、図１８に示すように、半導体基板１の裏面に回転する研削材（例えば研削砥石）を押し当てて研削することにより、半導体基板１の厚さを所定の厚さ、例えば１２０〜２００μｍまで減少させる（図１７の工程２０３）。続いて、フッ酸及びアンモニアを用いて半導体基板１の裏面を洗浄し、研削時に生じた半導体基板１の裏面の歪み及び異物を除去する（図１７の工程２０４）。
次に、図１９に示すように、前述した実施の形態１と同様にして、半導体基板１の裏面からｎ型不純物（第１不純物、例えばリン）イオンをイオン注入し、半導体基板１の裏面側にｎ型イオン注入領域１９を形成する（図１７の工程２０５）。イオン注入条件は、例えば前述の実施の形態１に例示した工程１０６におけるイオン注入条件と同じとすることができる。
次に、半導体基板１の裏面側からレーザを照射することにより、半導体基板１の裏面にイオン注入されたｎ型不純物イオンを活性化させてｎ＋型半導体領域２０を形成する（図１７の工程２０６）。レーザ照射条件は、例えば前述の実施の形態１に例示した工程１０７におけるレーザ照射条件と同じとすることができる。これにより、ｎ型不純物イオンの活性化率を６０％以上とするフィールドストップ層（ｎ＋型半導体領域２０）が形成される。なお、半導体基板１を１２０μｍよりも厚くしたことから、イオン注入の際は、半導体基板１の割れを防ぐことができる。
次に、図２０に示すように、前述した実施の形態１と同様にして、半導体基板１の裏面のｎ＋型半導体領域２０よりも浅い領域に、ｐ型不純物（第２不純物、例えばボロン）イオンをイオン注入し、ｐ型イオン注入領域２１を形成する（図１７の工程２０７）。イオン注入条件は、例えば前述の実施の形態１に例示した工程１０８におけるイオン注入条件と同じとすることができる。
次に、半導体基板１に低温の熱処理を施すことにより、半導体基板１の裏面にイオン注入されたｐ型不純物イオンを活性化させてｐ＋型半導体領域２２を形成する（図１７の工程２０８）。これにより、ｐ型不純物イオンの活性化率を１〜１５％とするコレクタ領域（ｐ＋型半導体領域２２）が形成される。前述した実施の形態１と異なり、半導体基板１の表面側に補強板を貼り付けておらず、補強板の接着材の劣化の問題が生じないので、レーザアニール法に代わり、低温の熱処理法を採用することにより、コレクタ領域にイオン注入の欠陥を残すことができる。ｐ型不純物イオンの活性化率を１〜１５％とするために、この場合の熱処理温度は、例えば４００〜４５０℃とする。例えばボロンイオンをエネルギー４０ｋｅＶ、ドーズ量１０１５／ｃｍ２の条件でイオン注入した後に、４２０℃の温度で１時間の熱処理を半導体基板１に施した場合、ボロンイオンの活性化率は２％程度となる。上記熱処理の方法としては、例えばファーネスアニールを例示することができる。このファーネスアニール法では、複数枚の半導体基板１に対して同時に熱処理を施すことができるバッチ処理が可能である。例えば、複数枚の半導体基板１をステージ上に載せて石英管内に置き、石英管の周りに設けられた抵抗線を巻いた円筒ヒータが用いて電気炉を加熱することにより、複数枚の半導体基板１を同時に加熱する。従って、枚葉処理されるレーザアニール法よりも、熱処理工程の処理時間を短くすることができる。
なお、半導体基板１の裏面側からレーザを照射することにより、半導体基板１の裏面にイオン注入されたｐ型不純物イオンを活性化させてｐ＋型半導体領域２２を形成してもよい。レーザ照射条件は、例えば前述の実施の形態１に例示した工程１０９におけるレーザ照射条件と同じとすることができる。
これまでの工程により、半導体基板１の裏面側に、厚さ１２０〜２００μｍ程度のベース領域（半導体基板１）、厚さ１〜１．５μｍ程度であって、ｎ型不純物イオンの活性化率が６０％以上のフィールドストップ層（ｎ＋型半導体領域２０）及び厚さ０．１〜０．５μｍ程度であって、ｐ型不純物イオンの活性化率が１〜１５％のコレクタ領域（ｐ＋型半導体領域２２）が形成される。
次に、図２１に示すように、フッ酸を用いて半導体基板１の表面側及び裏面を洗浄した後、半導体基板１の裏面上に、導電性膜として、例えばニッケル膜３４、チタン膜２４、ニッケル膜２５及び金膜２６をスパッタリング法または真空蒸着法により順次成膜し、これらの積層膜を形成する（図１７の工程２０９）。ニッケル膜３４の厚さは、例えば０．０５μｍ程度、チタン膜２４の厚さは、例えば０．１μｍ程度、ニッケル膜２５の厚さは、例えば０．６μｍ程度、金膜２６の厚さは、例えば０．１μｍ程度である。続いて、低温の熱処理法によりアロイ処理を行い、ニッケル膜３４と半導体基板（単結晶シリコン）１とを反応させて化合物（ニッケルシリサイド（ＮｉＳｉ）膜３５）を形成し、オーミック接触とする（図１７の工程２１０）。上記熱処理の方法としては、例えばファーネスアニールを例示することができる。前述した実施の形態１と異なり、半導体基板１の表面側に補強板を貼り付けておらず、補強板の接着材の劣化の問題が生じないので、低温の熱処理法を採用することができる。この積層膜は、コレクタ領域の引き出し電極であるコレクタ電極２７を構成する。
なお、前述した実施の形態１と同様にして、コレクタ電極を形成してもよい。すなわち、一旦レーザアニール法によりニッケル膜と半導体基板１とを反応させてニッケルシリサイド膜２３を形成した後、ニッケルシリサイド膜２３上に、例えばチタン膜２４、ニッケル膜２５及び金膜２６をスパッタリング法または真空蒸着法により順次成膜し、これらの積層膜からなるコレクタ電極を形成することもできる（前述の実施の形態１の工程１１０〜工程１１２）。
その後は、前述した実施の形態１と同様にして、エミッタ電極及びバンプ電極等を形成することにより、ＩＧＢＴを形成する。
このように、本実施の形態２によれば、前述した実施の形態１と同様に、フィールドストップ層（ｎ＋型半導体領域２０）におけるｎ型不純物イオンの活性化率を６０％以上とし、コレクタ領域（ｐ＋型半導体領域２２）におけるｐ型不純物イオンの活性化率を１〜１５％とすることにより、高耐圧で、かつ高速なスイッチング特性を有するＩＧＢＴを形成することができる。また、コレクタ電極にニッケルシリサイド膜３５、チタン膜２４、ニッケル膜２５及び金膜２６からなる積層膜を用いることにより、コレクタ電極の腐食を防止することができる。
さらに、半導体基板１が１２０μｍよりも厚い場合は、補強板を用いることなく、半導体基板１の裏面の研削及びウエットエッチンングを行うことができるので、イオン活性化率が１〜１５％と低いコレクタ領域（ｐ＋型半導体領域２２）を形成するためのｐ型不純物イオンの活性化工程（前記工程２０８）及びコレクタ電極をオーミック接触とするためのアロイ処理工程（前記工程２１０）では、低温の熱処理法を採用することができる。従って、補強板の貼り付け及び剥離の工程が削除できることから、前述の実施の形態１よりもスループットを向上することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体装置は、たとえば自動車に搭載されるモーター駆動用モジュールに適用することができる。
本発明の実施の形態１による半導体装置の製造方法を説明する工程図である。 本発明の実施の形態１による半導体装置の製造方法を説明する要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１によるボロンイオンのイオン注入により生じた格子位置にないＳｉ原子を示すグラフ図である。 本発明の実施の形態１によるスイッチオフ時間（ｔｆ）とボロンイオンの活性化率との関係を示すグラフ図である。 本発明の実施の形態１によるオン電圧（Ｖｃｅ）とスイッチオフ時間（ｔｆ）との関係を示すグラフ図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態２による半導体装置の製造方法を説明する工程図である。 本発明の実施の形態２による半導体装置の製造方法を説明する要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。
符号の説明
１ 半導体基板
２ 酸化シリコン膜
３ フィールド絶縁膜
４ 溝
５ 熱酸化膜
６ ゲート電極
６ａ 多結晶シリコンパターン
７ 絶縁膜
８ ｐ型半導体領域
９ ｎ＋型半導体領域
１０ 絶縁膜
１１，１１ａ コンタクト溝
１２ ｐ＋型半導体領域
１３ バリア導体膜
１５，１５ａ 配線
１６ ポリイミド樹脂膜（保護膜）
１７ 開口部
１８ 補強板
１９ ｎ型イオン注入領域
２０ ｎ＋型半導体領域（第１半導体領域）
２１ ｐ型イオン注入領域
２２ ｐ＋型半導体領域（第２半導体領域）
２３ ニッケルシリサイド膜
２４ チタン膜
２５ ニッケル膜
２６ 金膜
２７ コレクタ電極
２７ａ 積層膜
２８ 導電性膜
２９ バンプ電極
３０ リードフレーム
３１ リード
３２ 金線
３３ 樹脂
３４ ニッケル膜
３５ ニッケルシリサイド膜
ＳＣ 半導体チップ

Claims (21)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）第１導電型の半導体基板の第１面側に半導体素子及び配線を形成する工程、
    （ｂ）前記半導体素子及び配線の上を保護膜で覆った後、前記保護膜の上に補強板を貼り付ける工程、
    （ｃ）前記半導体基板の前記第１面とは反対側に位置する第２面側から前記第１導電型の第１不純物イオンをイオン注入する工程、
    （ｄ）前記第１不純物イオンがイオン注入された領域にレーザを照射して、前記第１不純物イオンの活性化率を６０％以上とする第１半導体領域を形成する工程、
    （ｅ）前記第１不純物イオンがイオン注入された領域よりも浅い領域に、前記半導体基板の前記第２面側から前記第１導電型と異なる第２導電型の第２不純物イオンをイオン注入する工程、
    （ｆ）前記第２不純物イオンがイオン注入された領域にレーザを照射して、前記第２不純物イオンの活性化率を１〜１５％とする第２半導体領域を形成する工程、
    （ｇ）前記半導体基板の前記第１面から前記補強板を剥離する工程。
  2. 請求項１記載の半導体装置の製造方法において、前記（ｂ）工程と前記（ｃ）工程との間に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ｈ）前記半導体基板を前記第２面から研削して、前記半導体基板の厚さを７０〜１２０μｍとする工程。
  3. 請求項１記載の半導体装置の製造方法において、前記第１不純物イオンはリンであり、前記第２不純物イオンはボロンであることを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、前記補強板は、石英ガラスまたはセラミックであることを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、前記（ｆ）工程と前記（ｇ）工程との間に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ｉ）前記半導体基板の前記第２面にニッケル膜を堆積する工程、
    （ｊ）レーザを照射して、前記ニッケル膜と前記半導体基板とを反応させて、前記第２半導体領域に接するニッケルシリサイド膜を形成する工程、
    （ｋ）前記ニッケルシリサイド膜の上に、チタン膜、ニッケル膜及び金膜を形成する工程。
  6. 請求項１記載の半導体装置の製造方法において、前記半導体基板はＦＺ単結晶シリコンからなることを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、前記第１半導体領域の不純物濃度は、前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、前記第１半導体領域の厚さは、１〜１．５μｍであることを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、前記第２半導体領域の厚さは、０．１〜０．５μｍであることを特徴とする半導体装置の製造方法。
  10. 請求項２記載の半導体装置の製造方法において、前記（ｈ）工程の後に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ｌ）前記半導体基板の前記第２面をウエットエッチングする工程。
  11. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）第１導電型の半導体基板の第１面側に半導体素子及び配線を形成する工程、
    （ｂ）前記半導体素子及び配線の上を保護膜で覆う工程、
    （ｃ）前記半導体基板の前記第１面とは反対側に位置する第２面側から前記第１導電型の第１不純物イオンをイオン注入する工程、
    （ｄ）前記第１不純物イオンがイオン注入された領域にレーザを照射して、前記第１不純物イオンの活性化率を６０％以上とする第１半導体領域を形成する工程、
    （ｅ）前記第１不純物イオンがイオン注入された領域よりも浅い領域に、前記半導体基板の前記第２面側から前記第１導電型と異なる第２導電型の第２不純物イオンをイオン注入する工程、
    （ｆ）前記半導体基板に熱処理を施して、前記第２不純物イオンの活性化率を１〜１５％とする第２半導体領域を形成する工程。
  12. 請求項１１記載の半導体装置の製造方法において、前記（ｂ）工程と前記（ｃ）工程との間に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ｇ）前記半導体基板を前記第２面から研削して、前記半導体基板の厚さを１２０〜２００μｍとする工程。
  13. 請求項１１記載の半導体装置の製造方法において、前記第１不純物イオンはリンであり、前記第２不純物イオンはボロンであることを特徴とする半導体装置の製造方法。
  14. 請求項１１記載の半導体装置の製造方法において、前記（ｆ）工程の熱処理の温度は４００〜４５０℃であることを特徴とする半導体装置の製造方法。
  15. 請求項１１記載の半導体装置の製造方法において、前記（ｆ）工程の熱処理はファーネスアニールであることを特徴とする半導体装置の製造方法。
  16. 請求項１１記載の半導体装置の製造方法において、前記（ｆ）工程の後に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ｈ）前記半導体基板の前記第２面に第１ニッケル膜、チタン膜、第２ニッケル膜及び金膜を順次成膜する工程、
    （ｉ）前記半導体基板に熱処理を施して、前記第１ニッケル膜と前記半導体基板とを反応させて、前記第２半導体領域に接するニッケルシリサイド膜を形成する工程。
  17. 請求項１１記載の半導体装置の製造方法において、前記半導体基板はＦＺ単結晶シリコンからなることを特徴とする半導体装置の製造方法。
  18. 請求項１１記載の半導体装置の製造方法において、前記第１半導体領域の不純物濃度は、前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
  19. 請求項１１記載の半導体装置の製造方法において、前記第１半導体領域の厚さは、１〜１．５μｍであることを特徴とする半導体装置の製造方法。
  20. 請求項１１記載の半導体装置の製造方法において、前記第２半導体領域の厚さは、０．１〜０．５μｍであることを特徴とする半導体装置の製造方法。
  21. 請求項１３記載の半導体装置の製造方法において、前記（ｇ）工程の後に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ｊ）前記半導体基板の前記第２面をウエットエッチングする工程。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050307A (ja) * 2008-08-22 2010-03-04 Renesas Technology Corp 半導体装置およびその製造方法
JP2011138976A (ja) * 2009-12-29 2011-07-14 Renesas Electronics Corp 半導体装置の製造方法
WO2012026294A1 (ja) * 2010-08-23 2012-03-01 株式会社日本製鋼所 半導体デバイスの製造方法および製造装置
JP2012084722A (ja) * 2010-10-13 2012-04-26 Toyota Motor Corp 半導体装置の製造方法
WO2012056536A1 (ja) * 2010-10-27 2012-05-03 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2012199271A (ja) * 2011-03-18 2012-10-18 Mitsubishi Electric Corp 半導体素子の製造方法
JP2013105881A (ja) * 2011-11-14 2013-05-30 Renesas Electronics Corp 半導体装置の製造方法
WO2013094297A1 (ja) * 2011-12-22 2013-06-27 住友電気工業株式会社 半導体装置およびその製造方法
JP2014072306A (ja) * 2012-09-28 2014-04-21 Sanken Electric Co Ltd 半導体装置及び半導体装置の製造方法
JP2015513218A (ja) * 2012-03-05 2015-04-30 アーベーベー・テクノロジー・アーゲー パワー半導体装置およびその製造方法
US9064839B2 (en) 2011-06-07 2015-06-23 Renesas Electronics Corporation IGBT and diode
JP2015138801A (ja) * 2014-01-20 2015-07-30 トヨタ自動車株式会社 半導体装置の製造方法
JP2015213193A (ja) * 2015-07-21 2015-11-26 ルネサスエレクトロニクス株式会社 Ｉｇｂｔ
DE102016123903A1 (de) 2015-12-11 2017-06-14 Toyota Jidosha Kabushiki Kaisha Verfahren zur Herstellung einer Halbleitervorrichtung
JP2017108139A (ja) * 2015-12-08 2017-06-15 インフィニオン テクノロジーズ オーストリア アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｕｓｔｒｉａ ＡＧ 半導体デバイス及びその製造方法
IT202100001922A1 (it) * 2021-01-29 2022-07-29 St Microelectronics Srl Struttura di contatto dal retro perfezionata per un dispositivo a semiconduttore e relativo procedimento di fabbricazione
WO2022176443A1 (ja) * 2021-02-17 2022-08-25 住友重機械工業株式会社 半導体素子の製造方法及び半導体素子

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7737036B2 (en) * 2007-08-09 2010-06-15 Applied Materials, Inc. Integrated circuit fabrication process with minimal post-laser annealing dopant deactivation
US20090042353A1 (en) * 2007-08-09 2009-02-12 Yi Ma Integrated circuit fabrication process for a high melting temperature silicide with minimal post-laser annealing dopant deactivation
US7863193B2 (en) * 2007-08-09 2011-01-04 Applied Materials, Inc. Integrated circuit fabrication process using a compression cap layer in forming a silicide with minimal post-laser annealing dopant deactivation
US20110006409A1 (en) * 2009-07-13 2011-01-13 Gruenhagen Michael D Nickel-titanum contact layers in semiconductor devices
JP2011023527A (ja) * 2009-07-15 2011-02-03 Toshiba Corp 半導体装置
CN102893402B (zh) * 2010-03-23 2015-09-30 Abb技术有限公司 功率半导体装置
CN103578981B (zh) * 2012-07-19 2016-09-07 无锡华润上华半导体有限公司 场终止绝缘栅双极型晶体管的制备方法
DE112015000206T5 (de) * 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
US9960037B2 (en) * 2015-08-03 2018-05-01 Board Of Trustees Of Michigan State University Laser assisted SiC growth on silicon
EP3258490A1 (en) * 2016-06-13 2017-12-20 STMicroelectronics Srl A method of manufacturing semiconductor devices and corresponding device
JP6698499B2 (ja) 2016-11-15 2020-05-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10872846B2 (en) 2017-06-22 2020-12-22 Renesas Electronics America Inc. Solid top terminal for discrete power devices

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255769A (ja) * 1995-03-17 1996-10-01 Hitachi Ltd 半導体装置の製造方法
JPH10163467A (ja) * 1996-11-27 1998-06-19 Hitachi Ltd 半導体装置及び電極形成方法
JPH11243212A (ja) * 1998-12-21 1999-09-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2001160559A (ja) * 1999-12-01 2001-06-12 Fuji Electric Co Ltd 半導体装置の製造方法
JP2002299346A (ja) * 2001-04-02 2002-10-11 Fuji Electric Co Ltd 半導体装置の製造方法
JP2002314084A (ja) * 2001-02-09 2002-10-25 Fuji Electric Co Ltd 半導体装置の製造方法
JP2002359373A (ja) * 2001-03-29 2002-12-13 Toshiba Corp 半導体装置及びその製造方法
JP2004140101A (ja) * 2002-10-16 2004-05-13 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法
JP2005005672A (ja) * 2003-05-16 2005-01-06 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法および発泡剥離装置
JP2005223301A (ja) * 2003-06-24 2005-08-18 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10055446B4 (de) * 1999-11-26 2012-08-23 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zu seiner Herstellung
US6365446B1 (en) * 2000-07-03 2002-04-02 Chartered Semiconductor Manufacturing Ltd. Formation of silicided ultra-shallow junctions using implant through metal technology and laser annealing process
DE10205324B4 (de) * 2001-02-09 2012-04-19 Fuji Electric Co., Ltd. Halbleiterbauelement
DE10205323B4 (de) * 2001-02-09 2011-03-24 Fuji Electric Systems Co., Ltd. Verfahren zur Herstellung eines Halbleiterbauelements
JP4967205B2 (ja) 2001-08-09 2012-07-04 富士電機株式会社 半導体装置の製造方法
KR100500451B1 (ko) * 2003-06-16 2005-07-12 삼성전자주식회사 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법
JP2005303218A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置およびその製造方法
JP4788390B2 (ja) * 2005-06-07 2011-10-05 株式会社デンソー 半導体装置の製造方法
US8420505B2 (en) * 2006-03-25 2013-04-16 International Rectifier Corporation Process for manufacture of thin wafer

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255769A (ja) * 1995-03-17 1996-10-01 Hitachi Ltd 半導体装置の製造方法
JPH10163467A (ja) * 1996-11-27 1998-06-19 Hitachi Ltd 半導体装置及び電極形成方法
JPH11243212A (ja) * 1998-12-21 1999-09-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2001160559A (ja) * 1999-12-01 2001-06-12 Fuji Electric Co Ltd 半導体装置の製造方法
JP2002314084A (ja) * 2001-02-09 2002-10-25 Fuji Electric Co Ltd 半導体装置の製造方法
JP2002359373A (ja) * 2001-03-29 2002-12-13 Toshiba Corp 半導体装置及びその製造方法
JP2002299346A (ja) * 2001-04-02 2002-10-11 Fuji Electric Co Ltd 半導体装置の製造方法
JP2004140101A (ja) * 2002-10-16 2004-05-13 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法
JP2005005672A (ja) * 2003-05-16 2005-01-06 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法および発泡剥離装置
JP2005223301A (ja) * 2003-06-24 2005-08-18 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050307A (ja) * 2008-08-22 2010-03-04 Renesas Technology Corp 半導体装置およびその製造方法
JP2011138976A (ja) * 2009-12-29 2011-07-14 Renesas Electronics Corp 半導体装置の製造方法
WO2012026294A1 (ja) * 2010-08-23 2012-03-01 株式会社日本製鋼所 半導体デバイスの製造方法および製造装置
JP2012044121A (ja) * 2010-08-23 2012-03-01 Japan Steel Works Ltd:The 半導体デバイスの製造方法および製造装置
JP2012084722A (ja) * 2010-10-13 2012-04-26 Toyota Motor Corp 半導体装置の製造方法
WO2012056536A1 (ja) * 2010-10-27 2012-05-03 富士電機株式会社 半導体装置および半導体装置の製造方法
US9460927B2 (en) 2010-10-27 2016-10-04 Fuji Electric Co., Ltd. Semiconductor device manufacturing method
JPWO2012056536A1 (ja) * 2010-10-27 2014-03-20 富士電機株式会社 半導体装置および半導体装置の製造方法
US9070737B2 (en) 2010-10-27 2015-06-30 Fuji Electric Co., Ltd. Semiconductor device with low-lifetime region
JP2012199271A (ja) * 2011-03-18 2012-10-18 Mitsubishi Electric Corp 半導体素子の製造方法
US9064839B2 (en) 2011-06-07 2015-06-23 Renesas Electronics Corporation IGBT and diode
US9349827B2 (en) 2011-06-07 2016-05-24 Renesas Electronics Corporation IGBT and diode
JP2013105881A (ja) * 2011-11-14 2013-05-30 Renesas Electronics Corp 半導体装置の製造方法
JP2013131656A (ja) * 2011-12-22 2013-07-04 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US8866262B2 (en) 2011-12-22 2014-10-21 Sumitomo Electric Industries, Ltd. Vertical semiconductor device having silicon carbide substrate
US9153661B2 (en) 2011-12-22 2015-10-06 Sumitomo Electric Industries, Ltd. Semiconductor device and method for manufacturing same
WO2013094297A1 (ja) * 2011-12-22 2013-06-27 住友電気工業株式会社 半導体装置およびその製造方法
JP2015513218A (ja) * 2012-03-05 2015-04-30 アーベーベー・テクノロジー・アーゲー パワー半導体装置およびその製造方法
JP2014072306A (ja) * 2012-09-28 2014-04-21 Sanken Electric Co Ltd 半導体装置及び半導体装置の製造方法
US9490127B2 (en) 2014-01-20 2016-11-08 Toyota Jidosha Kabushiki Kaisha Method for manufacturing semiconductor device
JP2015138801A (ja) * 2014-01-20 2015-07-30 トヨタ自動車株式会社 半導体装置の製造方法
JP2015213193A (ja) * 2015-07-21 2015-11-26 ルネサスエレクトロニクス株式会社 Ｉｇｂｔ
JP2017108139A (ja) * 2015-12-08 2017-06-15 インフィニオン テクノロジーズ オーストリア アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｕｓｔｒｉａ ＡＧ 半導体デバイス及びその製造方法
DE102016123903A1 (de) 2015-12-11 2017-06-14 Toyota Jidosha Kabushiki Kaisha Verfahren zur Herstellung einer Halbleitervorrichtung
US9741554B2 (en) 2015-12-11 2017-08-22 Toyota Jidosha Kabushiki Kaisha Method of manufacturing semiconductor device
KR101823273B1 (ko) 2015-12-11 2018-01-29 도요타지도샤가부시키가이샤 반도체 장치의 제조 방법
IT202100001922A1 (it) * 2021-01-29 2022-07-29 St Microelectronics Srl Struttura di contatto dal retro perfezionata per un dispositivo a semiconduttore e relativo procedimento di fabbricazione
EP4036987A1 (en) * 2021-01-29 2022-08-03 STMicroelectronics S.r.l. Improved back side contact structure for a semiconductor device and corresponding manufacturing process
US11894432B2 (en) 2021-01-29 2024-02-06 Stmicroelectronics S.R.L. Back side contact structure for a semiconductor device and corresponding manufacturing process
WO2022176443A1 (ja) * 2021-02-17 2022-08-25 住友重機械工業株式会社 半導体素子の製造方法及び半導体素子

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