KR101823273B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법

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마사키 아지오카
슈헤이 오키
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도요타지도샤가부시키가이샤
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Abstract

반도체 장치의 제조 방법은 반도체 영역 형성 공정, 세정 공정, 표면 조도 균일화 공정, 전극 형성 공정을 포함한다. 상기 반도체 영역 형성 공정으로서, 이온 주입량이 상이한 복수의 반도체 영역을 반도체 기판의 한쪽의 주면에 노출되도록 반도체 영역을 형성한다. 상기 세정 공정으로서, 상기 반도체 영역 형성 공정 후에, 상기 반도체 기판의 상기 한쪽의 주면을 불산을 사용하여 세정한다. 상기 표면 조도 균일화 공정으로서, 상기 HF 세정 공정 후에, 상기 반도체 기판의 상기 한쪽의 주면의 표면 조도를 균일화한다. 상기 전극 형성 공정으로서, 상기 표면 조도 균일화 공정 후에, 상기 반도체 기판의 상기 한쪽의 주면에 전극을 형성한다.

Description

반도체 장치의 제조 방법 {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 명세서에서 개시하는 기술은 반도체 장치의 제조 방법에 관한 것이다.
많은 반도체 장치에서는 반도체 기판의 한쪽의 주면에 전극이 형성되어 있다. 그와 같은 전극은 반도체 기판의 한쪽의 주면을 세정한 후에, 반도체 기판의 한쪽의 주면에 형성된다. 일본 특허 공개 제2008-085050은 HF 세정(불산을 사용한 세정)을 이용하여 반도체 기판의 한쪽의 주면에 형성되어 있는 자연 산화막을 제거한 후에, 반도체 기판의 한쪽의 주면에 전극을 형성하는 기술을 개시한다.
반도체 장치의 일례로서, IGBT 영역과 다이오드 영역을 동일 반도체 기판 내에 형성한 역도통 IGBT가 알려져 있다. 역도통 IGBT에서는 반도체 기판의 이면에 노출되도록, IGBT 영역에 대응한 p＋형의 콜렉터 영역과 다이오드 영역에 대응한 n＋형의 캐소드 영역이 반도체 기판의 이면에 패터닝되어 있고, 이들 콜렉터 영역과 캐소드 영역을 피복하도록 반도체 기판의 이면에 이면 전극이 형성된다. 이들 콜렉터 영역과 캐소드 영역은 원하는 특성에 따라 이온 주입량이 조정된다. 이로 인해, 통상은 콜렉터 영역과 캐소드 영역의 이온 주입량이 일치하지 않는다. 이와 같이, 콜렉터 영역과 캐소드 영역이 상이한 이온 주입량으로 형성되면, 이온 주입 시의 반도체 기판의 이면에 부여하는 대미지가 상이하므로, 반도체 기판의 이면의 표면 조도가 콜렉터 영역과 캐소드 영역에서 상이하다.
콜렉터 영역과 캐소드 영역을 피복하도록 이면 전극이 형성되면, 콜렉터 영역과 캐소드 영역의 표면 조도가 이면 전극에도 반영된다. 이로 인해, 콜렉터 영역과 캐소드 영역의 패턴에 대응하여, 이면 전극의 표면의 표면 조도가 변화된다. 예를 들어, 콜렉터 영역과 캐소드 영역이 스트라이프 형상의 레이아웃을 갖는 경우, 이면 전극의 표면에는 표면 조도가 상이한 부분이 스트라이프 형상으로 형성된다. 이로 인해, 광의 난반사의 상이에 의해 이면 전극의 표면에 스트라이프 형상의 명암이 드러난다.
반도체 장치의 검사 항목의 하나로서, 전극의 표면에 형성된 흠집을 검출하기 위한 외관 검사가 행해진다. 상기 역도통 IGBT의 경우, 콜렉터 영역과 캐소드 영역의 패턴에 대응하여 이면 전극의 표면에 명암이 드러나므로, 이와 같은 명암과 흠집을 구별하는 것이 곤란해진다.
상술에서는, 역도통 IGBT를 예로 들어, 반도체 기판의 이면 전극에 표면 조도가 상이한 부분이 형성된다는 과제를 설명하였다. 그러나, 이와 같은 과제는 역도통 IGBT로 한정되지 않고, 반도체 기판의 한쪽의 주면에 이온 주입량이 상이한 반도체 영역이 형성되는 다양한 반도체 장치에 있어서 발생할 수 있다. 본 명세서는 이온 주입량이 상이한 복수의 반도체 영역이 한쪽의 주면에 노출되는 반도체 기판에 있어서, 반도체 기판의 한쪽의 주면에 있어서의 그것들 반도체 영역의 표면 조도의 상위가 전극에 반영되는 것을 억제하는 기술을 제공한다.
본 명세서가 개시하는 반도체 장치의 제조 방법은 반도체 영역 형성 공정, 세정 공정, 표면 조도 균일화 공정, 전극 형성 공정을 포함한다. 상기 반도체 영역 형성 공정으로서, 이온 주입량이 상이한 복수의 반도체 영역을 반도체 기판의 한쪽의 주면에 노출되도록 반도체 영역을 형성한다. 상기 세정 공정으로서, 상기 반도체 영역 형성 공정 후에, 상기 반도체 기판의 상기 한쪽의 주면을 불산을 사용하여 세정한다. 상기 표면 조도 균일화 공정으로서, 상기 세정 공정 후에, 상기 반도체 기판의 상기 한쪽의 주면의 표면 조도를 균일화한다. 상기 전극 형성 공정으로서, 상기 표면 조도 균일화 공정 후에, 상기 반도체 기판의 상기 한쪽의 주면에 전극을 형성한다.
상기 제조 방법에 의하면, 전극 형성 공정에 앞서 반도체 기판의 한쪽의 주면의 표면 조도를 균일화시켜 둠으로써, 반도체 기판의 한쪽의 주면의 표면 조도의 상위가 전극에 반영되는 것이 억제된다.
본 발명의 예시적인 실시예의 특징, 이점 및 기술적 및 산업적 의의는 유사한 요소들을 유사한 도면 부호로 도시된 첨부 도면을 참조로 하여 이하에 설명된다.
도 1은 역도통 IGBT의 주요부 단면도를 모식적으로 도시하는 도면.
도 2는 역도통 IGBT의 제조 방법 중 이면 구조를 형성하기 위한 공정의 플로우를 도시하는 도면.
도 3a는 이면 구조를 형성하는 일 공정에 있어서의 역도통 IGBT의 주요부 확대 단면도를 모식적으로 도시하는 도면.
도 3b는 이면 구조를 형성하는 일 공정에 있어서의 역도통 IGBT의 주요부 확대 단면도를 모식적으로 도시하는 도면.
도 3c는 이면 구조를 형성하는 일 공정에 있어서의 역도통 IGBT의 주요부 확대 단면도를 모식적으로 도시하는 도면.
도 3d는 이면 구조를 형성하는 일 공정에 있어서의 역도통 IGBT의 주요부 확대 단면도를 모식적으로 도시하는 도면.
도 3e는 이면 구조를 형성하는 일 공정에 있어서의 역도통 IGBT의 주요부 확대 단면도를 모식적으로 도시하는 도면.
도 1에 도시된 바와 같이, 역도통 IGBT1은 IGBT 영역(2a)과 다이오드 영역(2b)으로 구획되어 있는 실리콘 단결정의 반도체 기판(10), 반도체 기판(10)의 이면을 피복하는 이면 전극(22), 반도체 기판(10)의 표면을 피복하는 표면 전극(24) 및 반도체 기판(10)의 IGBT 영역(2a)의 표면측에 설치되어 있는 트렌치 게이트(26)를 구비한다. 이면 전극(22)은 IGBT 영역(2a)에 있어서 콜렉터 전극으로서 기능하고, 다이오드 영역(2b)에 있어서 캐소드 전극으로서 기능한다. 표면 전극(24)은 IGBT 영역(2a)에 있어서 이미터 전극으로서 기능하고, 다이오드 영역(2b)에 있어서 애노드 전극으로서 기능한다. 일례에서는, 이면 전극(22)의 재료에 알루미늄 실리콘(AlSi)이 사용되어 있고, 표면 전극(24)의 재료에 알루미늄 실리콘(AlSi)이 사용되어 있다.
반도체 기판(10)은 p＋형의 콜렉터 영역(11), n＋형의 캐소드 영역(12), n＋형의 버퍼 영역(13), n-형의 드리프트 영역(14), p형 영역(15) 및 n＋형의 이미터 영역(16)을 갖는다.
콜렉터 영역(11)은 반도체 기판(10)의 이면의 일부에 설치되어 있고, 반도체 기판(10)의 이면에 노출된다. 또한, 콜렉터 영역(11)은 드리프트 영역(14)의 하방의 일부에 설치되어 있고, IGBT 영역(2a)에 선택적으로 배치되어 있다. 반도체 기판(10)에서는 콜렉터 영역(11)이 존재하는 범위를 IGBT 영역(2a)이라고 한다. 콜렉터 영역(11)은 그 불순물 농도가 짙고, 이면 전극(22)에 오믹 접촉한다. 콜렉터 영역(11)은, 예를 들어 이온 주입법을 이용하여, 반도체 기판(10)의 이면으로부터 붕소를 도입함으로써 형성된다.
캐소드 영역(12)은 반도체 기판(10)의 이면의 일부에 설치되어 있고, 반도체 기판(10)의 이면에 노출된다. 또한, 캐소드 영역(12)은 드리프트 영역(14)의 하방의 일부에 설치되어 있고, 다이오드 영역(2b)에 선택적으로 배치되어 있다. 반도체 기판(10)에서는 캐소드 영역(12)이 존재하는 범위를 다이오드 영역(2b)이라고 한다. 캐소드 영역(12)은 그 불순물 농도가 짙고, 이면 전극(22)에 오믹 접촉한다. 캐소드 영역(12)은, 예를 들어 이온 주입법을 이용하여, 반도체 기판(10)의 이면으로부터 인을 도입함으로써 형성된다.
버퍼 영역(13)은 콜렉터 영역(11)과 드리프트 영역(14) 사이 및 캐소드 영역(12)과 드리프트 영역(14) 사이에 설치되어 있고, IGBT 영역(2a)과 다이오드 영역(2b)을 연속하여 양쪽에 배치되어 있다. 버퍼 영역(13)은, 예를 들어 이온 주입법을 이용하여, 반도체 기판(10)의 이면으로부터 인을 도입함으로써 형성된다.
드리프트 영역(14)은 버퍼 영역(13)과 p형 영역(15) 사이에 설치되어 있고, IGBT 영역(2a)과 다이오드 영역(2b)을 연속하여 양쪽에 배치되어 있다. 드리프트 영역(14)은 반도체 기판(10)에 다른 영역을 형성한 잔부이고, 불순물 농도는 두께 방향으로 일정하다. 드리프트 영역(14)의 상층부에는 He 조사에 의해 결정 결함이 고밀도로 조정된 라이프타임 제어 영역(14a)이 형성된다.
p형 영역(15)은 드리프트 영역(14)의 상방에 설치되어 있고, 드리프트 영역(14)에 접하고 있고, IGBT 영역(2a)과 다이오드 영역(2b)을 연속하여 양쪽에 배치되어 있고, 반도체 기판(10)의 표면에 노출된다. p형 영역(15)은 IGBT 영역(2a)에 있어서 바디 영역으로서 기능하고, 다이오드 영역(2b)에 있어서 애노드 영역으로서 기능한다. p형 영역(15)은 IGBT 영역(2a)에 있어서 콘택트 영역(도시 생략)을 통해 표면 전극(24)에 오믹 접촉하고, 다이오드 영역에 있어서도 표면 전극(24)에 오믹 접촉한다. p형 영역(15)은, 예를 들어 이온 주입 기술을 이용하여, 반도체 기판(10)의 표면으로부터 붕소를 도입함으로써 형성되어 있다.
이미터 영역(16)은 p형 영역(15)의 상방에 설치되어 있고, p형 영역(15)에 접하고 있고, IGBT 영역(2a)에 선택적으로 배치되어 있고, 트렌치 게이트(26)의 측면에 접하고 있고, 반도체 기판(10)의 표면에 노출된다. 이미터 영역(16)은 그 불순물 농도가 짙고, 표면 전극(24)에 오믹 접촉한다. 이미터 영역(16)은, 예를 들어 이온 주입 기술을 이용하여, 반도체 기판(10)의 표면으로부터 인을 도입함으로써 형성되어 있다.
트렌치 게이트(26)는 폴리실리콘을 재료로 하는 전극부와 산화 실리콘을 재료로 하는 절연막을 갖고 있고, 전극부가 절연막을 통해 반도체 기판(10)에 대향한다. 트렌치 게이트(26)의 전극부는 층간 절연막에 의해 표면 전극(24)으로부터 분리되어 있고, 게이트 전위가 인가 가능하게 구성되어 있다. 트렌치 게이트(26)는 반도체 기판(10)의 표면으로부터 심부를 향해 신장되어 있고, p형 영역(15)을 관통하여 드리프트 영역(14)에 돌출되도록 구성되어 있다.
역도통 IGBT1에서는 이면 전극(22), 콜렉터 영역(11), 버퍼 영역(13), 드리프트 영역(14), p형 영역(15), 이미터 영역(16), 표면 전극(24) 및 트렌치 게이트(26)가 IGBT 구조를 구성한다. 역도통 IGBT1에서는 이면 전극(22), 캐소드 영역(12), 버퍼 영역(13), 드리프트 영역(14), p형 영역(15) 및 표면 전극(24)이 다이오드 구조를 구성한다.
역도통 IGBT1에서는 이면 전극(22)에 표면 전극(24)보다도 정이 되는 전압이 인가되고, 트렌치 게이트(26)의 전극부에 표면 전극(24)보다도 정이 되는 전압이 인가되면, IGBT 영역(2a)의 IGBT 구조가 턴 온한다. 역도통 IGBT1에서는 이면 전극(22)에 표면 전극(24)보다도 정이 되는 전압이 인가되고, 트렌치 게이트(26)의 전극부에 표면 전극(24)과 동전압이 인가되면, IGBT 영역(2a)의 IGBT 구조가 턴 오프한다. 또한, 역도통 IGBT1에서는 표면 전극(24)에 이면 전극(22)보다도 정이 되는 역바이어스가 인가될 때에, 다이오드 영역(2b)의 다이오드 구조를 통해 환류 전류가 흐른다.
이어서, 역도통 IGBT1의 제조 방법을 설명한다. 또한, 이하에서는, 역도통 IGBT1을 제조하는 과정에서 실시되는 공정 중 이면 구조를 형성하기 위한 공정에 대해 설명한다. 그 밖의 구성 요소를 형성하는 공정은 기지의 제조 기술을 이용할 수 있으므로, 그 설명을 생략한다. 이하, 도 2의 제조 플로우를 참조하면서, 도 3a 내지 도 3e에 기초하여 이면 구조를 형성하기 위한 각 공정을 설명한다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(10)을 준비한다. 반도체 기판(10)의 표면측에는 각종 반도체 영역(15, 16), 표면 전극(24) 및 트렌치 게이트(26)가 이미 형성되어 있다.
이어서, 도 3b에 도시된 바와 같이, 반도체 기판(10)의 이면에 콜렉터 영역(11), 캐소드 영역(12) 및 버퍼 영역(13)을 패터닝한다(도 2의 S11). 구체적으로는, 먼저, 이온 주입법을 이용하여, 반도체 기판(10)의 이면의 전체에 인을 도입하여 버퍼 영역(13)을 형성한다. 이어서, 이온 주입법을 이용하여, 반도체 기판(10)의 이면의 다이오드 영역(2b)에 인을 선택적으로 도입하여 캐소드 영역(12)을 형성한다. 이어서, 이온 주입법을 이용하여, 반도체 기판(10)의 이면의 IGBT 영역(2a)에 붕소를 선택적으로 도입하여 콜렉터 영역(11)을 형성한다. 이 이면 패터닝 공정을 실시하면, 반도체 기판(10)의 이면에는 자연 산화막(32)이 피막한다.
콜렉터 영역(11)을 형성할 때의 붕소 이온 주입량은, 예를 들어 1×1013㎝- 2이다. 캐소드 영역(12)을 형성할 때의 인의 이온 주입량은, 예를 들어 1×1015㎝- 2이다. 콜렉터 영역(11)과 캐소드 영역(12)의 이온 주입량은 일치하지 않는다. 이와 같이, 콜렉터 영역(11)과 캐소드 영역(12)이 상이한 이온 주입량으로 형성되면, 이온 주입 시의 반도체 기판(10)의 이면에 부여하는 대미지가 상이하므로, 반도체 기판(10)의 이면에 있어서의 표면 조도가 콜렉터 영역(11)과 캐소드 영역(12)에서 상이하다. 도 3b에 도시된 바와 같이, 콜렉터 영역(11)에 대응한 반도체 기판(10)의 이면의 표면 조도는 상대적으로 작고, 캐소드 영역(12)에 대응한 반도체 기판(10)의 이면의 표면 조도는 상대적으로 크다.
이어서, 도 3c에 도시된 바와 같이, 반도체 기판(10)의 이면을 HF 세정(불산을 사용한 세정)하여, 반도체 기판(10)의 이면을 피막하는 자연 산화막(32)을 제거한다(도 2의 S12).
이어서, 도 3d에 도시된 바와 같이, 반도체 기판(10)의 이면을 APM 세정(암모니아와 과산화수소수 혼합액을 사용한 세정)하여, 반도체 기판(10)의 이면에 얇은 산화막(42)을 피막하고, 반도체 기판(10)의 이면의 표면 조도를 균일화한다(도 2의 S13). 산화막(42)의 두께는 약 1 내지 10㎚이다. 통상, APM 세정은 유기물을 제거할 목적으로 실시된다. 본 명세서에서 개시하는 기술은 APM 세정의 산화 능력에 대한 착안에 주목하며, APM 세정을 이용하여 얇은 산화막(42)을 형성한다. APM 세정은 반도체 기판(10)의 이면에 대해 액체 반응하므로, 반도체 기판(10)의 이면에 대해 균일하게 산소를 반응시킬 수 있다. 이로 인해, 반도체 기판(10)의 이면에 있는 요철의 오목부는 그 측면 및 저면으로부터 신장되는 산화막(42)에 의해 비교적 단시간에 충전된다. 즉, 반도체 기판(10)의 이면에 있는 요철의 볼록부의 정상면보다도 오목부를 충전하는 산화막(42)의 막 두께가 두껍게 형성된다. 이에 의해, 반도체 기판(10)의 이면에 APM 세정을 실시하면, 산화막(42)에 의해 반도체 기판(10)의 이면의 표면 조도가 저감되어, 표면 조도가 균일화된다. 또한, 도 3d에서는 산화막(42)의 표면이 평탄화되어 도시되어 있지만, 평탄화되는 것이 중요한 것은 아니고, 산화막(42)의 표면의 표면 조도가 균일화되는 것이 중요하다.
이어서, 도 3e에 도시된 바와 같이, 스퍼터링법을 이용하여, 반도체 기판(10)의 이면에 이면 전극(22)을 성막한다(도 2의 S14). 반도체 기판(10)의 이면을 피막하고 있던 산화막(42)의 두께가 극히 얇으므로, 알루미늄 실리콘의 이면 전극(22)은 그 산화막(42)을 흡수 또는 돌파함으로써, 반도체 기판(10)의 이면에 노출되는 콜렉터 영역(11) 및 캐소드 영역(12)의 각각에 오믹 접촉할 수 있다. 앞의 APM 세정에 의해 반도체 기판(10)의 이면의 표면 조도가 균일화되어 있으므로, 반도체 기판(10)의 이면을 피막하는 이면 전극(22)의 표면의 표면 조도도 균일화되어 있다. 또한, 스퍼터링법 대신에, 증착법을 이용하여 이면 전극(22)을 성막해도 된다.
여기서, 스퍼터링법을 이용하여 이면 전극(22)을 성막할 때에, 반도체 기판(10)을 가열하는 것이 바람직하다. 혹은, 스퍼터링법을 이용하여 이면 전극(22)을 성막한 후에, 반도체 기판(10)을 가열하는 것이 바람직하다. 이면 전극(22)은 열에너지를 이용함으로써, 반도체 기판(10)의 이면을 피막하는 산화막(42)을 효율적으로 흡수 또는 돌파할 수 있다. 이에 의해, 이면 전극(22)은 반도체 기판(10)의 이면에 노출되는 콜렉터 영역(11) 및 캐소드 영역(12)의 각각에 양호하게 오믹 접촉할 수 있다. 또한, 스퍼터링법을 이용하여 이면 전극(22)을 성막할 때에, 반도체 기판(10)을 50℃ 이상 450℃ 이하로 가열하는 것이 보다 바람직하다. 혹은, 스퍼터링법을 이용하여 이면 전극(22)을 성막한 후에, 반도체 기판(10)을 50℃ 이상 450℃ 이하로 가열하는 것이 보다 바람직하다. 반도체 기판(10)의 온도를 50℃ 이상으로 하면, 이면 전극(22)은 충분한 열에너지를 이용할 수 있고, 콜렉터 영역(11) 및 캐소드 영역(12)의 각각에 양호하게 오믹 접촉할 수 있다. 또한, 반도체 기판(10)의 온도를 450℃ 이하로 하면, 반도체 기판(10)의 표면에 형성되어 있는 표면 전극(24)의 변형을 억제할 수 있다. 또한, 스퍼터링법 대신에, 증착법을 이용하여 이면 전극(22)을 성막하는 경우는, 이면 전극(22)을 성막한 후에, 반도체 기판(10)을 가열하는 것이 바람직하고, 반도체 기판(10)을 50℃ 이상 450℃ 이하로 가열하는 것이 보다 바람직하다. 마찬가지로, 이면 전극(22)은 열에너지를 이용하여, 콜렉터 영역(11) 및 캐소드 영역(12)의 각각에 양호하게 오믹 접촉할 수 있다.
상기한 바와 같이, 역도통 IGBT1의 제조 방법은 HF 세정과 이면 전극(22)을 형성하는 공정 사이에 반도체 기판(10)의 이면의 표면 조도를 균일화하는 것을 특징으로 한다. 상기의 역도통 IGBT1의 제조 방법에서는 표면 조도 균일화 공정으로서 APM 세정을 실시하는 것을 하나의 특징으로 한다. APM 세정 공정을 실시함으로써, 반도체 기판(10)의 이면에 얇은 산화막(42)이 피막되는 경우, 반도체 기판(10)의 이면의 표면 조도를 저감할 수 있다. 이에 의해, 콜렉터 영역(11)과 캐소드 영역(12)의 표면 조도의 상위가 작아져, 반도체 기판(10)의 이면의 표면 조도가 균일화된다. 상기의 역도통 IGBT1의 제조 방법은 APM 세정 공정을 추가하는 것만으로, 반도체 기판(10)의 이면의 표면 조도를 균일화시킬 수 있다. 이 결과, 반도체 기판(10)의 이면에 형성되는 이면 전극(22)에 반도체 기판(10)의 이면의 표면 조도가 반영되는 것이 억제된다. 이에 의해, 이면 전극(22)의 표면에 대한 외관 검사를 고정밀도로 행할 수 있다.
이하, 본 명세서에서 개시되는 기술의 특징을 정리한다. 또한, 이하에 기재하는 사항은 각각 단독으로 기술적인 유용성을 갖고 있다.
본 명세서가 개시하는 반도체 장치의 제조 방법은 반도체 영역 형성 공정, HF 세정 공정, 표면 조도 균일화 공정 및 전극 형성 공정을 구비하고 있어도 된다. 반도체 영역 형성 공정에서는 이온 주입량이 상이한 복수의 반도체 영역을 반도체 기판의 한쪽의 주면에 노출되도록 형성한다. 이온 주입량이 상이한 복수의 반도체 영역 중에는 이온 주입이 행해지지 않는 반도체 영역도 포함된다. HF 세정 공정에서는 반도체 영역 형성 공정 후에, 반도체 기판의 한쪽의 주면을 HF 세정한다. 표면 조도 균일화 공정에서는 HF 세정 공정 후에, 반도체 기판의 한쪽의 주면의 표면 조도를 균일화한다. 표면 조도 균일화 공정은 반도체 기판의 한쪽의 주면의 표면 조도를 균일화할 수 있는 다양한 방법을 사용할 수 있다. 예를 들어, 표면 조도 균일화 공정으로서는, AMP 세정, 연마 등이 예시된다. 전극 형성 공정에서는 표면 조도 균일화 공정 후에, 반도체 기판의 한쪽의 주면에 전극을 형성한다.
표면 조도 균일화 공정에서는 반도체 기판의 한쪽의 주면을 APM 세정해도 된다. APM 세정을 실시하면, 반도체 기판의 한쪽의 주면에 얇은 산화막이 형성된다. APM 세정은 반도체 기판의 한쪽의 주면에 대해 균일하게 산소를 반응시킬 수 있다. 이로 인해, 반도체 기판의 한쪽의 주면에 있는 요철의 오목부는 그 측면 및 저면으로부터 신장되는 산화막에 의해 비교적 단시간에 충전된다. 즉, 반도체 기판의 한쪽의 주면에 있는 요철의 볼록부의 정상면보다도 오목부를 충전하는 산화막의 막 두께가 두껍게 형성된다. 이에 의해, 반도체 기판의 한쪽의 주면에 APM 세정을 실시하면, 산화막에 의해 반도체 기판의 한쪽의 주면의 표면 조도가 저감되어, 표면 조도가 균일화된다. 또한, APM 세정으로 형성되는 산화막의 두께는 얇기 때문에, 반도체 기판의 한쪽의 주면에 형성되는 전극은 그 산화막을 흡수 또는 돌파함으로써 반도체 기판의 한쪽의 주면에 대해 전기적으로 접속하는 것이 가능하다.
전극 형성 공정에서는 스퍼터링법 또는 증착법이 사용되어도 된다. 스퍼터링법을 사용하면, 전극은 플라즈마의 에너지를 이용하여 반도체 기판의 한쪽의 주면을 피막하는 산화막을 효율적으로 흡수 또는 돌파할 수 있다. 이에 의해, 전극과 반도체 기판의 한쪽의 주면 사이에 양호한 전기적 접속이 제공된다. 증착법을 사용하는 경우, 전극을 형성한 후에, 반도체 기판을 가열하는 것이 바람직하다. 전극은 열에너지를 이용하여 반도체 기판의 한쪽의 주면을 피막하는 산화막을 효율적으로 흡수 또는 돌파할 수 있다. 이에 의해, 전극과 반도체 기판의 한쪽의 주면 사이에 양호한 전기적 접속이 제공된다.
전극 형성 공정에서는 반도체 기판을 가열하면서 스퍼터링법을 이용하여 반도체 기판의 한쪽의 주면에 전극을 형성해도 된다. 반도체 기판을 가열하면서 스퍼터링법을 실시함으로써, 전극은, 열에너지를 이용하여 반도체 기판의 한쪽의 주면을 피막하는 산화막을 효율적으로 흡수 또는 돌파할 수 있다. 이에 의해, 전극과 반도체 기판의 한쪽의 주면 사이에 양호한 전기적 접속이 제공된다.
전극 형성 공정에서는 반도체 기판의 온도를 50℃ 이상 450℃ 이하로 조정하면서 스퍼터링법을 이용하여 반도체 기판의 한쪽의 주면에 전극을 형성해도 된다. 반도체 기판이 이 온도 범위 내로 조정되어 있으면, 반도체 기판의 한쪽의 주면에 대해 전극을 양호하게 전기적으로 접속시킴과 함께, 반도체 기판의 다른 쪽의 주면에 형성되어 있는 전극의 변형을 억제할 수 있다.
이상, 본 발명의 구체예를 상세하게 설명하였지만, 이들은 예시에 지나지 않고, 특허 청구 범위를 한정하는 것은 아니다. 특허 청구 범위에 기재된 기술에는 이상에 예시한 구체예를 다양하게 변형, 변경한 것이 포함된다. 또한, 본 명세서 또는 도면에 설명한 기술 요소는 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것이고, 출원 시 청구항에 기재된 조합으로 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성할 수 있는 것이고, 그 중 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.

Claims (6)

  1. 반도체 영역 형성 공정으로서, 이온 주입량이 상이한 복수의 반도체 영역을 반도체 기판의 한쪽의 주면에 노출되도록 반도체 영역을 형성하는 것과,
    세정 공정으로서, 상기 반도체 영역 형성 공정 후에, 상기 반도체 기판의 상기 한쪽의 주면을 불산을 사용하여 세정하는 것과,
    표면 조도 균일화 공정으로서, 상기 세정 공정 후에, 상기 반도체 기판의 상기 한쪽의 주면의 표면 조도를 균일화하는 것과,
    전극 형성 공정으로서, 상기 표면 조도 균일화 공정 후에, 상기 반도체 기판의 상기 한쪽의 주면에 전극을 형성하는 것을 포함하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 표면 조도 균일화 공정에 있어서, 상기 반도체 기판의 상기 한쪽의 주면은 암모니아와 과산화수소수 혼합액을 사용한 세정에 의해 세정하는, 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 전극 형성 공정에 있어서, 상기 전극은 스퍼터링법을 사용하여 형성하는, 반도체 장치의 제조 방법.
  4. 제2항에 있어서, 상기 전극 형성 공정에 있어서, 상기 전극은 증착법을 사용하여 형성하는, 반도체 장치의 제조 방법.
  5. 제3항에 있어서, 상기 전극 형성 공정에 있어서, 상기 전극은 상기 반도체 기판을 가열하면서 상기 스퍼터링법을 사용하여 형성하는, 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 전극 형성 공정에 있어서, 상기 전극은 상기 반도체 기판을 50℃ 이상 450℃ 이하로 가열하면서 상기 스퍼터링법을 사용하여 형성하는, 반도체 장치의 제조 방법.
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