JP2008078175A - トレンチｍｏｓ型炭化珪素半導体装置の製造方法 - Google Patents

Abstract

【目的】酸化速度の速い結晶面やイオンビームによる結晶面の損傷を利用することなく、トレンチ底面のＳｉＯ_２膜厚を厚くして、その絶縁破壊強度を高くすることができるトレンチＭＯＳ型炭化珪素半導体装置の製造方法を提供すること。
【構成】Ｓｉ面を主表面とするｎ型炭化珪素半導体基板１に、第一のｎ型エピタキシャル炭化珪素薄膜２とｐ型エピタキシャル炭化珪素薄膜３と第二のｎ型エピタキシャル炭化珪素薄膜４をこの順に形成した後、Ａｌ膜マスク５を用いて、第一のｎ型エピタキシャル炭化珪素薄膜に達するトレンチ６を形成し、再度形成したＡｌ膜マスク７を用いて、前記トレンチ底部に凹凸８を形成する工程とその後の熱酸化工程を有するトレンチＭＯＳ型炭化珪素半導体装置の製造方法であって、前記凹凸を形成する工程が、その後の熱酸化工程により酸化膜に変えられた凸部同士が接触する程度の凸部間隔を有する凹凸形状に加工される工程であるトレンチＭＯＳ型炭化珪素半導体装置の製造方法とする。
【選択図】 図１

Description

本発明は半導体材料として炭化珪素（以下ＳｉＣとも言う）結晶基板を用い、トレンチゲート構造を有するＭＯＳＦＥＴ、ＩＧＢＴ等の電圧駆動型の（ＭＯＳ型電力用）炭化珪素半導体装置の製造方法に関する。

炭化珪素半導体材料は、シリコン半導体材料と比較して大きなバンドギャップを持つため、高い絶縁破壊電界強度を有する。半導体装置の導通状態における抵抗であるオン抵抗は、その半導体材料の絶縁破壊電界強度の３乗に逆比例するため、例えば広く用いられている４Ｈ型と呼ばれる結晶形態の半導体基板を用いた炭化珪素半導体装置においては、そのオン抵抗をシリコン半導体の数１００分の１に低減できる可能性がある。その良好な放熱性を示す大きな熱伝導度特性ともあいまって、次世代の低損失電力用半導体装置として期待されている。近年、炭化珪素ウエハ（半導体基板）の品質向上と大口径化の進展ともあいまって、シリコン半導体装置の特性を大きく上回る金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）、バイポーラトランジスタ、接合型電界効果型トランジスタ（ＪＦＥＴ）などの開発が盛んである。中でもＭＯＳＦＥＴは、電圧駆動型素子なのでゲート駆動回路が低コストで済むだけでなく、電子あるいは正孔のみの多数キャリア素子であって、導通時の素子内にキャリアの蓄積がないので、ターンオフ時にそれらのキャリアを素子外に掃き出す時間、エネルギーを必要とせず、たとえば、電子、正孔の両方が伝導に寄与するバイポーラ型素子と比較して高速スイッチングが可能となる特長を有する。

図５に従来の一般的なトレンチゲート構造を有するトレンチ型ＭＯＳＦＥＴ（主面に垂直な側壁のトレンチゲートを有するＭＯＳＦＥＴ、以下同様）の１セルピッチの断面構造を示す。ｎ型低抵抗炭化珪素基板（ドレイン層）２１上に、高抵抗ｎ型ドリフト層２２、ｐ型ベース層２３を順次エピタキシャルＳｉＣ成長により形成し、その後、ｐ型ベース層２３の表面からイオン注入によりｎ^＋型ソース領域２４を形成する。次にｎ^＋型ソース層２４側の主表面から酸化膜を介して形成したＡｌ膜をマスクとして、ＲＩＥ法によりｎ型ドリフト層２２に達する垂直なトレンチ２５を形成する。さらに、トレンチ２５側にゲート酸化膜２６、ゲート電極２７、ソース／ベース電極２８などを形成して、炭化珪素ウエハ３０にトレンチゲート構造を形成する。その後、裏面側にドレイン電極２９を形成してトレンチ型炭化珪素ＭＯＳＦＥＴが完成する。

前記トレンチ型ＭＯＳＦＥＴは、オフ状態時には、ソース／ベース電極２８をアース電位にしておき、ゲート電極２７に十分大きな負バイアスを印加すると、ｎ^＋型ソース領域２４とドリフト層２２に挟まれたｐベース層２３のゲート酸化膜２６との界面近傍の領域には正孔が誘起された蓄積状態となり、伝導キャリアである電子の経路が遮断されるので電流は流れない。ドレイン電極２９に正の高電圧を印加するとｐベース層２３とドリフト層２２間の接合が逆バイアス状態になるので、空乏層がｐベース領域２３内とドリフト層２２内に広がり、高電圧が維持される。

また、オン状態時には、ゲート電極２７に閾値以上の正バイアスを印加するとソース領域２４とドリフト層２２に挟まれたｐベース層２３のトレンチ２５の表面近傍の領域に電子が誘起された反転状態になり、電子がソース電極２８、ソース領域２４、ｐベース層２３のゲート酸化膜２６に接する反転層（図示せず）、ドリフト層２２、基板２１、ドレイン電極２９の順にキャリアが流れる。

オン状態における抵抗について、構造上、図６に示されるような一般的なＤＩＭＯＳＦＥＴでは加算されるドリフト層３２のゲート酸化膜３６との界面近傍を電子が移動するときの蓄積層抵抗と、ドリフト層３２内のゲート酸化膜３６近傍から下方のドレインに向かって流れるときにｎ型ドリフト層３２が両隣のｐ型ベース層３３に挟まれていることによって発生し易いＪＦＥＴ抵抗とが、前記図５に示すトレンチゲート型のトレンチ型ＭＯＳＦＥＴでは発生しないという長所がある。このため、ＤＩＭＯＳＦＥＴではセルピッチを小さくして行くと、あるセルピッチ距離からＪＦＥＴ抵抗が現れて、オン抵抗が増加するのに対し、トレンチ型ＭＯＳＦＥＴではセルピッチを小さくすればするほどオン抵抗が単調に減少するという長所がある。特に約３ｋＶ以下の耐圧を持つＭＯＳＦＥＴにおいては、ＭＯＳチャネル抵抗が無視できないために微細化によるセルピッチの縮小が必須であり、トレンチ型ＭＯＳＦＥＴを使用する方が望ましいのである。

しかしながら、トレンチ型ＭＯＳＦＥＴでは、図７に示すように、トレンチ底部においてＳｉＯ_２膜２６に印加される電界強度が非常に大きくなるという問題がある。図７は、図５のトレンチ型ＭＯＳＦＥＴの破線内の拡大構造を示す断面図と、この断面図に対応するように、破線の枠で示すｐｎ構造部およびＭＯＳ構造部について、基板の厚さ方向に縦軸を合わせ、横軸にはオフ電圧印加状態における電界強度を表わすようにした電界強度分布図とを併せて示す図である。この図７によれば、ＭＯＳ構造部の酸化膜２６に大きな電界強度がかかっていることが分かる。この図７に示すように、トレンチ底部のＳｉＯ_２膜にかかる電界強度が大きくなるのは、炭化珪素の比誘電率（４Ｈ−ＳｉＣで９．７）とＳｉＯ_２膜の比誘電率（３．８）との差がＳｉ（１１．９）とＳｉＯ_２膜（３．８）の比誘電率の差より小さいことに起因する。さらに、この図７には示されていないが、トレンチコーナー部のＳｉＯ_２膜にかかる電界強度は、電界集中のため、さらに高くなることが多い。図７に示されるｐｎ接合部（２３／２２間）でのピークの電界強度が炭化珪素の絶縁破壊電界強度に至って耐圧にブレイクダウンを生じるのが理想であるが、トレンチ型ＭＯＳＦＥＴの場合には、ｐｎ接合（２３／２２間）がその絶縁破壊電界強度に達する前に、トレンチ底部のＳｉＯ_２膜２６がその絶縁破壊電界強度（約１０ＭＶ／ｃｍ）に先に到達して、理論耐圧より低い電圧でブレイクダウンを起こしてしまう問題がある。シリコン半導体においては、絶縁破壊電界強度が０．２ＭＶ／ｃｍとＳｉＯ_２膜の１０ＭＶ／ｃｍより２桁低いため、ほぼｐｎ接合部でブレイクダウンが起きるが、炭化珪素（４Ｈ型結晶）の場合では、絶縁破壊電界強度が２ＭＶ／ｃｍと大きく、ＳｉＯ_２膜の絶縁破壊電界強度と１桁しか違わないので、ＳｉＯ_２膜での絶縁破壊の問題がより顕著になるのである。この対策としてトレンチ底のＳｉＯ_２膜厚を厚くして回避する方法が既に知られている。そのようなＳｉＯ_２膜厚を厚くする具体的な方法としては、たとえば、酸化速度の速い（０００１）カーボン面をトレンチ底面に使う方法（特許文献１）やイオンビームで底面に損傷を与えて底面の絶縁膜を厚くする方法（特許文献２）などが発表されている。
特開平７−３２６７５５号公報 特開２０００−３１２００３号公報

本発明は、前述と同様にトレンチ底でのＳｉＯ_２膜の絶縁破壊の問題を回避するために、トレンチ底部のＳｉＯ_２膜厚を厚くする方法に係わるが、前述とは異なる方法で、トレンチ底面のＳｉＯ_２膜厚を容易に、確実に厚くすることができるトレンチＭＯＳ型炭化珪素半導体装置の製造方法を提供することを目的とする。

特許請求の範囲の請求項１記載の発明によれば、Ｓｉ面を主表面とする一導電型炭化珪素半導体基板に、第一の一導電型エピタキシャル炭化珪素薄膜と他導電型エピタキシャル炭化珪素薄膜と第二の一導電型エピタキシャル炭化珪素薄膜をこの順に形成した後、Ａｌ膜マスクを用いて、第一の一導電型エピタキシャル炭化珪素薄膜に達するトレンチを形成し、再度形成したＡｌ膜マスクを用いて、前記トレンチ底部に凹凸を形成する工程とその後の熱酸化工程を有するトレンチＭＯＳ型炭化珪素半導体装置の製造方法にあって、前記凹凸を形成する工程が、その後の熱酸化工程により酸化膜に変えられた凸部同士が接触する程度の凸部間隔を有する凹凸形状に加工される工程であるトレンチＭＯＳ型炭化珪素半導体装置の製造方法とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２記載の発明によれば、前記トレンチ底部の凸部がトレンチ底部の短辺方向または長辺方向のいずれかに平行に周期的に形成されている特許請求の範囲の請求項１記載のトレンチＭＯＳ型炭化珪素半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、前記トレンチの長辺方向の、長さをＬｔ、幅をＷｔとし、底の凸部の、長さをＬ、幅をＷ、高さをｈ、個数をｎとし、トレンチ底部の酸化膜形成時の熱酸化膜厚をｔｏｘとし、前記トレンチの短辺方向に凸部を周期的に形成すると、相互に、
Ｌｔ＝Ｌ、Ｗｔ＝（２ｎ＋１）×Ｗ、ｈ≧ｔｏｘ≧Ｗ
の関係が成り立つ特許請求の範囲の請求項２記載のトレンチＭＯＳ型炭化珪素半導体装置の製造方法とすることが望ましい。

特許請求の範囲の請求項４記載の発明によれば、前記トレンチの長辺方向の、長さをＬｔ、幅をＷｔとし、底の凸部の、長さをＬ、幅をＷ、高さをｈ、個数をｎとし、トレンチ底部の酸化膜形成時の熱酸化膜厚をｔｏｘとし、前記トレンチの長辺方向に凸部を周期的に形成すると、相互に
Ｗｔ＝Ｗ、Ｌｔ＝（２ｎ＋１）×Ｌ、ｈ≧ｔｏｘ≧Ｗ
の関係が成り立つ特許請求の範囲の請求項２記載のトレンチＭＯＳ型炭化珪素半導体装置の製造方法とすることも望ましい。

本発明によれば、酸化速度の速い結晶面やイオンビームによる結晶面の損傷を利用することなく、トレンチ底面のＳｉＯ_２膜厚を厚くして絶縁破壊強度を大きくすることができるトレンチＭＯＳ型炭化珪素半導体装置の製造方法を提供することができる。

以下、本発明の実施例について図面を参照しながら、詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１は、本発明の実施例１にかかり、トレンチの底部にトレンチの長辺に平行な凹凸を形成する方法を順に（ａ）、（ｂ）、（ｃ）で示すＭＯＳ型炭化珪素半導体基板のトレンチ部を、トレンチ長辺に直交する線で切断した断面図である。図２は本発明の実施例１にかかり、トレンチ底部に厚い酸化膜を形成する方法を説明するためのＭＯＳ型炭化珪素半導体基板のトレンチ部の平面図（ａ）および、トレンチ長辺に直交する線で切断した断面図（ｂ）、（ｃ）である。図３は本発明の実施例２にかかり、トレンチの長辺に直交する方向に形成される凹凸が複数、相互並列に長辺方向に繰り返される凹凸形状を形成する方法を示すＭＯＳ型炭化珪素半導体基板のトレンチ部を、トレンチ長辺に平行な線で切断した断面図（ａ）、（ｂ）である。図４は本発明の実施例２にかかり、トレンチの底部に厚い酸化膜を形成する方法を示すＭＯＳ型炭化珪素半導体基板のトレンチ部の平面図（ａ）および、トレンチ長辺に平行な線で切断した断面図（ｂ）、（ｃ）である。

図１（ａ）に示すように、Ｓｉ面を主表面とするｎ型炭化珪素半導体基板１に、ドリフト層となるｎ型エピタキシャル炭化珪素薄膜２を１０μｍ、ｐベース層となるｐ型エピタキシャル炭化珪素薄膜３を２μｍ、ｎ^＋型ソース領域となるｎ型エピタキシャル炭化珪素薄膜４を０．５μｍ、この順にそれぞれ形成する。この積層半導体基板を１１００℃で１時間パイロジェニック酸化した後、Ａｌ膜を０．２μｍスパッタし、フォトプロセスでＡｌ膜をパターニングし、Ａｌ膜マスク５を形成する。このＡｌ膜マスク５を利用してＳＦ_６とＯ_２ガスを用いてＩＣＰプラズマにより異方性エッチングを行い、表面から垂直にｎ型エピタキシャル炭化珪素薄膜２に達するトレンチ６を形成する。トレンチ６は長辺の長さを１００μｍ、短辺の長さを０．３μｍとする。素子内にこのトレンチが複数個並んでいる。

次に、図１（ｂ）に示すように、前記Ａｌ膜５を一旦除去した後、再度新しいＡｌ膜を０．２μｍスパッタし、フォトプロセスでＡｌ膜をパターニングし、Ａｌ膜マスク７を形成する。次に図１（ｃ）に示すように、このＡｌ膜マスク７を利用して、再度ＳＦ_６とＯ_２ガスを用いてＩＣＰプラズマエッチングを行いトレンチ底に凹凸部８を形成する。
この凹凸部８は、図２（ａ）のトレンチ部の平面図および同図（ｂ）の断面図に示すように、トレンチ底のトレンチ長辺方向に平行に形成される凸部を有する形状であり、この凸部はトレンチの長辺方向の側壁から０．１μｍの間隔をおいて形成されている。凸部のトレンチ短辺方向の幅は０．１μｍ、凸部のトレンチ長辺方向の長さはトレンチの長辺方向の長さと同じである。

この凹凸部８をトレンチ底部に有する積層半導体基板を、ウエット雰囲気で熱酸化することにより、厚さ０．１μｍの熱酸化膜９を形成する（図２（ｃ））。熱酸化の際、凸部のＳｉＣ側には０．０５μｍ酸化が進み、ＳｉＣの外側には０．０５μｍＳｉＯ_２膜が成長する（または膨張する）。これによって凸部のＳｉＯ_２膜がトレンチ短辺方向に成長して隣接する凸部のＳｉＯ_２膜と相互に接触することにより、トレンチ底部の凹凸部がすべて厚いＳｉＯ_２膜を形成する構造ができあがる。ここで、トレンチ底部に新しく形成されたＳｉＯ_２膜の上面はトレンチＭＯＳＦＥＴのｐベース層３よりも深い位置となるように、トレンチの深さおよび凹凸部の形状を設定しておくことが重要である。

なお、以上の実施例１の説明に用いた種々の数値は一例であり、以下説明する関係式を満たす範囲で変更することができる。前記トレンチの長辺方向の長さをＬｔ、幅をＷｔ、底の凸部の長さをＬ、幅をＷ、高さをｈ、個数をｎ、トレンチ底酸化膜形成時の熱酸化膜厚をｔｏｘとすると、相互に、
Ｌｔ＝Ｌ、Ｗｔ＝（２ｎ＋１）×Ｗ、ｈ≧ｔｏｘ≧Ｗ
を満たす関係を有する数値とすることが好ましい。

またさらに、この実施例１では最初の炭化珪素半導体基板について、Ｓｉ面を主面としたが、他の結晶面を用いても同様の効果が得られる。またトレンチの長辺、短辺の方向を変えても同様の効果が得られる。

Ｓｉ面を主表面とするｎ型炭化珪素半導体基板１に、ドリフト層となるｎ型エピタキシャル炭化珪素薄膜２を１０μｍ形成し、Ｐベース層となるｐ型エピタキシャル炭化珪素薄膜３を２μｍ形成し、ｎ^＋型ソース領域となるｎ型エピタキシャル炭化珪素薄膜４を０．５μｍ、この順にそれぞれ形成する。この積層半導体基板を１１００℃１時間パイロジェニック酸化した後、Ａｌ膜を０．２μｍスパッタし、フォトプロセスでＡｌ膜をパターニングし、Ａｌ膜マスク５を形成する。このＡｌ膜マスク５を利用してＳＦ_６とＯ_２ガスを用いてＩＣＰプラズマによる異方性エッチングを行い、表面から垂直にｎ型エピタキシャル炭化珪素薄膜２に達するトレンチ６を形成する。

トレンチは長辺の長さＬｔを１００μｍ、短辺の長さＷｔを０．１５μｍとする。素子内にこのトレンチが複数個並んでいる。Ａｌ膜を除去した後、再度Ａｌ膜を０．２μｍの厚さにスパッタし、フォトプロセスでＡｌ膜をパターニングし、トレンチ底部の長辺に直交するＡｌ膜が長辺方向に繰り返し相互並列に並ぶ形状のＡｌ膜パターン７を形成する（図３（ａ））。

このＡｌ膜マスク７を利用してＳＦ_６とＯ_２ガスを用いてＩＣＰプラズマにより底部表面から垂直に異方性エッチングを行いトレンチ底部に凹凸部８を形成する（図３（ｂ））。
このトレンチ底部の凹凸部８は、図４（ａ）のトレンチ部平面図に示すように、トレンチの底部に、トレンチ長辺に直交する凸部が相互並列に形成される凹凸部８がトレンチ長辺方向に繰り返し並ぶ形状を有している。トレンチの短辺側壁から０．１μｍの間隔をおいて凸部があり、さらに０．１μｍの間隔をおいて次の凸部が相互に平行に並んでいる。言い換えると、凸部の幅は０．１μｍで、トレンチ長辺方向に０．１μｍ間隔で相互に平行に並んでおり、凸部のトレンチ短辺方向の幅はトレンチ短辺方向の幅と同じ０．１５μｍである。

この凹凸部８をトレンチ底部に有する積層半導体基板を、ウエット雰囲気で熱酸化することにより、厚さ０．１μｍの熱酸化膜９を形成する（図４（ｃ））。この際、ＳｉＣ側（凸部側）には０．０５μｍ酸化が進み、ＳｉＣの外側には０．０５μｍＳｉＯ_２膜が成長する（膨張する）。これによって凸部のＳｉＯ_２膜がトレンチ長辺方向に成長し隣接する凸部のＳｉＯ_２膜と相互に接触してトレンチ底部の厚いＳｉＯ_２膜を形成する構造となる。

ここで、前記実施例１と同様に、トレンチ底部のＳｉＯ_２膜の上面はトレンチＭＯＳＦＥＴのｐベース層３よりも深い位置となるように、トレンチの深さおよび凹凸部の形状を設定しておくことが重要である。
なお、以上の実施例２の説明に用いた種々の数値は一例であり、実施例１と同様に、以下説明する関係式を満たす範囲で変更することができる。前記トレンチの長辺方向の長さをＬｔ、幅をＷｔ、底の凸部の長さをＬ、幅をＷ、高さをｈ、個数をｎ、トレンチ底酸化膜形成時の熱酸化膜厚をｔｏｘとすると、相互に、
Ｗｔ＝Ｗ、Ｌｔ＝（２ｎ＋１）×Ｌ、ｈ≧ｔｏｘ≧Ｗ
を満たす関係を有する数値とすることが好ましい。

さらにこの実施例２ではＳｉ面を主面としたが、他の結晶面を用いても同様の効果が得られる。

本発明の実施例１にかかり、トレンチの底部にトレンチの長辺に平行な凹凸を形成する方法を示すＭＯＳ型炭化珪素半導体装置基板の要部断面図である。 本発明の実施例１にかかり、トレンチの底部に厚い酸化膜を形成する方法を示す半導体基板の要部断面図である。 本発明の実施例２にかかり、トレンチの長辺に直交する方向に形成される凹凸が複数、並列に長辺方向に繰り返される凹凸を形成する方法を示す半導体基板の要部断面図である。 本発明の実施例２にかかり、トレンチの底部に厚い酸化膜を形成する方法を示す半導体基板の要部断面図である。 従来のトレンチ型ＭＯＳＦＥＴの１セルピッチの断面図である。 従来の一般的なＤＩＭＯＳＦＥＴの１セルピッチの断面図である。 従来のトレンチ型ＭＯＳＦＥＴの要部断面図と、ｐｎ構造部およびＭＯＳ構造部の電界強度分布図とを併せて示す図である。

符号の説明

１、… 一導電型炭化珪素半導体基板、ｎ型炭化珪素半導体基板、
２、… 一導電型エピタキシャル炭化珪素薄膜、ｎ型エピタキシャル炭化珪素薄膜、ドリフト層
３、… 他導電型エピタキシャル炭化珪素薄膜、ｐ型エピタキシャル炭化珪素薄膜、ｐベース層
４、… 一導電型エピタキシャル炭化珪素薄膜、ｎ^＋型エピタキシャル炭化珪素薄膜、ｎ^＋型ソース領域
５、… Ａｌ膜パターン
６、… トレンチ
７、… Ａｌ膜パターン
８、… 凹凸部
Ｌｔ… トレンチ長辺方向の長さ
Ｗｔ… トレンチ長辺方向の幅
Ｌ、… 凸部の長さ
Ｗ、… 凸部の幅
ｔｏｘ… トレンチ底部の熱酸化膜厚さ。

Claims (4)

1. Ｓｉ面を主表面とする一導電型炭化珪素半導体基板に、第一の一導電型エピタキシャル炭化珪素薄膜と他導電型エピタキシャル炭化珪素薄膜と第二の一導電型エピタキシャル炭化珪素薄膜をこの順に形成した後、Ａｌ膜マスクを用いて、第一の一導電型エピタキシャル炭化珪素薄膜に達するトレンチを形成し、再度形成したＡｌ膜マスクを用いて、前記トレンチ底部に凹凸を形成する工程とその後の熱酸化工程を有するトレンチＭＯＳ型炭化珪素半導体装置の製造方法であって、前記凹凸を形成する工程が、その後の熱酸化工程により酸化膜に変えられた凸部同士が接触する程度の凸部間隔を有する凹凸形状に加工される工程であることを特徴とするトレンチＭＯＳ型炭化珪素半導体装置の製造方法。
2. 前記トレンチ底部の凸部がトレンチ底部の短辺方向または長辺方向のいずれかに平行に周期的に形成されていることを特徴とする請求項１記載のトレンチＭＯＳ型炭化珪素半導体装置の製造方法。
3. 前記トレンチの長辺方向の、長さをＬｔ、幅をＷｔとし、底の凸部の、長さをＬ、幅をＷ、高さをｈ、個数をｎとし、トレンチ底部の酸化膜形成時の熱酸化膜厚をｔｏｘとし、前記トレンチの短辺方向に凸部を周期的に形成すると、相互に
   Ｌｔ＝Ｌ、Ｗｔ＝（２ｎ＋１）×Ｗ、ｈ≧ｔｏｘ≧Ｗ
   の関係が成り立つことを特徴とする請求項２記載のトレンチＭＯＳ型炭化珪素半導体装置の製造方法。
4. 前記トレンチの長辺方向の、長さをＬｔ、幅をＷｔとし、底の凸部の、長さをＬ、幅をＷ、高さをｈ、個数をｎとし、トレンチ底部の酸化膜形成時の熱酸化膜厚をｔｏｘとし、前記トレンチの長辺方向に凸部を周期的に形成すると、相互に
   Ｗｔ＝Ｗ、Ｌｔ＝（２ｎ＋１）×Ｌ、ｈ≧ｔｏｘ≧Ｗ
   の関係が成り立つことを特徴とする請求項２記載のトレンチＭＯＳ型炭化珪素半導体装置の製造方法。

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