JP3855793B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にMISトランジスタ(以下、MISFETと称す)のゲート電極の形成方法に関するものである。
【0002】
【従来の技術】
近年、半導体装置の高集積化に伴い、素子の微細化が進められ、半導体装置に形成されるMISFETのゲート電極の間隔も微細化され、複数本のゲート電極が微小間隔で配置される構成が要求される。また、その一方で、単一のMISFETが他のMISFETとは離れ、ゲート電極が孤立状態に配置される構成も要求される。従来、このような半導体装置のMISFETのゲート電極をフォトリソグラフィ法及びドライエッチング法を用いて製造した場合、複数本のゲート電極が密に配置されているMISFETと孤立したゲート電極が配置されているMISFETとでは、ゲート電極の寸法にばらつきが生じるという問題があった。
【0003】
このばらつきが生じる第1の要因は、フォトリソグラフィ法でのフォトレジスト膜の露光時に、隣接するゲートパターン間で生じる光の回折による近接効果がある。すなわち、複数本のゲート電極が密に配置されている領域のゲート電極では近接効果によりゲート長が小さく形成され、孤立したゲート電極の領域では近接効果が顕著でないためにゲート長が大きく形成される。
【0004】
また、このばらつきが生じる第2の要因は、ゲート材料をエッチングする際にエッチングされたゲート材料がエッチングされた側面に再付着することによるエッチングデポがあり、このエッチングデポ量によるローディング効果がある。すなわち、ゲート電極が密な領域ではデポ量が少ないためゲート長が小さくなり、ゲート電極が孤立した領域ではデポ量が多いことにより、ゲート長が大きくなる。
【0005】
このように、ゲート電極が密な領域と孤立した領域の各MISFETにおけるそれぞれのゲート長に差が生じるため、MISFETの特性にばらつきが生じるという課題があった。
【0006】
そこで、従来から近接効果やローディング効果を抑制するために、ダミーパターンを用いる方法が提案されている。
【0007】
以下、従来の半導体装置の製造方法について図6〜図8を用いて説明する。図6(a)〜図6(c)及び図7(a)、図7(b)は、従来の孤立したゲート電極を有するn型MISFETの製造工程を示す断面図である。図8は、図7(b)におけるn型MISFETの平面図である。
【0008】
まず、図6(a)に示す工程で、p型の半導体基板101に活性領域を取り囲む溝型素子分離領域102を形成する。その後、活性領域上にゲート絶縁膜103を形成した後、半導体基板101上の全面に多結晶シリコン膜104を形成する。
【0009】
次に、図6(b)に示す工程で、フォトリソグラフィ法によって、多結晶シリコン膜104上にレジスト105を形成する。このとき、活性領域の上方にゲート電極形成用レジスト105aを形成すると同時に、溝型素子分離領域102の上方にダミーパターン形成用レジスト105bを形成する。次に、レジスト105をマスクにして、多結晶シリコン膜104の異方性エッチングを行い、ゲート絶縁膜103上にゲート電極104aを形成するのと同時に、溝型素子分離領域102上にダミーパターン104bを形成する。
【0010】
次に、図6(c)に示す工程で、レジスト105を除去する。次に、ゲート電極104a及び溝型素子分離領域102をマスクとして、n型不純物のイオン注入を行って、n型エクステンション領域106を形成する。このとき、本実施形態では、ソース・ドレイン領域上のゲート絶縁膜103はエッチング除去しているが残存させていても良い。
【0011】
次に、図7(a)に示す工程で、半導体基板101の全面に絶縁膜を堆積した後、異方性エッチングにより絶縁膜のエッチングを行いゲート電極104aの側面上にサイドウォール107を形成する。このとき、ダミーパターン104bの側面上にも同時にサイドウォール107が形成される。次に、ゲート電極104a、サイドウォール107及び溝型素子分離領域102をマスクとして、半導体基板101にn型不純物のイオン注入を行い、高濃度のソース・ドレイン領域108を形成する。
【0012】
次に、図7(b)に示す工程で、半導体基板101上の全面に層間絶縁膜109を形成する。その後、ソース・ドレイン領域108上の層間絶縁膜109に、ソース・ドレイン領域108に到達するコンタクトホールを形成した後、コンタクトホール内に選択的にタングステン等の金属膜からなる金属プラグ110を形成する。
【0013】
これにより、図8に示すような孤立したゲート電極104aを有するn型MISFETを形成することができる。
【0014】
上記のような方法によれば、ゲート電極104aを形成するのと同時に、溝型素子分離領域102上にダミーパターン104bを形成するため、フォトリソグラフィ工程での近接効果やドライエッチング工程でのローディング効果を抑制することができ、ゲート電極のゲート長のばらつきを低減することができる。
【0015】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体装置の製造方法では、ダミーパターン104bを最後まで残存させるため、近年のゲート電極の高密度化に対応できなくなってきており、近接効果やローディング効果の抑制効果が低く、ゲート電極のゲート長のばらつきが課題となってきている。
【0016】
すなわち、図8に示すように、従来の方法では、ゲート電極104aとダミーパターン104bとの間隔Xは、コンタクトとなる金属プラグ110の幅と、金属プラグ110とゲート電極104aとの間隔と、金属プラグ110とダミーパターン104bとの間隔とによって決まる。そのため、複数本のゲート電極が密に形成されている領域のゲート電極の間隔に比べて、孤立したゲート電極とダミーパターンとの間隔が広くなるため、近接効果やローディング効果に対する抑制効果が低くなりゲート電極のゲート長のばらつきが生じる。
【0017】
また、ダミーパターン104bが最後まで残存するため、ダミーパターン104bを介して寄生容量が発生するため、寄生容量が増大し遅延特性等に影響を及ぼすという課題がある。
【0018】
本発明の目的は、ゲート電極の形成における近接効果及びローディング効果を抑制し、且つ、寄生容量の低減できる半導体装置の製造方法を提供することにある。
【0019】
【課題を解決するための手段】
本発明の第1の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程(a)と、ゲート絶縁膜上にゲート電極用膜を形成する工程(b)と、ゲート電極用膜上に、ゲート電極形成用レジストとダミーパターン形成用レジストからなる第1のレジストを形成する工程(c)と、第1のレジストをマスクにして、ゲート電極用膜のエッチングを行うことにより、ゲート電極とダミーパターンを形成する工程(d)と、工程(d)の後に、第1のレジストを除去する工程(e)と、工程(e)の後に、ゲート電極を覆う第2のレジストを形成する工程(f)と、第2のレジストをマスクにして、ダミーパターンを選択的に除去する工程(g)とを備えている。
【0020】
上記第1の半導体装置の製造方法において、工程(g)の後に、ゲート電極をマスクにして半導体基板にイオン注入を行い、エクステンション領域を形成する工程(h)と、工程(h)の後に、ゲート電極の側面上にサイドウォールを形成する工程(i)と、工程(i)の後に、ゲート電極及び前記サイドウォールをマスクにして半導体基板にイオン注入を行い、ソース・ドレイン領域を形成する工程(j)とを有する。
【0021】
また、上記第1の半導体装置の製造方法において、工程(c)では、ゲート電極形成用レジストとダミーパターン形成用レジストとの間隔を、デザインルールの最小スペース間隔で形成する。
【0022】
また、上記第1の半導体装置の製造方法において、工程(f)では、第2のレジストがゲート電極に隣接するダミーパターンの一部を覆うように形成し、工程(g)では、第2のレジストをマスクにして、ダミーパターンを等方性エッチングにより除去する。
【0023】
本発明の第2の半導体装置の製造方法は、半導体基板の活性領域上における、少なくともゲート電極形成領域にはゲート絶縁膜を形成し、ソース・ドレイン形成領域にはゲート絶縁膜よりも膜厚の厚い絶縁膜を形成する工程(a)と、工程(a)の後に、半導体基板上にゲート電極用膜を形成する工程(b)と、ゲート電極用膜上に、ゲート電極形成用レジストとダミーパターン形成用レジストからなる第1のレジストを形成する工程(c)と、第1のレジストをマスクにして、ゲート電極用膜のエッチングを行うことにより、ゲート電極とダミーパターンを形成する工程(d)と、工程(d)の後に、第1のレジストを除去する工程(e)と、工程(e)の後に、ゲート電極及び露出しているゲート絶縁膜を覆う第2のレジストを形成する工程(f)と、第2のレジストをマスクにして、ダミーパターンを選択的に除去する工程(g)とを備えている。
【0024】
上記第2の半導体装置の製造方法において、ゲート電極に隣接するダミーパターンは、絶縁膜上に形成される。
【0025】
また、上記第2の半導体装置の製造方法において、工程(a)は、半導体基板の活性領域上に絶縁膜を形成する工程と、絶縁膜におけるゲート電極形成領域を除去して開口を形成する工程と、開口によって露出した活性領域上にゲート絶縁膜を形成する工程とを有する。
【0026】
【発明の実施の形態】
(第1の実施形態)
本発明の第1の実施形態に係る半導体装置の製造方法について説明する。図1(a)〜図1(c)及び図2(a)〜図2(c)は、本発明の第1の実施形態に係るn型MISFETを有する半導体装置の製造工程を示す断面図である。また、図3(a)は、図1(c)における平面図であり、図3(b)は、図2(c)における平面図である。
【0027】
まず、図1(a)に示す工程で、p型の半導体基板1に活性領域を取り囲む溝型素子分離領域2を形成する。その後、活性領域上にゲート絶縁膜3を形成した後、半導体基板1上の全面に多結晶シリコン膜4を形成する。このとき、半導体基板1にnウェル領域及びpウェル領域を形成した後、溝型素子分離領域2を形成し、その後所定のチャネル注入を行い、その後ゲート絶縁膜3及び多結晶シリコン膜4を順次形成しても良い。
【0028】
次に、図1(b)に示す工程で、フォトリソグラフィ法によって、多結晶シリコン膜4上にレジスト5を形成する。このとき、活性領域の上方にゲート電極形成用レジスト5aを形成するのと同時に、デザインルールの最小スペース間隔で活性領域及び溝型素子分離領域2の上方にダミーパターン形成用レジスト5bを形成する。このとき、ダミーパターン形成用レジスト5bのパターン幅は、ゲート電極形成用レジスト5aと同程度に形成することが好ましい。次に、レジスト5をマスクにして、多結晶シリコン膜4の異方性エッチングを行い、ゲート絶縁膜3上にゲート電極4aを形成するのと同時に、活性領域上及び溝型素子分離領域2上にダミーパターン4bを形成する。
【0029】
次に、図1(c)に示す工程で、レジスト5を除去した後、フォトリソグラフィ法によって、ダミーパターン4bは露出し、ゲート電極4aを覆うレジスト6を形成する。次に、レジスト6をマスクにして、ダミーパターン4bの異方性エッチング又は等方性エッチングを行い、ゲート絶縁膜3上にゲート電極4aのみを残存させる。このとき、レジスト6は、図3(a)に示すように、ゲート電極4aを完全に覆うように形成する。
【0030】
次に、図2(a)に示す工程で、レジスト6を除去する。その後、ゲート電極4a及び溝型素子分離領域2をマスクとして、n型不純物のイオン注入を行って、n型エクステンション領域7を形成する。このとき、本実施形態では、ソース・ドレイン領域上のゲート絶縁膜3はエッチング除去しているが残存させていても良い。
【0031】
次に、図2(b)に示す工程で、半導体基板1上の全面に絶縁膜を堆積した後、異方性エッチングにより絶縁膜のエッチングを行いゲート電極4aの側面上にサイドウォール8を形成する。次に、ゲート電極4a、サイドウォール8及び溝型素子分離領域2をマスクとして、半導体基板1にn型不純物のイオン注入を行い、高濃度のソース・ドレイン領域9を形成する。
【0032】
次に、図2(c)に示す工程で、半導体基板1上の全面に層間絶縁膜10を形成する。その後、ソース・ドレイン領域9上の層間絶縁膜10に、ソース・ドレイン領域9に到達するコンタクトホールを形成した後、コンタクトホール内に選択的にタングステン等の金属膜からなる金属プラグ11を形成する。これにより、図3(b)に示すような孤立したゲート電極4aを有するn型MISFETを形成することができる。
【0033】
上記図2(a)に示す工程では、ゲート電極4aをマスクにしてイオン注入を行い、n型エクステンション領域7を形成したが、ゲート電極4aの側面上に薄い(5nm〜30nm程度)絶縁性サイドウォールを形成した後、ゲート電極4aと薄い絶縁性サイドウォールをマスクにしてイオン注入を行ってn型エクステンション領域7を形成しても良い。これにより、ゲート電極4aとn型エクステンション領域7とのオーバーラップ量を小さくすることができる。
【0034】
この第1の実施形態による半導体装置の製造方法によれば、図1(b)に示すように、ゲート電極4aを形成する際に、まず、フォトリソグラフィ工程では、ゲート電極形成用レジスト5aを形成するのと同時に、デザインルールの最小スペース間隔で活性領域及び溝型素子分離領域2の上方にダミーパターン形成用レジスト5bを形成する。これにより、フォトリソグラフィ工程における近接効果を抑制することができる。その後、ゲート電極形成用レジスト5a及びダミーパターン形成用レジスト5bをマスクにして、多結晶シリコン膜4の異方性ドライエッチングを行うため、ゲート電極4aとダミーパターン4bとの間隔は、デザインルールの最小スペース間隔で形成されるので、エッチング工程におけるローディング効果を抑制することができる。これにより、孤立したゲート電極と複数本のゲート電極が密に配置されている領域のゲート電極は、同程度の仕上がり寸法(ゲート長)で形成することができる。
【0035】
このように、ゲート電極4aとダミーパターン4bとの間隔をデザインルールの最小スペース間隔で形成できるのは、図1(c)に示すように、ゲート電極4a及びダミーパターン4bを形成した後に、ダミーパターン4bのみを選択的に除去するためである。
【0036】
さらに、ダミーパターン4bを除去することにより、ダミーパターン4bを介した寄生容量の発生がなくなるので、寄生容量の低減を図ることができる。
【0037】
(第2の実施形態)
本発明の第2の実施形態に係る半導体装置の製造方法について説明する。図4(a)〜図4(c)は、本発明の第2の実施形態に係るn型MISFETを有する半導体装置の製造工程を示す断面図である。
【0038】
図4(a)に示す工程では、第1の実施形態の図1(a)及び図1(b)に示す工程と同様な方法を用いて、p型の半導体基板1に活性領域を取り囲む溝型素子分離領域2を形成する。その後、活性領域上にゲート絶縁膜3を形成した後、半導体基板1上の全面に多結晶シリコン膜を形成する。その後、フォトリソグラフィ法によって、多結晶シリコン膜上にレジスト5を形成する。このとき、活性領域の上方にゲート電極形成用レジスト5aを形成するのと同時に、デザインルールの最小スペース間隔で活性領域及び溝型素子分離領域2の上方にダミーパターン形成用レジスト5bを形成する。次に、レジスト5をマスクにして、多結晶シリコン膜の異方性エッチングを行い、ゲート絶縁膜3上にゲート電極4aを形成するのと同時に、活性領域上及び溝型素子分離領域2上にダミーパターン4bを形成する。
【0039】
次に、図4(b)に示す工程で、レジスト5を除去した後、フォトリソグラフィ法によって、ゲート電極4a及びゲート電極4aに隣接して形成されたダミーパターン4bの一部を覆うレジスト12を形成する。このとき、レジスト12は、ゲート電極4aを完全に覆い、且つ、ゲート電極4aに隣接されて形成されている2つのダミーパターン4bのうち、少なくとも1つのダミーパターン4bの一部を覆うように形成すれば良い。
【0040】
次に、図4(c)に示す工程で、レジスト12をマスクにして、ダミーパターン4bの等方性エッチングを行い、ゲート絶縁膜3上にゲート電極4aのみを残存させる。
【0041】
その後、レジスト12を除去した後、第1の実施形態の図2(a)〜図2(c)に示す工程と同様な方法によって、n型エクステンション領域7と、サイドウォール8と、高濃度のソース・ドレイン領域9と、層間絶縁膜10と、金属プラグ11とを有するn型のMISFETを形成する。
【0042】
この第2の実施形態による半導体装置の製造方法によれば、第1の実施形態と同様な効果を得ることができる。さらに、図4(b)に示す工程で、レジスト12をダミーパターン4bの一部を覆うように形成することにより、ゲート電極4aに対するレジスト12の合わせマージンに余裕が生まれる。これにより、ゲート電極4aとダミーパターン4bとの間隔がデザインルールの最小スペース間隔でも、余裕のある合わせマージンを持ってレジスト12を形成することができる。さらに、ダミーパターン4bは、等方性エッチングを用いてエッチングするため、ダミーパターン4bの一部がレジスト12で覆われていても完全に除去することができ、しかも、異方性エッチングに比べて選択比を大きくすることができるため、ゲート絶縁膜の膜厚が薄くても半導体基板1の表面を露出することなくダミーパターン4bをエッチングすることができる。
【0043】
(第3の実施形態)
本発明の第3の実施形態に係る半導体装置の製造方法について説明する。図5(a)〜図5(d)は、本発明の第3の実施形態に係るn型MISFETを有する半導体装置の製造工程を示す断面図である。
【0044】
まず、図5(a)に示す工程で、p型の半導体基板1に活性領域を取り囲む溝型素子分離領域2を形成する。その後、活性領域上に厚み10nmの絶縁膜13を形成した後、フォトリソグラフィ法とエッチング法により、ゲート電極形成領域の絶縁膜13を除去し、活性領域の表面を露出する。このときの絶縁膜13の開口幅Yは、形成するゲート電極の幅にゲート電極の合わせマージンを合わせた程度の幅にすることが望ましい。
【0045】
次に、図5(b)に示す工程で、絶縁膜13の開口によって露出した活性領域上に厚み2nmのゲート絶縁膜14を形成した後、半導体基板1上の全面に多結晶シリコン膜4を形成する。
【0046】
次に、図5(c)に示す工程で、フォトリソグラフィ法によって、多結晶シリコン膜4上にレジスト5を形成する。このとき、活性領域のゲート絶縁膜14の上方にゲート電極形成用レジスト5aを形成すると同時に、デザインルールの最小スペース間隔で活性領域の絶縁膜13及び溝型素子分離領域2の上方にダミーパターン形成用レジスト5bを形成する。次に、レジスト5をマスクにして、多結晶シリコン膜4の異方性エッチングを行い、ゲート絶縁膜14上にゲート電極4aを形成するのと同時に、活性領域の絶縁膜13上及び溝型素子分離領域2上にダミーパターン4bを形成する。
【0047】
次に、図5(d)に示す工程で、レジスト5を除去した後、フォトリソグラフィ法によって、ダミーパターン4bは露出し、ゲート電極4aを覆うレジスト15を形成する。このとき、レジスト15の幅は、露出しているゲート絶縁膜14を覆うように、図5(a)の工程で形成した絶縁膜の開口幅Yよりも広く形成する。次に、レジスト15をマスクにして、ダミーパターン4bの異方性エッチング又は等方性エッチングを行い、ゲート絶縁膜14上にゲート電極4aのみを残存させる。
【0048】
その後、レジスト15を除去し、露出している絶縁膜13及びゲート絶縁膜14を除去した後、第1の実施形態の図2(a)〜図2(c)に示す工程と同様な方法によって、n型エクステンション領域7と、サイドウォール8と、高濃度のソース・ドレイン領域9と、層間絶縁膜10と、金属プラグ11とを有するn型のMISFETを形成する。
【0049】
上記図5(d)に示す工程において、第2の実施形態の図4(b)に示すように、レジスト15はゲート電極4aに隣接して形成されたダミーパターン4bの一部とゲート電極4aを覆うように形成しても良い。このとき、ダミーパターン4bの除去は、等方性エッチングを用いて行うことが好ましい。
【0050】
この第3の実施形態による半導体装置の製造方法によれば、第1の実施形態と同様な効果を得ることができる。さらに、ダミーパターン4bが形成される活性領域の絶縁膜13は、ゲート電極4aが形成されるゲート絶縁膜14よりも膜厚が厚く形成されており、図5(d)に示す工程では、露出しているゲート電極4a及びゲート絶縁膜14はレジスト15によって覆われる。このため、レジスト15をマスクにしてダミーパターン4bをエッチングする際に、絶縁膜13がエッチングストッパとなるので、ゲート絶縁膜14の膜厚が1〜5nm程度と極薄であっても半導体基板1の表面を露出させることなく除去することができる。
【0051】
この第3の実施形態に示す半導体装置の製造方法は、ゲート絶縁膜の膜厚が異なる2つ以上のMISFETを有する半導体装置の製造に適用すれば、プロセスステップの増加がなく、さらに効果的である。
【0052】
なお、上記第1乃至第3の実施形態では、ゲート電極とダミーパターンとの間隔をデザインルールの最小スペース間隔で形成したが、最小スペース間隔以上のスペース間隔で形成しても良い。また、ゲート電極のゲート長とダミーパターンの幅は必ずしも同じでなくても良く、パターンの間隔も等間隔でなくても良い。
【0053】
また、第1乃至第3の実施形態では、n型MISFETを用いて説明したが、導電型を反対にすることによって、p型MISFETも同様に形成することができる。
【0054】
【発明の効果】
以上のように本発明の半導体装置の製造方法によれば、ゲート電極とダミーパターンを同時に形成した後、ダミーパターンを選択的に除去するため、ゲート電極とダミーパターンとの間隔をデザインルールの最小スペース間隔で形成することができる。従って、フォトリソグラフィ工程における近接効果およびエッチング工程におけるローディング効果を抑制することができるため、ゲート電極の疎密に依存することなく、均一性の良いゲート電極を有する半導体装置を形成することができる。
【0055】
しかも、ダミーパターンを除去するため、ダミーパターンを介した寄生容量の発生がなくなるので、寄生容量の低減を図ることができる。
【図面の簡単な説明】
【図1】(a)〜(c)は、本発明の第1の実施形態に係る半導体装置の製造工程を示す断面図
【図2】(a)〜(c)は、本発明の第1の実施形態に係る半導体装置の製造工程を示す断面図
【図3】(a)は、本発明の第1の実施形態に係る半導体装置の製造工程を示す図1(c)における平面図
(b)は、本発明の第1の実施形態に係る半導体装置の製造工程を示す図2(c)における平面図
【図4】(a)〜(c)は、本発明の第2の実施形態に係る半導体装置の製造工程を示す断面図
【図5】(a)〜(d)は、本発明の第3の実施形態に係る半導体装置の製造工程を示す断面図
【図6】(a)〜(c)は、従来の半導体装置の製造工程を示す断面図
【図7】(a)、(b)は、従来の半導体装置の製造工程を示す断面図
【図8】従来の半導体装置の製造工程を示す図7(b)における平面図
【符号の説明】
1 半導体基板
2 溝型素子分離領域
3 ゲート絶縁膜
4 多結晶シリコン膜
4a ゲート電極
4b ダミーパターン
5 レジスト
5a ゲート電極形成用レジスト
5b ダミーパターン形成用レジスト
6 レジスト
7 エクステンション領域
8 サイドウォール
9 ソース・ドレイン領域
10 層間絶縁膜
11 金属プラグ
12 レジスト
13 絶縁膜
14 ゲート絶縁膜
15 レジスト
Claims (5)
- 半導体基板上にゲート絶縁膜を形成する工程(a)と、
前記ゲート絶縁膜上にゲート電極用膜を形成する工程(b)と、
前記ゲート電極用膜上に、ゲート電極形成用レジストとダミーパターン形成用レジストからなる第1のレジストを形成する工程(c)と、
前記第1のレジストをマスクにして、前記ゲート電極用膜のエッチングを行うことにより、ゲート電極とダミーパターンを形成する工程(d)と、
前記工程(d)の後に、前記第1のレジストを除去する工程(e)と、
前記工程(e)の後に、前記ゲート電極を覆う第2のレジストを形成する工程(f)と、
前記第2のレジストをマスクにして、前記ダミーパターンを選択的に除去する工程(g)とを備え、
前記工程(f)では、前記第2のレジストが前記ゲート電極に隣接するダミーパターンの一部を覆うように形成し、
前記工程(g)では、前記第2のレジストをマスクにして、前記ダミーパターンを等方性エッチングにより除去することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記工程(g)の後に、前記ゲート電極をマスクにして前記半導体基板にイオン注入を行い、エクステンション領域を形成する工程(h)と、
前記工程(h)の後に、前記ゲート電極の側面上にサイドウォールを形成する工程(i)と、
前記工程(i)の後に、前記ゲート電極及び前記サイドウォールをマスクにして前記半導体基板にイオン注入を行い、ソース・ドレイン領域を形成する工程(j)とを有することを特徴とする半導体装置の製造方法。 - 請求項1又は2記載の半導体装置の製造方法において、
前記工程(c)では、前記ゲート電極形成用レジストと前記ダミーパターン形成用レジストとの間隔を、デザインルールの最小スペース間隔で形成することを特徴とする半導体装置の製造方法。 - 半導体基板の活性領域上における、少なくともゲート電極形成領域にはゲート絶縁膜を形成し、ソース・ドレイン形成領域には前記ゲート絶縁膜よりも膜厚の厚い絶縁膜を形成する工程(a)と、
前記工程(a)の後に、前記半導体基板上にゲート電極用膜を形成する工程(b)と、
前記ゲート電極用膜上に、ゲート電極形成用レジストとダミーパターン形成用レジストからなる第1のレジストを形成する工程(c)と、
前記第1のレジストをマスクにして、前記ゲート電極用膜のエッチングを行うことにより、ゲート電極とダミーパターンを形成する工程(d)と、
前記工程(d)の後に、前記第1のレジストを除去する工程(e)と、
前記工程(e)の後に、前記ゲート電極及び露出している前記ゲート絶縁膜を覆う第2のレジストを形成する工程(f)と、
前記第2のレジストをマスクにして、前記ダミーパターンを選択的に除去する工程(g)とを備え、
前記工程(d)において、
前記ゲート電極は、前記ゲート絶縁膜と前記厚い絶縁膜のうち前記ゲート絶縁膜上のみに形成され、
前記ゲート電極に隣接する前記ダミーパターンは、前記ゲート絶縁膜と前記厚い絶縁膜のうち前記厚い絶縁膜上のみに形成されることを特徴とする半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記工程(a)は、前記半導体基板の活性領域上に前記厚い絶縁膜を形成する工程と、前記厚い絶縁膜におけるゲート電極形成領域を除去して開口を形成する工程と、前記開口によって露出した前記活性領域上に前記ゲート絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
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