JP2008028604A

JP2008028604A - Multiplexing system

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Publication number: JP2008028604A
Application number: JP2006197827A
Authority: JP
Inventors: Akira Kawabe; 章河邉; Masayuki Ozasa; 正之小笹
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-07-20
Filing date: 2006-07-20
Publication date: 2008-02-07

Abstract

<P>PROBLEM TO BE SOLVED: To achieve the desired number of multiplexings without using a buffer amplifier having high performance. <P>SOLUTION: A multiplexing system 10 comprises a multiplexing unit 1, a multiplexing control unit 5, a signal adjusting unit 6, a clock adjusting unit 4, a DAC unit 2, and a sample holding unit 3. The multiplexing unit 1 multiplexes digital data D1 to D4 on a time-division basis to generate multiplexed data DOUT. The multiplexing control unit 5 generates preSH and preSEL signals based upon a CS signal and an SCLK signal. The signal adjusting unit 6 delays the preSH and preSEL signals respectively and outputs SH and SEL signals. The clock adjusting unit 4 delays a SCLK signal and outputs a DACCLK signal. The DAC unit converts the multiplexed data DOUT into a DACOUNT signal in synchronism with the DACCLK signal. The sample holding unit 3 samples and holds the DACOUNT signal in parallel based upon the SH and SEL signals to demultiplex the signal. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、複数のデジタルデータに対して、１チャンネルのＤ／Ａ変換器と複数チャンネルのサンプルホールド回路とを用いて信号処理を行う多重化処理システムに関する。 The present invention relates to a multiplexing processing system that performs signal processing on a plurality of digital data using a one-channel D / A converter and a plurality of channels of sample and hold circuits.

図１１は、一般的なデジタルＩ／Ｆ液晶パネル駆動システムの構成を示す図である。図１１において、イメージセンサ１００は、撮影画像を電気信号である撮像信号に変換する。アナログフロントエンド（ＡＦＥ）１０１は、入力される撮像信号に対して、雑音除去やプリアンプ処理を行う。ＡＦＥ１０１からの出力信号は、アナログ／デジタル変換器（ＡＤＣ）１０２でデジタルデータに変換され、マイクロプロセッサ（μＰ）１０３でガンマ補正等の画像処理が施される。このとき、画像データは色差信号（ＹＵＶ）データとして出力される。μＰ１０３は、後段処理における制御信号や様々な液晶（ＬＣＤ）パネル１０９に対応するために液晶パネル表示用（ＲＧＢ）信号の出力タイミングを調整するタイミング制御信号を生成する。その後、画像データはＹＵＶ→ＲＧＢ変換回路１０４でＲＧＢデータに変換される。出力時にはタイミング調整回路１０５からの信号によってＲＧＢの出力タイミングが制御される。タイミング調整回路１０５は、ＤＡＣ１０６ａ〜１０６ｃの変換用クロックをも出力する。各ＲＧＢデータは、ＤＡＣ１０６ａ〜１０６ｃでそれぞれアナログ信号へ変換されて、ローパスフィルタ（ＬＰＦ）１０７ａ〜１０７ｃとドライバ（ＤＲＶ）１０８ａ〜１０８ｃとを介して、ＬＣＤパネル１０９で表示される。しかし、上記デジタルＩ／Ｆ液晶パネル駆動システムでは、複数のデジタルデータを処理するために、信号の数だけＤＡＣ回路とＤＡＣ変換用クロック制御回路とを必要としていた。 FIG. 11 is a diagram showing a configuration of a general digital I / F liquid crystal panel drive system. In FIG. 11, an image sensor 100 converts a captured image into an imaging signal that is an electrical signal. An analog front end (AFE) 101 performs noise removal and preamplifier processing on an input image signal. An output signal from the AFE 101 is converted into digital data by an analog / digital converter (ADC) 102, and image processing such as gamma correction is performed by a microprocessor (μP) 103. At this time, the image data is output as color difference signal (YUV) data. The μP 103 generates a timing control signal for adjusting the output timing of the liquid crystal panel display (RGB) signal in order to cope with the control signal in the subsequent processing and various liquid crystal (LCD) panels 109. Thereafter, the image data is converted into RGB data by the YUV → RGB conversion circuit 104. At the time of output, RGB output timing is controlled by a signal from the timing adjustment circuit 105. The timing adjustment circuit 105 also outputs conversion clocks for the DACs 106a to 106c. Each RGB data is converted into an analog signal by the DACs 106a to 106c and displayed on the LCD panel 109 via the low pass filters (LPF) 107a to 107c and the drivers (DRV) 108a to 108c. However, the digital I / F liquid crystal panel drive system requires a DAC circuit and a DAC conversion clock control circuit as many as the number of signals in order to process a plurality of digital data.

特許文献１に記載の従来例のＤ／Ａコンバータでは、複数チャンネルのデジタルデータを１チャンネルに多重化してからＤ／Ａ変換を行い、アナログ信号をサンプルホールド回路で分離して出力することにより、集積回路の面積を小さくするものであった。 In the D / A converter of the conventional example described in Patent Document 1, D / A conversion is performed after multiplexing digital data of a plurality of channels into one channel, and an analog signal is separated and output by a sample and hold circuit. The area of the integrated circuit was reduced.

特開２００２−７６８９２号公報（第１図）。Japanese Patent Laid-Open No. 2002-76892 (FIG. 1).

しかしながら、従来例のＤ／Ａコンバータでは、複数のデジタルデータを多重化するシステムにおいて、多重化するチャンネル数の増加等により動作周波数を高くすると、以下のように、多重化分離のためのサンプルホールド回路内のバッファアンプを高性能化しなければならないという問題があった。例えば、４つのデジタルデータを多重化する場合、多重化分離時には、サンプルホールド回路は４倍の周波数で動作しなければならず、そのような高性能なバッファアンプを用いると、消費電流や回路面積が増大するという問題があった。 However, in the D / A converter of the conventional example, when the operating frequency is increased by increasing the number of channels to be multiplexed in a system for multiplexing a plurality of digital data, the sample hold for demultiplexing as follows: There was a problem that the buffer amplifier in the circuit had to be improved in performance. For example, when four digital data are multiplexed, the sample-and-hold circuit must operate at four times the frequency at the time of demultiplexing, and if such a high-performance buffer amplifier is used, current consumption and circuit area are reduced. There was a problem that increased.

本発明の目的は以上の問題点を解決し、高性能なバッファアンプを用いずに所望の多重化数を実現することができる多重化処理システムを提供することにある。 An object of the present invention is to solve the above problems and to provide a multiplexing processing system capable of realizing a desired multiplexing number without using a high-performance buffer amplifier.

第１の発明に係る多重化処理システムは、入力される複数のデジタルデータを時分割多重化して多重化データを生成して出力する多重化手段と、外部から入力される制御信号及びクロック信号に基づいて複数のサンプルホールド制御信号及び複数のサンプルホールド選択信号を生成して出力する多重化制御手段と、入力される前記複数のサンプルホールド制御信号及び前記複数のサンプルホールド選択信号をそれぞれ第１の遅延時間だけ遅延させ、遅延後のサンプルホールド制御信号及び遅延後のサンプルホールド選択信号を出力する信号調整手段と、外部から入力される前記クロック信号を第２の遅延時間だけ遅延させ、遅延後のクロック信号を出力するクロック調整手段と、前記遅延後のクロック信号に同期して前記多重化データをアナログ信号に変換して出力する変換手段と、前記遅延後のサンプルホールド制御信号及び前記遅延後のサンプルホールド選択信号に基づいて、前記アナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド手段とを備えたことを特徴とする。 According to a first aspect of the present invention, there is provided a multiplexing processing system for time-division multiplexing a plurality of input digital data to generate and output multiplexed data, and a control signal and a clock signal input from the outside. A plurality of sample and hold control signals and a plurality of sample and hold selection signals, and a plurality of sample and hold control signals and a plurality of sample and hold selection signals that are input, A signal adjusting means for delaying the delay time and outputting the delayed sample hold control signal and the delayed sample hold selection signal; and delaying the clock signal input from the outside by a second delay time; A clock adjusting means for outputting a clock signal; and the multiplexed data is analyzed in synchronization with the delayed clock signal. Conversion and output to the analog signal, and based on the delayed sample and hold control signal and the delayed sample and hold selection signal, the analog signal is sampled and held in parallel and demultiplexed and output. And a sample hold means.

上記多重化処理システムにおいて、前記多重化手段は、前記各デジタルデータを前記デジタルデータの数で時分割し、入力される多重化選択信号に基づいて前記時分割した各デジタルデータを順次選択して出力することにより時分割多重化することを特徴とする。 In the multiplexing processing system, the multiplexing unit time-divides each digital data by the number of the digital data, and sequentially selects each time-divided digital data based on an input multiplexing selection signal. It is characterized by time division multiplexing by outputting.

また、上記多重化処理システムにおいて、前記変換手段は、電流加算型のＤ／Ａ変換器であることを特徴とする。 In the multiplexing processing system, the conversion means is a current addition type D / A converter.

さらに、上記多重化処理システムにおいて、前記サンプルホールド手段は、前記複数のデジタルデータと同数の分離回路を備え、前記各分離回路は、互いに並列に接続され、前記遅延後のサンプルホールド制御信号に基づいて、前記サンプルホールド手段内のすべての各多重化分離用サンプルホールド回路において互いに異なるタイミングで順次、上記アナログ信号をサンプルホールドする複数の多重化分離用サンプルホールド回路と、前記複数の多重化分離用サンプルホールド回路の後段に接続され、前記遅延後のサンプルホールド選択信号に基づいて、前記各多重化分離用サンプルホールド回路によってサンプルホールドされたアナログ信号を選択して出力する出力選択回路とを備えたことを特徴とする。 Further, in the multiplexing processing system, the sample and hold means includes the same number of separation circuits as the plurality of digital data, and the separation circuits are connected in parallel to each other and based on the delayed sample and hold control signal. A plurality of demultiplexing sample hold circuits for sequentially sampling and holding the analog signals at different timings in all the demultiplexing demultiplexing sample hold circuits in the sample hold means, and the plurality of demultiplexing demultiplexing circuits An output selection circuit that is connected to a subsequent stage of the sample hold circuit and selects and outputs an analog signal sampled and held by each of the demultiplexing sample hold circuits based on the delayed sample hold selection signal; It is characterized by that.

またさらに、上記多重化処理システムにおいて、前記多重化制御手段は、前記クロック信号を所定の複数ビット長で計数して前記複数ビット長の計数値を出力する多ビットカウンタと、前記出力される計数値と、前記複数ビット長で表される互いに異なる各値とを比較して一致したときにそれぞれ所定値を有する前記複数のサンプルホールド制御信号を発生して出力する第１の比較手段と、前記出力される計数値の所定のビット位置の値と、当該ビット位置で取りうる各値とを比較して一致したときにそれぞれ所定値を有する２つの前記サンプルホールド選択信号を発生して出力する第２の比較手段と、前記第２の比較手段からの前記各サンプルホールド選択信号を、それぞれ互いに異なる遅延時間だけ遅延させて出力する第１の遅延回路と、前記第１の比較手段からの前記各サンプルホールド制御信号と、前記第２の比較手段及び前記第１の遅延回路から入力される前記各サンプルホールド選択信号とを、第３の遅延時間だけ遅延させて出力する第２の遅延回路とを備えたことを特徴とする。 Still further, in the multiplexing processing system, the multiplexing control means counts the clock signal with a predetermined multiple bit length and outputs the multiple bit length count value; and the output total A first comparing means for generating and outputting the plurality of sample and hold control signals each having a predetermined value when the numerical value and each different value represented by the plurality of bit lengths are compared and matched; When the value of a predetermined bit position of the output count value is compared with each value that can be taken at the bit position, two sample hold selection signals each having a predetermined value are generated and output. And a first delay circuit that outputs the respective sample and hold selection signals from the second comparison means with a delay time different from each other. The sample hold control signals from the first comparison means and the sample hold selection signals input from the second comparison means and the first delay circuit are delayed by a third delay time. And a second delay circuit for outputting.

また、上記多重化処理システムにおいて、前記信号調整手段は、前記遅延後の各サンプルホールド制御信号及び前記遅延後の各サンプルホールド選択信号の出力タイミングが互いにオーバーラップしないように、前記アナログ信号と前記遅延後の各サンプルホールド制御信号及び前記遅延後の各サンプルホールド選択信号とのタイミングを調整する複数の第１のノンオーバーラッピング回路を含むことを特徴とする。ここで、前記第１のノンオーバーラッピング回路及び前記クロック調整手段は、インバータ回路と、第１及び第２のＮＯＲ論理回路と、第３の遅延回路と、第４の遅延回路とを含み互いに実質的に同様の回路構成を有し、前記インバータ回路は入力される信号を反転して出力し、前記第１のＮＯＲ論理回路は前記入力される信号と前記第４の遅延回路からの出力信号とに対してＮＯＲ論理演算を実行して当該演算結果の信号を前記第３の遅延回路を介して前記第２のＮＯＲ論理回路に出力し、前記第３のＮＯＲ論理回路は前記インバータ回路からの信号と前記第３の遅延回路からの出力信号とに対してＮＯＲ論理演算を実行して当該演算結果の信号を前記第４の遅延回路を介して前記第１のＮＯＲ論理回路に出力することを特徴とする。 Further, in the multiplexing processing system, the signal adjustment means may be configured such that the output timings of the delayed sample hold control signals and the delayed sample hold selection signals do not overlap each other. It includes a plurality of first non-overlapping circuits for adjusting the timing of each delayed sample hold control signal and each delayed sample hold selection signal. Here, the first non-overlapping circuit and the clock adjusting means include an inverter circuit, first and second NOR logic circuits, a third delay circuit, and a fourth delay circuit, and are substantially mutually connected. The inverter circuit inverts and outputs an input signal, and the first NOR logic circuit includes the input signal and the output signal from the fourth delay circuit. A NOR logic operation is performed on the signal, and a signal of the operation result is output to the second NOR logic circuit via the third delay circuit, and the third NOR logic circuit receives a signal from the inverter circuit. And an output signal from the third delay circuit, a NOR logic operation is performed, and a signal of the operation result is output to the first NOR logic circuit via the fourth delay circuit. And

またさらに、上記多重化処理システムにおいて、前記信号調整手段の前記第１の遅延時間は、前記クロック調整手段の第２の遅延時間よりも長いことを特徴とする。 Furthermore, in the multiplexing processing system, the first delay time of the signal adjusting means is longer than the second delay time of the clock adjusting means.

また、上記多重化処理システムにおいて、前記多重化制御手段は、前記制御信号に基づいて、前記複数のサンプルホールド選択信号のうち少なくとも２つのサンプルホールド選択信号を同時に出力するか否かを制御することを特徴とする。 In the multiplexing processing system, the multiplexing control means controls whether or not to simultaneously output at least two sample hold selection signals among the plurality of sample hold selection signals based on the control signal. It is characterized by.

さらに、上記多重化処理システムにおいて、前記各デジタルデータは、液晶パネル表示用のＲＧＢ信号を含むことを特徴とする。 Further, in the multiplexing processing system, each digital data includes an RGB signal for liquid crystal panel display.

またさらに、上記多重化処理システムにおいて、前記各デジタルデータは、液晶パネル表示用輝度信号を含むことを特徴とする。 Still further, in the multiplexing processing system, each of the digital data includes a liquid crystal panel display luminance signal.

従って、本発明に係る多重化処理システムによれば、複数のデジタルデータを多重化した後Ｄ／Ａ変換し、変換後のアナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド手段を備えたので、Ｄ／Ａ変換器の数を削減するとともに、サンプルホールド時の動作周波数を低下させることができる。これにより、サンプルホールド手段内のバッファアンプとして高性能なものを用いず、所望の多重化数を実現できる。 Therefore, according to the multiplexing processing system of the present invention, a plurality of digital data are multiplexed, then D / A converted, and sampled and held in parallel for the converted analog signal, multiplexed and separated for output. Since the holding means is provided, the number of D / A converters can be reduced and the operating frequency at the time of sample holding can be lowered. Thus, a desired multiplexing number can be realized without using a high-performance buffer amplifier in the sample hold means.

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。 Hereinafter, embodiments according to the present invention will be described with reference to the drawings. In addition, in each following embodiment, the same code | symbol is attached | subjected about the same component.

図１は本発明の一実施形態に係る多重化処理システム１０の構成の一例を示すブロック図である。図１において、多重化処理システム１０は、多重化部１、電流加算型のデジタル／アナログ変換（ＤＡＣ）部２、サンプルホールド部３、クロック調整部４、多重化制御部５、及び信号調整部６を備え、特に、図４に示すように構成されたサンプルホールド部３を備えたことを特徴とする。 FIG. 1 is a block diagram showing an example of the configuration of a multiplexing processing system 10 according to an embodiment of the present invention. In FIG. 1, a multiplexing processing system 10 includes a multiplexing unit 1, a current addition type digital / analog conversion (DAC) unit 2, a sample hold unit 3, a clock adjustment unit 4, a multiplexing control unit 5, and a signal adjustment unit. 6, in particular, a sample hold unit 3 configured as shown in FIG. 4.

多重化部１は、複数チャンネルのデジタルデータＤ１〜Ｄ４を入力し、入力したデジタルデータＤ１〜Ｄ４を多重化制御部５からの多重化選択信号（以下、ＰＳＥＬ信号という。）に基づいた順序で１チャンネルの信号に時分割多重化し、デジタル多重化データ信号（以下、ＤＯＵＴ信号という。）として出力する。デジタルデータＤ１〜Ｄ３は、液晶パネル表示用のＲＧＢ信号であり、デジタルデータＤ４は、液晶パネル表示用輝度信号である。ＤＡＣ部２は、多重化部１からのＤＯＵＴ信号、及びクロック調整部４からのＤＡＣ用クロック信号（以下、ＤＡＣＣＬＫ信号という。）を入力し、ＤＯＵＴ信号をＤＡＣＣＬＫ信号に同期してアナログ信号へ変換して、アナログ多重化信号（以下、ＤＡＣＯＵＴ信号という。）を出力する。クロック調整部４は、周期１Ｔのシステムクロック信号（以下、ＳＣＬＫ信号という。）を入力し、ＳＣＬＫ信号に対して後述するノンオーバーラッピング処理を行い、アナログ的な遅延量を付加し、ＤＡＣＣＬＫ信号としてＤＡＣ部２に出力する。 Multiplexing unit 1 receives digital data D1 to D4 of a plurality of channels, and inputs the digital data D1 to D4 in an order based on a multiplexing selection signal (hereinafter referred to as a PSEL signal) from multiplexing control unit 5. It is time-division multiplexed onto a single channel signal and output as a digitally multiplexed data signal (hereinafter referred to as DOUT signal). The digital data D1 to D3 are RGB signals for liquid crystal panel display, and the digital data D4 is a luminance signal for liquid crystal panel display. The DAC unit 2 receives the DOUT signal from the multiplexing unit 1 and the DAC clock signal (hereinafter referred to as the DACCLK signal) from the clock adjustment unit 4, and converts the DAC signal to an analog signal in synchronization with the DACCLK signal. Then, an analog multiplexed signal (hereinafter referred to as a DACOUT signal) is output. The clock adjustment unit 4 receives a system clock signal having a period of 1T (hereinafter referred to as an SCLK signal), performs non-overlapping processing to be described later on the SCLK signal, adds an analog delay amount, and serves as a DACCLK signal. The data is output to the DAC unit 2.

多重化制御部５は、入力される制御信号ＣＳ及びＳＣＬＫ信号に基づいて、ＰＳＥＬ信号、及び、信号調整部６において調整される前の調整前サンプルホールド制御信号ｐｒｅＳＨ１ａ〜ｐｒｅＳＨ４ａ，ｐｒｅＳＨ１ｂ〜ｐｒｅＳＨ４ｂ（以下、ｐｒｅＳＨ信号という。）及び調整前サンプルホールド選択信号ｐｒｅＳＥＬ１ａ〜ｐｒｅＳＥＬ４ａ，ｐｒｅＳＥＬ１ｂ〜ｐｒｅＳＥＬ４ｂ（以下、ｐｒｅＳＥＬ信号という。）を生成して出力する。信号調整部６は、入力されるｐｒｅＳＨ信号及びｐｒｅＳＥＬ信号に対して、ＤＡＣＯＵＴ信号の出力タイミングに合わせて遅延処理及びノンオーバーラッピング処理を行い、調整後サンプルホールド制御信号ＳＨ１ａ〜ＳＨ４ａ，ＳＨ１ｂ〜ＳＨ４ｂ（以下、ＳＨ信号という。）及び調整後サンプルホールド選択信号ＳＥＬ１ａ〜ＳＥＬ４ａ，ＳＥＬ１ｂ〜ＳＥＬ４ｂ（以下、ＳＥＬ信号という。）を出力する。サンプルホールド部３は、信号調整部６からのＳＨ信号及びＳＥＬ信号に基づいて、ＤＡＣ部２から入力したＤＡＣＯＵＴ信号を多重化分離し、複数の多重化分離信号ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３，ＶＯＵＴ４として出力する（詳細は後述する）。 The multiplexing control unit 5 is based on the input control signals CS and SCLK signals, and the pre-adjustment sample-and-hold control signals preSH1a to preSH4a and preSH1b to preSH4b (hereinafter referred to as “pre-adjustment”) before being adjusted by the signal adjustment unit 6. , And the pre-adjustment sample hold selection signals preSEL1a to preSEL4a and preSEL1b to preSEL4b (hereinafter referred to as preSEL signals). The signal adjustment unit 6 performs delay processing and non-overlapping processing on the input preSH signal and preSEL signal in accordance with the output timing of the DACOUT signal, and performs adjusted sample hold control signals SH1a to SH4a, SH1b to SH4b ( Hereinafter, it is referred to as an SH signal) and adjusted sample hold selection signals SEL1a to SEL4a, SEL1b to SEL4b (hereinafter referred to as SEL signals). The sample hold unit 3 demultiplexes the DACOUT signal input from the DAC unit 2 based on the SH signal and the SEL signal from the signal adjustment unit 6 and outputs the demultiplexed signals as a plurality of demultiplexed signals VOUT1, VOUT2, VOUT3, and VOUT4. (Details will be described later).

図２は、図１の多重化部１の詳細構成を示すブロック図である。図２において、多重化部１は、４入力のセレクタ１２を備える。セレクタ１２は、４つのデジタルデータＤ１〜Ｄ４と、いずれか１つのデジタルデータを選択するための２ビットのＰＳＥＬ信号とを入力し、ＰＳＥＬ信号に応じて各デジタルデータの多重化する順番を決定して、その順番でデジタルデータＤ１〜Ｄ４を時分割多重化し、１チャンネルの多重化信号を出力する。 FIG. 2 is a block diagram showing a detailed configuration of the multiplexing unit 1 of FIG. In FIG. 2, the multiplexing unit 1 includes a 4-input selector 12. The selector 12 inputs four digital data D1 to D4 and a 2-bit PSEL signal for selecting any one of the digital data, and determines the order of multiplexing each digital data according to the PSEL signal. In this order, the digital data D1 to D4 are time-division multiplexed and a 1-channel multiplexed signal is output.

図３は、図１のクロック調整部４の詳細構成を示すブロック図である。図３において、クロック調整部４は、２入力のＮＯＲ論理回路５２，５３、及びインバータ回路５１，５４〜５９を備える。ＮＯＲ論理回路５２の一方の入力端子にはＳＣＬＫ信号が入力され、その他方の入力端子にはインバータ回路５９の出力信号が入力される。ＮＯＲ論理回路５２の出力信号は、インバータ回路５４〜５６を介してＮＯＲ論理回路５３の一方の入力端子に出力される。ＮＯＲ論理回路５３の他方の入力端子にはインバータ回路５１によって反転されたＳＣＬＫ信号が入力される。ＮＯＲ論理回路５３の出力信号は、インバータ回路５７〜５９を介してＤＡＣＣＬＫ信号として出力される。また、インバータ回路５９の出力信号は、ＮＯＲ論理回路５２の他方の入力端子に帰還される。このクロック調整部４の構成は、周知の一般的なノンオーバーラッピング回路であるので、詳細な説明は省略する。ノンオーバーラッピング回路とは、入力信号の周期を変えずにデューティ比だけを変更するもので、上記構成の場合はオンデューティ（１周期におけるオン期間の割合）を短くするように動作する。 FIG. 3 is a block diagram showing a detailed configuration of the clock adjustment unit 4 of FIG. In FIG. 3, the clock adjusting unit 4 includes 2-input NOR logic circuits 52 and 53 and inverter circuits 51 and 54 to 59. The SCLK signal is input to one input terminal of the NOR logic circuit 52, and the output signal of the inverter circuit 59 is input to the other input terminal. The output signal of the NOR logic circuit 52 is output to one input terminal of the NOR logic circuit 53 via the inverter circuits 54 to 56. The SCLK signal inverted by the inverter circuit 51 is input to the other input terminal of the NOR logic circuit 53. The output signal of the NOR logic circuit 53 is output as a DACCLK signal via the inverter circuits 57-59. The output signal of the inverter circuit 59 is fed back to the other input terminal of the NOR logic circuit 52. Since the configuration of the clock adjusting unit 4 is a known general non-overlapping circuit, a detailed description thereof is omitted. The non-overlapping circuit changes only the duty ratio without changing the period of the input signal. In the case of the above configuration, the non-overlapping circuit operates so as to shorten the on-duty (the ratio of the on period in one period).

図４は、図１のサンプルホールド部３の詳細構成を示すブロック図である。図４において、サンプルホールド部３は、分離回路４０ａ〜４０ｄを有する。分離回路４０ａは、スイッチ４１ａとキャパシタンス４３ａとバッファアンプ４５ａとで構成される第１の多重化分離用サンプルホールド回路と、スイッチ４１ｂとキャパシタンス４３ｂとバッファアンプ４５ｂとで構成される第２の多重化分離用サンプルホールド回路と、スイッチ４２ａ及び４２ｂとキャパシタンス４４とバッファアンプ４６とで構成される出力選択用サンプルホールド回路とを有する。第１及び第２の多重化分離用サンプルホールド回路は、互いに並列に接続され、それらの後段には出力選択用サンプルホールド回路が接続される。出力選択用サンプルホールド回路は、第１及び第２の多重化分離用サンプルホールド回路によってサンプルホールドされたＤＡＣＯＵＴ信号を選択して出力する。なお、図４において、出力選択用サンプルホールド回路は、キャパシタンス４４とバッファアンプ４６によるサンプルホールド機能を有するが、これに限らず、キャパシタンス４４とバッファアンプ４６を除去した出力選択用回路であってもよい。 FIG. 4 is a block diagram showing a detailed configuration of the sample hold unit 3 of FIG. In FIG. 4, the sample hold unit 3 includes separation circuits 40a to 40d. The separation circuit 40a includes a first multiplexing / separation sample / hold circuit composed of a switch 41a, a capacitance 43a, and a buffer amplifier 45a, and a second multiplexing composed of a switch 41b, a capacitance 43b, and a buffer amplifier 45b. The sample-and-hold circuit for separation, and the sample-and-hold circuit for output selection constituted by the switches 42a and 42b, the capacitance 44, and the buffer amplifier 46 are included. The first and second demultiplex / separate sample and hold circuits are connected in parallel to each other, and an output selection sample and hold circuit is connected to the subsequent stage thereof. The output selection sample hold circuit selects and outputs the DACOUT signal sampled and held by the first and second demultiplexing sample hold circuits. In FIG. 4, the output selection sample-and-hold circuit has a sample-and-hold function by the capacitance 44 and the buffer amplifier 46. However, the output selection sample-and-hold circuit is not limited to this and may be an output selection circuit from which the capacitance 44 and the buffer amplifier 46 are removed. Good.

スイッチ４１ａ及び４１ｂは、それぞれ調整後サンプルホールド制御信号ＳＨ１ａ，ＳＨ１ｂによってオン及びオフを制御される。スイッチ４２ａ及び４２ｂは、それぞれ調整後サンプルホールド選択信号ＳＥＬ１ａ，ＳＥＬ１ｂによってオン及びオフを制御される。キャパシタンス４３ａ及び４３ｂは、それぞれスイッチ４１ａ及び４１ｂがオンの時に充電される。キャパシタンス４４は、スイッチ４２ａ又は４２ｂがオンの時に充電される。この構成により、スイッチ４１ａ又は４１ｂがオンされた後に入力されるＤＡＣＯＵＴ信号は、それぞれキャパシタンス４３ａ及びバッファアンプ４５ａ、及び、キャパシタンス４３ｂ及びバッファアンプ４５ｂによりサンプルホールドされる。サンプルホールドされたＤＡＣＯＵＴ信号は、それぞれスイッチ４１ａ及び４１ｂがオフとされ、スイッチ４２ａ及び４２ｂがオンとされたとき、多重化分離信号ＶＯＵＴ１として出力される。図４の分離回路４０ｂ〜４０ｄは、それぞれ上記説明した分離回路４０ａと同様の構成を有し、同様に動作する。但し、分離回路４０ｂ〜４０ｄのスイッチ４１ａ，４１ｂは、それぞれ調整後サンプルホールド制御信号ＳＨ１ａ，ＳＨ１ｂに代えて、調整後サンプルホールド制御信号ＳＨ２ａ〜ＳＨ４ａ，ＳＨ２ｂ〜ＳＨ４ｂによってオン及びオフを制御される。また、分離回路４０ｂ〜４０ｄのスイッチ４２ａ，４２ｂは、それぞれ調整後サンプルホールド選択信号ＳＥＬ１ａ，ＳＥＬ１ｂに代えて、調整後サンプルホールド選択信号ＳＥＬ２ａ〜ＳＥＬ４ａ，ＳＥＬ２ｂ〜ＳＥＬ４ｂによってオン及びオフを制御される。 The switches 41a and 41b are controlled to be turned on and off by the adjusted sample and hold control signals SH1a and SH1b, respectively. The switches 42a and 42b are controlled to be turned on and off by the adjusted sample hold selection signals SEL1a and SEL1b, respectively. Capacitances 43a and 43b are charged when switches 41a and 41b are on, respectively. Capacitance 44 is charged when switch 42a or 42b is on. With this configuration, the DACOUT signal input after the switch 41a or 41b is turned on is sampled and held by the capacitance 43a and the buffer amplifier 45a, and the capacitance 43b and the buffer amplifier 45b, respectively. The sampled DACOUT signal is output as a demultiplexed signal VOUT1 when the switches 41a and 41b are turned off and the switches 42a and 42b are turned on, respectively. Each of the separation circuits 40b to 40d in FIG. 4 has the same configuration as the above-described separation circuit 40a and operates in the same manner. However, the switches 41a and 41b of the separation circuits 40b to 40d are controlled to be turned on and off by adjusted sample and hold control signals SH2a to SH4a and SH2b to SH4b, respectively, instead of the adjusted sample and hold control signals SH1a and SH1b. The switches 42a and 42b of the separation circuits 40b to 40d are controlled to be turned on and off by the adjusted sample and hold selection signals SEL2a to SEL4a and SEL2b to SEL4b, respectively, instead of the adjusted sample and hold selection signals SEL1a and SEL1b.

図５は、図１の多重化制御部５の詳細構成を示すブロック図である。図５において、多重化制御部５は、３ビットカウンタ３１と、比較部３２と、Ｄフリップフロップ回路３３と、セレクタ部３４と、出力用フリップフロップ回路３５とを備えて構成される。ここで、外部から入力される制御信号ＣＳは、３ビットカウンタ３１で用いられるリセット信号と、セレクタ部３４で用いられる同時出力選択信号をまとめたバス信号である。３ビットカウンタ３１は、入力されるＳＣＬＫ信号に同期して３ビットの「０００」から「１１１」までを繰り返し計数して計数値を出力する。また、３ビットカウンタ３１は、制御信号ＣＳに含まれるリセット信号がハイレベルになると計数値を「０００」にリセットする。本実施形態においては、４つのデジタルデータの多重化を例に取って説明しているため、３ビットカウンタを用いるが、入力されるデジタルデータの数に応じて計数値のビット数が変更されてもよい。具体的には、入力されるデジタルデータの数の２倍の数以上のビットパターンを生成できるビット数であれば良い。また、３ビットカウンタ３１の出力信号の下位２ビットは、ＰＳＥＬ信号として多重化部１に出力され、多重化部１では、この２ビットの信号に従って、複数のデジタルデータＤ１〜Ｄ４を時分割多重化する順序を制御する。比較部３２は、比較器３２ａ〜３２ｊを備える。比較器３２ａ〜３２ｈは、３ビットカウンタ３１からの入力信号と、予め保持する３ビットの値とを比較し、両者が一致した時にのみハイレベルの信号を出力する。また、比較器３２ｉ，３２ｊは、３ビットカウンタ３１からの入力信号の最上位ビット（ＭＳＢ）と、予め保持する１ビットの値とを比較し、両者が一致した時にのみハイレベルの信号を出力する。比較器３２ａ〜３２ｈの出力信号は、それぞれ信号ｐＳＨ１ａ、信号ｐＳＨ１ｂ、信号ｐＳＨ２ａ、信号ｐＳＨ２ｂ、信号ｐＳＨ３ａ、信号ｐＳＨ３ｂ、信号ｐＳＨ４ａ、信号ｐＳＨ４ｂとして、出力用フリップフロップ回路３５に入力される。比較器３２ｉ及び３２ｊの出力信号は、それぞれ信号ｐＳＥＬ１ａ、信号ｐＳＥＬ１ｂとして、出力用フリップフロップ回路３５に入力される。 FIG. 5 is a block diagram showing a detailed configuration of the multiplexing control unit 5 of FIG. In FIG. 5, the multiplexing control unit 5 includes a 3-bit counter 31, a comparison unit 32, a D flip-flop circuit 33, a selector unit 34, and an output flip-flop circuit 35. Here, the control signal CS input from the outside is a bus signal in which a reset signal used in the 3-bit counter 31 and a simultaneous output selection signal used in the selector unit 34 are combined. The 3-bit counter 31 repeatedly counts “000” to “111” of 3 bits in synchronization with the input SCLK signal and outputs a count value. The 3-bit counter 31 resets the count value to “000” when the reset signal included in the control signal CS becomes high level. In the present embodiment, a description is given taking an example of multiplexing four digital data, so a 3-bit counter is used, but the number of bits of the count value is changed according to the number of input digital data. Also good. Specifically, the number of bits may be any number that can generate a bit pattern more than twice the number of input digital data. The lower 2 bits of the output signal of the 3-bit counter 31 are output as a PSEL signal to the multiplexing unit 1, and the multiplexing unit 1 time-division-multiplexes a plurality of digital data D1 to D4 according to the 2-bit signal. Control the order of conversion. The comparison unit 32 includes comparators 32a to 32j. The comparators 32a to 32h compare the input signal from the 3-bit counter 31 with a 3-bit value held in advance, and output a high level signal only when they match. The comparators 32i and 32j compare the most significant bit (MSB) of the input signal from the 3-bit counter 31 with the 1-bit value held in advance, and output a high level signal only when they match. To do. Output signals of the comparators 32a to 32h are input to the output flip-flop circuit 35 as a signal pSH1a, a signal pSH1b, a signal pSH2a, a signal pSH2b, a signal pSH3a, a signal pSH3b, a signal pSH4a, and a signal pSH4b, respectively. The output signals of the comparators 32i and 32j are input to the output flip-flop circuit 35 as a signal pSEL1a and a signal pSEL1b, respectively.

Ｄフリップフロップ回路３３は、１段のＤフリップフロップ３３ａ，３３ｂと、２段のＤフリップフロップ３３ｃ，３３ｄと、３段のＤフリップフロップ３３ｅ，３３ｆとを備える。Ｄフリップフロップ３３ａ，３３ｃ，３３ｅは、比較部３２の比較器３２ｉからの入力信号を、それぞれのフリップフロップの段数分だけ遅延させて出力する。Ｄフリップフロップ３３ｂ，３３ｄ，３３ｆは、比較部３２の比較器３２ｊからの入力信号を、それぞれのフリップフロップの段数分だけ遅延させて出力する。フリップフロップ３３ｅ，３３ｆの出力信号は、それぞれ信号ｐＳＥＬ４ａ、信号ｐＳＥＬ４ｂとして出力用フリップフロップ回路３５に入力される。セレクタ部３４は、２入力セレクタ３４ａ〜３４ｄを備え、各セレクタ３４ａ〜３４ｄは、制御信号ＣＳに含まれる同時出力選択信号に応じて、いずれか一方の入力信号を選択して出力する。即ち、セレクタ３４ａ〜３４ｄは、同時出力選択信号に応じて、デジタルデータＤ２及びＤ３の出力タイミングをデジタルデータＤ１の出力タイミングに合わせるか否かを決定する。セレクタ３４ａ〜３４ｄの出力信号は、それぞれ信号ｐＳＥＬ２ａ、信号ｐＳＥＬ２ｂ、信号ｐＳＥＬ３ａ、信号ｐＳＥＬ３ｂとして、出力用フリップフロップ回路３５に入力される。出力用フリップフロップ回路３５は、入力される各信号を、ＤＡＣ部２からのＤＡＣＯＵＴ信号の出力タイミングに合わせるために、それぞれ１クロック分だけ遅延させて出力する。出力用フリップフロップ回路３５の出力信号は、それぞれ調整前サンプルホールド制御信号ｐｒｅＳＨ及び調整前サンプルホールド選択信号ｐｒｅＳＥＬとして、信号調整部６に出力される。 The D flip-flop circuit 33 includes one-stage D flip-flops 33a and 33b, two-stage D flip-flops 33c and 33d, and three-stage D flip-flops 33e and 33f. The D flip-flops 33a, 33c, and 33e delay the input signal from the comparator 32i of the comparison unit 32 by the number of stages of each flip-flop and output the delayed signal. The D flip-flops 33b, 33d, and 33f delay the input signal from the comparator 32j of the comparison unit 32 by the number of stages of the respective flip-flops, and output the delayed signals. Output signals of the flip-flops 33e and 33f are input to the output flip-flop circuit 35 as a signal pSEL4a and a signal pSEL4b, respectively. The selector unit 34 includes two-input selectors 34a to 34d, and each of the selectors 34a to 34d selects and outputs one of the input signals according to the simultaneous output selection signal included in the control signal CS. That is, the selectors 34a to 34d determine whether to match the output timing of the digital data D2 and D3 with the output timing of the digital data D1 according to the simultaneous output selection signal. The output signals of the selectors 34a to 34d are input to the output flip-flop circuit 35 as a signal pSEL2a, a signal pSEL2b, a signal pSEL3a, and a signal pSEL3b, respectively. The output flip-flop circuit 35 delays and outputs each input signal by one clock in order to match the output timing of the DACOUT signal from the DAC unit 2. The output signals of the output flip-flop circuit 35 are output to the signal adjustment unit 6 as the pre-adjustment sample hold control signal preSH and the pre-adjustment sample hold selection signal preSEL, respectively.

図６は、図１の信号調整部６を構成する複数のノンオーバーラッピング回路のうちの１つのノンオーバーラッピング回路６−１の詳細構成を示すブロック図である。図６において、ノンオーバーラッピング回路６−１は、２入力のＮＯＲ論理回路８２，８３、及びインバータ回路８１，８４〜９１を備える。ＮＯＲ論理回路８２の一方の入力端子にはｐｒｅＳＨ１ａ信号が入力され、その他方の入力端子にはインバータ回路８９の出力信号が入力される。ＮＯＲ論理回路８２の出力信号は、インバータ回路８４〜８６を介してＮＯＲ論理回路８３の一方の入力端子に出力される。ＮＯＲ論理回路５３の他方の入力端子にはインバータ回路８１によって反転されたｐｒｅＳＨ１ａ信号が入力される。ＮＯＲ論理回路８３の出力信号は、インバータ回路８７〜９１を介してＳＨ１ａ信号として出力される。また、インバータ回路８９の出力信号は、ＮＯＲ論理回路８２の他方の入力端子に帰還される。このノンオーバーラッピング回路６−１の構成は、インバータ回路９０及び９１を含み、それによってインバータ回路９０及び９１による遅延時間分だけ出力信号が遅延される点以外は、図３に示したクロック調整部４の構成と同様であるので、詳細な説明は省略する。なお、信号調整部６は、図示したノンオーバーラッピング回路６−１の他に、図示しないノンオーバーラッピング回路６−２〜６−１６を備えるが、それらノンオーバーラッピング回路６−２〜６−１６は、上記ノンオーバーラッピング回路６−１と同様の構成を有するため、詳細な説明は省略する。但し、ノンオーバーラッピング回路６−２〜６−１６は、調整前サンプルホールド制御信号ｐｒｅＳＨ１ａに代えて、調整前サンプルホールド制御信号ｐｒｅＳＨ２ａ〜ｐｒｅＳＨ４ａ，ｐｒｅＳＨ１ｂ〜ｐｒｅＳＨ４ｂ及び調整前サンプルホールド選択信号ｐｒｅＳＥＬ１ａ〜ｐｒｅＳＥＬ４ａ，ｐｒｅＳＥＬ１ｂ〜ｐｒｅＳＥＬ４ｂをそれぞれ入力し、調整後サンプルホールド制御信号ＳＨ１ａに代えて、調整後サンプルホールド制御信号ＳＨ２ａ〜ＳＨ４ａ，ＳＨ１ｂ〜ＳＨ４ｂ及び調整後サンプルホールド選択信号ＳＥＬ１ａ〜ＳＥＬ４ａ，ＳＥＬ１ｂ〜ＳＥＬ４ｂを出力する。 FIG. 6 is a block diagram showing a detailed configuration of one non-overlapping circuit 6-1 among a plurality of non-overlapping circuits constituting the signal adjustment unit 6 of FIG. 6, the non-overlapping circuit 6-1 includes 2-input NOR logic circuits 82 and 83 and inverter circuits 81 and 84 to 91. The preSH1a signal is input to one input terminal of the NOR logic circuit 82, and the output signal of the inverter circuit 89 is input to the other input terminal. The output signal of the NOR logic circuit 82 is output to one input terminal of the NOR logic circuit 83 via the inverter circuits 84 to 86. The preSH1a signal inverted by the inverter circuit 81 is input to the other input terminal of the NOR logic circuit 53. The output signal of the NOR logic circuit 83 is output as the SH1a signal via the inverter circuits 87-91. The output signal of the inverter circuit 89 is fed back to the other input terminal of the NOR logic circuit 82. The configuration of the non-overlapping circuit 6-1 includes inverter circuits 90 and 91, and the clock adjustment unit shown in FIG. 3 is the same except that the output signal is delayed by the delay time by the inverter circuits 90 and 91. Since the configuration is the same as that of FIG. The signal adjustment unit 6 includes non-overlapping circuits 6-2 to 6-16 (not shown) in addition to the non-overlapping circuit 6-1 shown in the drawing, but these non-overlapping circuits 6-2 to 6-16 are also shown. Has a configuration similar to that of the non-overlapping circuit 6-1, and detailed description thereof will be omitted. However, the non-overlapping circuits 6-2 to 6-16 replace the pre-adjustment sample hold control signal preSH1a with the pre-adjustment sample hold control signals preSH2a to preSH4a, preSH1b to preSH4b, and the pre-adjustment sample hold selection signals preSEL1a to preSEL4a, PreSEL1b to preSEL4b are input, respectively, and adjusted sample hold control signals SH2a to SH4a, SH1b to SH4b and adjusted sample hold selection signals SEL1a to SEL4a, SEL1b to SEL4b are output instead of the adjusted sample hold control signal SH1a.

図７は、図１のクロック調整部４及び信号調整部６における動作を説明するためのタイミングチャートである。図７に示すように、クロック調整部４は、図３に示した構成により、入力したＳＣＬＫ信号を所定時間だけ遅延させ、かつ、オンデューティを変化させて得られるＤＡＣＣＬＫ信号を出力する。ＤＡＣ部２に入力されるＤＯＵＴ信号は、このＤＡＣＣＬＫ信号に同期して所定期間分遅延され、ＤＡＣＯＵＴ信号として出力される。信号調整部６は、図６に示した構成により、入力したｐｒｅＳＨ信号及びｐｒｅＳＥＬ信号をそれぞれ所定時間だけ遅延させ、かつ、オンデューティを変化させて得られるＳＨ信号及びＳＥＬ信号を出力する。ＳＨ信号及びＳＥＬ信号は、ＤＡＣＣＬＫ信号のＳＣＬＫ信号からの遅延時間と同じ遅延時間に、さらに図６のインバータ９０及び９１による遅延時間Ｔ１を足した時間だけ遅延される。即ち、図７に示すように、ＳＨ１ａ信号の立ち上がりは、ＤＡＣＣＬＫ信号の立ち上がりからさらに所定時間Ｔ１だけ遅れる。ＳＨ１ａ信号は、図４に示したサンプルホールド回路３においてＤＡＣＯＵＴ信号をサンプルホールドするためのスイッチ４１ａを制御するので、ＳＨ１ａ信号がハイである期間、即ちサンプルホールド回路ＯＮ時間をＤＡＣＯＵＴ信号の所定のデータ内に収めることにより、サンプルホールド回路の動作を安定させることができる。 FIG. 7 is a timing chart for explaining operations in the clock adjustment unit 4 and the signal adjustment unit 6 of FIG. As shown in FIG. 7, the clock adjusting unit 4 outputs a DACCLK signal obtained by delaying the input SCLK signal by a predetermined time and changing the on-duty with the configuration shown in FIG. The DOUT signal input to the DAC unit 2 is delayed by a predetermined period in synchronization with the DACCLK signal and output as a DACOUT signal. The signal adjustment unit 6 outputs the SH signal and the SEL signal obtained by delaying the input preSH signal and the preSEL signal by a predetermined time and changing the on-duty with the configuration shown in FIG. The SH signal and the SEL signal are delayed by the same delay time as the delay time of the DACCLK signal from the SCLK signal plus a delay time T1 by the inverters 90 and 91 in FIG. That is, as shown in FIG. 7, the rise of the SH1a signal is further delayed by a predetermined time T1 from the rise of the DACCLK signal. Since the SH1a signal controls the switch 41a for sample-holding the DACOUT signal in the sample-and-hold circuit 3 shown in FIG. 4, the period during which the SH1a signal is high, that is, the sample-and-hold circuit ON time is determined by the predetermined data of the DACOUT signal. By keeping it within, the operation of the sample and hold circuit can be stabilized.

図８は、本発明の一実施形態に係る多重化処理システム１０の通常動作時の各信号の変化を示すタイミングチャートである。図８において、複数のデジタルデータＤ１〜Ｄ４と、信号ＣＮＴ３ｂと、ＤＯＵＴ信号と、多重化制御部５内で生成される各信号ｐＳＨ１ａ〜ｐＳＨ４ａ，ｐＳＨ１ｂ〜ｐＳＨ４ｂ，ｐＳＥＬ１ａ〜ｐＳＥＬ４ａ，ｐＳＥＬ１ｂ〜ｐＳＥＬ４ｂの変化が示されている。ＤＯＵＴ信号は、複数のデジタルデータＤ１〜Ｄ４を多重化して得られた信号である。ここで、デジタルデータＤ１〜Ｄ４は、全てのデータの位相が揃っていて、かつ、デジタルデータの個数に応じてそのデータ長（本実施形態において４Ｔ）を維持する。また、３つのデジタルデータＤ１〜Ｄ３の出力タイミングは、互いに相関性を有し、デジタルデータＤ４は、デジタルデータＤ１〜Ｄ３と相関性を有さない。図中のＴａ及びＴｂは、それぞれデジタルデータＤ１の出力タイミングとデジタルデータＤ２の出力タイミングとの差、及び、デジタルデータＤ１の出力タイミングとデジタルデータＤ３の出力タイミングとの差を示し、共に１Ｔとする。 FIG. 8 is a timing chart showing changes of each signal during normal operation of the multiplexing processing system 10 according to the embodiment of the present invention. In FIG. 8, a plurality of digital data D1 to D4, a signal CNT3b, a DOUT signal, and changes of signals pSH1a to pSH4a, pSH1b to pSH4b, pSEL1a to pSEL4a, and pSEL1b to pSEL4b generated in the multiplexing control unit 5 It is shown. The DOUT signal is a signal obtained by multiplexing a plurality of digital data D1 to D4. Here, the digital data D1 to D4 are all in phase, and maintain their data length (4T in this embodiment) according to the number of digital data. Further, the output timings of the three digital data D1 to D3 have a correlation with each other, and the digital data D4 has no correlation with the digital data D1 to D3. Ta and Tb in the figure indicate the difference between the output timing of the digital data D1 and the output timing of the digital data D2, and the difference between the output timing of the digital data D1 and the output timing of the digital data D3, respectively. To do.

図８に示すように、多重化制御部５の３ビットカウンタ３１からの信号ＣＮＴ３ｂの値が「０００」のとき、信号ｐＳＨ１ａがハイレベルになる。信号ＣＮＴ３ｂの値が「１００」のとき、信号ｐＳＨ１ｂがハイレベルになる。以下同様にして、信号ＣＮＴ３ｂの値に対応する各信号が順次ハイレベルになる。また、信号ＣＮＴ３ｂの再上位ビットの値が「０」のとき、信号ｐＳＥＬ１ａがハイレベルになり、信号ＣＮＴ３ｂの再上位ビットが「１」のとき、信号ｐＳＥＬ１ｂがハイレベルになる。信号ｐＳＥＬ２ａ，ｐＳＥＬ３ａ，ｐＳＥＬ４ａは、信号ｐＳＥＬ１ａをそれぞれ１Ｔ、２Ｔ及び３Ｔずつ遅延させて得られる信号である。同様に、信号ｐＳＥＬ２ｂ，ｐＳＥＬ３ｂ，ｐＳＥＬ４ｂは、信号ｐＳＥＬ１ｂをそれぞれ１Ｔ、２Ｔ及び３Ｔずつ遅延させて得られる信号である。 As shown in FIG. 8, when the value of the signal CNT3b from the 3-bit counter 31 of the multiplexing control unit 5 is “000”, the signal pSH1a becomes high level. When the value of the signal CNT3b is “100”, the signal pSH1b becomes high level. Similarly, each signal corresponding to the value of the signal CNT3b is sequentially set to the high level. Further, when the value of the re-higher order bit of the signal CNT3b is “0”, the signal pSEL1a becomes high level, and when the re-higher order bit of the signal CNT3b is “1”, the signal pSEL1b becomes high level. The signals pSEL2a, pSEL3a, and pSEL4a are signals obtained by delaying the signal pSEL1a by 1T, 2T, and 3T, respectively. Similarly, the signals pSEL2b, pSEL3b, and pSEL4b are signals obtained by delaying the signal pSEL1b by 1T, 2T, and 3T, respectively.

信号ｐＳＨ１ａ〜ｐＳＨ４ａ，ｐＳＨ１ｂ〜ｐＳＨ４ｂ，ｐＳＥＬ１ａ〜ｐＳＥＬ４ａ，ｐＳＥＬ１ｂ〜ｐＳＥＬ４ｂは、ＤＯＵＴ信号と出力タイミングを合わせるために、多重化制御部５の出力用フリップフロップ回路３５で１クロック分遅延されてｐｒｅＳＨ信号及びｐｒｅＳＥＬ信号となる。その後、信号調整部６でさらに出力タイミングとオンデューティを調整されてＳＨ信号及びＳＥＬ信号としてサンプルホールド部３に入力され、ＤＡＣＯＵＴ信号の多重化分離に用いられる。図４を用いて説明したように、多重化分離用のサンプルホールド部３は、上下２段構成の多重化分離用サンプルホールド回路を備え、図８に示す各信号によって、上下それぞれの多重化分離用サンプルホールド回路が交互にサンプルホールドする。これにより、後段の出力選択用サンプルホールド回路で長いスイッチオン時間が確保され、サンプルホールド回路内のバッファアンプ特性の仕様を大幅に緩和でき、高性能なバッファアンプを備えなくてもシステムの高速化にも対応することが可能になる。 The signals pSH1a to pSH4a, pSH1b to pSH4b, pSEL1a to pSEL4a, and pSEL1b to pSEL4b are delayed by one clock by the output flip-flop circuit 35 of the multiplexing control unit 5 to match the output timing with the DOUT signal. This is a preSEL signal. Thereafter, the output timing and on-duty are further adjusted by the signal adjustment unit 6 and input to the sample hold unit 3 as the SH signal and the SEL signal, and are used for demultiplexing of the DACOUT signal. As described with reference to FIG. 4, the demultiplexing sample and hold unit 3 includes a demultiplexing and demultiplexing sample and hold circuit having two upper and lower stages, and each of the signals shown in FIG. The sample hold circuit alternately samples and holds. This ensures a long switch-on time in the output selection sample-and-hold circuit in the subsequent stage, greatly relaxes the specifications of the buffer amplifier characteristics in the sample-and-hold circuit, and speeds up the system even without a high-performance buffer amplifier. It becomes possible to cope with.

図９は、本発明の一実施形態に係る多重化処理システム１０のＤ１〜Ｄ３同時出力設定時の各信号の変化を示すタイミングチャートである。図９において、信号ｐＳＥＬ１ａ〜ｐＳＥＬ３ａ，ｐＳＥＬ１ｂ〜ｐＳＥＬ３ｂの出力タイミングにおいて、図８のタイミングチャートと異なる。図９に示すように、互いに相関性を有するデジタルデータＤ１〜Ｄ３が信号ｐＳＨ１ａ〜ｐＳＨ３ａによって分離された後、同じタイミングで信号ｐＳＥＬ１ａ〜ｐＳＥＬ３ａがオンすることで、多重化分離信号ＶＯＵＴ１〜ＶＯＵＴ３の出力タイミングが互いに同時になる。信号ｐＳＥＬ１ａ〜ｐＳＥＬ３ａは、多重化制御部５のセレクタ部３４に入力される制御信号ＣＳに含まれる同時出力選択信号により同じタイミングでオンに制御できる。このとき、デジタルデータＤ４は、デジタルデータＤ１〜Ｄ３と相関性が無いダミーデータであっても、液晶パネル表示用輝度信号等の他のデータであってもよい。信号ｐＳＥＬ１ｂ〜ｐＳＥＬ３ｂについても同様である。このように、信号ｐＳＥＬ１ａ〜ｐＳＥＬ３ａ，ｐＳＥＬ１ｂ〜ｐＳＥＬ３ｂの出力タイミングを同時にすることで多重化分離信号ＶＯＵＴ１〜ＶＯＵＴ３の出力タイミングを同時にすることができる。 FIG. 9 is a timing chart showing changes of each signal when the D1-D3 simultaneous output setting of the multiplexing processing system 10 according to the embodiment of the present invention is set. 9, the output timing of signals pSEL1a to pSEL3a and pSEL1b to pSEL3b is different from the timing chart of FIG. As shown in FIG. 9, after the digital data D1 to D3 having correlation with each other are separated by the signals pSH1a to pSH3a, the signals pSEL1a to pSEL3a are turned on at the same timing, thereby outputting the multiplexed separated signals VOUT1 to VOUT3. Timing will be at the same time. The signals pSEL1a to pSEL3a can be controlled to be turned on at the same timing by the simultaneous output selection signal included in the control signal CS input to the selector unit 34 of the multiplexing control unit 5. At this time, the digital data D4 may be dummy data having no correlation with the digital data D1 to D3, or may be other data such as a liquid crystal panel display luminance signal. The same applies to the signals pSEL1b to pSEL3b. As described above, the output timings of the demultiplexed signals VOUT1 to VOUT3 can be made simultaneous by making the output timings of the signals pSEL1a to pSEL3a and pSEL1b to pSEL3b simultaneous.

以上説明したように、本実施形態に係る多重化処理システムによれば、アナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド部３を備えたので、従来の複数個のＤ／Ａ変換器を１つにすることができ、回路規模削減を可能とするとともに、サンプルホールド部３内のバッファアンプに負担を掛けることなくシステムの高速化を可能とする。また、従来の複数個のＤ／Ａ変換器の代わりに、１チャンネルのより多ビットのＤ／Ａ変換器を利用することで、比較的低コストでシステムの解像度を高くすることができる。さらに、電流加算型のＤＡＣ部２の廃棄電流をバッファアンプの入力レンジ調整用のオフセット生成に利用することで消費電力の低減を図ることができる。 As described above, according to the multiplexing processing system according to this embodiment, the sample-and-hold unit 3 that samples and holds analog signals in parallel and demultiplexes and outputs them is provided. The number of D / A converters can be reduced to one, so that the circuit scale can be reduced and the speed of the system can be increased without imposing a burden on the buffer amplifier in the sample hold unit 3. In addition, by using a multi-bit D / A converter with one channel instead of a plurality of conventional D / A converters, the resolution of the system can be increased at a relatively low cost. Furthermore, the power consumption can be reduced by using the waste current of the current adding type DAC unit 2 for offset generation for adjusting the input range of the buffer amplifier.

なお、本実施形態に係る多重化処理システム１０の応用例として、例えば、図１０に示すように、多重化処理システム１０をデジタルＩ／Ｆ液晶パネル駆動装置に組み込んでもよい。図１０は、本実施形態に係る多重化処理システム１０を組み込んだデジタルＩ／Ｆ液晶パネル駆動装置の構成の一例を示すブロック図である。図１０のデジタルＩ／Ｆ液晶パネル駆動システムは、図１１に示した一般的なデジタルＩ／Ｆ液晶パネル駆動システムのタイミング調整回路１０５及びＤＡＣ１０６ａ，１０６ｂ，１０６ｃに代えて本実施形態に係る多重化処理システム１０を有する点において、図１１の一般的なデジタルＩ／Ｆ液晶パネル駆動システムとは異なる。それ以外の構成要素については、図１１の一般的なデジタルＩ／Ｆ液晶パネル駆動システムと同様である。 As an application example of the multiplexing processing system 10 according to the present embodiment, for example, as shown in FIG. 10, the multiplexing processing system 10 may be incorporated in a digital I / F liquid crystal panel driving device. FIG. 10 is a block diagram showing an example of the configuration of a digital I / F liquid crystal panel drive device incorporating the multiplexing processing system 10 according to the present embodiment. The digital I / F liquid crystal panel drive system of FIG. 10 is a multiplexing according to this embodiment in place of the timing adjustment circuit 105 and the DACs 106a, 106b, and 106c of the general digital I / F liquid crystal panel drive system shown in FIG. The processing system 10 is different from the general digital I / F liquid crystal panel driving system shown in FIG. Other components are the same as those of the general digital I / F liquid crystal panel driving system shown in FIG.

また、本実施形態において、多重化処理システム１０は、４チャンネルのデジタルデータＤ１〜Ｄ４を入力した。しかし、本発明はこの個数に限らず、多重化処理システム１０が４チャンネルより少ないデジタルデータ又は４チャンネルより多いデジタルデータを入力してもよい。 In the present embodiment, the multiplexing processing system 10 inputs 4-channel digital data D1 to D4. However, the present invention is not limited to this number, and the multiplexing processing system 10 may input digital data having less than four channels or digital data having more than four channels.

さらに、本実施形態において、デジタルデータＤ１〜Ｄ３は、液晶パネル表示用のＲＧＢ信号であり、デジタルデータＤ４は、液晶パネル表示用輝度信号であった。しかし、本発明はこの構成に限らず、デジタルデータＤ１〜Ｄ４は、これら以外の他の信号でも良く、いずれか１つ以上のデジタルデータがダミーデータであってもよい。 Further, in the present embodiment, the digital data D1 to D3 are RGB signals for liquid crystal panel display, and the digital data D4 is a luminance signal for liquid crystal panel display. However, the present invention is not limited to this configuration, and the digital data D1 to D4 may be signals other than these, and any one or more of the digital data may be dummy data.

以上詳述したように、本発明に係る多重化処理システムによれば、複数のデジタルデータを多重化した後Ｄ／Ａ変換し、変換後のアナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド手段を備えたので、Ｄ／Ａ変換器の数を削減するとともに、サンプルホールド時の動作周波数を低下させることができる。これにより、サンプルホールド手段内のバッファアンプとして高性能なものを用いず、所望の多重化数を実現できる。本発明に係る多重化処理システムは、例えばデジタルＩ／Ｆ等の複数のデジタルデータの多重化処理方式を有する液晶パネル用のＲＧＢ信号処理等において有用である。 As described above in detail, according to the multiplexing processing system of the present invention, a plurality of digital data is multiplexed and then D / A converted, and the converted analog signal is sampled and held in parallel and multiplexed and separated. Since the sample and hold means for outputting is provided, the number of D / A converters can be reduced and the operating frequency at the time of sample and hold can be lowered. Thus, a desired multiplexing number can be realized without using a high-performance buffer amplifier in the sample hold means. The multiplexing processing system according to the present invention is useful, for example, in RGB signal processing for liquid crystal panels having a multiplexing processing method of a plurality of digital data such as a digital I / F.

本発明の一実施形態に係る多重化処理システム１０の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the multiplexing processing system 10 which concerns on one Embodiment of this invention. 図１の多重化部１の詳細構成を示すブロック図である。It is a block diagram which shows the detailed structure of the multiplexing part 1 of FIG. 図１のクロック調整部４の詳細構成を示すブロック図である。It is a block diagram which shows the detailed structure of the clock adjustment part 4 of FIG. 図１のサンプルホールド部３の詳細構成を示すブロック図である。It is a block diagram which shows the detailed structure of the sample hold part 3 of FIG. 図１の多重化制御部５の詳細構成を示すブロック図である。It is a block diagram which shows the detailed structure of the multiplexing control part 5 of FIG. 図１の信号調整部６を構成するノンオーバーラッピング回路のうちの１つのノンオーバーラッピング回路６−１の詳細構成を示すブロック図である。It is a block diagram which shows the detailed structure of one non-overlapping circuit 6-1 among the non-overlapping circuits which comprise the signal adjustment part 6 of FIG. 図１のクロック調整部４及び信号調整部６における動作を説明するためのタイミングチャートである。2 is a timing chart for explaining operations in a clock adjustment unit 4 and a signal adjustment unit 6 in FIG. 1. 本発明の一実施形態に係る多重化処理システム１０の通常動作時の各信号の変化を示すタイミングチャートである。It is a timing chart which shows change of each signal at the time of normal operation of multiplexing processing system 10 concerning one embodiment of the present invention. 本発明の一実施形態に係る多重化処理システム１０のＤ１〜Ｄ３同時出力設定時の各信号の変化を示すタイミングチャートである。It is a timing chart which shows the change of each signal at the time of D1-D3 simultaneous output setting of the multiplexing processing system 10 which concerns on one Embodiment of this invention. 本発明の一実施形態に係る多重化処理システム１０を内蔵するデジタルＩ／Ｆ液晶パネル駆動システムの構成を示すブロック図である。1 is a block diagram showing a configuration of a digital I / F liquid crystal panel drive system incorporating a multiplexing processing system 10 according to an embodiment of the present invention. 一般的なデジタルＩ／Ｆ液晶パネル駆動システムの構成を示す図である。It is a figure which shows the structure of a general digital I / F liquid crystal panel drive system.

符号の説明Explanation of symbols

１…多重化部、
２…ＤＡＣ部、
３…サンプルホールド部、
４…クロック調整部、
５…多重化制御部、
６…信号調整部、
１０…多重化処理システム、
１２…４入力セレクタ、
３１…３ビットカウンタ、
３２…比較部、
３３…フリップフロップ回路、
３４…セレクタ部、
３５…出力用フリップフロップ回路、
４０ａ〜４０ｄ…分離回路。
1 ... Multiplexer,
2 ... DAC section,
3 ... Sample hold section,
4 ... Clock adjustment unit,
5: Multiplexing control unit,
6 ... Signal adjustment unit,
10: Multiplexing processing system,
12 ... 4 input selector,
31 ... 3-bit counter,
32 ... Comparison part,
33 ... flip-flop circuit,
34 ... selector section,
35. Output flip-flop circuit,
40a to 40d: separation circuit.

Claims

入力される複数のデジタルデータを時分割多重化して多重化データを生成して出力する多重化手段と、
外部から入力される制御信号及びクロック信号に基づいて複数のサンプルホールド制御信号及び複数のサンプルホールド選択信号を生成して出力する多重化制御手段と、
入力される前記複数のサンプルホールド制御信号及び前記複数のサンプルホールド選択信号をそれぞれ第１の遅延時間だけ遅延させ、遅延後のサンプルホールド制御信号及び遅延後のサンプルホールド選択信号を出力する信号調整手段と、
外部から入力される前記クロック信号を第２の遅延時間だけ遅延させ、遅延後のクロック信号を出力するクロック調整手段と、
前記遅延後のクロック信号に同期して前記多重化データをアナログ信号に変換して出力する変換手段と、
前記遅延後のサンプルホールド制御信号及び前記遅延後のサンプルホールド選択信号に基づいて、前記アナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド手段とを備えたことを特徴とする多重化処理システム。 Multiplexing means for time-division multiplexing a plurality of input digital data to generate and output multiplexed data;
Multiplexing control means for generating and outputting a plurality of sample hold control signals and a plurality of sample hold selection signals based on an externally input control signal and a clock signal;
A signal adjustment unit that delays the input plurality of sample hold control signals and the plurality of sample hold selection signals by a first delay time, and outputs the delayed sample hold control signal and the delayed sample hold selection signal, respectively. When,
A clock adjusting means for delaying the clock signal input from the outside by a second delay time and outputting the delayed clock signal;
Conversion means for converting the multiplexed data into an analog signal and outputting the same in synchronization with the delayed clock signal;
Sample hold means for sampling and holding the analog signal in parallel, demultiplexing and outputting based on the delayed sample and hold control signal and the delayed sample and hold selection signal; Multiplexing processing system.

前記多重化手段は、前記各デジタルデータを前記デジタルデータの数で時分割し、入力される多重化選択信号に基づいて前記時分割した各デジタルデータを順次選択して出力することにより時分割多重化することを特徴とする請求項１記載の多重化処理システム。 The multiplexing means time-division multiplexes by time-dividing each digital data by the number of the digital data, and sequentially selecting and outputting each time-division digital data based on an input multiplex selection signal. The multiplex processing system according to claim 1, wherein

前記変換手段は、電流加算型のＤ／Ａ変換器であることを特徴とする請求項１又は２記載の多重化処理システム。 3. The multiplexing processing system according to claim 1, wherein the conversion means is a current addition type D / A converter.

前記サンプルホールド手段は、
前記複数のデジタルデータと同数の分離回路を備え、
前記各分離回路は、
互いに並列に接続され、前記遅延後のサンプルホールド制御信号に基づいて、前記サンプルホールド手段内のすべての各多重化分離用サンプルホールド回路において互いに異なるタイミングで順次、上記アナログ信号をサンプルホールドする複数の多重化分離用サンプルホールド回路と、
前記複数の多重化分離用サンプルホールド回路の後段に接続され、前記遅延後のサンプルホールド選択信号に基づいて、前記各多重化分離用サンプルホールド回路によってサンプルホールドされたアナログ信号を選択して出力する出力選択回路とを備えたことを特徴とする請求項１乃至３のうちのいずれか１つに記載の多重化処理システム。 The sample hold means includes
The same number of separation circuits as the plurality of digital data are provided,
Each of the separation circuits is
Based on the delayed sample and hold control signal, a plurality of demultiplex and demultiplex sample and hold circuits in the sample and hold means sequentially sample and hold the analog signals at different timings based on the delayed sample and hold control signal. A sample and hold circuit for demultiplexing, and
The analog signal sampled and held by each of the demultiplexing sample-and-hold circuits is selected and output based on the delayed sample-and-hold selection signal. 4. The multiplexing processing system according to claim 1, further comprising an output selection circuit.

前記多重化制御手段は、
前記クロック信号を所定の複数ビット長で計数して前記複数ビット長の計数値を出力する多ビットカウンタと、
前記出力される計数値と、前記複数ビット長で表される互いに異なる各値とを比較して一致したときにそれぞれ所定値を有する前記複数のサンプルホールド制御信号を発生して出力する第１の比較手段と、
前記出力される計数値の所定のビット位置の値と、当該ビット位置で取りうる各値とを比較して一致したときにそれぞれ所定値を有する２つの前記サンプルホールド選択信号を発生して出力する第２の比較手段と、
前記第２の比較手段からの前記各サンプルホールド選択信号を、それぞれ互いに異なる遅延時間だけ遅延させて出力する第１の遅延回路と、
前記第１の比較手段からの前記各サンプルホールド制御信号と、前記第２の比較手段及び前記第１の遅延回路から入力される前記各サンプルホールド選択信号とを、第３の遅延時間だけ遅延させて出力する第２の遅延回路とを備えたことを特徴とする請求項１乃至４のうちのいずれか１つに記載の多重化処理システム。 The multiplexing control means includes:
A multi-bit counter that counts the clock signal with a predetermined multiple-bit length and outputs a count value with the multiple-bit length;
A first sample-and-hold control signal having a predetermined value is generated and output when the output count value and the different values represented by the plurality of bit lengths are compared and matched. A comparison means;
When the value of a predetermined bit position of the output count value is compared with each value that can be taken at the bit position, two sample hold selection signals each having a predetermined value are generated and output. A second comparison means;
A first delay circuit that outputs the sample-hold selection signals from the second comparison means with a delay time different from each other;
The sample hold control signals from the first comparison means and the sample hold selection signals input from the second comparison means and the first delay circuit are delayed by a third delay time. 5. The multiplexing processing system according to claim 1, further comprising a second delay circuit that outputs the second delay circuit.

前記信号調整手段は、前記遅延後の各サンプルホールド制御信号及び前記遅延後の各サンプルホールド選択信号の出力タイミングが互いにオーバーラップしないように、前記アナログ信号と前記遅延後の各サンプルホールド制御信号及び前記遅延後の各サンプルホールド選択信号とのタイミングを調整する複数の第１のノンオーバーラッピング回路を含むことを特徴とする請求項１乃至５のうちのいずれか１つに記載の多重化処理システム。 The signal adjusting means includes the analog signal and the delayed sample-and-hold control signals and the delayed sample-and-hold control signals and the delayed sample-and-hold selection signals so that the output timings of the delayed and delayed sample-and-hold selection signals do not overlap each other. 6. The multiplexing processing system according to claim 1, further comprising a plurality of first non-overlapping circuits that adjust timing with each of the delayed sample-and-hold selection signals. .

前記第１のノンオーバーラッピング回路及び前記クロック調整手段は、インバータ回路と、第１及び第２のＮＯＲ論理回路と、第３の遅延回路と、第４の遅延回路とを含み互いに実質的に同様の回路構成を有し、
前記インバータ回路は入力される信号を反転して出力し、
前記第１のＮＯＲ論理回路は前記入力される信号と前記第４の遅延回路からの出力信号とに対してＮＯＲ論理演算を実行して当該演算結果の信号を前記第３の遅延回路を介して前記第２のＮＯＲ論理回路に出力し、
前記第３のＮＯＲ論理回路は前記インバータ回路からの信号と前記第３の遅延回路からの出力信号とに対してＮＯＲ論理演算を実行して当該演算結果の信号を前記第４の遅延回路を介して前記第１のＮＯＲ論理回路に出力することを特徴とする請求項６記載の多重化処理システム。 The first non-overlapping circuit and the clock adjusting means include an inverter circuit, first and second NOR logic circuits, a third delay circuit, and a fourth delay circuit, and are substantially similar to each other. Having a circuit configuration of
The inverter circuit inverts and outputs an input signal,
The first NOR logic circuit performs a NOR logic operation on the input signal and an output signal from the fourth delay circuit, and outputs a signal of the operation result through the third delay circuit. Output to the second NOR logic circuit;
The third NOR logic circuit performs a NOR logic operation on a signal from the inverter circuit and an output signal from the third delay circuit, and a signal of the operation result is passed through the fourth delay circuit. 7. The multiplexing processing system according to claim 6, wherein the data is output to the first NOR logic circuit.

前記信号調整手段の前記第１の遅延時間は、前記クロック調整手段の第２の遅延時間よりも長いことを特徴とする請求項１乃至７のうちのいずれか１つに記載の多重化処理システム。 The multiplexing processing system according to claim 1, wherein the first delay time of the signal adjustment unit is longer than the second delay time of the clock adjustment unit. .

前記多重化制御手段は、前記制御信号に基づいて、前記複数のサンプルホールド選択信号のうち少なくとも２つのサンプルホールド選択信号を同時に出力するか否かを制御することを特徴とする請求項１乃至８のいずれか１つに記載の多重化処理システム。 9. The multiplexing control unit controls whether or not to simultaneously output at least two sample-hold selection signals among the plurality of sample-hold selection signals based on the control signal. The multiplexing processing system according to any one of the above.

前記各デジタルデータは、液晶パネル表示用のＲＧＢ信号を含むことを特徴とする請求項１乃至９のいずれか１つに記載の多重化処理システム。 10. The multiplexing processing system according to claim 1, wherein each of the digital data includes an RGB signal for displaying a liquid crystal panel.

前記各デジタルデータは、液晶パネル表示用輝度信号を含むことを特徴とする請求項１乃至９のいずれか１つに記載の多重化処理システム。
The multiplexing processing system according to claim 1, wherein each digital data includes a liquid crystal panel display luminance signal.