JP2008028604A - Multiplexing system - Google Patents
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Abstract
Description
本発明は、複数のデジタルデータに対して、1チャンネルのD/A変換器と複数チャンネルのサンプルホールド回路とを用いて信号処理を行う多重化処理システムに関する。 The present invention relates to a multiplexing processing system that performs signal processing on a plurality of digital data using a one-channel D / A converter and a plurality of channels of sample and hold circuits.
図11は、一般的なデジタルI/F液晶パネル駆動システムの構成を示す図である。図11において、イメージセンサ100は、撮影画像を電気信号である撮像信号に変換する。アナログフロントエンド(AFE)101は、入力される撮像信号に対して、雑音除去やプリアンプ処理を行う。AFE101からの出力信号は、アナログ/デジタル変換器(ADC)102でデジタルデータに変換され、マイクロプロセッサ(μP)103でガンマ補正等の画像処理が施される。このとき、画像データは色差信号(YUV)データとして出力される。μP103は、後段処理における制御信号や様々な液晶(LCD)パネル109に対応するために液晶パネル表示用(RGB)信号の出力タイミングを調整するタイミング制御信号を生成する。その後、画像データはYUV→RGB変換回路104でRGBデータに変換される。出力時にはタイミング調整回路105からの信号によってRGBの出力タイミングが制御される。タイミング調整回路105は、DAC106a〜106cの変換用クロックをも出力する。各RGBデータは、DAC106a〜106cでそれぞれアナログ信号へ変換されて、ローパスフィルタ(LPF)107a〜107cとドライバ(DRV)108a〜108cとを介して、LCDパネル109で表示される。しかし、上記デジタルI/F液晶パネル駆動システムでは、複数のデジタルデータを処理するために、信号の数だけDAC回路とDAC変換用クロック制御回路とを必要としていた。
FIG. 11 is a diagram showing a configuration of a general digital I / F liquid crystal panel drive system. In FIG. 11, an
特許文献1に記載の従来例のD/Aコンバータでは、複数チャンネルのデジタルデータを1チャンネルに多重化してからD/A変換を行い、アナログ信号をサンプルホールド回路で分離して出力することにより、集積回路の面積を小さくするものであった。
In the D / A converter of the conventional example described in
しかしながら、従来例のD/Aコンバータでは、複数のデジタルデータを多重化するシステムにおいて、多重化するチャンネル数の増加等により動作周波数を高くすると、以下のように、多重化分離のためのサンプルホールド回路内のバッファアンプを高性能化しなければならないという問題があった。例えば、4つのデジタルデータを多重化する場合、多重化分離時には、サンプルホールド回路は4倍の周波数で動作しなければならず、そのような高性能なバッファアンプを用いると、消費電流や回路面積が増大するという問題があった。 However, in the D / A converter of the conventional example, when the operating frequency is increased by increasing the number of channels to be multiplexed in a system for multiplexing a plurality of digital data, the sample hold for demultiplexing as follows: There was a problem that the buffer amplifier in the circuit had to be improved in performance. For example, when four digital data are multiplexed, the sample-and-hold circuit must operate at four times the frequency at the time of demultiplexing, and if such a high-performance buffer amplifier is used, current consumption and circuit area are reduced. There was a problem that increased.
本発明の目的は以上の問題点を解決し、高性能なバッファアンプを用いずに所望の多重化数を実現することができる多重化処理システムを提供することにある。 An object of the present invention is to solve the above problems and to provide a multiplexing processing system capable of realizing a desired multiplexing number without using a high-performance buffer amplifier.
第1の発明に係る多重化処理システムは、入力される複数のデジタルデータを時分割多重化して多重化データを生成して出力する多重化手段と、外部から入力される制御信号及びクロック信号に基づいて複数のサンプルホールド制御信号及び複数のサンプルホールド選択信号を生成して出力する多重化制御手段と、入力される前記複数のサンプルホールド制御信号及び前記複数のサンプルホールド選択信号をそれぞれ第1の遅延時間だけ遅延させ、遅延後のサンプルホールド制御信号及び遅延後のサンプルホールド選択信号を出力する信号調整手段と、外部から入力される前記クロック信号を第2の遅延時間だけ遅延させ、遅延後のクロック信号を出力するクロック調整手段と、前記遅延後のクロック信号に同期して前記多重化データをアナログ信号に変換して出力する変換手段と、前記遅延後のサンプルホールド制御信号及び前記遅延後のサンプルホールド選択信号に基づいて、前記アナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド手段とを備えたことを特徴とする。 According to a first aspect of the present invention, there is provided a multiplexing processing system for time-division multiplexing a plurality of input digital data to generate and output multiplexed data, and a control signal and a clock signal input from the outside. A plurality of sample and hold control signals and a plurality of sample and hold selection signals, and a plurality of sample and hold control signals and a plurality of sample and hold selection signals that are input, A signal adjusting means for delaying the delay time and outputting the delayed sample hold control signal and the delayed sample hold selection signal; and delaying the clock signal input from the outside by a second delay time; A clock adjusting means for outputting a clock signal; and the multiplexed data is analyzed in synchronization with the delayed clock signal. Conversion and output to the analog signal, and based on the delayed sample and hold control signal and the delayed sample and hold selection signal, the analog signal is sampled and held in parallel and demultiplexed and output. And a sample hold means.
上記多重化処理システムにおいて、前記多重化手段は、前記各デジタルデータを前記デジタルデータの数で時分割し、入力される多重化選択信号に基づいて前記時分割した各デジタルデータを順次選択して出力することにより時分割多重化することを特徴とする。 In the multiplexing processing system, the multiplexing unit time-divides each digital data by the number of the digital data, and sequentially selects each time-divided digital data based on an input multiplexing selection signal. It is characterized by time division multiplexing by outputting.
また、上記多重化処理システムにおいて、前記変換手段は、電流加算型のD/A変換器であることを特徴とする。 In the multiplexing processing system, the conversion means is a current addition type D / A converter.
さらに、上記多重化処理システムにおいて、前記サンプルホールド手段は、前記複数のデジタルデータと同数の分離回路を備え、前記各分離回路は、互いに並列に接続され、前記遅延後のサンプルホールド制御信号に基づいて、前記サンプルホールド手段内のすべての各多重化分離用サンプルホールド回路において互いに異なるタイミングで順次、上記アナログ信号をサンプルホールドする複数の多重化分離用サンプルホールド回路と、前記複数の多重化分離用サンプルホールド回路の後段に接続され、前記遅延後のサンプルホールド選択信号に基づいて、前記各多重化分離用サンプルホールド回路によってサンプルホールドされたアナログ信号を選択して出力する出力選択回路とを備えたことを特徴とする。 Further, in the multiplexing processing system, the sample and hold means includes the same number of separation circuits as the plurality of digital data, and the separation circuits are connected in parallel to each other and based on the delayed sample and hold control signal. A plurality of demultiplexing sample hold circuits for sequentially sampling and holding the analog signals at different timings in all the demultiplexing demultiplexing sample hold circuits in the sample hold means, and the plurality of demultiplexing demultiplexing circuits An output selection circuit that is connected to a subsequent stage of the sample hold circuit and selects and outputs an analog signal sampled and held by each of the demultiplexing sample hold circuits based on the delayed sample hold selection signal; It is characterized by that.
またさらに、上記多重化処理システムにおいて、前記多重化制御手段は、前記クロック信号を所定の複数ビット長で計数して前記複数ビット長の計数値を出力する多ビットカウンタと、前記出力される計数値と、前記複数ビット長で表される互いに異なる各値とを比較して一致したときにそれぞれ所定値を有する前記複数のサンプルホールド制御信号を発生して出力する第1の比較手段と、前記出力される計数値の所定のビット位置の値と、当該ビット位置で取りうる各値とを比較して一致したときにそれぞれ所定値を有する2つの前記サンプルホールド選択信号を発生して出力する第2の比較手段と、前記第2の比較手段からの前記各サンプルホールド選択信号を、それぞれ互いに異なる遅延時間だけ遅延させて出力する第1の遅延回路と、前記第1の比較手段からの前記各サンプルホールド制御信号と、前記第2の比較手段及び前記第1の遅延回路から入力される前記各サンプルホールド選択信号とを、第3の遅延時間だけ遅延させて出力する第2の遅延回路とを備えたことを特徴とする。 Still further, in the multiplexing processing system, the multiplexing control means counts the clock signal with a predetermined multiple bit length and outputs the multiple bit length count value; and the output total A first comparing means for generating and outputting the plurality of sample and hold control signals each having a predetermined value when the numerical value and each different value represented by the plurality of bit lengths are compared and matched; When the value of a predetermined bit position of the output count value is compared with each value that can be taken at the bit position, two sample hold selection signals each having a predetermined value are generated and output. And a first delay circuit that outputs the respective sample and hold selection signals from the second comparison means with a delay time different from each other. The sample hold control signals from the first comparison means and the sample hold selection signals input from the second comparison means and the first delay circuit are delayed by a third delay time. And a second delay circuit for outputting.
また、上記多重化処理システムにおいて、前記信号調整手段は、前記遅延後の各サンプルホールド制御信号及び前記遅延後の各サンプルホールド選択信号の出力タイミングが互いにオーバーラップしないように、前記アナログ信号と前記遅延後の各サンプルホールド制御信号及び前記遅延後の各サンプルホールド選択信号とのタイミングを調整する複数の第1のノンオーバーラッピング回路を含むことを特徴とする。ここで、前記第1のノンオーバーラッピング回路及び前記クロック調整手段は、インバータ回路と、第1及び第2のNOR論理回路と、第3の遅延回路と、第4の遅延回路とを含み互いに実質的に同様の回路構成を有し、前記インバータ回路は入力される信号を反転して出力し、前記第1のNOR論理回路は前記入力される信号と前記第4の遅延回路からの出力信号とに対してNOR論理演算を実行して当該演算結果の信号を前記第3の遅延回路を介して前記第2のNOR論理回路に出力し、前記第3のNOR論理回路は前記インバータ回路からの信号と前記第3の遅延回路からの出力信号とに対してNOR論理演算を実行して当該演算結果の信号を前記第4の遅延回路を介して前記第1のNOR論理回路に出力することを特徴とする。 Further, in the multiplexing processing system, the signal adjustment means may be configured such that the output timings of the delayed sample hold control signals and the delayed sample hold selection signals do not overlap each other. It includes a plurality of first non-overlapping circuits for adjusting the timing of each delayed sample hold control signal and each delayed sample hold selection signal. Here, the first non-overlapping circuit and the clock adjusting means include an inverter circuit, first and second NOR logic circuits, a third delay circuit, and a fourth delay circuit, and are substantially mutually connected. The inverter circuit inverts and outputs an input signal, and the first NOR logic circuit includes the input signal and the output signal from the fourth delay circuit. A NOR logic operation is performed on the signal, and a signal of the operation result is output to the second NOR logic circuit via the third delay circuit, and the third NOR logic circuit receives a signal from the inverter circuit. And an output signal from the third delay circuit, a NOR logic operation is performed, and a signal of the operation result is output to the first NOR logic circuit via the fourth delay circuit. And
またさらに、上記多重化処理システムにおいて、前記信号調整手段の前記第1の遅延時間は、前記クロック調整手段の第2の遅延時間よりも長いことを特徴とする。 Furthermore, in the multiplexing processing system, the first delay time of the signal adjusting means is longer than the second delay time of the clock adjusting means.
また、上記多重化処理システムにおいて、前記多重化制御手段は、前記制御信号に基づいて、前記複数のサンプルホールド選択信号のうち少なくとも2つのサンプルホールド選択信号を同時に出力するか否かを制御することを特徴とする。 In the multiplexing processing system, the multiplexing control means controls whether or not to simultaneously output at least two sample hold selection signals among the plurality of sample hold selection signals based on the control signal. It is characterized by.
さらに、上記多重化処理システムにおいて、前記各デジタルデータは、液晶パネル表示用のRGB信号を含むことを特徴とする。 Further, in the multiplexing processing system, each digital data includes an RGB signal for liquid crystal panel display.
またさらに、上記多重化処理システムにおいて、前記各デジタルデータは、液晶パネル表示用輝度信号を含むことを特徴とする。 Still further, in the multiplexing processing system, each of the digital data includes a liquid crystal panel display luminance signal.
従って、本発明に係る多重化処理システムによれば、複数のデジタルデータを多重化した後D/A変換し、変換後のアナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド手段を備えたので、D/A変換器の数を削減するとともに、サンプルホールド時の動作周波数を低下させることができる。これにより、サンプルホールド手段内のバッファアンプとして高性能なものを用いず、所望の多重化数を実現できる。 Therefore, according to the multiplexing processing system of the present invention, a plurality of digital data are multiplexed, then D / A converted, and sampled and held in parallel for the converted analog signal, multiplexed and separated for output. Since the holding means is provided, the number of D / A converters can be reduced and the operating frequency at the time of sample holding can be lowered. Thus, a desired multiplexing number can be realized without using a high-performance buffer amplifier in the sample hold means.
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。 Hereinafter, embodiments according to the present invention will be described with reference to the drawings. In addition, in each following embodiment, the same code | symbol is attached | subjected about the same component.
図1は本発明の一実施形態に係る多重化処理システム10の構成の一例を示すブロック図である。図1において、多重化処理システム10は、多重化部1、電流加算型のデジタル/アナログ変換(DAC)部2、サンプルホールド部3、クロック調整部4、多重化制御部5、及び信号調整部6を備え、特に、図4に示すように構成されたサンプルホールド部3を備えたことを特徴とする。
FIG. 1 is a block diagram showing an example of the configuration of a
多重化部1は、複数チャンネルのデジタルデータD1〜D4を入力し、入力したデジタルデータD1〜D4を多重化制御部5からの多重化選択信号(以下、PSEL信号という。)に基づいた順序で1チャンネルの信号に時分割多重化し、デジタル多重化データ信号(以下、DOUT信号という。)として出力する。デジタルデータD1〜D3は、液晶パネル表示用のRGB信号であり、デジタルデータD4は、液晶パネル表示用輝度信号である。DAC部2は、多重化部1からのDOUT信号、及びクロック調整部4からのDAC用クロック信号(以下、DACCLK信号という。)を入力し、DOUT信号をDACCLK信号に同期してアナログ信号へ変換して、アナログ多重化信号(以下、DACOUT信号という。)を出力する。クロック調整部4は、周期1Tのシステムクロック信号(以下、SCLK信号という。)を入力し、SCLK信号に対して後述するノンオーバーラッピング処理を行い、アナログ的な遅延量を付加し、DACCLK信号としてDAC部2に出力する。
多重化制御部5は、入力される制御信号CS及びSCLK信号に基づいて、PSEL信号、及び、信号調整部6において調整される前の調整前サンプルホールド制御信号preSH1a〜preSH4a,preSH1b〜preSH4b(以下、preSH信号という。)及び調整前サンプルホールド選択信号preSEL1a〜preSEL4a,preSEL1b〜preSEL4b(以下、preSEL信号という。)を生成して出力する。信号調整部6は、入力されるpreSH信号及びpreSEL信号に対して、DACOUT信号の出力タイミングに合わせて遅延処理及びノンオーバーラッピング処理を行い、調整後サンプルホールド制御信号SH1a〜SH4a,SH1b〜SH4b(以下、SH信号という。)及び調整後サンプルホールド選択信号SEL1a〜SEL4a,SEL1b〜SEL4b(以下、SEL信号という。)を出力する。サンプルホールド部3は、信号調整部6からのSH信号及びSEL信号に基づいて、DAC部2から入力したDACOUT信号を多重化分離し、複数の多重化分離信号VOUT1,VOUT2,VOUT3,VOUT4として出力する(詳細は後述する)。
The
図2は、図1の多重化部1の詳細構成を示すブロック図である。図2において、多重化部1は、4入力のセレクタ12を備える。セレクタ12は、4つのデジタルデータD1〜D4と、いずれか1つのデジタルデータを選択するための2ビットのPSEL信号とを入力し、PSEL信号に応じて各デジタルデータの多重化する順番を決定して、その順番でデジタルデータD1〜D4を時分割多重化し、1チャンネルの多重化信号を出力する。
FIG. 2 is a block diagram showing a detailed configuration of the
図3は、図1のクロック調整部4の詳細構成を示すブロック図である。図3において、クロック調整部4は、2入力のNOR論理回路52,53、及びインバータ回路51,54〜59を備える。NOR論理回路52の一方の入力端子にはSCLK信号が入力され、その他方の入力端子にはインバータ回路59の出力信号が入力される。NOR論理回路52の出力信号は、インバータ回路54〜56を介してNOR論理回路53の一方の入力端子に出力される。NOR論理回路53の他方の入力端子にはインバータ回路51によって反転されたSCLK信号が入力される。NOR論理回路53の出力信号は、インバータ回路57〜59を介してDACCLK信号として出力される。また、インバータ回路59の出力信号は、NOR論理回路52の他方の入力端子に帰還される。このクロック調整部4の構成は、周知の一般的なノンオーバーラッピング回路であるので、詳細な説明は省略する。ノンオーバーラッピング回路とは、入力信号の周期を変えずにデューティ比だけを変更するもので、上記構成の場合はオンデューティ(1周期におけるオン期間の割合)を短くするように動作する。
FIG. 3 is a block diagram showing a detailed configuration of the clock adjustment unit 4 of FIG. In FIG. 3, the clock adjusting unit 4 includes 2-input NOR
図4は、図1のサンプルホールド部3の詳細構成を示すブロック図である。図4において、サンプルホールド部3は、分離回路40a〜40dを有する。分離回路40aは、スイッチ41aとキャパシタンス43aとバッファアンプ45aとで構成される第1の多重化分離用サンプルホールド回路と、スイッチ41bとキャパシタンス43bとバッファアンプ45bとで構成される第2の多重化分離用サンプルホールド回路と、スイッチ42a及び42bとキャパシタンス44とバッファアンプ46とで構成される出力選択用サンプルホールド回路とを有する。第1及び第2の多重化分離用サンプルホールド回路は、互いに並列に接続され、それらの後段には出力選択用サンプルホールド回路が接続される。出力選択用サンプルホールド回路は、第1及び第2の多重化分離用サンプルホールド回路によってサンプルホールドされたDACOUT信号を選択して出力する。なお、図4において、出力選択用サンプルホールド回路は、キャパシタンス44とバッファアンプ46によるサンプルホールド機能を有するが、これに限らず、キャパシタンス44とバッファアンプ46を除去した出力選択用回路であってもよい。
FIG. 4 is a block diagram showing a detailed configuration of the
スイッチ41a及び41bは、それぞれ調整後サンプルホールド制御信号SH1a,SH1bによってオン及びオフを制御される。スイッチ42a及び42bは、それぞれ調整後サンプルホールド選択信号SEL1a,SEL1bによってオン及びオフを制御される。キャパシタンス43a及び43bは、それぞれスイッチ41a及び41bがオンの時に充電される。キャパシタンス44は、スイッチ42a又は42bがオンの時に充電される。この構成により、スイッチ41a又は41bがオンされた後に入力されるDACOUT信号は、それぞれキャパシタンス43a及びバッファアンプ45a、及び、キャパシタンス43b及びバッファアンプ45bによりサンプルホールドされる。サンプルホールドされたDACOUT信号は、それぞれスイッチ41a及び41bがオフとされ、スイッチ42a及び42bがオンとされたとき、多重化分離信号VOUT1として出力される。図4の分離回路40b〜40dは、それぞれ上記説明した分離回路40aと同様の構成を有し、同様に動作する。但し、分離回路40b〜40dのスイッチ41a,41bは、それぞれ調整後サンプルホールド制御信号SH1a,SH1bに代えて、調整後サンプルホールド制御信号SH2a〜SH4a,SH2b〜SH4bによってオン及びオフを制御される。また、分離回路40b〜40dのスイッチ42a,42bは、それぞれ調整後サンプルホールド選択信号SEL1a,SEL1bに代えて、調整後サンプルホールド選択信号SEL2a〜SEL4a,SEL2b〜SEL4bによってオン及びオフを制御される。
The
図5は、図1の多重化制御部5の詳細構成を示すブロック図である。図5において、多重化制御部5は、3ビットカウンタ31と、比較部32と、Dフリップフロップ回路33と、セレクタ部34と、出力用フリップフロップ回路35とを備えて構成される。ここで、外部から入力される制御信号CSは、3ビットカウンタ31で用いられるリセット信号と、セレクタ部34で用いられる同時出力選択信号をまとめたバス信号である。3ビットカウンタ31は、入力されるSCLK信号に同期して3ビットの「000」から「111」までを繰り返し計数して計数値を出力する。また、3ビットカウンタ31は、制御信号CSに含まれるリセット信号がハイレベルになると計数値を「000」にリセットする。本実施形態においては、4つのデジタルデータの多重化を例に取って説明しているため、3ビットカウンタを用いるが、入力されるデジタルデータの数に応じて計数値のビット数が変更されてもよい。具体的には、入力されるデジタルデータの数の2倍の数以上のビットパターンを生成できるビット数であれば良い。また、3ビットカウンタ31の出力信号の下位2ビットは、PSEL信号として多重化部1に出力され、多重化部1では、この2ビットの信号に従って、複数のデジタルデータD1〜D4を時分割多重化する順序を制御する。比較部32は、比較器32a〜32jを備える。比較器32a〜32hは、3ビットカウンタ31からの入力信号と、予め保持する3ビットの値とを比較し、両者が一致した時にのみハイレベルの信号を出力する。また、比較器32i,32jは、3ビットカウンタ31からの入力信号の最上位ビット(MSB)と、予め保持する1ビットの値とを比較し、両者が一致した時にのみハイレベルの信号を出力する。比較器32a〜32hの出力信号は、それぞれ信号pSH1a、信号pSH1b、信号pSH2a、信号pSH2b、信号pSH3a、信号pSH3b、信号pSH4a、信号pSH4bとして、出力用フリップフロップ回路35に入力される。比較器32i及び32jの出力信号は、それぞれ信号pSEL1a、信号pSEL1bとして、出力用フリップフロップ回路35に入力される。
FIG. 5 is a block diagram showing a detailed configuration of the
Dフリップフロップ回路33は、1段のDフリップフロップ33a,33bと、2段のDフリップフロップ33c,33dと、3段のDフリップフロップ33e,33fとを備える。Dフリップフロップ33a,33c,33eは、比較部32の比較器32iからの入力信号を、それぞれのフリップフロップの段数分だけ遅延させて出力する。Dフリップフロップ33b,33d,33fは、比較部32の比較器32jからの入力信号を、それぞれのフリップフロップの段数分だけ遅延させて出力する。フリップフロップ33e,33fの出力信号は、それぞれ信号pSEL4a、信号pSEL4bとして出力用フリップフロップ回路35に入力される。セレクタ部34は、2入力セレクタ34a〜34dを備え、各セレクタ34a〜34dは、制御信号CSに含まれる同時出力選択信号に応じて、いずれか一方の入力信号を選択して出力する。即ち、セレクタ34a〜34dは、同時出力選択信号に応じて、デジタルデータD2及びD3の出力タイミングをデジタルデータD1の出力タイミングに合わせるか否かを決定する。セレクタ34a〜34dの出力信号は、それぞれ信号pSEL2a、信号pSEL2b、信号pSEL3a、信号pSEL3bとして、出力用フリップフロップ回路35に入力される。出力用フリップフロップ回路35は、入力される各信号を、DAC部2からのDACOUT信号の出力タイミングに合わせるために、それぞれ1クロック分だけ遅延させて出力する。出力用フリップフロップ回路35の出力信号は、それぞれ調整前サンプルホールド制御信号preSH及び調整前サンプルホールド選択信号preSELとして、信号調整部6に出力される。
The D flip-
図6は、図1の信号調整部6を構成する複数のノンオーバーラッピング回路のうちの1つのノンオーバーラッピング回路6−1の詳細構成を示すブロック図である。図6において、ノンオーバーラッピング回路6−1は、2入力のNOR論理回路82,83、及びインバータ回路81,84〜91を備える。NOR論理回路82の一方の入力端子にはpreSH1a信号が入力され、その他方の入力端子にはインバータ回路89の出力信号が入力される。NOR論理回路82の出力信号は、インバータ回路84〜86を介してNOR論理回路83の一方の入力端子に出力される。NOR論理回路53の他方の入力端子にはインバータ回路81によって反転されたpreSH1a信号が入力される。NOR論理回路83の出力信号は、インバータ回路87〜91を介してSH1a信号として出力される。また、インバータ回路89の出力信号は、NOR論理回路82の他方の入力端子に帰還される。このノンオーバーラッピング回路6−1の構成は、インバータ回路90及び91を含み、それによってインバータ回路90及び91による遅延時間分だけ出力信号が遅延される点以外は、図3に示したクロック調整部4の構成と同様であるので、詳細な説明は省略する。なお、信号調整部6は、図示したノンオーバーラッピング回路6−1の他に、図示しないノンオーバーラッピング回路6−2〜6−16を備えるが、それらノンオーバーラッピング回路6−2〜6−16は、上記ノンオーバーラッピング回路6−1と同様の構成を有するため、詳細な説明は省略する。但し、ノンオーバーラッピング回路6−2〜6−16は、調整前サンプルホールド制御信号preSH1aに代えて、調整前サンプルホールド制御信号preSH2a〜preSH4a,preSH1b〜preSH4b及び調整前サンプルホールド選択信号preSEL1a〜preSEL4a,preSEL1b〜preSEL4bをそれぞれ入力し、調整後サンプルホールド制御信号SH1aに代えて、調整後サンプルホールド制御信号SH2a〜SH4a,SH1b〜SH4b及び調整後サンプルホールド選択信号SEL1a〜SEL4a,SEL1b〜SEL4bを出力する。
FIG. 6 is a block diagram showing a detailed configuration of one non-overlapping circuit 6-1 among a plurality of non-overlapping circuits constituting the
図7は、図1のクロック調整部4及び信号調整部6における動作を説明するためのタイミングチャートである。図7に示すように、クロック調整部4は、図3に示した構成により、入力したSCLK信号を所定時間だけ遅延させ、かつ、オンデューティを変化させて得られるDACCLK信号を出力する。DAC部2に入力されるDOUT信号は、このDACCLK信号に同期して所定期間分遅延され、DACOUT信号として出力される。信号調整部6は、図6に示した構成により、入力したpreSH信号及びpreSEL信号をそれぞれ所定時間だけ遅延させ、かつ、オンデューティを変化させて得られるSH信号及びSEL信号を出力する。SH信号及びSEL信号は、DACCLK信号のSCLK信号からの遅延時間と同じ遅延時間に、さらに図6のインバータ90及び91による遅延時間T1を足した時間だけ遅延される。即ち、図7に示すように、SH1a信号の立ち上がりは、DACCLK信号の立ち上がりからさらに所定時間T1だけ遅れる。SH1a信号は、図4に示したサンプルホールド回路3においてDACOUT信号をサンプルホールドするためのスイッチ41aを制御するので、SH1a信号がハイである期間、即ちサンプルホールド回路ON時間をDACOUT信号の所定のデータ内に収めることにより、サンプルホールド回路の動作を安定させることができる。
FIG. 7 is a timing chart for explaining operations in the clock adjustment unit 4 and the
図8は、本発明の一実施形態に係る多重化処理システム10の通常動作時の各信号の変化を示すタイミングチャートである。図8において、複数のデジタルデータD1〜D4と、信号CNT3bと、DOUT信号と、多重化制御部5内で生成される各信号pSH1a〜pSH4a,pSH1b〜pSH4b,pSEL1a〜pSEL4a,pSEL1b〜pSEL4bの変化が示されている。DOUT信号は、複数のデジタルデータD1〜D4を多重化して得られた信号である。ここで、デジタルデータD1〜D4は、全てのデータの位相が揃っていて、かつ、デジタルデータの個数に応じてそのデータ長(本実施形態において4T)を維持する。また、3つのデジタルデータD1〜D3の出力タイミングは、互いに相関性を有し、デジタルデータD4は、デジタルデータD1〜D3と相関性を有さない。図中のTa及びTbは、それぞれデジタルデータD1の出力タイミングとデジタルデータD2の出力タイミングとの差、及び、デジタルデータD1の出力タイミングとデジタルデータD3の出力タイミングとの差を示し、共に1Tとする。
FIG. 8 is a timing chart showing changes of each signal during normal operation of the
図8に示すように、多重化制御部5の3ビットカウンタ31からの信号CNT3bの値が「000」のとき、信号pSH1aがハイレベルになる。信号CNT3bの値が「100」のとき、信号pSH1bがハイレベルになる。以下同様にして、信号CNT3bの値に対応する各信号が順次ハイレベルになる。また、信号CNT3bの再上位ビットの値が「0」のとき、信号pSEL1aがハイレベルになり、信号CNT3bの再上位ビットが「1」のとき、信号pSEL1bがハイレベルになる。信号pSEL2a,pSEL3a,pSEL4aは、信号pSEL1aをそれぞれ1T、2T及び3Tずつ遅延させて得られる信号である。同様に、信号pSEL2b,pSEL3b,pSEL4bは、信号pSEL1bをそれぞれ1T、2T及び3Tずつ遅延させて得られる信号である。
As shown in FIG. 8, when the value of the signal CNT3b from the 3-
信号pSH1a〜pSH4a,pSH1b〜pSH4b,pSEL1a〜pSEL4a,pSEL1b〜pSEL4bは、DOUT信号と出力タイミングを合わせるために、多重化制御部5の出力用フリップフロップ回路35で1クロック分遅延されてpreSH信号及びpreSEL信号となる。その後、信号調整部6でさらに出力タイミングとオンデューティを調整されてSH信号及びSEL信号としてサンプルホールド部3に入力され、DACOUT信号の多重化分離に用いられる。図4を用いて説明したように、多重化分離用のサンプルホールド部3は、上下2段構成の多重化分離用サンプルホールド回路を備え、図8に示す各信号によって、上下それぞれの多重化分離用サンプルホールド回路が交互にサンプルホールドする。これにより、後段の出力選択用サンプルホールド回路で長いスイッチオン時間が確保され、サンプルホールド回路内のバッファアンプ特性の仕様を大幅に緩和でき、高性能なバッファアンプを備えなくてもシステムの高速化にも対応することが可能になる。
The signals pSH1a to pSH4a, pSH1b to pSH4b, pSEL1a to pSEL4a, and pSEL1b to pSEL4b are delayed by one clock by the output flip-
図9は、本発明の一実施形態に係る多重化処理システム10のD1〜D3同時出力設定時の各信号の変化を示すタイミングチャートである。図9において、信号pSEL1a〜pSEL3a,pSEL1b〜pSEL3bの出力タイミングにおいて、図8のタイミングチャートと異なる。図9に示すように、互いに相関性を有するデジタルデータD1〜D3が信号pSH1a〜pSH3aによって分離された後、同じタイミングで信号pSEL1a〜pSEL3aがオンすることで、多重化分離信号VOUT1〜VOUT3の出力タイミングが互いに同時になる。信号pSEL1a〜pSEL3aは、多重化制御部5のセレクタ部34に入力される制御信号CSに含まれる同時出力選択信号により同じタイミングでオンに制御できる。このとき、デジタルデータD4は、デジタルデータD1〜D3と相関性が無いダミーデータであっても、液晶パネル表示用輝度信号等の他のデータであってもよい。信号pSEL1b〜pSEL3bについても同様である。このように、信号pSEL1a〜pSEL3a,pSEL1b〜pSEL3bの出力タイミングを同時にすることで多重化分離信号VOUT1〜VOUT3の出力タイミングを同時にすることができる。
FIG. 9 is a timing chart showing changes of each signal when the D1-D3 simultaneous output setting of the
以上説明したように、本実施形態に係る多重化処理システムによれば、アナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド部3を備えたので、従来の複数個のD/A変換器を1つにすることができ、回路規模削減を可能とするとともに、サンプルホールド部3内のバッファアンプに負担を掛けることなくシステムの高速化を可能とする。また、従来の複数個のD/A変換器の代わりに、1チャンネルのより多ビットのD/A変換器を利用することで、比較的低コストでシステムの解像度を高くすることができる。さらに、電流加算型のDAC部2の廃棄電流をバッファアンプの入力レンジ調整用のオフセット生成に利用することで消費電力の低減を図ることができる。
As described above, according to the multiplexing processing system according to this embodiment, the sample-and-
なお、本実施形態に係る多重化処理システム10の応用例として、例えば、図10に示すように、多重化処理システム10をデジタルI/F液晶パネル駆動装置に組み込んでもよい。図10は、本実施形態に係る多重化処理システム10を組み込んだデジタルI/F液晶パネル駆動装置の構成の一例を示すブロック図である。図10のデジタルI/F液晶パネル駆動システムは、図11に示した一般的なデジタルI/F液晶パネル駆動システムのタイミング調整回路105及びDAC106a,106b,106cに代えて本実施形態に係る多重化処理システム10を有する点において、図11の一般的なデジタルI/F液晶パネル駆動システムとは異なる。それ以外の構成要素については、図11の一般的なデジタルI/F液晶パネル駆動システムと同様である。
As an application example of the
また、本実施形態において、多重化処理システム10は、4チャンネルのデジタルデータD1〜D4を入力した。しかし、本発明はこの個数に限らず、多重化処理システム10が4チャンネルより少ないデジタルデータ又は4チャンネルより多いデジタルデータを入力してもよい。
In the present embodiment, the
さらに、本実施形態において、デジタルデータD1〜D3は、液晶パネル表示用のRGB信号であり、デジタルデータD4は、液晶パネル表示用輝度信号であった。しかし、本発明はこの構成に限らず、デジタルデータD1〜D4は、これら以外の他の信号でも良く、いずれか1つ以上のデジタルデータがダミーデータであってもよい。 Further, in the present embodiment, the digital data D1 to D3 are RGB signals for liquid crystal panel display, and the digital data D4 is a luminance signal for liquid crystal panel display. However, the present invention is not limited to this configuration, and the digital data D1 to D4 may be signals other than these, and any one or more of the digital data may be dummy data.
以上詳述したように、本発明に係る多重化処理システムによれば、複数のデジタルデータを多重化した後D/A変換し、変換後のアナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド手段を備えたので、D/A変換器の数を削減するとともに、サンプルホールド時の動作周波数を低下させることができる。これにより、サンプルホールド手段内のバッファアンプとして高性能なものを用いず、所望の多重化数を実現できる。本発明に係る多重化処理システムは、例えばデジタルI/F等の複数のデジタルデータの多重化処理方式を有する液晶パネル用のRGB信号処理等において有用である。 As described above in detail, according to the multiplexing processing system of the present invention, a plurality of digital data is multiplexed and then D / A converted, and the converted analog signal is sampled and held in parallel and multiplexed and separated. Since the sample and hold means for outputting is provided, the number of D / A converters can be reduced and the operating frequency at the time of sample and hold can be lowered. Thus, a desired multiplexing number can be realized without using a high-performance buffer amplifier in the sample hold means. The multiplexing processing system according to the present invention is useful, for example, in RGB signal processing for liquid crystal panels having a multiplexing processing method of a plurality of digital data such as a digital I / F.
1…多重化部、
2…DAC部、
3…サンプルホールド部、
4…クロック調整部、
5…多重化制御部、
6…信号調整部、
10…多重化処理システム、
12…4入力セレクタ、
31…3ビットカウンタ、
32…比較部、
33…フリップフロップ回路、
34…セレクタ部、
35…出力用フリップフロップ回路、
40a〜40d…分離回路。
1 ... Multiplexer,
2 ... DAC section,
3 ... Sample hold section,
4 ... Clock adjustment unit,
5: Multiplexing control unit,
6 ... Signal adjustment unit,
10: Multiplexing processing system,
12 ... 4 input selector,
31 ... 3-bit counter,
32 ... Comparison part,
33 ... flip-flop circuit,
34 ... selector section,
35. Output flip-flop circuit,
40a to 40d: separation circuit.
Claims (11)
外部から入力される制御信号及びクロック信号に基づいて複数のサンプルホールド制御信号及び複数のサンプルホールド選択信号を生成して出力する多重化制御手段と、
入力される前記複数のサンプルホールド制御信号及び前記複数のサンプルホールド選択信号をそれぞれ第1の遅延時間だけ遅延させ、遅延後のサンプルホールド制御信号及び遅延後のサンプルホールド選択信号を出力する信号調整手段と、
外部から入力される前記クロック信号を第2の遅延時間だけ遅延させ、遅延後のクロック信号を出力するクロック調整手段と、
前記遅延後のクロック信号に同期して前記多重化データをアナログ信号に変換して出力する変換手段と、
前記遅延後のサンプルホールド制御信号及び前記遅延後のサンプルホールド選択信号に基づいて、前記アナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド手段とを備えたことを特徴とする多重化処理システム。 Multiplexing means for time-division multiplexing a plurality of input digital data to generate and output multiplexed data;
Multiplexing control means for generating and outputting a plurality of sample hold control signals and a plurality of sample hold selection signals based on an externally input control signal and a clock signal;
A signal adjustment unit that delays the input plurality of sample hold control signals and the plurality of sample hold selection signals by a first delay time, and outputs the delayed sample hold control signal and the delayed sample hold selection signal, respectively. When,
A clock adjusting means for delaying the clock signal input from the outside by a second delay time and outputting the delayed clock signal;
Conversion means for converting the multiplexed data into an analog signal and outputting the same in synchronization with the delayed clock signal;
Sample hold means for sampling and holding the analog signal in parallel, demultiplexing and outputting based on the delayed sample and hold control signal and the delayed sample and hold selection signal; Multiplexing processing system.
前記複数のデジタルデータと同数の分離回路を備え、
前記各分離回路は、
互いに並列に接続され、前記遅延後のサンプルホールド制御信号に基づいて、前記サンプルホールド手段内のすべての各多重化分離用サンプルホールド回路において互いに異なるタイミングで順次、上記アナログ信号をサンプルホールドする複数の多重化分離用サンプルホールド回路と、
前記複数の多重化分離用サンプルホールド回路の後段に接続され、前記遅延後のサンプルホールド選択信号に基づいて、前記各多重化分離用サンプルホールド回路によってサンプルホールドされたアナログ信号を選択して出力する出力選択回路とを備えたことを特徴とする請求項1乃至3のうちのいずれか1つに記載の多重化処理システム。 The sample hold means includes
The same number of separation circuits as the plurality of digital data are provided,
Each of the separation circuits is
Based on the delayed sample and hold control signal, a plurality of demultiplex and demultiplex sample and hold circuits in the sample and hold means sequentially sample and hold the analog signals at different timings based on the delayed sample and hold control signal. A sample and hold circuit for demultiplexing, and
The analog signal sampled and held by each of the demultiplexing sample-and-hold circuits is selected and output based on the delayed sample-and-hold selection signal. 4. The multiplexing processing system according to claim 1, further comprising an output selection circuit.
前記クロック信号を所定の複数ビット長で計数して前記複数ビット長の計数値を出力する多ビットカウンタと、
前記出力される計数値と、前記複数ビット長で表される互いに異なる各値とを比較して一致したときにそれぞれ所定値を有する前記複数のサンプルホールド制御信号を発生して出力する第1の比較手段と、
前記出力される計数値の所定のビット位置の値と、当該ビット位置で取りうる各値とを比較して一致したときにそれぞれ所定値を有する2つの前記サンプルホールド選択信号を発生して出力する第2の比較手段と、
前記第2の比較手段からの前記各サンプルホールド選択信号を、それぞれ互いに異なる遅延時間だけ遅延させて出力する第1の遅延回路と、
前記第1の比較手段からの前記各サンプルホールド制御信号と、前記第2の比較手段及び前記第1の遅延回路から入力される前記各サンプルホールド選択信号とを、第3の遅延時間だけ遅延させて出力する第2の遅延回路とを備えたことを特徴とする請求項1乃至4のうちのいずれか1つに記載の多重化処理システム。 The multiplexing control means includes:
A multi-bit counter that counts the clock signal with a predetermined multiple-bit length and outputs a count value with the multiple-bit length;
A first sample-and-hold control signal having a predetermined value is generated and output when the output count value and the different values represented by the plurality of bit lengths are compared and matched. A comparison means;
When the value of a predetermined bit position of the output count value is compared with each value that can be taken at the bit position, two sample hold selection signals each having a predetermined value are generated and output. A second comparison means;
A first delay circuit that outputs the sample-hold selection signals from the second comparison means with a delay time different from each other;
The sample hold control signals from the first comparison means and the sample hold selection signals input from the second comparison means and the first delay circuit are delayed by a third delay time. 5. The multiplexing processing system according to claim 1, further comprising a second delay circuit that outputs the second delay circuit.
前記インバータ回路は入力される信号を反転して出力し、
前記第1のNOR論理回路は前記入力される信号と前記第4の遅延回路からの出力信号とに対してNOR論理演算を実行して当該演算結果の信号を前記第3の遅延回路を介して前記第2のNOR論理回路に出力し、
前記第3のNOR論理回路は前記インバータ回路からの信号と前記第3の遅延回路からの出力信号とに対してNOR論理演算を実行して当該演算結果の信号を前記第4の遅延回路を介して前記第1のNOR論理回路に出力することを特徴とする請求項6記載の多重化処理システム。 The first non-overlapping circuit and the clock adjusting means include an inverter circuit, first and second NOR logic circuits, a third delay circuit, and a fourth delay circuit, and are substantially similar to each other. Having a circuit configuration of
The inverter circuit inverts and outputs an input signal,
The first NOR logic circuit performs a NOR logic operation on the input signal and an output signal from the fourth delay circuit, and outputs a signal of the operation result through the third delay circuit. Output to the second NOR logic circuit;
The third NOR logic circuit performs a NOR logic operation on a signal from the inverter circuit and an output signal from the third delay circuit, and a signal of the operation result is passed through the fourth delay circuit. 7. The multiplexing processing system according to claim 6, wherein the data is output to the first NOR logic circuit.
The multiplexing processing system according to claim 1, wherein each digital data includes a liquid crystal panel display luminance signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006197827A JP2008028604A (en) | 2006-07-20 | 2006-07-20 | Multiplexing system |
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Publication number | Priority date | Publication date | Assignee | Title |
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US7474244B2 (en) | 2006-08-10 | 2009-01-06 | Panasonic Corporation | Current addition type digital analog converter |
DE102009008108A1 (en) | 2008-02-08 | 2009-08-20 | Yazaki Corp. | Connector with operating lever |
-
2006
- 2006-07-20 JP JP2006197827A patent/JP2008028604A/en not_active Withdrawn
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