JP3831951B2 - 画像処理装置およびそのための集積化回路 - Google Patents
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Description
技術分野
この発明は、Ａ−Ｄ変換やＤ−Ａ変換の機能を有する画像処理装置に関し、特に、高周波数の画像信号を処理するための技術に関するものである。
背景技術
近年の映像技術の進歩に伴って、画像処理装置において取り扱う画像信号の周波数が次第に高くなる傾向にある。画像信号の周波数が高くなると、これに伴ってアナログデジタル変換（以下、「Ａ−Ｄ変換」と称する）器やデジタルアナログ変換（以下、「Ｄ−Ａ変換」と称する）器の動作周波数も高くなる。
しかし、Ａ−Ｄ変換器やＤ−Ａ変換器の動作周波数をあまり高めることはできないので、高周波数の画像信号をＡ−Ｄ変換やＤ−Ａ変換するのが困難であるという問題があった。
この発明は、従来技術における上述の課題を解決するためになされたものであり、周波数の高い画像信号に対して、Ａ−Ｄ変換やＤ−Ａ変換を容易に行うことのできる技術を提供することを目的とする。
発明の開示
上述の課題の少なくとも一部を解決するため、本発明の第１の画像処理装置は、
入力される第１のアナログ画像信号の第１の同期信号に同期した第１の周波数をそれぞれ有し、順次位相の異なるＮｗ個の第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成部と、
前記第１のアナログ画像信号のＮｗ個の画素に対するＮｗ個のデジタル画像信号を生成するＡ−Ｄ変換部と、
を備え、
前記Ａ−Ｄ変換部は、
前記第１のアナログ画像信号が共通に入力され、前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号のそれぞれに応じて前記第１のアナログ画像信号を順次Ａ−Ｄ変換することによって、Ｎｗ個の画素に対する順次位相の異なる前記Ｎｗ個のデジタル画像信号を生成するＮｗ個のＡ−Ｄ変換器と、
を備えることを特徴とする。
この画像処理装置では、Ｎｗ個のＡ−Ｄ変換器のそれぞれが、比較的低い第１の周波数でＡ−Ｄ変換を行えばよいので、入力されるアナログ画像信号の周波数が高い場合にも、容易にアナログ画像信号をデジタル画像信号に変換することが可能となる。
上記画像処理装置において、
前記第１のサンプリングクロック生成部は、
前記第１の同期信号に応じて、前記第１の周波数を有する第１の原サンプリングクロック信号を生成するための第１の原サンプリングクロック生成回路と、
前記第１の原サンプリングクロック信号に応じて、前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成回路と、
を備えることが好ましい。
上記のようにアナログ画像信号の同期信号に同期した原サンプリングクロックを生成すれば、同期信号に同期した順次位相の異なるＮｗ個の第１のサンプリングクロックを容易に生成できる。
上記画像処理装置において、
前記第１のサンプリングクロック生成回路は、前記第１の同期信号と前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号のそれぞれとが一定の位相関係を有するように、前記第１の同期信号のパルスに応じて前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号を初期化することが好ましい。
こうすれば、Ｎｗ個の第１のサンプリングクロック信号のそれぞれが、常にアナログ画像信号の同期信号と同じ位相関係を有するので、アナログ画像信号の同期信号間に含まれる時系列に並んだ画素のそれぞれを、常に同じ一定の位相でＡ−Ｄ変換することが可能となる。
上記画像処理装置において、
前記第１のサンプリングクロック生成回路は、
前記第１の原サンプリングクロック信号に応じて、前記第１の周波数のＮｗ倍の第２の周波数を有し、前記第１のアナログ画像信号をサンプリングするために適した第１のドットクロック信号を生成する第１のＰＬＬ回路と、
前記第１のドットクロック信号に応じて、前記第１の周波数を有し、前記第１のドットクロック信号の１周期ずつ位相が異なる前記Ｎｗ個の第１のサンプリングクロック信号を生成する第１のサンプリングクロック抽出回路と、
を備えるようにしてもよい。
上記のように第１の周波数のＮｗ倍の第２の周波数を有するドットクロック信号を生成すれば、Ｎｗ個のＡ−Ｄ変換器のそれぞれにおけるＡ−Ｄ変換に適したＮｗ個の第１のサンプリングクロック信号を容易に生成することができる。
また、上記画像処理装置において、
前記第１のサンプリングクロック生成回路は、
前記第１の原サンプリングクロック信号を順次遅延させることにより順次位相の異なる前記Ｎｗ個の第１のサンプリングクロック信号を生成する第１の遅延クロック生成回路を備えるようにしてもよい。
こうすれば、上記の比較的高い第２の周波数を有するドットクロックを生成しなくてもＮｗ個の第１のサンプリングクロック信号を生成できる。この場合には、例えば、各回路をプリント基板上に実装した際に、各回路間の配線に周波数の高い信号を伝送させなくて済むという利点がある。
さらに、上記画像処理装置において、
デジタル画像信号を記憶するための画像メモリと、
前記Ａ−Ｄ変換部から出力された前記Ｎｗ個のデジタル画像信号を前記画像メモリの連続した記憶領域に書き込む書込制御手段と、
を備えることが好ましい。
書込制御手段は、Ｎｗ個の画素に対するＮｗ個のデジタル画像信号を、画像メモリの連続した記憶領域に書き込むので、画像メモリ内には、元の画素配列の通りに画像信号が格納される。
上記画像処理装置において、
前記第１のサンプリングクロック生成部は、さらに、
前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号のそれぞれと一定の位相関係を有し、順次位相の異なるＮｗ個の第２のサンプリングクロック信号を生成するための第２のサンプリングクロック生成回路を備え、
前記Ａ−Ｄ変換部は、さらに、
前記Ｎｗ個のＡ−Ｄ変換器から出力された前記順次位相の異なる前記Ｎｗ個のデジタル画像信号を、前記順次位相の異なるＮｗ個の第２のサンプリングクロック信号に従って保持して出力するＮｗ個の保持回路を備えることが好ましい。
こうすれば、Ａ−Ｄ変換部は、Ａ−Ｄ変換器から第１のサンプリングクロック信号に従って出力される順次位相の異なるＮｗ個のデジタル画像信号を、第１のサンプリングクロック信号と一定の位相関係を有する第２のサンプリングクロック信号に従い出力できる。
また、上記画像処理装置において、
前記書込制御手段は、前記Ａ−Ｄ変換部から前記Ｎｗ個のデジタル画像信号を供給されるとともに、前記第１のサンプリングクロック生成部から前記順次位相の異なるＮｗ個の第２のサンプリングクロック信号のうち少なくとも１個を供給されることが好ましい。
こうすれば、書込制御手段において、Ａ−Ｄ変換部から出力されるデジタル画像信号と同期した信号を用いることができる。したがって、書込制御手段がデジタル画像信号をそのデータの変化点でサンプリングしてしまうという恐れが無くなり、デジタル画像信号のサンプリングを確実に行うことができる。
また、上記画像処理装置において、
前記書込制御手段は、
前記Ａ−Ｄ変換部から供給された前記順次位相の異なるＮｗ個のデジタル画像信号を同位相として出力するための複数段のデジタル画像信号位相調整回路群を備え、
前記複数段のデジタル画像信号位相調整回路群は、各段に含まれる回路数が最終段に向けて次第に減少する階層構造を有しており、
最終段以外の各段に含まれる複数のデジタル画像信号位相調整回路のそれぞれは、入力された複数のデジタル画像信号を当該段の他のデジタル画像信号位相調整回路とは異なる一定の位相で保持して次段のデジタル画像信号位相調整回路に供給し、
前記最終段のデジタル画像信号位相調整回路は、前段から供給された前記Ｎｗ個のデジタル画像信号を同じ位相で保持するようにしてもよい。
こうすれば、各段のデジタル画像信号位相調整回路において、比較的余裕のあるタイミングでサンプリングすることができるので、順位位相の異なるＮｗ個のデジタル画像信号を容易に同位相のデジタル画像信号とすることができる。
さらに、上記画像処理装置において、
前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号の少なくとも一部を、前記Ｎｗ個のＡ−Ｄ変換器のうちの任意のＡ−Ｄ変換器にそれぞれ供給するための第１の切換回路と、
前記順次位相の異なるＮｗ個の第２のサンプリングクロック信号の少なくとも一部を、前記Ｎｗ個の保持回路のうちで前記第１の切換回路によって前記第１のサンプリングクロック信号が供給されたＡ−Ｄ変換器に対応した保持回路にそれぞれ供給するための第２の切換回路と、
を備えるようにしてもよい。
こうすれば、任意のＡ−Ｄ変換器および保持回路に第１および第２のサンプリングクロック信号を供給できるので、Ｎｗ個のＡ−Ｄ変換器およびＮｗ個の保持回路のそれぞれを任意の順番で動作させることができる。
上記画像処理装置において、
前記第１のサンプリングクロック生成部と、前記Ａ−Ｄ変換部とが１チップ内に集積化されていることが好ましい。
このように集積化すれば、比較的高い周波数の信号を用いた場合にも誤動作を低減することが可能となる。
本発明の第２の画像処理装置は、
出力される第２のアナログ画像信号の第２の同期信号に同期した第３の周波数をそれぞれ有し、順次位相の異なるＮｒ個の第３のサンプリングクロック信号を生成する第２のサンプリングクロック生成部と、
Ｎｒ個の画素のデジタル画像信号が並列に入力され、前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号にそれぞれ応じて、前記Ｎｒ個の画素のデジタル画像信号をそれぞれＤ−Ａ変換することによって、互いに位相が異なるＮｒ個の部分アナログ画像信号を生成するＮｒ個のＤ−Ａ変換器と、
前記Ｎｒ個のＤ−Ａ変換器から出力された前記Ｎｒ個の部分アナログ画像信号を、順次切り換えることによって、前記第２のアナログ画像信号を生成するビデオスイッチと、
を備えることを特徴とする。
この画像処理装置では、Ｎｒ個のＤ−Ａ変換器のそれぞれが、比較的低い第３の周波数でＤ−Ａ変換を行えばよいので、周波数の高いアナログ画像信号を出力する場合にも、容易にデジタル画像信号をアナログ画像信号に変換することが可能となる。
本発明の第３の画像処理装置は、
入力された第１のアナログ画像信号が共通に入力されるＭｗ（Ｍｗは２以上の整数）個のＡ−Ｄ変換器を備えるＡ−Ｄ変換部と、
前記第１のアナログ画像信号の第１の同期信号に同期した第１の周波数をそれぞれ有し、順次位相の異なるＮｗ（Ｎｗは１以上Ｍｗ以下の整数であり、使用されるＡ−Ｄ変換器の個数を示す）個の第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成部と、
前記Ａ−Ｄ変換器の使用個数Ｎｗに応じて、使用されない（Ｎｗ−Ｎｗ）個のＡ−Ｄ変換器の動作を停止させるとともに、前記第１のサンプリングクロック生成部の動作を前記使用個数Ｎｗの値に従って制御し、前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号にそれぞれ応じて前記第１のアナログ画像信号を前記Ｎｗ個のＡ−Ｄ変換器で順次Ａ−Ｄ変換させることによって、前記Ｎｗ個の画素のデジタル画像信号を生成させる書込制御信号調整手段と、
を備えることを特徴とする。
この第３の画像処理装置では、上記の第１の画像処理装置の作用・効果に加えて、例えば、第１のアナログ画像信号の周波数に応じてＡ−Ｄ変換器の使用個数Ｎｗを調整することによって、消費電力を低減することができるという効果がある。
本発明の第４の画像処理装置は、
Ｍｒ（Ｍｒは２以上の整数）個のＤ−Ａ変換器と、
出力される第２のアナログ画像信号の第２の同期信号に同期した第３の周波数をそれぞれ有し、順次位相の異なるＮｒ（Ｎｒは１以上Ｍｒ以下の整数であり、使用されるＤ−Ａ変換器の個数を示す）個の第３のサンプリングクロック信号を生成する第２のサンプリングクロック生成部と、
前記Ｄ−Ａ変換器の使用個数Ｎｒに応じて、使用されない（Ｍｒ−Ｎｒ）個のＤ−Ａ変換器の動作を停止させるとともに、前記第２のサンプリングクロック生成部の動作を前記使用個数Ｎｒの値に従って制御し、前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号にそれぞれ応じて前記Ｎｒ個の画素のデジタル画像信号を前記Ｎｒ個のＤ−Ａ変換器で順次Ｄ−Ａ変換させることによって、互いに位相が異なるＮｒ個の部分アナログ画像信号を生成させる読出制御信号調整手段と、
前記Ｎｒ個のＤ−Ａ変換器から出力された前記Ｎｒ個の部分アナログ画像信号を、順次切り換えることによって、前記第２のアナログ画像信号を生成するビデオスイッチと、
を備えることを特徴とする。
この第４の画像処理装置では、上記の第２の画像処理装置の作用・効果に加えて、例えば、第２のアナログ画像信号の周波数に応じてＤ−Ａ変換器の使用個数Ｎｒを調整することによって、消費電力を低減することができるという効果がある。
上記第１および第３の画像処理装置は、さらに、
前記原サンプリングクロック信号から、前記原サンプリングクロック信号と同周期であり、Ｎｗ個の前記デジタル画像信号を処理するのに適した位相を有する外部サンプリングクロック信号を生成する位相調整回路を備えるようにしてもよい。
上記の画像処理装置では、位相調整回路でＮｗ個のデジタル画像信号を処理するのに適した位相を有する外部サンプリングクロック信号を生成することができるので、後段の回路においてＡ−Ｄ変換後のデータの遅延が問題となる場合でも、後段の回路に適切なサンプリングクロックを供給することができる。
本発明の第１の画像処理装置は、
カラー画像を表すための複数の色信号のそれぞれに関して前記Ｎｗ個のＡ−Ｄ変換器をそれぞれ備えており、各色信号のための前記Ｎｗ個のＡ−Ｄ変換器がそれぞれ別個の集積回路に集積化されていてもよい。
上記の画像処理装置では、色信号毎にＮｗ個のＡ−Ｄ変換器が集積化されているので、Ａ−Ｄ変換器固有のバラツキを調整するリファレンス電圧を、１チップのＡ−Ｄ変換器毎にそれぞれ設けることができ、各色に関する画素間の輝度のバラツキを容易に抑えることができる。
本発明の第２の画像処理装置は、
カラー画像を表すための複数の色信号のそれぞれに関して前記Ｎｒ個のＤ−Ａ変換器をそれぞれ備えており、各色信号のための前記Ｎｒ個のＤ−Ａ変換器がそれぞれ別個の集積回路に集積化されていてもよい。
上記の画像処理装置では、色信号毎にＮｒ個のＤ−Ａ変換器が集積化されているので、Ｄ−Ａ変換器固有のバラツキを調整するリファレンス電圧を、１チップのＤ−Ａ変換器毎にそれぞれ設けることができ、各色に関する画素間の輝度のバラツキを容易に抑えることができる。
本発明の第３の画像処理装置は、
カラー画像を表すための複数の色信号のそれぞれに関して前記Ｍｗ個のＡ−Ｄ変換器をそれぞれ備えており、各色信号のための前記Ｍｗ個のＡ−Ｄ変換器がそれぞれ別個の集積回路に集積化されていてもよい。
上記の画像処理装置では、色信号毎にＭｗ個のＡ−Ｄ変換器が集積化されているので、Ａ−Ｄ変換器固有のバラツキを調整するリファレンス電圧を、１チップのＡ−Ｄ変換器毎にそれぞれ設けることができ、各色に関する画素間の輝度のバラツキを容易に抑えることができる。
本発明の第４の画像処理装置は、
カラー画像を表すための複数の色信号のそれぞれに関して前記Ｍｒ個のＤ−Ａ変換器をそれぞれ備えており、各色信号のための前記Ｍｒ個のＤ−Ａ変換器がそれぞれ別個の集積回路に集積化されていてもよい。
上記の画像処理装置では、色信号毎にＭｒ個のＤ−Ａ変換器が集積化されているので、Ｄ−Ａ変換器固有のバラツキを調整するリファレンス電圧を、１チップのＤ−Ａ変換器毎にそれぞれ設けることができ、各色に関する画素間の輝度のバラツキを容易に抑えることができる。
本発明の画像表示装置は、
第１ないし第４のいずれかの画像処理装置と、
前記画像処理装置により処理された画像を表示する表示手段と、
を備えることが好ましい。
こうすれば、第１ないし第４の画像処理装置によって処理された画像を、液晶パネルなどの表示手段に表示させることができる。
なお、本発明の態様としては、以下のような種々のものがある。
第１の態様は、コンピュータに上記の発明の各工程または各手段の少なくとも一部の機能を実行させるコンピュータプログラムを記録した記録媒体である。記録媒体としては、フレキシブルディスクやＣＤ−ＲＯＭ、光磁気ディスク、パンチカード、バーコードなどの符号が印刷された印刷物、コンピュータの内部記憶装置（ＲＡＭやＲＯＭなどのメモリ）および外部記憶装置等の、コンピュータが読取り可能な種々の媒体を利用できる。
第２の態様は、コンピュータに上記の発明の各工程または各手段の少なくとも一部の機能を実行させるコンピュータプログラムを通信経路を介して供給するプログラム供給装置である。
【図面の簡単な説明】
図１は、この発明の実施例としての画像処理装置の全体構成を示すブロック図である。
図２は、書込サンプリングクロック生成部２２とＡ−Ｄ変換部２４の内部構成を示すブロック図である。
図３は、画像信号の書込動作に関連する主要な信号を示すタイミングチャートである。
図４は、読出サンプリングクロック生成部３０とＤ−Ａ変換部３２の内部構成を、ビデオスイッチ３４と共に示すブロック図である。
図５は、この発明の第２実施例としての画像処理装置の全体構成を示すブロック図である。
図６は、書込サンプリングクロック生成部１１２とＡ−Ｄ変換部１２０の内部構成を示すブロック図である。
図７は、読出サンプリングクロック生成部３０とＤ−Ａ変換部１５０の内部構成を示すブロック図である。
図８は、この発明の第３実施例としての画像処理装置の全体構成を示すブロック図である。
図９は、第３実施例における書込サンプリングクロック生成部２２２とＡ−Ｄ変換部２２４の内部構成を示すブロック図である。
図１０は、サンプリングクロック選択回路２６６の一例を示す回路図である。
図１１は、サンプリングクロック選択回路２６６の動作を示すタイミングチャートである。
図１２は、デジタル画像信号Ｄ１〜Ｄ４の出力を示すタイミングチャートである。
図１３は、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれを供給するＡ−Ｄ変換器を変更するためのサンプリングクロック切換回路の一例を示す説明図である。
図１４は、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれを供給するＡ−Ｄ変換器を変更した場合のデジタル画像信号Ｄ１〜Ｄ４の出力を示すタイミングチャートである。
図１５は、４個のＡ−Ｄ変換器７１〜７４のうち２個のＡ−Ｄ変換器を休止させた場合のタイミングチャートである。
図１６は、ビデオプロセッサ２２８内部のインタフェース部分に備えられたデジタル画像信号位相調整回路を示すブロック図である。
図１７は、図１６のデジタル画像信号位相調整回路を用いた場合のデジタル画像信号Ｄ１〜Ｄ４のタイミングチャートである。
図１８は、第４実施例における書込サンプリングクロック生成部３２２とＡ−Ｄ変換部３２４の内部構成を示すブロック図である。
図１９は、遅延クロック生成回路３６６の内部構成を示すブロック図である。
図２０は、第５実施例における書込サンプリングクロック生成部４２２とＡ−Ｄ変換部４２４の内部構成を示すブロック図である。
発明を実施するための最良の形態
Ａ．第１実施例：
次に、本発明の実施の形態を実施例に基づき説明する。図１は、この発明の第１実施例としての画像処理装置の全体構成を示すブロック図である。この画像処理装置は、同期分離回路２０と、書込サンプリングクロック生成部２２と、３個のＡ−Ｄ変換器を備えたＡ−Ｄ変換部２４と、フレームメモリ２６と、ビデオプロセッサ２８と、読出サンプリングクロック生成部３０と、３個のＤ−Ａ変換器を備えたＤ−Ａ変換部３２と、ビデオスイッチ３４と、表示制御回路３６と、ディスプレイ装置３８と、ＣＰＵ５０と、ＲＡＭ５２とを備えるコンピュータである。ビデオプロセッサ２８と、ＣＰＵ５０と、ＲＡＭ５２は、バス５４によって互いに接続されている。また、２つのサンプリングクロック生成部２２，３０と、表示制御回路３６もバス５４に接続されているが、図１ではその接続を省略している。
同期分離回路２０は、入力されたコンポジット画像信号ＣＶから同期信号を分離し、その同期信号とコンポーネント画像信号（同期信号を含まないアナログ画像信号）とを出力する。コンポーネント画像信号は、ＲＧＢの３色の画像を表す３つの色信号で構成されている。同期分離回路２０で分離された水平同期信号ＨＳＹＮＣ１は、書込サンプリングクロック生成部２２に供給される。
同期分離回路２０から出力されたコンポーネント画像信号は、Ａ−Ｄ変換部２４内の３個のＡ−Ｄ変換器によってデジタル画像信号に変換される。後述するように、３個のＡ−Ｄ変換器は、順次１つずつ切り換えながら使用され、アナログ画像信号ＡＶ１の１／３の周波数でＡ−Ｄ変換を行う。この詳しい動作については後述する。
ビデオプロセッサ２８は、フレームメモリ２６への画像の書込み制御や読出し制御を行うためのマイクロプロセッサである。Ａ−Ｄ変換部２４で得られたデジタル画像信号は、一旦フレームメモリ２６に書き込まれ、必要に応じてフレームメモリ２６から読み出される。フレームメモリ２６から読み出されたデジタル画像信号は、Ｄ−Ａ変換部３２で３つの部分アナログ画像信号に変換される。この変換動作については後述する。これらの３つの部分アナログ画像信号は、ビデオスイッチ３４で順次切り換えられて、１つのアナログ画像信号ＡＶ２に合成される。ディスプレイ装置３８は、このアナログ画像信号ＡＶ２と、表示制御回路３６から供給される同期信号（垂直同期信号ＶＳＹＮＣ２および水平同期信号ＨＳＹＮＣ２）に従って画像を表示する。ディスプレイ装置３８としては、液晶パネルやＣＲＴ、プラズマディスプレイパネルなどを用いた種々の表示装置を用いることができる。
なお、Ａ−Ｄ変換動作と、フレームメモリ２６への画像信号の書込み動作とは、同期分離回路２０から出力された同期信号に同期して行われる。書込サンプリングクロック生成部２２は、水平同期信号ＨＳＹＮＣ１に基づいて、Ａ−Ｄ変換に使用されるサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３を生成してＡ−Ｄ変換部２４に供給するするとともに、書込み動作に使用される書込サンプリングクロック信号Ｓｗを生成してビデオプロセッサ２８に供給する。
フレームメモリ２６からの画像信号の読み出し動作と、読み出された画像信号のＤ−Ａ変換動作とは、表示制御回路３６から出力された同期信号に同期して行われる。読出サンプリングクロック生成部３０は、水平同期信号ＨＳＹＮＣ２に基づいて、Ｄ−Ａ変換に使用されるサンプリングクロック信号ＳＤＡ１〜ＳＤＡ３を生成してＤ−Ａ変換部３２に供給するするとともに、読出し動作に使用される読出サンプリングクロック信号Ｓｒを生成してビデオプロセッサ２８に供給する。
ＲＡＭ５２には、書込制御信号調整手段５６として機能するコンピュータプログラムと、読出制御信号調整手段５８として機能するコンピュータプログラムが格納されている。書込制御信号調整手段５６は、書込時に使用される各種のサンプリングクロック信号Ｓｗ，ＳＡＤ１〜ＳＡＤ３の周波数を調整するためのパラメータ（後述する）を書込サンプリングクロック生成部２２に設定する。また、読出制御信号調整手段５８は、読出時に使用される各種のサンプリングクロック信号Ｓｒ、ＳＤＡ１〜ＳＤＡ３の周波数を調整するためのパラメータ（後述する）を読出サンプリングクロック生成部３０に設定する。これらの各手段の機能については後述する。
なお、これらの各手段の機能を実現するコンピュータプログラムは、フロッピディスクやＣＤ−ＲＯＭ等の、コンピュータ読み取り可能な記録媒体に記録された形態で提供される。コンピュータ（画像処理装置）は、その記録媒体からコンピュータプログラムを読み取って内部記憶装置または外部記憶装置に転送する。あるいは、通信経路を介してプログラム供給装置からコンピュータにコンピュータプログラムを供給するようにしてもよい。コンピュータの機能を実現する時には、内部記憶装置に格納されたコンピュータプログラムがコンピュータのＣＰＵ５０（マイクロプロセッサ）によって実行される。また、記録媒体に記録されたコンピュータプログラムをコンピュータが直接実行するようにしてもよい。
この明細書において、コンピュータとは、ハードウェア装置とオペレーションシステムとを含む概念であり、オペレーションシステムの制御の下で動作するハードウェア装置を意味している。また、オペレーションシステムが不要でアプリケーションプログラム単独でハードウェア装置を動作させるような場合には、そのハードウェア装置自体がコンピュータに相当する。ハードウェア装置は、ＣＰＵ等のマイクロプロセッサと、記録媒体に記録されたコンピュータプログラムを読み取るための手段とを少なくとも備えている。コンピュータプログラムは、このようなコンピュータに、上述の各手段の機能を実現させるプログラムコードを含んでいる。なお、上述の機能の一部は、アプリケーションプログラムでなく、オペレーションシステムによって実現されていても良い。
なお、この発明における「記録媒体」としては、フレキシブルディスクやＣＤ−ＲＯＭ、光磁気ディスク、ＩＣカード、ＲＯＭカートリッジ、パンチカード、バーコードなどの符号が印刷された印刷物、コンピュータの内部記憶装置（ＲＡＭやＲＯＭなどのメモリ）および外部記憶装置等の、コンピュータが読取り可能な種々の媒体を利用できる。
図２は、書込サンプリングクロック生成部２２とＡ−Ｄ変換部２４の内部構成を示すブロック図である。書込サンプリングクロック生成部２２は、２つのＰＬＬ回路６２，６４と、サンプリングクロック選択回路６６と、ＣＰＵインターフェイス回路６８とを備えている。Ａ−Ｄ変換部２４は、３つのＡ−Ｄ変換器７１〜７３と、３つのラッチ８１〜８３とを含んでいる。３つのＡ−Ｄ変換器７１〜７３は、それぞれ別個に１チップに集積化されている。
図３は、画像信号の書込動作に関連する主要な信号のタイミングチャートである。以下では、図２の回路の動作を図３のタイミングチャートに即して説明する。
書込サンプリングクロック生成部２２の第１のＰＬＬ回路６２は、同期分離回路２０（図１）から与えられた水平同期信号ＨＳＹＮＣ１をＮ０倍に逓倍することによって、書込サンプリングクロック信号Ｓｗを生成する。第２のＰＬＬ回路６４は、この書込サンプリングクロック信号ＳｗをＮｗ倍に逓倍することによって、ドットクロック信号ＤＣＬＫ１を生成する。図３（ａ）〜（ｃ）には、書込サンプリングクロック信号Ｓｗと、Ａ−Ｄ変換部２４に入力されるアナログ画像信号ＡＶ１と、ドットクロック信号ＤＣＬＫ１の波形が示されている。図３（ｂ）に示すアナログ画像信号ＡＶ１の信号レベルは、各画素毎に１つのピークを有する。符号＃１〜＃３は、１水平ライン上に存在する３つの画素を示している。ドットクロック信号ＤＣＬＫ１は、アナログ画像信号ＡＶ１の全画素をサンプリングするのに適した周波数と位相とを有する。ドットクロック信号ＤＣＬＫ１の立ち上がりエッジでアナログ画像信号ＡＶ１をＡ−Ｄ変換すれば、全ての画像＃１，＃２，＃３，…をうまくデジタル画像信号に変換することができる。但し、このドットクロック信号ＤＣＬＫ１が高い周波数を有する場合には、ドットクロック信号ＤＣＬＫ１に従ってＡ−Ｄ変換を行なおうとすると、極めて高速なＡ−Ｄ変換器を使用しなければならない。これに対して、この実施例では、以下に説明するように、ドットクロック信号ＤＣＬＫ１の数分の１の周波数でＡ−Ｄ変換を行うだけで、アナログ画像信号ＡＶ１の全ての画素に関するＡ−Ｄ変換を実現することができる。
図３（ａ）に示す書込サンプリングクロック信号Ｓｗは、入力されるアナログ画像信号ＡＶ１の水平同期信号ＨＳＹＮＣ１に同期し、かつ、ドットクロック信号ＤＣＬＫ１の周波数の１／Ｎｗ（Ｎｗは、第２のＰＬＬ回路６４の逓倍数）の周波数を有する。通常は、第２のＰＬＬ回路６４の逓倍数Ｎｗは、Ａ−Ｄ変換器７１〜７３の全個数に等しく設定される。すなわち、図２の場合には逓倍数Ｎｗの値が３に設定される。Ａ−Ｄ変換部２４におけるＡ−Ｄ変換動作と、フレームメモリ２６へのデジタル画像信号の書込動作とは、この書込サンプリングクロック信号Ｓｗと同じ周波数で実行される。
サンプリングクロック選択回路６６は、ドットクロック信号ＤＣＬＫ１から、３つのＡ−Ｄ変換器７１〜７３に供給するための３つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３を生成する。図３（ｄ），（ｆ），（ｈ）には、３つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３の波形が示されている。３つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３は、書込サンプリングクロック信号Ｓｗと同じ周波数を有し、ドットクロック信号ＤＣＬＫ１の１周期ずつ順次位相が異なる信号である。サンプリングクロック選択回路６６は、ドットクロック信号ＤＣＬＫ１から３パルスに１パルスの割合でパルスを順次選択して出力することによって、３つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３を生成している。
図２に示すように、３つのＡ−Ｄ変換器７１〜７３には、アナログ画像信号ＡＶ１が共通に入力されているとともに、３つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３がそれぞれ供給されている。第１のＡ−Ｄ変換器７１は、第１のサンプリングクロック信号ＳＡＤ１の立ち上がりエッジでアナログ画像信号ＡＶ１をＡ−Ｄ変換する。変換されたデジタル画像信号Ｄ１は、第１のラッチ８１で保持される。図３（ｅ）には、第１のサンプリングクロック信号ＳＡＤ１の立ち上がりエッジでサンプリングされた第１の画素＃１のデジタル画像信号が、第１のラッチ８１で保持されて出力されている状態が示されている。同様に、図３（ｇ）には、第２のサンプリングクロック信号ＳＡＤ２の立ち上がりエッジでサンプリングされた第２の画素＃２のデジタル画像信号が、第２のラッチ８２で保持されて出力されている状態が示されている。また、図３（ｉ）には、第３のサンプリングクロック信号ＳＡＤ３の立ち上がりエッジでサンプリングされた第３の画素＃３のデジタル画像信号が、第３のラッチ８３で保持されて出力されている状態が示されている。
なお、各画素のデジタル画像信号は、例えばＲＧＢの３色を表す３つの色信号を有する。ＲＧＢの各色信号がそれぞれ８ビットで表現されている場合には、デジタル画像信号Ｄ１〜Ｄ３はそれぞれ２４ビットになる。なお、３つのＡ−Ｄ変換器７１〜７３は、３つの色信号を変換するために、独立した３色分の変換器をそれぞれ有している。
こうして得られた３画素分のデジタル画像信号Ｄ１〜Ｄ３は、７２ビットの１組のデジタル画像信号Ｄcom（図３（ｊ））としてフレームメモリ２６内の連続した記憶領域に書き込まれる。この書込動作は、書込サンプリングクロック信号Ｓｗ（図３（ａ））に同期して行われる。３画素分の１組のデジタル画像信号Ｄcomは７２ビットであり、９バイトに相当するので、ビデオプロセッサ２８は、１回の書込動作の度に、フレームメモリ２６に与える書込アドレス（画素アドレス）を９つずつ増加させる。また、１ラインのデジタル画像信号の書込みが終了すると、ラインアドレスを１つ増加させ、画素アドレスを初期化する。この結果、各ライン上の全ての画素のデジタル画像信号が、フレームメモリ２６内の連続した記憶領域に書き込まれる。すなわち、フレームメモリ２６内では、ＲＧＢの３色の色成分を含む１画素分の２４ビットの画像信号が、元の画像における画素配列の通りに配列されて格納される。このように、フレームメモリ２６内には、同一ライン上の全ての画素のデジタル画像信号が、連続したアドレスに格納されているので、フレームメモリ２６からデジタル画像信号を読み出す際には、任意の位置のデジタル画像信号を容易に読み出すことができる。
このように、図２に示す書込サンプリングクロック生成部２２では、ＰＬＬ回路６４がアナログ画像信号ＡＶ１の全画素をサンプリングするのに適したドットクロック信号ＤＣＬＫ１を生成し、一方、他のＰＬＬ回路６２が、ドットクロック信号ＤＣＬＫ１の１／３の周波数を有する書込サンプリングクロック信号Ｓｗを生成している。また、サンプリングクロック選択回路６６は、ドットクロック信号ＤＣＬＫ１の１／３の周波数を有し、かつ、ドットクロック信号ＤＣＬＫ１の１周期ずつ順次位相がずれている３つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３を生成している。この説明からも理解できるように、図２のＰＬＬ回路６２が本発明における第１の原サンプリングクロック生成回路に相当する。ＰＬＬ回路６４とサンプリングクロック選択回路６６とは第１のサンプリングクロック生成回路に相当する。また、ＰＬＬ回路６４が本発明における第１のＰＬＬ回路に相当し、サンプリングクロック選択回路６６が第１のサンプリングクロック抽出回路に相当する。
図２の各Ａ−Ｄ変換器７１〜７３は、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ３の周波数でＡ−Ｄ変換を行えばよいので、ドットクロック信号ＤＣＬＫ１に同期してＡ−Ｄ変換を行う場合に比べて、１／３の比較的低い速度で変換を行えば済むという利点がある。また、Ａ−Ｄ変換で得られた３画素分のデジタル画像信号Ｄ１〜Ｄ３は、１組のデジタル画像信号Ｄcomとしてフレームメモリ２６内の連続した記憶領域に書き込まれるので、この書込動作もドットクロック信号ＤＣＬＫ１の１／３の周波数で実行すればよい。換言すれば、この実施例では、Ａ−Ｄ変換動作とフレームメモリ２６への書込動作をドットクロック信号ＤＣＬＫ１の周波数の１／３の周波数で行えばよいので、比較的低速なハードウェア回路を用いて、高周波数のアナログ画像信号を取り扱うことができるという利点がある。
また、図２の回路では、高周波数のドットクロック信号ＤＣＬＫ１で動作するのは、サンプリングクロック選択回路６６だけである。すなわち、この実施例の回路では、高い周波数で動作する回路要素が最小限で済むので、回路構成が比較的簡単で、かつ、消費電力も少ないという利点がある。
ＣＰＵインターフェイス回路６８内の図示しないレジスタには、ＰＬＬ回路６２，６４の逓倍数Ｎ０，Ｎｗ等のパラメータが書込制御信号調整手段５６によって設定されている。第２のＰＬＬ回路６４における逓倍数Ｎｗは、通常の場合には、実装されているＡ−Ｄ変換器７１〜７３の個数に等しく設定される。しかし、ドットクロック信号ＤＣＬＫ１の周波数が十分に低く、１個あるいは２個のＡ−Ｄ変換器で十分変換を行えるような場合にも３個のＡ−Ｄ変換器７１〜７３をすべて使用するものとすると、Ａ−Ｄ変換部２４における電力消費量が大きくなり、好ましくない。例えば、Ａ−Ｄ変換器７１〜７３の動作クロック周波数が約１００ＭＨｚを超える範囲では、周波数の増加に伴ってＡ−Ｄ変換器の消費電力が急激に増大する。一方、Ａ−Ｄ変換器７１〜７３の動作クロック周波数が約１００ＭＨｚ以下の範囲では、周波数が増加してもＡ−Ｄ変換器の消費電力はあまり変わらない。従って、Ａ−Ｄ変換器の動作クロック周波数を約１００ＭＨｚ以下にできるような場合には、１個あるいは２個のＡ−Ｄ変換器のみで変換を行う方が好ましい。
そこで、この実施例では、３つのＡ−Ｄ変換器７１〜７３を使用する場合のサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３の周波数が所定値（例えば６０ＭＨｚ）以下になる場合には、ＣＰＵインターフェイス回路６８が、３つのＡ−Ｄ変換器７１〜７３のいくつかを休止させるためのスリープ信号ＳＬＰ１を出力する。例えば、２つのＡ−Ｄ変換器７１，７２のみを使用する場合には、第３のＡ−Ｄ変換器７３にスリープ信号ＳＬＰ１を供給して、その動作を停止させる。この時、第２のＰＬＬ回路６４の逓倍数Ｎｗは、Ａ−Ｄ変換器の使用個数（＝２）に等しく設定され、第１のＰＬＬ回路６２の逓倍数Ｎ０は、元の値のＮｗ０／Ｎｗ（＝３／２）の値に設定される（ここで、Ｎｗ０はＡ−Ｄ変換器の全個数）。この結果、第１のＰＬＬ回路６２は、元のＮｗ０／Ｎｗ（＝３／２）倍の周波数を有する書込サンプリングクロック信号Ｓｗを生成し、第２のＰＬＬ回路６４は、元と同じ周波数のドットクロック信号ＤＣＬＫ１を生成する。
このように、書込制御信号調整手段５６は、ＣＰＵインターフェイス回路６８を介して、Ａ−Ｄ変換器７１〜７３に供給されるサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３の周波数が所定の範囲内（例えば約５０ＭＨｚ〜約１００ＭＨｚ）に収まるように、Ａ−Ｄ変換器７１〜７３の使用個数Ｎｗ（Ｎｗは１〜３）を調整する機能を有する。こうすれば、処理の対象となるアナログ画像信号ＡＶ１の周波数に応じて、画像処理装置の消費電力を低減する動作モードを選択できるという利点がある。なお、Ａ−Ｄ変換器の動作を停止させるためには種々の方法が可能であり、例えば、Ａ−Ｄ変換器への電力供給を停止してもよく、また、Ａ−Ｄ変換器に供給するサンプリングクロック信号の供給を停止してもよい。
なお、入力されたアナログ画像信号ＡＶ１の水平同期信号ＨＳＹＮＣ１および垂直同期信号ＶＳＹＮＣ１は、画像の解像度によって固有の特性（周波数や位相関係、信号の極性等）を有している。従って、あらかじめ、主要な画像の解像度と、その同期信号の特性との関係をメモリ等にテーブルとして記憶しておき、同期分離回路２０（図１）で分離された同期信号の特性を図示しない同期信号分析回路や同期信号分析プログラムで解析すれば、メモリに記憶されたテーブルから同期信号の特性に対応するドットクロック信号ＤＣＬＫ１の周波数（アナログ画像信号ＡＶ１の全画素をサンプリングするための周波数）を求めることができる。そして、アナログ画像信号をサンプリングするための周波数と、Ａ−Ｄ変換器に供給する前述のサンプリングクロック信号の所定範囲の周波数との関係から、適切なＡ−Ｄ変換器の使用個数Ｎｗを決定することができる。これにより、比較的低い周波数から非常に高い周波数までの第１のアナログ画像信号に自動的に対応することができる。
フレームメモリ２６に格納されたデジタル画像信号は、ビデオプロセッサ２８によって読み出された後、Ｄ−Ａ変換部３２によってアナログ画像信号に変換される。図４は、読出サンプリングクロック生成部３０とＤ−Ａ変換部３２の内部構成を、ビデオスイッチ３４と共に示すブロック図である。読出サンプリングクロック生成部３０は、２つのＰＬＬ回路９２，９４と、サンプリングクロック選択回路９６と、ＣＰＵインターフェイス回路９８とを備えている。この読出サンプリングクロック生成部３０は、図２に示す書込サンプリングクロック生成部２２と同一の構成を有している。Ｄ−Ａ変換部３２は、３つのＤ−Ａ変換器１０１〜１０３を備えている。
読出サンプリングクロック生成部３０の第１のＰＬＬ回路９２は、表示制御回路３６（図１）から与えられた水平同期信号ＨＳＹＮＣ２をＮ１倍に逓倍することによって、読出サンプリングクロック信号Ｓｒを生成する。第２のＰＬＬ回路９４は、この読出サンプリングクロック信号ＳｒをＮｒ倍に逓倍することによって、ドットクロック信号ＤＣＬＫ２を生成する。また、サンプリングクロック選択回路９６は、このドットクロック信号ＤＣＬＫ２から、３つのＤ−Ａ変換器１０１〜１０３に供給するための３つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ３を生成する。
読出サンプリングクロック生成部３０内で生成される３種類の信号Ｓｒ，ＤＣＬＫ２，ＳＤＡ１〜ＳＤＡ３の周波数および位相の関係は、書込サンプリングクロック生成部２２（図２）で生成される３種類の信号Ｓｗ，ＤＣＬＫ１，ＳＡＤ１〜ＳＡＤ３の周波数および位相の関係と同じである。すなわち、ドットクロック信号ＤＣＬＫ２は、ディスプレイ装置３８に与えられるアナログ画像信号ＡＶ２の全画素をサンプリングするのに適した周波数と位相とを有する。ドットクロック信号ＤＣＬＫ２の周波数は、ディスプレイ装置３８のタイプによって決定されている。読出サンプリングクロック信号Ｓｒの周波数は、ドットクロック信号ＤＣＬＫ２の周波数の１／Ｎｒである。この値Ｎｒ（ＰＬＬ回路９４の逓倍数）は、通常は実装されているＤ−Ａ変換器１０１〜１０３の全個数に等しく設定される。また、３つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ３は、ドットクロック信号ＤＣＬＫ２の１／Ｎｒの周波数を有すると共に、ドットクロック信号ＤＣＬＫ２の１周期ずつ順次位相がずれている。
３つのＤ−Ａ変換器１０１〜１０３は、３つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ３の立ち上がりエッジでデジタル画像信号Ｄ１〜Ｄ３をそれぞれＤ−Ａ変換する。このＤ−Ａ変換の動作は、図３に示すＡ−Ｄ変換の動作と逆であり、極めて類似しているので、その詳細な説明は省略する。このＤ−Ａ変換によって、例えば、連続した３画素分のデジタル画像信号Ｄ１〜Ｄ３が、位相が互いに異なる３つのアナログ画像信号Ａ１〜Ａ３にそれぞれ変換される。これらの３つのアナログ画像信号Ａ１〜Ａ３は、ビデオスイッチ３４に入力される。ビデオスイッチ３４は、ドットクロック信号ＤＣＬＫ２に同期して３つのアナログ画像信号Ａ１〜Ａ３を順次選択して出力するように切換動作を行う。この結果、元の順番の通りの画素配列で画像を表すアナログ画像信号ＡＶ２がビデオスイッチ３４から出力される。なお、各Ｄ−Ａ変換器１０１〜１０３から出力されるアナログ画像信号Ａ１〜Ａ３は、最終的に出力されるアナログ画像信号ＡＶ２の一部を構成しているので、「部分アナログ画像信号」とも呼ぶ。また、部分アナログ画像信号Ａ１〜Ａ３は、それぞれＲＧＢの３色を表す３つの色信号を有しているので、ビデオスイッチ３４も３色分の３つスイッチを有している。
このように、実施例の画像処理装置では、フレームメモリ２６からの読出動作と、Ｄ−Ａ変換動作とをドットクロック信号ＤＣＬＫ２の周波数の１／Ｎｒの周波数で行えばよいので、比較的低速なハードウェア回路を用いて、高周波数のアナログ画像信号ＡＶ２を出力することができるという利点がある。また、高周波数のドットクロック信号ＤＣＬＫ２で動作するのは、サンプリングクロック選択回路９６と、ビデオスイッチ３４だけなので、高い周波数で動作する回路要素が最小限で済み、回路構成が比較的簡単で、かつ、消費電力も少ないという利点がある。
なお、読出制御信号調整手段５８（図１）は、読出サンプリングクロック生成部３０のＣＰＵインターフェイス回路９８に、Ｄ−Ａ変換器の使用個数Ｎｒ（これはＰＬＬ回路９４の逓倍数とも等しい）を設定することが可能である。ＣＰＵインターフェイス回路９８は、Ｄ−Ａ変換器の使用個数Ｎｒに応じて、ＰＬＬ回路９２，９４の逓倍数Ｎ１，Ｎｒを設定し、また、必要に応じてＤ−Ａ変換器１０１〜１０３のいくつかの動作を停止させるためのスリープ信号ＳＬＰ２を生成する。この結果、Ｄ−Ａ変換の電力消費量を低減することができる。
なお、前述したように、フレームメモリ２６内には、同一ライン上の全ての画素のデジタル画像信号が連続したアドレスに格納されている。このため、フレームメモリ２６からデジタル画像信号を読み出す際には、任意の位置のデジタル画像信号を読み出すことができる。従って、Ａ−Ｄ変換器の使用個数Ｎｗと、Ｄ−Ａ変換器の使用個数Ｎｒは、互いに独立に設定することが可能である。また、実装するＡ−Ｄ変換器の個数と、実装するＤ−Ａ変換器の個数も、互いに独立に決定することができる。
Ｂ．第２実施例：
図５は、この発明の第２実施例としての画像処理装置の全体構成を示すブロック図である。この画像処理装置は、同期分離回路１１０と、書込サンプリングクロック生成部１１２と、Ａ−Ｄ変換部１２０と、フレームメモリ２６と、ビデオプロセッサ２８と、読出サンプリングクロック生成部３０と、Ｄ−Ａ変換部１５０と、表示制御回路３６と、ディスプレイ装置３８と、ＣＰＵ５０と、ＲＡＭ５２とを備えるコンピュータである。ビデオプロセッサ２８と、ＣＰＵ５０と、ＲＡＭ５２は、バス５４によって互いに接続されている。また、２つのサンプリングクロック生成部１１２，３０と、表示制御回路３６もバス５４に接続されているが、図５ではその接続を省略している。同期分離回路１１０と、書込サンプリングクロック生成部１１２と、Ａ−Ｄ変換部１２０と、Ｄ−Ａ変換部１５０以外の構成は。第１実施例における画像処理装置とほぼ同じ構成なので、それらの詳細な説明は省略する。
同期分離回路１１０は、入力されたコンポジット画像信号ＣＶから同期信号ととコンポーネント画像信号（同期信号を含まないアナログ画像信号）とを分離する。同期分離回路１１０は、さらに、コンポーネント画像信号を３つの色信号に分離する。したがって、同期分離回路１１０からは、同期信号と３つの色信号が出力される。
同期分離回路１１０によって分離された３つの色信号は、Ａ−Ｄ変換部１２０内の３つのＡ−Ｄ色信号変換部１２１〜１２３によって色信号毎にデジタル画像信号要素に変換される。ここで、「デジタル画像信号要素」とは、デジタル画像信号の色毎の信号であり、ＲＧＢの３つのデジタル画像信号要素の組でデジタル画像信号を構成する。
図６は、書込サンプリングクロック生成部１１２とＡ−Ｄ変換部１２０の内部構成を示すブロック図である。書込サンプリングクロック生成部１１２については、第１実施例と同様の構成であるが、さらに位相調整回路４０（後述する）を含んでいる。Ａ−Ｄ変換部１２０は、３つのＡ−Ｄ色信号変換部１２１〜１２３を含んでいる。Ａ−Ｄ色信号変換部１２１は、４つのＡ−Ｄ変換器１３１〜１３４と、４つのラッチ１４１〜１４４とを含んでおり、他のＡ−Ｄ色信号変換部１２２，１２３についても同様である。
書込サンプリングクロック生成部１１２では、ＰＬＬ回路６４により、書込サンプリングクロック信号Ｓｗを４倍に逓倍したドットクロック信号ＤＣＬＫ１が生成される。また、サンプリングクロック選択回路６６により、４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４が生成される。４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４は、書込サンプリングクロック信号Ｓｗと同じ周波数を有し、ドットクロック信号ＤＣＬＫ１の１周期ずつ順次位相が異なる信号である。
Ａ−Ｄ色信号変換部１２１では、ＲＧＢの３つの色信号のうち、１つの色信号ＡＶＲ１がＡ−Ｄ変換される。Ａ−Ｄ色信号変換部１２１内の４つのＡ−Ｄ変換器１３１〜１３４には、色信号ＡＶＲ１が共通に入力されているとともに、４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４がそれぞれ供給されている。第１のＡ−Ｄ変換器１３１は、第１のサンプリングクロック信号ＳＡＤ１に基づいて、１つの画素についての色信号ＡＶＲ１をＡ−Ｄ変換する。他のＡ−Ｄ変換器１３２〜１３４についても、それぞれサンプリングクロック信号ＳＡＤ２〜ＳＡＤ４に基づいて同様にＡ−Ｄ変換する。このように、時系列に並んだ４つの画素の色信号ＡＶＲ１が書込サンプリングクロック信号Ｓｗと同じ周期で順次変換される。Ａ−Ｄ変換器１３１で変換されたデジタル画像信号要素ＤＲ１は第１のラッチ１４１で保持される。他のＡ−Ｄ変換器１３２〜１３４で変換されたデジタル画像信号要素ＤＲ２〜ＤＲ４についても、それぞれラッチ１４２〜１４４で保持される。
Ａ−Ｄ色信号変換部１２１と同じように、他のＡ−Ｄ色信号変換部１２２，１２３においても、上述した処理が実行される。すなわち、Ａ−Ｄ色信号変換部１２２に入力された色信号ＡＶＧ１は、Ａ−Ｄ変換されて、変換されたデジタル画像信号要素ＤＧ１〜ＤＧ４はラッチで保持される。また、Ａ−Ｄ色信号変換部１２３に入力された色信号ＡＶＢ１は、Ａ−Ｄ変換されて、変換されたデジタル画像信号要素ＤＢ１〜ＤＢ４はラッチで保持される。なお、１画素分のデジタル画像信号Ｄ１は、ＤＲ１，ＤＧ１，ＤＢ１の組で形成され、同様にデジタル画像信号Ｄ２〜Ｄ４が形成される。
こうして得られた４画素分のデジタル画像信号Ｄ１〜Ｄ４は、９６ビットの１組のデジタル画像信号として、第１実施例と同じようにフレームメモリ２６（図５）内の連続した記憶領域に書き込まれる。
ＣＰＵインターフェイス回路６８内の図示しないレジスタには、第１実施例と同様に、ＰＬＬ回路６２，６４の逓倍数Ｎ０，Ｎｗ等のパラメータが書込制御信号調整手段５６によって設定されている。ＰＬＬ回路６４における逓倍数Ｎｗは、通常の場合には、１つのＡ−Ｄ色信号変換部内のＡ−Ｄ変換器の全個数（４個）に等しく設定される。しかし、ドットクロック信号ＤＣＬＫ１の周波数が低く、１個ないし３個のＡ−Ｄ変換器で十分変換を行えるような場合には、Ａ−Ｄ変換部１２０の消費電力を小さくするために１個ないし３個のＡ−Ｄ変換器のみで変換を行う方が好ましい。本実施例においても、第１実施例と同様の手法で任意の個数のＡ−Ｄ変換器の動作を停止することができ、これに適した書込サンプリングクロック信号Ｓｗを生成することができる。
本実施例の画像処理装置は、ＲＧＢの３つの色信号毎にＡ−Ｄ色信号変換部１２１〜１２３を備えており、３つのＡ−Ｄ色信号変換部１２１〜１２３はそれぞれ別個に１チップに集積化されている。１色分のＡ−Ｄ変換部を１チップに集積化した場合には、各色に関する画素間の輝度のバラツキを抑えることが容易となる。すなわち、Ａ−Ｄ変換器固有のバラツキを調整するリファレンス電圧は、通常、１チップのＡ−Ｄ変換器毎にそれぞれ設けられる。第１実施例では、１チップの各Ａ−Ｄ変換器（例えば図２のＡ−Ｄ変換器７１）が３色分の変換器を含んでおり、３つのＡ−Ｄ変換器７１〜７３から３色分のデジタル画像信号が出力される。これらの３つのＡ−Ｄ変換器７１〜７３におけるリファレンス電圧が異なる場合には、各色信号の画素間の輝度にバラツキが生じる可能性がある。しかし、第２実施例においては、色信号毎にＡ−Ｄ色信号変換部１２１〜１２３が１チップ化されているので、各色信号に対するリファレンス電圧は一定である。したがって、各色信号の画素間の輝度のバラツキを抑えることができる。
位相調整回路４０は、書込サンプリングクロック信号Ｓｗからの位相を調整することによって、書込サンプリングクロック信号Ｓｗと同周期の外部サンプリングクロック信号Ｅｘを生成する。外部サンプリングクロック信号Ｅｘは、書込サンプリングクロック信号Ｓｗと同周期の信号であるため、デジタル画像信号Ｄ１〜Ｄ４とも同周期である。したがって、デジタル画像信号Ｄ１〜Ｄ４の処理を行う後段の回路に適した位相を有するサンプリングクロックとして用いることができる。すなわち、後段の回路でデジタル画像信号Ｄ１〜Ｄ４の遅延が問題となる場合でも、外部サンプリングクロック信号Ｅｘを供給すれば、適切なサンプリングを行うことが可能となる。
なお、位相調整回路４０は、第１実施例の画像処理装置に設けてもよい。第１実施例において位相調整回路４０を設けた場合にも、上述と同様の効果がある。
フレームメモリ２６（図５）に格納されたデジタル画像信号は、ビデオプロセッサ２８によって読み出された後、Ｄ−Ａ変換部１５０によってアナログ画像信号に変換される。図７は、読出サンプリングクロック生成部３０とＤ−Ａ変換部１５０の内部構成を示すブロック図である。読出サンプリングクロック生成部３０については、第１実施例と同様の構成である。Ｄ−Ａ変換部１５０は、３つのＤ−Ａ色信号変換部１５１〜１５３を含んでいる。Ｄ−Ａ色信号変換部１５１は、４つのＤ−Ａ変換器１６１〜１６４と、１つのビデオスイッチ１７０とを含んでいる。他のＤ−Ａ色信号変換部１５２，１５３についても同様である。
読出サンプリングクロック生成部３０では、ＰＬＬ回路９４により、読出サンプリングクロック信号Ｓｒを４倍に逓倍したドットクロック信号ＤＣＬＫ２が生成される。また、サンプリングクロック選択回路９６により、４つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ４が生成される。４つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ４は、読出サンプリングクロック信号Ｓｒと同じ周波数を有し、ドットクロック信号ＤＣＬＫ２の１周期ずつ順次位相が異なる信号である。
Ｄ−Ａ色信号変換部１５１内の４つのＤ−Ａ変換器１６１〜１６４の動作は、Ａ−Ｄ変換器１３１〜１３４（図６）の動作と逆である。このＤ−Ａ変換によって、デジタル画像信号要素ＤＲ１〜ＤＲ４は、それぞれ色信号ＡＲ１〜ＡＲ４に変換される。色信号ＡＲ１〜ＡＲ４はビデオスイッチ１７０に入力され、ドットクロック信号ＤＣＬＫ２に同期して順次選択して出力するように切換動作を行う。このように出力された色信号ＡＶＲ２は、元の順番の通りの画素配列である。
Ｄ−Ａ色信号変換部１５１と同じように、他のＤ−Ａ色信号変換部１５２，１５３においても、上述した処理が実行される。すなわち、Ｄ−Ａ色信号変換部１５２に入力されたデジタル画像信号要素ＤＧ１〜ＤＧ４は、Ｄ−Ａ変換されて、色信号ＡＶＧ２が出力される。また、Ｄ−Ａ色信号変換部１５３に入力されたデジタル画像信号要素ＤＢ１〜ＤＢ４は、Ｄ−Ａ変換されて、色信号ＡＶＢ２が出力される。
ＣＰＵインターフェイス回路６８内の図示しないレジスタには、第１実施例と同様に、ＰＬＬ回路９２，９４の逓倍数Ｎ１，Ｎｒ等のパラメータが読出制御信号調整手段５８によって設定されている。ＰＬＬ回路９４における逓倍数Ｎｒは、通常の場合には、１つのＤ−Ａ色信号変換部内のＤ−Ａ変換器の全個数（４個）に等しく設定される。しかし、ドットクロック信号ＤＣＬＫ２の周波数が低く、１個ないし３個のＤ−Ａ変換器で十分変換を行えるような場合には、Ｄ−Ａ変換部１５０の消費電力を小さくするために１個ないし３個のＤ−Ａ変換器のみで変換を行う方が好ましい。本実施例においても、第１実施例と同様の手法で任意の個数のＤ−Ａ変換器の動作を停止することができ、これに適した読出サンプリングクロック信号Ｓｒを生成することができる。
本実施例の画像処理装置は、ＲＧＢの３つの色信号毎にＤ−Ａ色信号変換部１５１〜１５３を備えているため、集積化した場合には、画素間の輝度のバラツキを抑えることが容易となる。すなわち、第１実施例においては、Ｄ−Ａ変換器固有のバラツキを調整するリファレンス電圧は、通常、１画素毎のＤ−Ａ変換器１０１〜１０３（図４）にそれぞれ設けるため、画素間の輝度にバラツキが生じる可能性がある。しかし、第２実施例においては、色信号毎のＤ−Ａ色信号変換部１５１〜１５３のそれぞれにリファレンス電圧を設けることが容易にできるため、画素間の輝度のバラツキを抑えることができる。
なお、本実施例においても、フレームメモリ２６内には、同一ライン上の全ての画素のデジタル画像信号が連続したアドレスに格納されている。このため、フレームメモリ２６からデジタル画像信号を読み出す際には、任意の位置のデジタル画像信号を読み出すことができる。従って、Ａ−Ｄ変換器の使用個数Ｎｗと、Ｄ−Ａ変換器の使用個数Ｎｒは、互いに独立に設定することが可能である。また、実装するＡ−Ｄ変換器の個数と、実装するＤ−Ａ変換器の個数も、互いに独立に決定することができる。
Ｃ．第３実施例：
図８は、この発明の第３実施例としての画像処理装置の全体構成を示すブロック図である。この画像処理装置の構成は、図１に示す画像処理装置の構成とほぼ同じであるが、本実施例においては、Ａ−Ｄ変換部２２４は４個のＡ−Ｄ変換器を備え、Ｄ−Ａ変換部３３２は４個のＤ−Ａ変換器を備えている。本実施例においては、書込サンプリングクロック生成部２２２とＡ−Ｄ変換部２２４とビデオプロセッサ２２８以外については、図１に示す画像処理装置とほぼ同じ動作をするので詳細な説明は省略する。
図９は、第３実施例における書込サンプリングクロック生成部２２２とＡ−Ｄ変換部２２４の内部構成を示すブロック図である。書込サンプリングクロック生成部２２２の内部構成は、第１実施例の内部構成（図２）とほぼ同じである。Ａ−Ｄ変換部２２４は、上述のように４つのＡ−Ｄ変換器７１〜７４と、４つのラッチ８１〜８４とを含んでいる。なお、本実施例のＰＬＬ回路６２が本発明における第１の原サンプリングクロック生成回路に相当する。ＰＬＬ回路６４とサンプリングクロック選択回路２６６とは第１のサンプリングクロック生成回路に相当する。また、ＰＬＬ回路６４が本発明における第１のＰＬＬ回路に相当し、サンプリングクロック選択回路２６６が第１のサンプリングクロック抽出回路に相当する。
本実施例のサンプリングクロック選択回路２６６は、Ａ−Ｄ変換器７１〜７４に供給するためのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４を出力するとともに、ラッチ８１〜８４に供給するためのラッチクロック信号ＳＬＣ１〜ＳＬＣ４を出力する。また、サンプリングクロック選択回路２６６には、ドットクロック信号ＤＣＬＫ１に加えて、書込サンプリングクロック信号Ｓｗと水平同期信号ＨＳＹＮＣ１とが入力されている。
図１０は、サンプリングクロック選択回路２６６の一例を示す回路図である。サンプリングクロック選択回路２６６は４つのＤフリップフロップ２２６ａ〜２２６ｄから構成されたシフトレジスタと、遅延回路２２６ｅとを備えている。書込サンプリングクロック信号Ｓｗは第１のＤフリップフロップ２２６ａのデータ入力端子に入力されている。ドットクロック信号ＤＣＬＫ１は遅延回路２２６ｅに入力されている。遅延回路２２６ｅから出力されたドットクロック信号ＤＣＬＫ１’は４つのＤフリップフロップ２２６ａ〜２２６ｄのクロック端子に共通に入力されている。また、水平同期信号ＨＳＹＮＣ１は、４つのＤフリップフロップ２２６ａ〜２２６ｄのリセット端子に共通に入力されている。
図１１は、サンプリングクロック選択回路２６６の動作を示すタイミングチャートである。以下、図１１のタイミングチャートに則してサンプリングクロック選択回路２６６の動作を説明する。第１のＤフリップフロップ２２６ａ（図１０）は、データ入力端子から入力された書込サンプリングクロック信号Ｓｗを、ドットクロック信号ＤＣＬＫ１’の立ち上がりエッジでサンプリングし、サンプリングクロック信号ＳＡＤ１を出力する。図１１（ａ）〜（ｃ）には、書込サンプリングクロック信号Ｓｗ、ドットクロック信号ＤＣＬＫ１’、サンプリングクロック信号ＳＡＤ１の波形が示されている。第２のＤフリップフロップ２２６ｂは、Ｄフリップフロップ２２６ａから出力されたサンプリングクロック信号ＳＡＤ１（図１１（ｃ））をドットクロック信号ＤＣＬＫ１’でサンプリングし、サンプリングクロック信号ＳＡＤ２を出力する。同様に、Ｄフリップフロップ２２６ｃ、２２６ｄは、それぞれサンプリングクロック信号ＳＡＤ３およびサンプリングクロック信号ＳＡＤ４を出力する。図１１（ｄ）〜（ｆ）には、サンプリングクロック信号ＳＡＤ２〜ＳＡＤ４の波形が示されている。このようにしてサンプリングクロック選択回路２６６は、順次位相が９０度ずつ異なる４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４（図１１（ｃ）〜（ｆ））を出力する。
Ｄフリップフロップ２２６ａ〜２２６ｄは、そのリセット端子にＬレベルが入力されると、それぞれの出力信号ＳＡＤ１〜ＳＡＤ４をＬレベルに変化させる。一方、リセット端子にＨレベルが入力されると、リセット状態が解除され、再び上述の動作を開始してサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４を出力する。したがって、Ｄフリップフロップのリセット信号として図１１（ｇ）に示すような水平同期信号ＨＳＹＮＣ１を用いれば、水平同期信号ＨＳＹＮＣ１と４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４との位相関係を常に同じ位相関係に保つことが可能となる。
このサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４をＡ−Ｄ変換器７１〜７４（図９）に供給すれば、各水平ラインの先頭の画素の画素信号を常に第１のＡ−Ｄ変換器７１でＡ−Ｄ変換することができる。一方、上述したような水平同期信号ＨＳＹＮＣ１によるリセット動作を行わない場合には、１水平ライン上に存在する第１番目の画素の画像信号を変換するＡ−Ｄ変換器は固定されておらず、いずれのＡ−Ｄ変換器が用いられるかが各水平ライン毎に変動する可能性がある。これに対し、本実施例においては、第１番目の画素信号は、常に第１番目のＡ−Ｄ変換器７１で変換できる。なお、リセット信号としては、図１１（ｇ）に示す水平同期信号ＨＳＹＮＣ１に限られず、例えば、水平同期信号ＨＳＹＮＣ１のパルスと常に一定の位相関係で発生するようなパルスを有する他の信号を用いてもよい。
Ｄフリップフロップ２２６ａ〜２２６ｄから出力されるサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４は、図１０に示すように反転出力端子から出力すればラッチクロック信号ＳＬＣ１〜ＳＬＣ４としても利用できる。本実施例においては、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれと１８０度異なる位相関係を有するラッチクロック信号ＳＬＣ１〜ＳＬＣ４が出力されている。すなわち、本実施例においては、ＰＬＬ回路６４とサンプリングクロック選択回路２６６とが本発明の第２のサンプリングクロック生成回路に相当する。なお、本実施例においては、第１のサンプリングクロック生成回路が第２のサンプリングクロック生成回路も兼ねているが、もちろん第２のサンプリングクロック生成回路を独立に設けてもよい。
図１２は、本実施例におけるデジタル画像信号Ｄ１〜Ｄ４の出力を示すタイミングチャートである。図１２（ａ）〜（ｃ）は、上記の水平同期信号ＨＳＹＮＣ１と、書込サンプリングクロック信号Ｓｗと、ドットクロック信号ＤＣＬＫ１の波形を示している。また、図１２（ｄ）〜（ｇ）には、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４の波形が示されている。Ａ−Ｄ変換器７１〜７４（図９）に入力されたアナログ画像信号ＡＶ１は、順次位相の異なる４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４（図１２（ｄ）〜（ｇ））のそれぞれの立ち上がりエッジでＡ−Ｄ変換される。図中、信号名と共に記されている括弧書き、例えば、図１２（ｄ）の「ＳＡＤ１」と共に記されている「（７１）」は、Ａ−Ｄ変換器「７１」に入力されるクロック信号がサンプリングクロック信号「ＳＡＤ１」であることを示している。Ａ−Ｄ変換器７１〜７４でＡ−Ｄ変換されたアナログ画像信号ＡＶ１は、それぞれデジタル画像信号Ｄ１’〜Ｄ４’として出力される。図１２（ｈ）〜（ｋ）は、デジタル画像信号Ｄ１’〜Ｄ４’を示している。この信号Ｄ１’〜Ｄ４’はラッチ８１〜８４（図９）に入力され、ラッチクロック信号ＳＬＣ１〜ＳＬＣ４に従い保持される。ラッチ８１〜８４で保持された４つのデジタル画像信号Ｄ１〜Ｄ４は、順次９０度ずつ位相の異なるデータとなって出力される。図１２（ｌ）〜（ｏ）は、ラッチクロック信号ＳＬＣ１〜ＳＬＣ４の波形を示しており、図１２（ｐ）〜（ｓ）は、ラッチクロック信号ＳＬＣ１〜ＳＬＣ４に従い出力されたデジタル画像信号Ｄ１〜Ｄ４を示している。
図１２は、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれをＡ−Ｄ変換器７１〜７４に供給し、Ａ−Ｄ変換器を７１、７２、７３、７４の順に動作させてＡ−Ｄ変換を行った場合について示しているが、４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれを供給するＡ−Ｄ変換器を変えることにより、Ａ−Ｄ変換器の動作順序を変えてもよい。
図１３は、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれを供給するＡ−Ｄ変換器を変更するためのサンプリングクロック切換回路２６８の一例を示す説明図である。この切換回路は、本実施例においてはサンプリングクロック選択回路２６６内部に設けられており、２つのスイッチ２６８ａ，ｂを備えている。２つのスイッチ２６８ａ，ｂを同時に切り替えることにより、サンプリングクロック信号ＳＡＤ２、ＳＡＤ３のそれぞれをＡ−Ｄ変換器７２、７３のどちらにも供給することができる。なお、この場合には、４つのラッチクロック信号ＳＬＣ１〜ＳＬＣ４のそれぞれを供給するラッチを変更するラッチクロック切換回路も必要であるが、サンプリングクロック切換回路２６８と同様であるため図示は省略する。本実施例のサンプリングクロック切換回路２６８が本発明の第１の切換回路に相当し、ラッチクロック切換回路が本発明の第２の切換回路に相当する。なお、Ａ−Ｄ変換器７１〜７４に供給されているスリープ信号ＳＬＰ１については後述する。
図１４は、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれを供給するＡ−Ｄ変換器を変更した場合のデジタル画像信号Ｄ１〜Ｄ４の出力を示すタイミングチャートである。図１４（ａ）〜（ｃ）は、水平同期信号ＨＳＹＮＣ１と、書込サンプリングクロック信号Ｓｗと、ドットクロック信号ＤＣＬＫ１の波形を示している。図１４（ｄ）〜（ｇ）に示す波形は、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれが、Ａ−Ｄ変換器７１、７３、７２、７４に変更して供給されている場合を示している。また、図１４（ｌ）〜（ｏ）に示すように、ラッチクロック信号ＳＬＣ１〜ＳＬＣ４についてもサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４と同様に供給先のラッチが変更されている。このようにサンプリングクロック信号の供給先のＡ−Ｄ変換器を変更する際には、上記の２つの切換回路は、対応するＡ−Ｄ変換器とラッチ（例えば、Ａ−Ｄ変換器７１とラッチ８１）に供給するサンプリングクロック信号とラッチクロック信号との関係が一定の位相関係となるように設定される。このように変更した場合には、順次位相の異なるデジタル画像信号Ｄ１〜Ｄ４が図１４（ｐ）〜（ｓ）に示すように出力される。こうすれば、デジタル画像信号Ｄ１〜Ｄ４を受け取る側の仕様に応じて出力することが可能となる。
図１３に示すスリープ信号ＳＬＰ１は、４個のＡ−Ｄ変換器７１〜７４のうちのいくつかを休止させるために用いられる。例えば、４個のＡ−Ｄ変換器７１〜７４のうち２個のＡ−Ｄ変換器を休止させる場合には、２個のＡ−Ｄ変換器にスリープ信号ＳＬＰ１が供給される。
図１５は、４個のＡ−Ｄ変換器７１〜７４のうち２個のＡ−Ｄ変換器を休止させた場合のタイミングチャートである。このタイミングチャートは、図１３のスイッチ２６８ａ，ｂによりサンプリングクロック信号ＳＡＤ２がＡ−Ｄ変換器７３に供給されている場合を示している。書込サンプリングクロック信号Ｓｗおよびドットクロック信号ＤＣＬＫ１は、第１実施例において説明したように２つのＰＬＬ回路６２，６４（図９）のＮ０，Ｎｗの値を変更することによって調整されている。図１５（ａ）〜（ｃ）は、水平同期信号ＨＳＹＮＣ１と、書込サンプリングクロック信号Ｓｗと、ドットクロック信号ＤＣＬＫ１の波形を示している。図１０に示すサンプリングクロック選択回路２６６において、サンプリングクロック信号Ｓｗとドットクロック信号ＤＣＬＫ１とから互いに１８０度位相の異なる２つのサンプリングクロック信号ＳＡＤ１，ＳＡＤ２が生成され、Ａ−Ｄ変換器７１，７３に供給される。図１５（ｄ），（ｆ）は、サンプリングクロック信号ＳＡＤ１，ＳＡＤ２の波形を示している。このとき、サンプリングクロック選択回路２６６においては、サンプリングクロック信号ＳＡＤ１、ＳＡＤ２のそれぞれと同位相になる不要な信号ＳＡＤ３、ＳＡＤ４（図１５（ｅ），（ｇ））が生成され、Ａ−Ｄ変換器７２，７４に供給される。しかし、Ａ−Ｄ変換器７２，７４にはスリープ信号ＳＬＰ１が供給されているため変換処理は行われない（図１５（ｉ），（ｋ））。なお、不要な信号ＳＡＤ３，ＳＡＤ４については、サンプリングクロック選択回路２６６（図９）内で処理してもよく、この場合にはスリープ信号ＳＬＰ１をサンプリングクロック選択回路２６６に供給すればよい。
図１５（ｄ），（ｆ）に示す２つのサンプリングクロック信号ＳＡＤ１，ＳＡＤ２の位相関係は、４個のＡ−Ｄ変換器を動作させた場合の図１２（ｄ），（ｆ）のサンプリングクロック信号ＳＡＤ１，ＳＡＤ３の位相関係と同じであり、１８０度位相が異なっている。このようにスイッチ２６８ａ，ｂを切り替えれば、Ａ−Ｄ変換器の使用個数が変わった場合にも、サンプリングクロック信号ＳＡＤ１に対し１８０度位相の異なるサンプリングクロック信号を常にＡ−Ｄ変換器７３に供給することが可能である。
サンプリングクロック信号ＳＡＤ１，ＳＡＤ２と同様に、ラッチクロック信号ＳＬＣ１，ＳＬＣ２（図１５（ｌ），（ｍ））をラッチ８１，８３に供給すれば、デジタル画像信号Ｄ１，Ｄ２（図１５（ｐ），（ｒ））を図１２（ｐ），（ｒ）と同じ位相関係で出力できる。この場合にも、デジタル画像信号Ｄ１〜Ｄ４を受け取る側の仕様に応じて出力することが可能となる。
Ａ−Ｄ変換器２２４（図９）から出力されるデジタル画像信号Ｄ１〜Ｄ４は、前述のように順次位相の異なる信号となっている。この４つのデジタル画像信号Ｄ１〜Ｄ４は、図８に示すビデオプロセッサ２２８に取り込まれる。
図１６は、ビデオプロセッサ２２８内部のインタフェース部分に備えられたデジタル画像信号位相調整回路群を示すブロック図である。複数段のデジタル画像信号位相調整回路で構成されたデジタル画像信号位相調整回路群は、各段に含まれる回路数が最終段に向けて次第に減少する階層構造を有している。最終段以外の各段に含まれる複数のデジタル画像信号位相調整回路のそれぞれは、入力された複数のデジタル画像信号を当該段の他のデジタル画像信号位相調整回路とは異なる一定の位相で保持して次段のデジタル画像信号位相調整回路に供給する機能を有している。最終段のデジタル画像信号位相調整回路は、前段から供給されたＮｗ個のデジタル画像信号を同じ位相で保持する機能を有している。
各段のデジタル画像信号位相調整回路はラッチで構成されている。各ラッチには、図９のサンプリングクロック選択回路２６６で生成されたラッチクロック信号ＳＬＣ１〜ＳＬＣ４のいずれかが入力されている。
第１段目の４つのラッチ２３０ａ〜２３０ｄは、Ａ−Ｄ変換部２２４から出力された順次位相の異なるデジタル画像信号Ｄ１〜Ｄ４をビデオプロセッサ２２８内部に取り込むためのラッチである。第２段目の２つのラッチ２３２ａ，２３２ｂは、第１段目の４つのラッチから出力された順次位相の異なる４つのデジタル画像信号Ｄ１〜Ｄ４を１つおきに２つずつまとめて、それぞれ出力するためのラッチである。第３段目のラッチ２３４は、第２段目の２つのラッチ２３２ａ，２３２ｂでそれぞれまとめられた位相の異なる２組のデジタル画像信号をさらに１つにまとめて、同位相のデジタル画像信号Ｄcomとして出力するための回路である。
図１７は、図１６のデジタル画像信号位相調整回路群を用いた場合のデジタル画像信号Ｄ１〜Ｄ４のタイミングチャートである。図１７（ａ）〜（ｄ）は、図１２，図１４に示すＡ−Ｄ変換部２２４から出力された順次位相の異なる４つのデジタル画像信号Ｄ１〜Ｄ４を示している。図１７（ｅ）〜（ｈ）は、ビデオプロセッサ２２８に入力されるラッチクロック信号ＳＬＣ１〜ＳＬＣ４の波形を示している。
図１６の第１段目のラッチ２３０ａ〜２３０ｄには、それぞれデジタル画像信号Ｄ１、Ｄ３、Ｄ２、Ｄ４が入力されている。ラッチ２３０ａは、デジタル画像信号Ｄ１を、ラッチクロック信号ＳＬＣ３でサンプリングして、デジタル画像信号Ｄ１と１８０度位相が異なるデジタル画像信号ＬＤ１を出力する。同様にして、ラッチ２３０ｂ〜２３０ｄからはそれぞれラッチクロック信号ＳＬＣ１、ＳＬＣ４、ＳＬＣ２に従いデジタル画像信号ＬＤ３、ＬＤ２、ＬＤ４が出力される。図１７（ｉ）〜（ｌ）は、ラッチ２３０ａ〜ｄから出力されるデジタル画像信号ＬＤ１、ＬＤ３、ＬＤ２、ＬＤ４を示している。
第２段目のラッチ２３２ａには、順次位相の異なる４つのデジタル画像信号ＬＤ１〜ＬＤ４のうち１つおきのデジタル画像信号ＬＤ１とＬＤ３とが入力されている。ラッチ２３２ａは、デジタル画像信号ＬＤ１、ＬＤ３をラッチクロック信号ＳＬＣ２の立ち上がりエッジでサンプリングして、デジタル画像信号ＬＤ１、ＬＤ３のデータを含むデジタル画像信号ＬＤ５を出力する。同様に、ラッチ２３２ｂはデジタル画像信号ＬＤ２、ＬＤ４をラッチクロック信号ＳＬＣ３でサンプリングして、デジタル画像信号ＬＤ２、ＬＤ４のデータを含むデジタル画像信号ＬＤ６を出力する。図１７（ｍ），（ｎ）は、ラッチ２３２ａ，ｂから出力されるデジタル画像信号ＬＤ５、ＬＤ６を示している。
第３段目のラッチ２３４には、位相の異なる２つのデジタル画像信号ＬＤ５，ＬＤ６が入力されている。ラッチ２３４は、デジタル画像信号ＬＤ５、ＬＤ６をラッチクロック信号ＳＬＣ４でサンプリングして、デジタル画像信号ＬＤ１〜ＬＤ４のデータを含むデジタル画像信号Ｄcom（図１７（ｏ））を出力する。このように、複数段のラッチを用いることによりデジタル画像信号Ｄ１〜Ｄ４を同位相のデジタル画像信号Ｄcomとして出力することができる。
このように、複数段のラッチを用いて、順次位相の異なるいくつかおきの信号をまとめながら同位相の信号としてゆけば、安定したサンプリングを実現することが可能となる。すなわち、この場合には、各ラッチにおいて、まとめる対象となる各デジタル画像信号のデータ変化点とまとめるためのサンプリング点（ラッチクロック信号の立ち上がりエッジ）との間隔を比較的大きく確保することができるため、各デジタル画像信号のデータ変化点でサンプリングしてしまう可能性を低減できる。例えば、図１７に示すように４つの順次位相の異なるデジタル画像信号Ｄ１〜Ｄ４（図１７（ａ）〜（ｄ））が入力されている場合には、ラッチクロック信号ＳＬＣ４から９０度位相を遅らせた信号ＳＬＣ４’（図１７（ｐ））により一度にすべての信号Ｄ１〜Ｄ４をサンプリングして、同位相として出力することも可能である。しかし、この場合にはサンプリング点（ラッチクロック信号ＳＬＣ４’の立ち上がりエッジ）とデジタル画像信号Ｄ１およびＤ４のデータ変化点との間隔がそれぞれ１周期の１／８と小さくなってしまう。これに対し、図１６に示すような複数段のラッチを用いて順次位相の異なる信号を１つおきにサンプリングする場合には、例えば、デジタル画像信号ＬＤ１、ＬＤ３（図１７（ｉ），（ｊ））をラッチクロック信号ＳＬＣ２でサンプリングする場合には、サンプリング点（ラッチクロック信号ＳＬＣ２の立ち上がりエッジ）と２つの信号ＬＤ１、ＬＤ３の変化点との間隔を各信号の１周期の１／４と比較的大きくすることができる。
また、本実施例においては、上述のようにラッチクロック信号ＳＬＣ１〜ＳＬＣ４をＡ−Ｄ変換部２２４に供給するとともにビデオプロセッサ２２８にも供給しているので、Ａ−Ｄ変換部２２４から出力されるデジタル画像信号Ｄ１〜Ｄ４に適したタイミングでサンプリングすることが可能となっている。このようにすれば、動作温度によって各クロック信号の遅延等にバラツキが生じる場合にも、バラツキによる誤動作を回避することができる。
なお、このデジタル画像信号位相調整回路は、本実施例においてはビデオプロセッサ２２８内部に設けられているが、Ａ−Ｄ変換部２２４内部に設けてもよい。この場合には、デジタル画像信号Ｄ１〜Ｄ４を同位相のデジタル画像信号ＤcomとしてＡ−Ｄ変換部２２４から出力することができるので、ビデオプロセッサ２２８にラッチクロック信号ＳＬＣ１〜ＳＬＣ４のすべてを供給しなくて済むという利点がある。この場合にも、ビデオプロセッサ２２８内でデジタル画像信号Ｄcomをサンプリングするためにラッチクロック信号ＳＬＣ１〜ＳＬＣ４の少なくとも１個を供給することが好ましい。
このようにビデオプロセッサ２２８内部に取り込まれたデジタル画像信号Ｄcomは、第１実施例で説明したようにフレームメモリ２６に格納される。
上記第１〜第３実施例においては、水平同期信号ＨＳＹＮＣ１から生成されるドットクロック信号ＤＣＬＫ１を利用してアナログ画像信号ＡＶ１の各画素をサンプリングするのに適したクロック信号を生成している。しかし、ドットクロック信号ＤＣＬＫ１は比較的周波数が高く、プリント基板上に形成された配線を伝送させる場合には、無視できない波形の乱れや遅延等が生じる場合がある。したがって、ドットクロック信号ＤＣＬＫ１は、集積化された１チップ内部で生成および利用して、チップの外部に出力しないことが好ましい。
第３実施例においては、サンプリングクロック生成部２２２とＡ−Ｄ変換部２２４とが１チップに集積化されている場合を想定しているので上記の問題を回避できる。なお、サンプリングクロック生成部２２２とＡ−Ｄ変換部２２４との全てを１チップ化しない場合でも、ドットクロック信号ＤＣＬＫ１をチップの外部に出力しなくて済むように、少なくともＰＬＬ回路６４とサンプリングクロック選択回路２６６とは１チップ内に集積化されていることが好ましい。
フレームメモリ２６に格納されたデジタル画像信号は、ビデオプロセッサ２２８によって読み出され、Ｄ−Ａ変換されたのちアナログ画像信号ＡＶ２として出力される。この動作は、Ａ−Ｄ変換の動作と逆であり、類似しているので、その詳細な説明は省略する。
本実施例において説明した書込サンプリングクロック生成部２２２の内部構成は、読出サンプリングクロック生成部２３０にも同様に適用可能である。
また、図８に示すように、Ｄ−Ａ変換に使用されるサンプリングクロック信号ＳＤＡ１〜ＳＤＡ４は、読出サンプリングクロック生成部２３０において生成され、Ｄ−Ａ変換部３３２に入力されるとともにビデオプロセッサ２２８にも入力されている。したがって、ラッチクロック信号ＳＬＣ１〜ＳＬＣ４がビデオプロセッサ２２８に入力されている場合と同様に、ビデオプロセッサから出力されるＮｒ個のデジタル画像信号に適したタイミングでＤ−Ａ変換することが可能となる。
Ｄ−Ａ変換部３３２でＤ−Ａ変換された部分アナログ画像信号は、ビデオスイッチ３４で順次切り換えられて、１つのアナログ画像信号ＡＶ２に合成される。本実施例においては、図８に示すようにビデオスイッチ３４にはドットクロック信号ＤＣＬＫ２に代えて、サンプリングクロック信号ＳＤＡ１〜ＳＤＡ４が供給されている。この場合には、ビデオスイッチ３４は、各クロック信号毎に位相が順次ずれていることを利用して切換動作を行えばよい。
Ｄ−Ａ変換する場合にも、Ａ−Ｄ変換する場合と同様に、サンプリングクロック生成部２３０とＤ−Ａ変換部３３２とが１チップに集積化されていることが好ましい。また、ビデオスイッチ３４をドットクロック信号ＤＣＬＫ２で動作させる場合には、ビデオスイッチ３４も一緒に集積化することが好ましい。なお、図８では、比較的周波数の高いドットクロック信号ＤＣＬＫ２を読出サンプリングクロック生成部２３０の外部に出力しなくて済むため、集積化しなくてもビデオスイッチ３４において安定した切換動作を実現することができる。
Ｄ．第４実施例：
図１８は、第４実施例における書込サンプリングクロック生成部３２２とＡ−Ｄ変換部３２４の内部構成を示すブロック図である。なお、画像処理装置の全体構成は第３実施例の図８に示す構成とほぼ同じである。本実施例においては、図９に示すＰＬＬ回路６４およびサンプリングクロック選択回路２６６に代えて遅延クロック生成回路３６６が用いられている。したがって、本実施例のＰＬＬ回路６２が本発明における第１の原サンプリングクロック生成回路に相当し、遅延クロック生成回路３６６が第１のサンプリングクロック生成回路に相当する。図１９は、遅延クロック生成回路３６６の内部構成を示すブロック図である。遅延クロック生成回路は、位相比較器３６７と、４つの遅延回路３６８ａ〜３６８ｄを備えている。遅延回路３６８ａ〜３６８ｄのそれぞれは、内部に図示しないＵｐ／Ｄｏｗｎカウンタと遅延調整回路とを備えている。遅延調整回路としては、例えば、複数個の遅延調整用バッファを直列に配置したものを用いることができる。
位相比較器３６７は、入力される２つの信号の位相を比較して、その位相差に応じたＵｐ／Ｄｏｗｎ信号を出力する回路である。位相比較器３６７には、ＰＬＬ回路６２から出力された書込サンプリングクロック信号Ｓｗと遅延回路３６８ｄから出力された帰還信号ＦＢが入力されている。
遅延回路３６８ａ〜３６８ｄの内部に備えられたＵｐ／Ｄｏｗｎカウンタは、位相比較器３６７から出力されたＵｐ／Ｄｏｗｎ信号に応じてカウンタの出力値を変化させる。カウンタの出力値は、遅延調整回路による遅延量の調整に用いられる。例えば、Ｕｐ信号によりカウンタ出力値が大きくなった場合には、遅延調整用バッファの使用個数を増加させて遅延量を大きくし、Ｄｏｗｎ信号によりカウンタ出力値が小さくなった場合には、遅延調整用バッファの使用個数を減少させて遅延量を小さくする。このようにして、４つの遅延回路３６８ａ〜３６８ｄにおける遅延量が調整される。
遅延回路３６８ａに入力した書込サンプリングクロック信号Ｓｗは、４つの遅延回路３６８ａ〜３６８ｄを通過することにより、書込サンプリングクロック信号Ｓｗからほぼ１周期遅れた帰還信号ＦＢとなって、位相比較器３６７に入力される。位相比較器３６７は、再び２つの信号Ｓｗ，ＦＢの位相差に応じたＵｐ／Ｄｏｗｎ信号を出力する。このようにして２つの信号Ｓｗ，ＦＢの位相が調整され、書込サンプリングクロック信号Ｓｗと遅延回路３６８ａ〜３６８ｃから出力される３つの信号とが、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４として遅延クロック生成回路３６６から出力される。このサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４は、それぞれ９０度ずつ位相がずれた信号となっている。また、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４は、インバータ３６９ａ〜３６９ｄでそれぞれ反転されてラッチクロック信号ＳＬＣ１〜ＳＬＣ４として出力される。
なお、図１９においては、書込サンプリングクロック信号Ｓｗをそのままサンプリングクロック信号ＳＡＤ１として利用しているが、４つの遅延回路３６８ａ〜３６８ｄから出力される信号をサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４として用いてもよい。
また、本実施例においては、Ｕｐ／Ｄｏｗｎカウンタは遅延回路３６８ａ〜３６８ｄのそれぞれに設けられているが、位相比較器３６７の内部に設けてもよい。この場合には、Ｕｐ／Ｄｏｗｎカウンタが１つで済むという利点がある。
このように生成されたサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４およびラッチクロック信号ＳＬＣ１〜ＳＬＣ４を用いても、第３実施例と同様の処理を行うことができる。本実施例においては、第１〜第３実施例と異なり、周波数の高いドットクロック信号ＤＣＬＫ１を生成しなくてもよいため、回路の消費電力を比較的小さくすることができる。また、周波数の高いドットクロック信号ＤＣＬＫ１をプリント基板上の配線を介して伝送する場合の問題（例えば、波形の乱れや遅延）を回避できるため、各回路を実装するためのプリント基板設計が容易となる。
なお、本実施例においては、書込サンプリングクロック生成部３２２の内部構成について説明したが、上記の構成は読出サンプリングクロック生成部２３０においても同様に適用できる。
Ｅ．第５実施例：
図２０は、第５実施例における書込サンプリングクロック生成部４２２とＡ−Ｄ変換部４２４の内部構成を示すブロック図である。なお、画像処理装置の全体構成は図８に示す構成とほぼ同じである。本実施例においては、図９に示すＰＬＬ回路６２に代えて、９０度位相の異なる２つの書込サンプリングクロック信号Ｓｗ１，Ｓｗ２を生成する位相差信号生成回路４６２が用いられている。また、ＰＬＬ回路６４とサンプリングクロック選択回路２６６の代わりにサンプリングクロック反転回路４６６が用いられている。したがって、本実施例においては、位相差信号生成回路４６２が本発明における第１の原サンプリングクロック生成回路に相当し、サンプリングクロック反転回路４６６が第１のサンプリングクロック生成回路に相当する。
位相差信号生成回路４６２は、内部にＰＬＬ回路を備えており、水平同期信号ＨＳＹＮＣ１から書込サンプリングクロック信号Ｓｗ１を出力するとともに、書込サンプリングクロック信号Ｓｗ１と９０度位相の異なるクロック信号Ｓｗ２を出力することができる。この位相差信号生成回路４６２としては、例えば、ＩＣＳ社のＩＣＳ１５２２を用いることができる。
サンプリングクロック反転回路４６６は、入力された書込サンプリングクロック信号Ｓｗ１，Ｓｗ２からサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４を生成する。サンプリングクロック反転回路４６６に入力される信号は９０度位相のずれた信号であるため、反転回路４６６内部で２つの信号Ｓｗ１，Ｓｗ２を反転させた信号を生成すれば、９０度ずつ位相の異なる４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４を容易に生成することができる。なお、４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４は、本実施例においてもラッチクロック信号ＳＬＣ１〜ＳＬＣ４として用いることができる。
この回路構成を用いる場合には、周波数の高いドットクロック信号は、１チップ化された位相差信号生成回路４６２の内部で生成および利用されており、チップの外部に出力されない。したがって、本実施例の位相差信号生成回路４６２を用いた場合にも、第４実施例と同様にプリント基板設計を容易に行うことが可能となる。
本実施例においては、書込サンプリングクロック生成部４２４の内部構成について説明したが、上記の構成は読出サンプリングクロック生成部２３０においても同様に適用できる。
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
第１ないし第３実施例における書込サンプリングクロック生成部２２、１１２、２２２（図２，図６，図９）では、水平同期信号ＨＳＹＮＣ１を第１のＰＬＬ回路６２でＮ０倍に逓倍することによって、書込サンプリングクロック信号Ｓｗを生成しているが、この代わりに、ドットクロック信号ＤＣＬＫ１を１／Ｎｗ（ＮｗはＡ−Ｄ変換器の使用個数）に分周することによって書込サンプリングクロック信号Ｓｗを生成してもよい。この場合には、水平同期信号ＨＳＹＮＣ１を１つのＰＬＬ回路で逓倍することによって、ドットクロック信号ＤＣＬＫ１を生成することができる。換言すれば、書込サンプリングクロック信号Ｓｗを生成するための回路としては、ＰＬＬ回路や分周器などの種々の回路構成を採用することができる。
上述の変形は、第１ないし第３実施例における読出サンプリングクロック生成部３０（図４，図７）における読出サンプリングクロック信号Ｓｒとドットクロック信号ＤＣＬＫ２の生成に係わる回路に関しても適用可能である。
上記第１ないし第３実施例において、ＰＬＬ回路６４（図２，図６，図９）は、アナログ画像信号ＡＶ１の全画素をサンプリングするのに適したドットクロック信号ＤＣＬＫ１を生成するが、ドットクロック信号ＤＣＬＫ１は全画素のサンプリングに適した周波数以外の周波数を有していてもよい。例えば、画素を１／２に間引くのに適したドットクロック信号ＤＣＬＫ１を生成してもよい。すなわち、ドットクロック信号ＤＣＬＫ１は、アナログ画像信号ＡＶ１の画素を、サンプリングするための周波数を有するクロック信号であればよい。これは、読出サンプリングクロック生成部３０（図４，図７）におけるドットクロック信号ＤＣＬＫ２についても同様である。
また、上記第１ないし第５実施例の画像処理装置においては、アナログ画像信号の入力からフレームメモリ２６（図１，図５，図８）へのデジタル画像信号の書き込みまで（Ａ−Ｄ側）と、フレームメモリ２６に書き込まれたデジタル画像信号の読み出しからアナログ画像信号までの出力まで（Ｄ−Ａ側）との双方に本発明の構成を用いているが、どちらか一方についてのみ本発明の構成を用いてもよい。例えば、Ａ−Ｄ側の画像信号の周波数が高く、Ｄ−Ａ側の画像信号の周波数が低い場合には、Ａ−Ｄ側にのみ本発明の構成を用いて、Ｄ−Ａ側については本発明の構成を用いなくてもよい。
上記実施例において、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよく、逆に、ソフトウェアによって実現されていた構成の一部をハードウェアに置き換えるようにしてもよい。
産業上の利用可能性
この発明は、Ａ−Ｄ変換やＤ−Ａ変換の機能を有する種々の画像処理装置に適用可能であり、例えば、液晶プロジェクタなどの投射型表示装置に適用できる。また、液晶パネルを用いた画像表示装置に限らず、ＣＲＴやプラズマディスプレイパネル等の表示手段を用いた画像表示装置や、それらを含む種々の電子機器に適用できる。
この発明は、Ａ−Ｄ変換やＤ−Ａ変換の機能を有する画像処理装置に関し、特に、高周波数の画像信号を処理するための技術に関するものである。
背景技術
近年の映像技術の進歩に伴って、画像処理装置において取り扱う画像信号の周波数が次第に高くなる傾向にある。画像信号の周波数が高くなると、これに伴ってアナログデジタル変換（以下、「Ａ−Ｄ変換」と称する）器やデジタルアナログ変換（以下、「Ｄ−Ａ変換」と称する）器の動作周波数も高くなる。
しかし、Ａ−Ｄ変換器やＤ−Ａ変換器の動作周波数をあまり高めることはできないので、高周波数の画像信号をＡ−Ｄ変換やＤ−Ａ変換するのが困難であるという問題があった。
この発明は、従来技術における上述の課題を解決するためになされたものであり、周波数の高い画像信号に対して、Ａ−Ｄ変換やＤ−Ａ変換を容易に行うことのできる技術を提供することを目的とする。
発明の開示
上述の課題の少なくとも一部を解決するため、本発明の第１の画像処理装置は、
入力される第１のアナログ画像信号の第１の同期信号に同期した第１の周波数をそれぞれ有し、順次位相の異なるＮｗ個の第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成部と、
前記第１のアナログ画像信号のＮｗ個の画素に対するＮｗ個のデジタル画像信号を生成するＡ−Ｄ変換部と、
を備え、
前記Ａ−Ｄ変換部は、
前記第１のアナログ画像信号が共通に入力され、前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号のそれぞれに応じて前記第１のアナログ画像信号を順次Ａ−Ｄ変換することによって、Ｎｗ個の画素に対する順次位相の異なる前記Ｎｗ個のデジタル画像信号を生成するＮｗ個のＡ−Ｄ変換器と、
を備えることを特徴とする。
この画像処理装置では、Ｎｗ個のＡ−Ｄ変換器のそれぞれが、比較的低い第１の周波数でＡ−Ｄ変換を行えばよいので、入力されるアナログ画像信号の周波数が高い場合にも、容易にアナログ画像信号をデジタル画像信号に変換することが可能となる。
上記画像処理装置において、
前記第１のサンプリングクロック生成部は、
前記第１の同期信号に応じて、前記第１の周波数を有する第１の原サンプリングクロック信号を生成するための第１の原サンプリングクロック生成回路と、
前記第１の原サンプリングクロック信号に応じて、前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成回路と、
を備えることが好ましい。
上記のようにアナログ画像信号の同期信号に同期した原サンプリングクロックを生成すれば、同期信号に同期した順次位相の異なるＮｗ個の第１のサンプリングクロックを容易に生成できる。
上記画像処理装置において、
前記第１のサンプリングクロック生成回路は、前記第１の同期信号と前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号のそれぞれとが一定の位相関係を有するように、前記第１の同期信号のパルスに応じて前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号を初期化することが好ましい。
こうすれば、Ｎｗ個の第１のサンプリングクロック信号のそれぞれが、常にアナログ画像信号の同期信号と同じ位相関係を有するので、アナログ画像信号の同期信号間に含まれる時系列に並んだ画素のそれぞれを、常に同じ一定の位相でＡ−Ｄ変換することが可能となる。
上記画像処理装置において、
前記第１のサンプリングクロック生成回路は、
前記第１の原サンプリングクロック信号に応じて、前記第１の周波数のＮｗ倍の第２の周波数を有し、前記第１のアナログ画像信号をサンプリングするために適した第１のドットクロック信号を生成する第１のＰＬＬ回路と、
前記第１のドットクロック信号に応じて、前記第１の周波数を有し、前記第１のドットクロック信号の１周期ずつ位相が異なる前記Ｎｗ個の第１のサンプリングクロック信号を生成する第１のサンプリングクロック抽出回路と、
を備えるようにしてもよい。
上記のように第１の周波数のＮｗ倍の第２の周波数を有するドットクロック信号を生成すれば、Ｎｗ個のＡ−Ｄ変換器のそれぞれにおけるＡ−Ｄ変換に適したＮｗ個の第１のサンプリングクロック信号を容易に生成することができる。
また、上記画像処理装置において、
前記第１のサンプリングクロック生成回路は、
前記第１の原サンプリングクロック信号を順次遅延させることにより順次位相の異なる前記Ｎｗ個の第１のサンプリングクロック信号を生成する第１の遅延クロック生成回路を備えるようにしてもよい。
こうすれば、上記の比較的高い第２の周波数を有するドットクロックを生成しなくてもＮｗ個の第１のサンプリングクロック信号を生成できる。この場合には、例えば、各回路をプリント基板上に実装した際に、各回路間の配線に周波数の高い信号を伝送させなくて済むという利点がある。
さらに、上記画像処理装置において、
デジタル画像信号を記憶するための画像メモリと、
前記Ａ−Ｄ変換部から出力された前記Ｎｗ個のデジタル画像信号を前記画像メモリの連続した記憶領域に書き込む書込制御手段と、
を備えることが好ましい。
書込制御手段は、Ｎｗ個の画素に対するＮｗ個のデジタル画像信号を、画像メモリの連続した記憶領域に書き込むので、画像メモリ内には、元の画素配列の通りに画像信号が格納される。
上記画像処理装置において、
前記第１のサンプリングクロック生成部は、さらに、
前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号のそれぞれと一定の位相関係を有し、順次位相の異なるＮｗ個の第２のサンプリングクロック信号を生成するための第２のサンプリングクロック生成回路を備え、
前記Ａ−Ｄ変換部は、さらに、
前記Ｎｗ個のＡ−Ｄ変換器から出力された前記順次位相の異なる前記Ｎｗ個のデジタル画像信号を、前記順次位相の異なるＮｗ個の第２のサンプリングクロック信号に従って保持して出力するＮｗ個の保持回路を備えることが好ましい。
こうすれば、Ａ−Ｄ変換部は、Ａ−Ｄ変換器から第１のサンプリングクロック信号に従って出力される順次位相の異なるＮｗ個のデジタル画像信号を、第１のサンプリングクロック信号と一定の位相関係を有する第２のサンプリングクロック信号に従い出力できる。
また、上記画像処理装置において、
前記書込制御手段は、前記Ａ−Ｄ変換部から前記Ｎｗ個のデジタル画像信号を供給されるとともに、前記第１のサンプリングクロック生成部から前記順次位相の異なるＮｗ個の第２のサンプリングクロック信号のうち少なくとも１個を供給されることが好ましい。
こうすれば、書込制御手段において、Ａ−Ｄ変換部から出力されるデジタル画像信号と同期した信号を用いることができる。したがって、書込制御手段がデジタル画像信号をそのデータの変化点でサンプリングしてしまうという恐れが無くなり、デジタル画像信号のサンプリングを確実に行うことができる。
また、上記画像処理装置において、
前記書込制御手段は、
前記Ａ−Ｄ変換部から供給された前記順次位相の異なるＮｗ個のデジタル画像信号を同位相として出力するための複数段のデジタル画像信号位相調整回路群を備え、
前記複数段のデジタル画像信号位相調整回路群は、各段に含まれる回路数が最終段に向けて次第に減少する階層構造を有しており、
最終段以外の各段に含まれる複数のデジタル画像信号位相調整回路のそれぞれは、入力された複数のデジタル画像信号を当該段の他のデジタル画像信号位相調整回路とは異なる一定の位相で保持して次段のデジタル画像信号位相調整回路に供給し、
前記最終段のデジタル画像信号位相調整回路は、前段から供給された前記Ｎｗ個のデジタル画像信号を同じ位相で保持するようにしてもよい。
こうすれば、各段のデジタル画像信号位相調整回路において、比較的余裕のあるタイミングでサンプリングすることができるので、順位位相の異なるＮｗ個のデジタル画像信号を容易に同位相のデジタル画像信号とすることができる。
さらに、上記画像処理装置において、
前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号の少なくとも一部を、前記Ｎｗ個のＡ−Ｄ変換器のうちの任意のＡ−Ｄ変換器にそれぞれ供給するための第１の切換回路と、
前記順次位相の異なるＮｗ個の第２のサンプリングクロック信号の少なくとも一部を、前記Ｎｗ個の保持回路のうちで前記第１の切換回路によって前記第１のサンプリングクロック信号が供給されたＡ−Ｄ変換器に対応した保持回路にそれぞれ供給するための第２の切換回路と、
を備えるようにしてもよい。
こうすれば、任意のＡ−Ｄ変換器および保持回路に第１および第２のサンプリングクロック信号を供給できるので、Ｎｗ個のＡ−Ｄ変換器およびＮｗ個の保持回路のそれぞれを任意の順番で動作させることができる。
上記画像処理装置において、
前記第１のサンプリングクロック生成部と、前記Ａ−Ｄ変換部とが１チップ内に集積化されていることが好ましい。
このように集積化すれば、比較的高い周波数の信号を用いた場合にも誤動作を低減することが可能となる。
本発明の第２の画像処理装置は、
出力される第２のアナログ画像信号の第２の同期信号に同期した第３の周波数をそれぞれ有し、順次位相の異なるＮｒ個の第３のサンプリングクロック信号を生成する第２のサンプリングクロック生成部と、
Ｎｒ個の画素のデジタル画像信号が並列に入力され、前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号にそれぞれ応じて、前記Ｎｒ個の画素のデジタル画像信号をそれぞれＤ−Ａ変換することによって、互いに位相が異なるＮｒ個の部分アナログ画像信号を生成するＮｒ個のＤ−Ａ変換器と、
前記Ｎｒ個のＤ−Ａ変換器から出力された前記Ｎｒ個の部分アナログ画像信号を、順次切り換えることによって、前記第２のアナログ画像信号を生成するビデオスイッチと、
を備えることを特徴とする。
この画像処理装置では、Ｎｒ個のＤ−Ａ変換器のそれぞれが、比較的低い第３の周波数でＤ−Ａ変換を行えばよいので、周波数の高いアナログ画像信号を出力する場合にも、容易にデジタル画像信号をアナログ画像信号に変換することが可能となる。
本発明の第３の画像処理装置は、
入力された第１のアナログ画像信号が共通に入力されるＭｗ（Ｍｗは２以上の整数）個のＡ−Ｄ変換器を備えるＡ−Ｄ変換部と、
前記第１のアナログ画像信号の第１の同期信号に同期した第１の周波数をそれぞれ有し、順次位相の異なるＮｗ（Ｎｗは１以上Ｍｗ以下の整数であり、使用されるＡ−Ｄ変換器の個数を示す）個の第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成部と、
前記Ａ−Ｄ変換器の使用個数Ｎｗに応じて、使用されない（Ｎｗ−Ｎｗ）個のＡ−Ｄ変換器の動作を停止させるとともに、前記第１のサンプリングクロック生成部の動作を前記使用個数Ｎｗの値に従って制御し、前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号にそれぞれ応じて前記第１のアナログ画像信号を前記Ｎｗ個のＡ−Ｄ変換器で順次Ａ−Ｄ変換させることによって、前記Ｎｗ個の画素のデジタル画像信号を生成させる書込制御信号調整手段と、
を備えることを特徴とする。
この第３の画像処理装置では、上記の第１の画像処理装置の作用・効果に加えて、例えば、第１のアナログ画像信号の周波数に応じてＡ−Ｄ変換器の使用個数Ｎｗを調整することによって、消費電力を低減することができるという効果がある。
本発明の第４の画像処理装置は、
Ｍｒ（Ｍｒは２以上の整数）個のＤ−Ａ変換器と、
出力される第２のアナログ画像信号の第２の同期信号に同期した第３の周波数をそれぞれ有し、順次位相の異なるＮｒ（Ｎｒは１以上Ｍｒ以下の整数であり、使用されるＤ−Ａ変換器の個数を示す）個の第３のサンプリングクロック信号を生成する第２のサンプリングクロック生成部と、
前記Ｄ−Ａ変換器の使用個数Ｎｒに応じて、使用されない（Ｍｒ−Ｎｒ）個のＤ−Ａ変換器の動作を停止させるとともに、前記第２のサンプリングクロック生成部の動作を前記使用個数Ｎｒの値に従って制御し、前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号にそれぞれ応じて前記Ｎｒ個の画素のデジタル画像信号を前記Ｎｒ個のＤ−Ａ変換器で順次Ｄ−Ａ変換させることによって、互いに位相が異なるＮｒ個の部分アナログ画像信号を生成させる読出制御信号調整手段と、
前記Ｎｒ個のＤ−Ａ変換器から出力された前記Ｎｒ個の部分アナログ画像信号を、順次切り換えることによって、前記第２のアナログ画像信号を生成するビデオスイッチと、
を備えることを特徴とする。
この第４の画像処理装置では、上記の第２の画像処理装置の作用・効果に加えて、例えば、第２のアナログ画像信号の周波数に応じてＤ−Ａ変換器の使用個数Ｎｒを調整することによって、消費電力を低減することができるという効果がある。
上記第１および第３の画像処理装置は、さらに、
前記原サンプリングクロック信号から、前記原サンプリングクロック信号と同周期であり、Ｎｗ個の前記デジタル画像信号を処理するのに適した位相を有する外部サンプリングクロック信号を生成する位相調整回路を備えるようにしてもよい。
上記の画像処理装置では、位相調整回路でＮｗ個のデジタル画像信号を処理するのに適した位相を有する外部サンプリングクロック信号を生成することができるので、後段の回路においてＡ−Ｄ変換後のデータの遅延が問題となる場合でも、後段の回路に適切なサンプリングクロックを供給することができる。
本発明の第１の画像処理装置は、
カラー画像を表すための複数の色信号のそれぞれに関して前記Ｎｗ個のＡ−Ｄ変換器をそれぞれ備えており、各色信号のための前記Ｎｗ個のＡ−Ｄ変換器がそれぞれ別個の集積回路に集積化されていてもよい。
上記の画像処理装置では、色信号毎にＮｗ個のＡ−Ｄ変換器が集積化されているので、Ａ−Ｄ変換器固有のバラツキを調整するリファレンス電圧を、１チップのＡ−Ｄ変換器毎にそれぞれ設けることができ、各色に関する画素間の輝度のバラツキを容易に抑えることができる。
本発明の第２の画像処理装置は、
カラー画像を表すための複数の色信号のそれぞれに関して前記Ｎｒ個のＤ−Ａ変換器をそれぞれ備えており、各色信号のための前記Ｎｒ個のＤ−Ａ変換器がそれぞれ別個の集積回路に集積化されていてもよい。
上記の画像処理装置では、色信号毎にＮｒ個のＤ−Ａ変換器が集積化されているので、Ｄ−Ａ変換器固有のバラツキを調整するリファレンス電圧を、１チップのＤ−Ａ変換器毎にそれぞれ設けることができ、各色に関する画素間の輝度のバラツキを容易に抑えることができる。
本発明の第３の画像処理装置は、
カラー画像を表すための複数の色信号のそれぞれに関して前記Ｍｗ個のＡ−Ｄ変換器をそれぞれ備えており、各色信号のための前記Ｍｗ個のＡ−Ｄ変換器がそれぞれ別個の集積回路に集積化されていてもよい。
上記の画像処理装置では、色信号毎にＭｗ個のＡ−Ｄ変換器が集積化されているので、Ａ−Ｄ変換器固有のバラツキを調整するリファレンス電圧を、１チップのＡ−Ｄ変換器毎にそれぞれ設けることができ、各色に関する画素間の輝度のバラツキを容易に抑えることができる。
本発明の第４の画像処理装置は、
カラー画像を表すための複数の色信号のそれぞれに関して前記Ｍｒ個のＤ−Ａ変換器をそれぞれ備えており、各色信号のための前記Ｍｒ個のＤ−Ａ変換器がそれぞれ別個の集積回路に集積化されていてもよい。
上記の画像処理装置では、色信号毎にＭｒ個のＤ−Ａ変換器が集積化されているので、Ｄ−Ａ変換器固有のバラツキを調整するリファレンス電圧を、１チップのＤ−Ａ変換器毎にそれぞれ設けることができ、各色に関する画素間の輝度のバラツキを容易に抑えることができる。
本発明の画像表示装置は、
第１ないし第４のいずれかの画像処理装置と、
前記画像処理装置により処理された画像を表示する表示手段と、
を備えることが好ましい。
こうすれば、第１ないし第４の画像処理装置によって処理された画像を、液晶パネルなどの表示手段に表示させることができる。
なお、本発明の態様としては、以下のような種々のものがある。
第１の態様は、コンピュータに上記の発明の各工程または各手段の少なくとも一部の機能を実行させるコンピュータプログラムを記録した記録媒体である。記録媒体としては、フレキシブルディスクやＣＤ−ＲＯＭ、光磁気ディスク、パンチカード、バーコードなどの符号が印刷された印刷物、コンピュータの内部記憶装置（ＲＡＭやＲＯＭなどのメモリ）および外部記憶装置等の、コンピュータが読取り可能な種々の媒体を利用できる。
第２の態様は、コンピュータに上記の発明の各工程または各手段の少なくとも一部の機能を実行させるコンピュータプログラムを通信経路を介して供給するプログラム供給装置である。
【図面の簡単な説明】
図１は、この発明の実施例としての画像処理装置の全体構成を示すブロック図である。
図２は、書込サンプリングクロック生成部２２とＡ−Ｄ変換部２４の内部構成を示すブロック図である。
図３は、画像信号の書込動作に関連する主要な信号を示すタイミングチャートである。
図４は、読出サンプリングクロック生成部３０とＤ−Ａ変換部３２の内部構成を、ビデオスイッチ３４と共に示すブロック図である。
図５は、この発明の第２実施例としての画像処理装置の全体構成を示すブロック図である。
図６は、書込サンプリングクロック生成部１１２とＡ−Ｄ変換部１２０の内部構成を示すブロック図である。
図７は、読出サンプリングクロック生成部３０とＤ−Ａ変換部１５０の内部構成を示すブロック図である。
図８は、この発明の第３実施例としての画像処理装置の全体構成を示すブロック図である。
図９は、第３実施例における書込サンプリングクロック生成部２２２とＡ−Ｄ変換部２２４の内部構成を示すブロック図である。
図１０は、サンプリングクロック選択回路２６６の一例を示す回路図である。
図１１は、サンプリングクロック選択回路２６６の動作を示すタイミングチャートである。
図１２は、デジタル画像信号Ｄ１〜Ｄ４の出力を示すタイミングチャートである。
図１３は、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれを供給するＡ−Ｄ変換器を変更するためのサンプリングクロック切換回路の一例を示す説明図である。
図１４は、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれを供給するＡ−Ｄ変換器を変更した場合のデジタル画像信号Ｄ１〜Ｄ４の出力を示すタイミングチャートである。
図１５は、４個のＡ−Ｄ変換器７１〜７４のうち２個のＡ−Ｄ変換器を休止させた場合のタイミングチャートである。
図１６は、ビデオプロセッサ２２８内部のインタフェース部分に備えられたデジタル画像信号位相調整回路を示すブロック図である。
図１７は、図１６のデジタル画像信号位相調整回路を用いた場合のデジタル画像信号Ｄ１〜Ｄ４のタイミングチャートである。
図１８は、第４実施例における書込サンプリングクロック生成部３２２とＡ−Ｄ変換部３２４の内部構成を示すブロック図である。
図１９は、遅延クロック生成回路３６６の内部構成を示すブロック図である。
図２０は、第５実施例における書込サンプリングクロック生成部４２２とＡ−Ｄ変換部４２４の内部構成を示すブロック図である。
発明を実施するための最良の形態
Ａ．第１実施例：
次に、本発明の実施の形態を実施例に基づき説明する。図１は、この発明の第１実施例としての画像処理装置の全体構成を示すブロック図である。この画像処理装置は、同期分離回路２０と、書込サンプリングクロック生成部２２と、３個のＡ−Ｄ変換器を備えたＡ−Ｄ変換部２４と、フレームメモリ２６と、ビデオプロセッサ２８と、読出サンプリングクロック生成部３０と、３個のＤ−Ａ変換器を備えたＤ−Ａ変換部３２と、ビデオスイッチ３４と、表示制御回路３６と、ディスプレイ装置３８と、ＣＰＵ５０と、ＲＡＭ５２とを備えるコンピュータである。ビデオプロセッサ２８と、ＣＰＵ５０と、ＲＡＭ５２は、バス５４によって互いに接続されている。また、２つのサンプリングクロック生成部２２，３０と、表示制御回路３６もバス５４に接続されているが、図１ではその接続を省略している。
同期分離回路２０は、入力されたコンポジット画像信号ＣＶから同期信号を分離し、その同期信号とコンポーネント画像信号（同期信号を含まないアナログ画像信号）とを出力する。コンポーネント画像信号は、ＲＧＢの３色の画像を表す３つの色信号で構成されている。同期分離回路２０で分離された水平同期信号ＨＳＹＮＣ１は、書込サンプリングクロック生成部２２に供給される。
同期分離回路２０から出力されたコンポーネント画像信号は、Ａ−Ｄ変換部２４内の３個のＡ−Ｄ変換器によってデジタル画像信号に変換される。後述するように、３個のＡ−Ｄ変換器は、順次１つずつ切り換えながら使用され、アナログ画像信号ＡＶ１の１／３の周波数でＡ−Ｄ変換を行う。この詳しい動作については後述する。
ビデオプロセッサ２８は、フレームメモリ２６への画像の書込み制御や読出し制御を行うためのマイクロプロセッサである。Ａ−Ｄ変換部２４で得られたデジタル画像信号は、一旦フレームメモリ２６に書き込まれ、必要に応じてフレームメモリ２６から読み出される。フレームメモリ２６から読み出されたデジタル画像信号は、Ｄ−Ａ変換部３２で３つの部分アナログ画像信号に変換される。この変換動作については後述する。これらの３つの部分アナログ画像信号は、ビデオスイッチ３４で順次切り換えられて、１つのアナログ画像信号ＡＶ２に合成される。ディスプレイ装置３８は、このアナログ画像信号ＡＶ２と、表示制御回路３６から供給される同期信号（垂直同期信号ＶＳＹＮＣ２および水平同期信号ＨＳＹＮＣ２）に従って画像を表示する。ディスプレイ装置３８としては、液晶パネルやＣＲＴ、プラズマディスプレイパネルなどを用いた種々の表示装置を用いることができる。
なお、Ａ−Ｄ変換動作と、フレームメモリ２６への画像信号の書込み動作とは、同期分離回路２０から出力された同期信号に同期して行われる。書込サンプリングクロック生成部２２は、水平同期信号ＨＳＹＮＣ１に基づいて、Ａ−Ｄ変換に使用されるサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３を生成してＡ−Ｄ変換部２４に供給するするとともに、書込み動作に使用される書込サンプリングクロック信号Ｓｗを生成してビデオプロセッサ２８に供給する。
フレームメモリ２６からの画像信号の読み出し動作と、読み出された画像信号のＤ−Ａ変換動作とは、表示制御回路３６から出力された同期信号に同期して行われる。読出サンプリングクロック生成部３０は、水平同期信号ＨＳＹＮＣ２に基づいて、Ｄ−Ａ変換に使用されるサンプリングクロック信号ＳＤＡ１〜ＳＤＡ３を生成してＤ−Ａ変換部３２に供給するするとともに、読出し動作に使用される読出サンプリングクロック信号Ｓｒを生成してビデオプロセッサ２８に供給する。
ＲＡＭ５２には、書込制御信号調整手段５６として機能するコンピュータプログラムと、読出制御信号調整手段５８として機能するコンピュータプログラムが格納されている。書込制御信号調整手段５６は、書込時に使用される各種のサンプリングクロック信号Ｓｗ，ＳＡＤ１〜ＳＡＤ３の周波数を調整するためのパラメータ（後述する）を書込サンプリングクロック生成部２２に設定する。また、読出制御信号調整手段５８は、読出時に使用される各種のサンプリングクロック信号Ｓｒ、ＳＤＡ１〜ＳＤＡ３の周波数を調整するためのパラメータ（後述する）を読出サンプリングクロック生成部３０に設定する。これらの各手段の機能については後述する。
なお、これらの各手段の機能を実現するコンピュータプログラムは、フロッピディスクやＣＤ−ＲＯＭ等の、コンピュータ読み取り可能な記録媒体に記録された形態で提供される。コンピュータ（画像処理装置）は、その記録媒体からコンピュータプログラムを読み取って内部記憶装置または外部記憶装置に転送する。あるいは、通信経路を介してプログラム供給装置からコンピュータにコンピュータプログラムを供給するようにしてもよい。コンピュータの機能を実現する時には、内部記憶装置に格納されたコンピュータプログラムがコンピュータのＣＰＵ５０（マイクロプロセッサ）によって実行される。また、記録媒体に記録されたコンピュータプログラムをコンピュータが直接実行するようにしてもよい。
この明細書において、コンピュータとは、ハードウェア装置とオペレーションシステムとを含む概念であり、オペレーションシステムの制御の下で動作するハードウェア装置を意味している。また、オペレーションシステムが不要でアプリケーションプログラム単独でハードウェア装置を動作させるような場合には、そのハードウェア装置自体がコンピュータに相当する。ハードウェア装置は、ＣＰＵ等のマイクロプロセッサと、記録媒体に記録されたコンピュータプログラムを読み取るための手段とを少なくとも備えている。コンピュータプログラムは、このようなコンピュータに、上述の各手段の機能を実現させるプログラムコードを含んでいる。なお、上述の機能の一部は、アプリケーションプログラムでなく、オペレーションシステムによって実現されていても良い。
なお、この発明における「記録媒体」としては、フレキシブルディスクやＣＤ−ＲＯＭ、光磁気ディスク、ＩＣカード、ＲＯＭカートリッジ、パンチカード、バーコードなどの符号が印刷された印刷物、コンピュータの内部記憶装置（ＲＡＭやＲＯＭなどのメモリ）および外部記憶装置等の、コンピュータが読取り可能な種々の媒体を利用できる。
図２は、書込サンプリングクロック生成部２２とＡ−Ｄ変換部２４の内部構成を示すブロック図である。書込サンプリングクロック生成部２２は、２つのＰＬＬ回路６２，６４と、サンプリングクロック選択回路６６と、ＣＰＵインターフェイス回路６８とを備えている。Ａ−Ｄ変換部２４は、３つのＡ−Ｄ変換器７１〜７３と、３つのラッチ８１〜８３とを含んでいる。３つのＡ−Ｄ変換器７１〜７３は、それぞれ別個に１チップに集積化されている。
図３は、画像信号の書込動作に関連する主要な信号のタイミングチャートである。以下では、図２の回路の動作を図３のタイミングチャートに即して説明する。
書込サンプリングクロック生成部２２の第１のＰＬＬ回路６２は、同期分離回路２０（図１）から与えられた水平同期信号ＨＳＹＮＣ１をＮ０倍に逓倍することによって、書込サンプリングクロック信号Ｓｗを生成する。第２のＰＬＬ回路６４は、この書込サンプリングクロック信号ＳｗをＮｗ倍に逓倍することによって、ドットクロック信号ＤＣＬＫ１を生成する。図３（ａ）〜（ｃ）には、書込サンプリングクロック信号Ｓｗと、Ａ−Ｄ変換部２４に入力されるアナログ画像信号ＡＶ１と、ドットクロック信号ＤＣＬＫ１の波形が示されている。図３（ｂ）に示すアナログ画像信号ＡＶ１の信号レベルは、各画素毎に１つのピークを有する。符号＃１〜＃３は、１水平ライン上に存在する３つの画素を示している。ドットクロック信号ＤＣＬＫ１は、アナログ画像信号ＡＶ１の全画素をサンプリングするのに適した周波数と位相とを有する。ドットクロック信号ＤＣＬＫ１の立ち上がりエッジでアナログ画像信号ＡＶ１をＡ−Ｄ変換すれば、全ての画像＃１，＃２，＃３，…をうまくデジタル画像信号に変換することができる。但し、このドットクロック信号ＤＣＬＫ１が高い周波数を有する場合には、ドットクロック信号ＤＣＬＫ１に従ってＡ−Ｄ変換を行なおうとすると、極めて高速なＡ−Ｄ変換器を使用しなければならない。これに対して、この実施例では、以下に説明するように、ドットクロック信号ＤＣＬＫ１の数分の１の周波数でＡ−Ｄ変換を行うだけで、アナログ画像信号ＡＶ１の全ての画素に関するＡ−Ｄ変換を実現することができる。
図３（ａ）に示す書込サンプリングクロック信号Ｓｗは、入力されるアナログ画像信号ＡＶ１の水平同期信号ＨＳＹＮＣ１に同期し、かつ、ドットクロック信号ＤＣＬＫ１の周波数の１／Ｎｗ（Ｎｗは、第２のＰＬＬ回路６４の逓倍数）の周波数を有する。通常は、第２のＰＬＬ回路６４の逓倍数Ｎｗは、Ａ−Ｄ変換器７１〜７３の全個数に等しく設定される。すなわち、図２の場合には逓倍数Ｎｗの値が３に設定される。Ａ−Ｄ変換部２４におけるＡ−Ｄ変換動作と、フレームメモリ２６へのデジタル画像信号の書込動作とは、この書込サンプリングクロック信号Ｓｗと同じ周波数で実行される。
サンプリングクロック選択回路６６は、ドットクロック信号ＤＣＬＫ１から、３つのＡ−Ｄ変換器７１〜７３に供給するための３つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３を生成する。図３（ｄ），（ｆ），（ｈ）には、３つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３の波形が示されている。３つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３は、書込サンプリングクロック信号Ｓｗと同じ周波数を有し、ドットクロック信号ＤＣＬＫ１の１周期ずつ順次位相が異なる信号である。サンプリングクロック選択回路６６は、ドットクロック信号ＤＣＬＫ１から３パルスに１パルスの割合でパルスを順次選択して出力することによって、３つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３を生成している。
図２に示すように、３つのＡ−Ｄ変換器７１〜７３には、アナログ画像信号ＡＶ１が共通に入力されているとともに、３つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３がそれぞれ供給されている。第１のＡ−Ｄ変換器７１は、第１のサンプリングクロック信号ＳＡＤ１の立ち上がりエッジでアナログ画像信号ＡＶ１をＡ−Ｄ変換する。変換されたデジタル画像信号Ｄ１は、第１のラッチ８１で保持される。図３（ｅ）には、第１のサンプリングクロック信号ＳＡＤ１の立ち上がりエッジでサンプリングされた第１の画素＃１のデジタル画像信号が、第１のラッチ８１で保持されて出力されている状態が示されている。同様に、図３（ｇ）には、第２のサンプリングクロック信号ＳＡＤ２の立ち上がりエッジでサンプリングされた第２の画素＃２のデジタル画像信号が、第２のラッチ８２で保持されて出力されている状態が示されている。また、図３（ｉ）には、第３のサンプリングクロック信号ＳＡＤ３の立ち上がりエッジでサンプリングされた第３の画素＃３のデジタル画像信号が、第３のラッチ８３で保持されて出力されている状態が示されている。
なお、各画素のデジタル画像信号は、例えばＲＧＢの３色を表す３つの色信号を有する。ＲＧＢの各色信号がそれぞれ８ビットで表現されている場合には、デジタル画像信号Ｄ１〜Ｄ３はそれぞれ２４ビットになる。なお、３つのＡ−Ｄ変換器７１〜７３は、３つの色信号を変換するために、独立した３色分の変換器をそれぞれ有している。
こうして得られた３画素分のデジタル画像信号Ｄ１〜Ｄ３は、７２ビットの１組のデジタル画像信号Ｄcom（図３（ｊ））としてフレームメモリ２６内の連続した記憶領域に書き込まれる。この書込動作は、書込サンプリングクロック信号Ｓｗ（図３（ａ））に同期して行われる。３画素分の１組のデジタル画像信号Ｄcomは７２ビットであり、９バイトに相当するので、ビデオプロセッサ２８は、１回の書込動作の度に、フレームメモリ２６に与える書込アドレス（画素アドレス）を９つずつ増加させる。また、１ラインのデジタル画像信号の書込みが終了すると、ラインアドレスを１つ増加させ、画素アドレスを初期化する。この結果、各ライン上の全ての画素のデジタル画像信号が、フレームメモリ２６内の連続した記憶領域に書き込まれる。すなわち、フレームメモリ２６内では、ＲＧＢの３色の色成分を含む１画素分の２４ビットの画像信号が、元の画像における画素配列の通りに配列されて格納される。このように、フレームメモリ２６内には、同一ライン上の全ての画素のデジタル画像信号が、連続したアドレスに格納されているので、フレームメモリ２６からデジタル画像信号を読み出す際には、任意の位置のデジタル画像信号を容易に読み出すことができる。
このように、図２に示す書込サンプリングクロック生成部２２では、ＰＬＬ回路６４がアナログ画像信号ＡＶ１の全画素をサンプリングするのに適したドットクロック信号ＤＣＬＫ１を生成し、一方、他のＰＬＬ回路６２が、ドットクロック信号ＤＣＬＫ１の１／３の周波数を有する書込サンプリングクロック信号Ｓｗを生成している。また、サンプリングクロック選択回路６６は、ドットクロック信号ＤＣＬＫ１の１／３の周波数を有し、かつ、ドットクロック信号ＤＣＬＫ１の１周期ずつ順次位相がずれている３つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３を生成している。この説明からも理解できるように、図２のＰＬＬ回路６２が本発明における第１の原サンプリングクロック生成回路に相当する。ＰＬＬ回路６４とサンプリングクロック選択回路６６とは第１のサンプリングクロック生成回路に相当する。また、ＰＬＬ回路６４が本発明における第１のＰＬＬ回路に相当し、サンプリングクロック選択回路６６が第１のサンプリングクロック抽出回路に相当する。
図２の各Ａ−Ｄ変換器７１〜７３は、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ３の周波数でＡ−Ｄ変換を行えばよいので、ドットクロック信号ＤＣＬＫ１に同期してＡ−Ｄ変換を行う場合に比べて、１／３の比較的低い速度で変換を行えば済むという利点がある。また、Ａ−Ｄ変換で得られた３画素分のデジタル画像信号Ｄ１〜Ｄ３は、１組のデジタル画像信号Ｄcomとしてフレームメモリ２６内の連続した記憶領域に書き込まれるので、この書込動作もドットクロック信号ＤＣＬＫ１の１／３の周波数で実行すればよい。換言すれば、この実施例では、Ａ−Ｄ変換動作とフレームメモリ２６への書込動作をドットクロック信号ＤＣＬＫ１の周波数の１／３の周波数で行えばよいので、比較的低速なハードウェア回路を用いて、高周波数のアナログ画像信号を取り扱うことができるという利点がある。
また、図２の回路では、高周波数のドットクロック信号ＤＣＬＫ１で動作するのは、サンプリングクロック選択回路６６だけである。すなわち、この実施例の回路では、高い周波数で動作する回路要素が最小限で済むので、回路構成が比較的簡単で、かつ、消費電力も少ないという利点がある。
ＣＰＵインターフェイス回路６８内の図示しないレジスタには、ＰＬＬ回路６２，６４の逓倍数Ｎ０，Ｎｗ等のパラメータが書込制御信号調整手段５６によって設定されている。第２のＰＬＬ回路６４における逓倍数Ｎｗは、通常の場合には、実装されているＡ−Ｄ変換器７１〜７３の個数に等しく設定される。しかし、ドットクロック信号ＤＣＬＫ１の周波数が十分に低く、１個あるいは２個のＡ−Ｄ変換器で十分変換を行えるような場合にも３個のＡ−Ｄ変換器７１〜７３をすべて使用するものとすると、Ａ−Ｄ変換部２４における電力消費量が大きくなり、好ましくない。例えば、Ａ−Ｄ変換器７１〜７３の動作クロック周波数が約１００ＭＨｚを超える範囲では、周波数の増加に伴ってＡ−Ｄ変換器の消費電力が急激に増大する。一方、Ａ−Ｄ変換器７１〜７３の動作クロック周波数が約１００ＭＨｚ以下の範囲では、周波数が増加してもＡ−Ｄ変換器の消費電力はあまり変わらない。従って、Ａ−Ｄ変換器の動作クロック周波数を約１００ＭＨｚ以下にできるような場合には、１個あるいは２個のＡ−Ｄ変換器のみで変換を行う方が好ましい。
そこで、この実施例では、３つのＡ−Ｄ変換器７１〜７３を使用する場合のサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３の周波数が所定値（例えば６０ＭＨｚ）以下になる場合には、ＣＰＵインターフェイス回路６８が、３つのＡ−Ｄ変換器７１〜７３のいくつかを休止させるためのスリープ信号ＳＬＰ１を出力する。例えば、２つのＡ−Ｄ変換器７１，７２のみを使用する場合には、第３のＡ−Ｄ変換器７３にスリープ信号ＳＬＰ１を供給して、その動作を停止させる。この時、第２のＰＬＬ回路６４の逓倍数Ｎｗは、Ａ−Ｄ変換器の使用個数（＝２）に等しく設定され、第１のＰＬＬ回路６２の逓倍数Ｎ０は、元の値のＮｗ０／Ｎｗ（＝３／２）の値に設定される（ここで、Ｎｗ０はＡ−Ｄ変換器の全個数）。この結果、第１のＰＬＬ回路６２は、元のＮｗ０／Ｎｗ（＝３／２）倍の周波数を有する書込サンプリングクロック信号Ｓｗを生成し、第２のＰＬＬ回路６４は、元と同じ周波数のドットクロック信号ＤＣＬＫ１を生成する。
このように、書込制御信号調整手段５６は、ＣＰＵインターフェイス回路６８を介して、Ａ−Ｄ変換器７１〜７３に供給されるサンプリングクロック信号ＳＡＤ１〜ＳＡＤ３の周波数が所定の範囲内（例えば約５０ＭＨｚ〜約１００ＭＨｚ）に収まるように、Ａ−Ｄ変換器７１〜７３の使用個数Ｎｗ（Ｎｗは１〜３）を調整する機能を有する。こうすれば、処理の対象となるアナログ画像信号ＡＶ１の周波数に応じて、画像処理装置の消費電力を低減する動作モードを選択できるという利点がある。なお、Ａ−Ｄ変換器の動作を停止させるためには種々の方法が可能であり、例えば、Ａ−Ｄ変換器への電力供給を停止してもよく、また、Ａ−Ｄ変換器に供給するサンプリングクロック信号の供給を停止してもよい。
なお、入力されたアナログ画像信号ＡＶ１の水平同期信号ＨＳＹＮＣ１および垂直同期信号ＶＳＹＮＣ１は、画像の解像度によって固有の特性（周波数や位相関係、信号の極性等）を有している。従って、あらかじめ、主要な画像の解像度と、その同期信号の特性との関係をメモリ等にテーブルとして記憶しておき、同期分離回路２０（図１）で分離された同期信号の特性を図示しない同期信号分析回路や同期信号分析プログラムで解析すれば、メモリに記憶されたテーブルから同期信号の特性に対応するドットクロック信号ＤＣＬＫ１の周波数（アナログ画像信号ＡＶ１の全画素をサンプリングするための周波数）を求めることができる。そして、アナログ画像信号をサンプリングするための周波数と、Ａ−Ｄ変換器に供給する前述のサンプリングクロック信号の所定範囲の周波数との関係から、適切なＡ−Ｄ変換器の使用個数Ｎｗを決定することができる。これにより、比較的低い周波数から非常に高い周波数までの第１のアナログ画像信号に自動的に対応することができる。
フレームメモリ２６に格納されたデジタル画像信号は、ビデオプロセッサ２８によって読み出された後、Ｄ−Ａ変換部３２によってアナログ画像信号に変換される。図４は、読出サンプリングクロック生成部３０とＤ−Ａ変換部３２の内部構成を、ビデオスイッチ３４と共に示すブロック図である。読出サンプリングクロック生成部３０は、２つのＰＬＬ回路９２，９４と、サンプリングクロック選択回路９６と、ＣＰＵインターフェイス回路９８とを備えている。この読出サンプリングクロック生成部３０は、図２に示す書込サンプリングクロック生成部２２と同一の構成を有している。Ｄ−Ａ変換部３２は、３つのＤ−Ａ変換器１０１〜１０３を備えている。
読出サンプリングクロック生成部３０の第１のＰＬＬ回路９２は、表示制御回路３６（図１）から与えられた水平同期信号ＨＳＹＮＣ２をＮ１倍に逓倍することによって、読出サンプリングクロック信号Ｓｒを生成する。第２のＰＬＬ回路９４は、この読出サンプリングクロック信号ＳｒをＮｒ倍に逓倍することによって、ドットクロック信号ＤＣＬＫ２を生成する。また、サンプリングクロック選択回路９６は、このドットクロック信号ＤＣＬＫ２から、３つのＤ−Ａ変換器１０１〜１０３に供給するための３つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ３を生成する。
読出サンプリングクロック生成部３０内で生成される３種類の信号Ｓｒ，ＤＣＬＫ２，ＳＤＡ１〜ＳＤＡ３の周波数および位相の関係は、書込サンプリングクロック生成部２２（図２）で生成される３種類の信号Ｓｗ，ＤＣＬＫ１，ＳＡＤ１〜ＳＡＤ３の周波数および位相の関係と同じである。すなわち、ドットクロック信号ＤＣＬＫ２は、ディスプレイ装置３８に与えられるアナログ画像信号ＡＶ２の全画素をサンプリングするのに適した周波数と位相とを有する。ドットクロック信号ＤＣＬＫ２の周波数は、ディスプレイ装置３８のタイプによって決定されている。読出サンプリングクロック信号Ｓｒの周波数は、ドットクロック信号ＤＣＬＫ２の周波数の１／Ｎｒである。この値Ｎｒ（ＰＬＬ回路９４の逓倍数）は、通常は実装されているＤ−Ａ変換器１０１〜１０３の全個数に等しく設定される。また、３つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ３は、ドットクロック信号ＤＣＬＫ２の１／Ｎｒの周波数を有すると共に、ドットクロック信号ＤＣＬＫ２の１周期ずつ順次位相がずれている。
３つのＤ−Ａ変換器１０１〜１０３は、３つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ３の立ち上がりエッジでデジタル画像信号Ｄ１〜Ｄ３をそれぞれＤ−Ａ変換する。このＤ−Ａ変換の動作は、図３に示すＡ−Ｄ変換の動作と逆であり、極めて類似しているので、その詳細な説明は省略する。このＤ−Ａ変換によって、例えば、連続した３画素分のデジタル画像信号Ｄ１〜Ｄ３が、位相が互いに異なる３つのアナログ画像信号Ａ１〜Ａ３にそれぞれ変換される。これらの３つのアナログ画像信号Ａ１〜Ａ３は、ビデオスイッチ３４に入力される。ビデオスイッチ３４は、ドットクロック信号ＤＣＬＫ２に同期して３つのアナログ画像信号Ａ１〜Ａ３を順次選択して出力するように切換動作を行う。この結果、元の順番の通りの画素配列で画像を表すアナログ画像信号ＡＶ２がビデオスイッチ３４から出力される。なお、各Ｄ−Ａ変換器１０１〜１０３から出力されるアナログ画像信号Ａ１〜Ａ３は、最終的に出力されるアナログ画像信号ＡＶ２の一部を構成しているので、「部分アナログ画像信号」とも呼ぶ。また、部分アナログ画像信号Ａ１〜Ａ３は、それぞれＲＧＢの３色を表す３つの色信号を有しているので、ビデオスイッチ３４も３色分の３つスイッチを有している。
このように、実施例の画像処理装置では、フレームメモリ２６からの読出動作と、Ｄ−Ａ変換動作とをドットクロック信号ＤＣＬＫ２の周波数の１／Ｎｒの周波数で行えばよいので、比較的低速なハードウェア回路を用いて、高周波数のアナログ画像信号ＡＶ２を出力することができるという利点がある。また、高周波数のドットクロック信号ＤＣＬＫ２で動作するのは、サンプリングクロック選択回路９６と、ビデオスイッチ３４だけなので、高い周波数で動作する回路要素が最小限で済み、回路構成が比較的簡単で、かつ、消費電力も少ないという利点がある。
なお、読出制御信号調整手段５８（図１）は、読出サンプリングクロック生成部３０のＣＰＵインターフェイス回路９８に、Ｄ−Ａ変換器の使用個数Ｎｒ（これはＰＬＬ回路９４の逓倍数とも等しい）を設定することが可能である。ＣＰＵインターフェイス回路９８は、Ｄ−Ａ変換器の使用個数Ｎｒに応じて、ＰＬＬ回路９２，９４の逓倍数Ｎ１，Ｎｒを設定し、また、必要に応じてＤ−Ａ変換器１０１〜１０３のいくつかの動作を停止させるためのスリープ信号ＳＬＰ２を生成する。この結果、Ｄ−Ａ変換の電力消費量を低減することができる。
なお、前述したように、フレームメモリ２６内には、同一ライン上の全ての画素のデジタル画像信号が連続したアドレスに格納されている。このため、フレームメモリ２６からデジタル画像信号を読み出す際には、任意の位置のデジタル画像信号を読み出すことができる。従って、Ａ−Ｄ変換器の使用個数Ｎｗと、Ｄ−Ａ変換器の使用個数Ｎｒは、互いに独立に設定することが可能である。また、実装するＡ−Ｄ変換器の個数と、実装するＤ−Ａ変換器の個数も、互いに独立に決定することができる。
Ｂ．第２実施例：
図５は、この発明の第２実施例としての画像処理装置の全体構成を示すブロック図である。この画像処理装置は、同期分離回路１１０と、書込サンプリングクロック生成部１１２と、Ａ−Ｄ変換部１２０と、フレームメモリ２６と、ビデオプロセッサ２８と、読出サンプリングクロック生成部３０と、Ｄ−Ａ変換部１５０と、表示制御回路３６と、ディスプレイ装置３８と、ＣＰＵ５０と、ＲＡＭ５２とを備えるコンピュータである。ビデオプロセッサ２８と、ＣＰＵ５０と、ＲＡＭ５２は、バス５４によって互いに接続されている。また、２つのサンプリングクロック生成部１１２，３０と、表示制御回路３６もバス５４に接続されているが、図５ではその接続を省略している。同期分離回路１１０と、書込サンプリングクロック生成部１１２と、Ａ−Ｄ変換部１２０と、Ｄ−Ａ変換部１５０以外の構成は。第１実施例における画像処理装置とほぼ同じ構成なので、それらの詳細な説明は省略する。
同期分離回路１１０は、入力されたコンポジット画像信号ＣＶから同期信号ととコンポーネント画像信号（同期信号を含まないアナログ画像信号）とを分離する。同期分離回路１１０は、さらに、コンポーネント画像信号を３つの色信号に分離する。したがって、同期分離回路１１０からは、同期信号と３つの色信号が出力される。
同期分離回路１１０によって分離された３つの色信号は、Ａ−Ｄ変換部１２０内の３つのＡ−Ｄ色信号変換部１２１〜１２３によって色信号毎にデジタル画像信号要素に変換される。ここで、「デジタル画像信号要素」とは、デジタル画像信号の色毎の信号であり、ＲＧＢの３つのデジタル画像信号要素の組でデジタル画像信号を構成する。
図６は、書込サンプリングクロック生成部１１２とＡ−Ｄ変換部１２０の内部構成を示すブロック図である。書込サンプリングクロック生成部１１２については、第１実施例と同様の構成であるが、さらに位相調整回路４０（後述する）を含んでいる。Ａ−Ｄ変換部１２０は、３つのＡ−Ｄ色信号変換部１２１〜１２３を含んでいる。Ａ−Ｄ色信号変換部１２１は、４つのＡ−Ｄ変換器１３１〜１３４と、４つのラッチ１４１〜１４４とを含んでおり、他のＡ−Ｄ色信号変換部１２２，１２３についても同様である。
書込サンプリングクロック生成部１１２では、ＰＬＬ回路６４により、書込サンプリングクロック信号Ｓｗを４倍に逓倍したドットクロック信号ＤＣＬＫ１が生成される。また、サンプリングクロック選択回路６６により、４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４が生成される。４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４は、書込サンプリングクロック信号Ｓｗと同じ周波数を有し、ドットクロック信号ＤＣＬＫ１の１周期ずつ順次位相が異なる信号である。
Ａ−Ｄ色信号変換部１２１では、ＲＧＢの３つの色信号のうち、１つの色信号ＡＶＲ１がＡ−Ｄ変換される。Ａ−Ｄ色信号変換部１２１内の４つのＡ−Ｄ変換器１３１〜１３４には、色信号ＡＶＲ１が共通に入力されているとともに、４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４がそれぞれ供給されている。第１のＡ−Ｄ変換器１３１は、第１のサンプリングクロック信号ＳＡＤ１に基づいて、１つの画素についての色信号ＡＶＲ１をＡ−Ｄ変換する。他のＡ−Ｄ変換器１３２〜１３４についても、それぞれサンプリングクロック信号ＳＡＤ２〜ＳＡＤ４に基づいて同様にＡ−Ｄ変換する。このように、時系列に並んだ４つの画素の色信号ＡＶＲ１が書込サンプリングクロック信号Ｓｗと同じ周期で順次変換される。Ａ−Ｄ変換器１３１で変換されたデジタル画像信号要素ＤＲ１は第１のラッチ１４１で保持される。他のＡ−Ｄ変換器１３２〜１３４で変換されたデジタル画像信号要素ＤＲ２〜ＤＲ４についても、それぞれラッチ１４２〜１４４で保持される。
Ａ−Ｄ色信号変換部１２１と同じように、他のＡ−Ｄ色信号変換部１２２，１２３においても、上述した処理が実行される。すなわち、Ａ−Ｄ色信号変換部１２２に入力された色信号ＡＶＧ１は、Ａ−Ｄ変換されて、変換されたデジタル画像信号要素ＤＧ１〜ＤＧ４はラッチで保持される。また、Ａ−Ｄ色信号変換部１２３に入力された色信号ＡＶＢ１は、Ａ−Ｄ変換されて、変換されたデジタル画像信号要素ＤＢ１〜ＤＢ４はラッチで保持される。なお、１画素分のデジタル画像信号Ｄ１は、ＤＲ１，ＤＧ１，ＤＢ１の組で形成され、同様にデジタル画像信号Ｄ２〜Ｄ４が形成される。
こうして得られた４画素分のデジタル画像信号Ｄ１〜Ｄ４は、９６ビットの１組のデジタル画像信号として、第１実施例と同じようにフレームメモリ２６（図５）内の連続した記憶領域に書き込まれる。
ＣＰＵインターフェイス回路６８内の図示しないレジスタには、第１実施例と同様に、ＰＬＬ回路６２，６４の逓倍数Ｎ０，Ｎｗ等のパラメータが書込制御信号調整手段５６によって設定されている。ＰＬＬ回路６４における逓倍数Ｎｗは、通常の場合には、１つのＡ−Ｄ色信号変換部内のＡ−Ｄ変換器の全個数（４個）に等しく設定される。しかし、ドットクロック信号ＤＣＬＫ１の周波数が低く、１個ないし３個のＡ−Ｄ変換器で十分変換を行えるような場合には、Ａ−Ｄ変換部１２０の消費電力を小さくするために１個ないし３個のＡ−Ｄ変換器のみで変換を行う方が好ましい。本実施例においても、第１実施例と同様の手法で任意の個数のＡ−Ｄ変換器の動作を停止することができ、これに適した書込サンプリングクロック信号Ｓｗを生成することができる。
本実施例の画像処理装置は、ＲＧＢの３つの色信号毎にＡ−Ｄ色信号変換部１２１〜１２３を備えており、３つのＡ−Ｄ色信号変換部１２１〜１２３はそれぞれ別個に１チップに集積化されている。１色分のＡ−Ｄ変換部を１チップに集積化した場合には、各色に関する画素間の輝度のバラツキを抑えることが容易となる。すなわち、Ａ−Ｄ変換器固有のバラツキを調整するリファレンス電圧は、通常、１チップのＡ−Ｄ変換器毎にそれぞれ設けられる。第１実施例では、１チップの各Ａ−Ｄ変換器（例えば図２のＡ−Ｄ変換器７１）が３色分の変換器を含んでおり、３つのＡ−Ｄ変換器７１〜７３から３色分のデジタル画像信号が出力される。これらの３つのＡ−Ｄ変換器７１〜７３におけるリファレンス電圧が異なる場合には、各色信号の画素間の輝度にバラツキが生じる可能性がある。しかし、第２実施例においては、色信号毎にＡ−Ｄ色信号変換部１２１〜１２３が１チップ化されているので、各色信号に対するリファレンス電圧は一定である。したがって、各色信号の画素間の輝度のバラツキを抑えることができる。
位相調整回路４０は、書込サンプリングクロック信号Ｓｗからの位相を調整することによって、書込サンプリングクロック信号Ｓｗと同周期の外部サンプリングクロック信号Ｅｘを生成する。外部サンプリングクロック信号Ｅｘは、書込サンプリングクロック信号Ｓｗと同周期の信号であるため、デジタル画像信号Ｄ１〜Ｄ４とも同周期である。したがって、デジタル画像信号Ｄ１〜Ｄ４の処理を行う後段の回路に適した位相を有するサンプリングクロックとして用いることができる。すなわち、後段の回路でデジタル画像信号Ｄ１〜Ｄ４の遅延が問題となる場合でも、外部サンプリングクロック信号Ｅｘを供給すれば、適切なサンプリングを行うことが可能となる。
なお、位相調整回路４０は、第１実施例の画像処理装置に設けてもよい。第１実施例において位相調整回路４０を設けた場合にも、上述と同様の効果がある。
フレームメモリ２６（図５）に格納されたデジタル画像信号は、ビデオプロセッサ２８によって読み出された後、Ｄ−Ａ変換部１５０によってアナログ画像信号に変換される。図７は、読出サンプリングクロック生成部３０とＤ−Ａ変換部１５０の内部構成を示すブロック図である。読出サンプリングクロック生成部３０については、第１実施例と同様の構成である。Ｄ−Ａ変換部１５０は、３つのＤ−Ａ色信号変換部１５１〜１５３を含んでいる。Ｄ−Ａ色信号変換部１５１は、４つのＤ−Ａ変換器１６１〜１６４と、１つのビデオスイッチ１７０とを含んでいる。他のＤ−Ａ色信号変換部１５２，１５３についても同様である。
読出サンプリングクロック生成部３０では、ＰＬＬ回路９４により、読出サンプリングクロック信号Ｓｒを４倍に逓倍したドットクロック信号ＤＣＬＫ２が生成される。また、サンプリングクロック選択回路９６により、４つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ４が生成される。４つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ４は、読出サンプリングクロック信号Ｓｒと同じ周波数を有し、ドットクロック信号ＤＣＬＫ２の１周期ずつ順次位相が異なる信号である。
Ｄ−Ａ色信号変換部１５１内の４つのＤ−Ａ変換器１６１〜１６４の動作は、Ａ−Ｄ変換器１３１〜１３４（図６）の動作と逆である。このＤ−Ａ変換によって、デジタル画像信号要素ＤＲ１〜ＤＲ４は、それぞれ色信号ＡＲ１〜ＡＲ４に変換される。色信号ＡＲ１〜ＡＲ４はビデオスイッチ１７０に入力され、ドットクロック信号ＤＣＬＫ２に同期して順次選択して出力するように切換動作を行う。このように出力された色信号ＡＶＲ２は、元の順番の通りの画素配列である。
Ｄ−Ａ色信号変換部１５１と同じように、他のＤ−Ａ色信号変換部１５２，１５３においても、上述した処理が実行される。すなわち、Ｄ−Ａ色信号変換部１５２に入力されたデジタル画像信号要素ＤＧ１〜ＤＧ４は、Ｄ−Ａ変換されて、色信号ＡＶＧ２が出力される。また、Ｄ−Ａ色信号変換部１５３に入力されたデジタル画像信号要素ＤＢ１〜ＤＢ４は、Ｄ−Ａ変換されて、色信号ＡＶＢ２が出力される。
ＣＰＵインターフェイス回路６８内の図示しないレジスタには、第１実施例と同様に、ＰＬＬ回路９２，９４の逓倍数Ｎ１，Ｎｒ等のパラメータが読出制御信号調整手段５８によって設定されている。ＰＬＬ回路９４における逓倍数Ｎｒは、通常の場合には、１つのＤ−Ａ色信号変換部内のＤ−Ａ変換器の全個数（４個）に等しく設定される。しかし、ドットクロック信号ＤＣＬＫ２の周波数が低く、１個ないし３個のＤ−Ａ変換器で十分変換を行えるような場合には、Ｄ−Ａ変換部１５０の消費電力を小さくするために１個ないし３個のＤ−Ａ変換器のみで変換を行う方が好ましい。本実施例においても、第１実施例と同様の手法で任意の個数のＤ−Ａ変換器の動作を停止することができ、これに適した読出サンプリングクロック信号Ｓｒを生成することができる。
本実施例の画像処理装置は、ＲＧＢの３つの色信号毎にＤ−Ａ色信号変換部１５１〜１５３を備えているため、集積化した場合には、画素間の輝度のバラツキを抑えることが容易となる。すなわち、第１実施例においては、Ｄ−Ａ変換器固有のバラツキを調整するリファレンス電圧は、通常、１画素毎のＤ−Ａ変換器１０１〜１０３（図４）にそれぞれ設けるため、画素間の輝度にバラツキが生じる可能性がある。しかし、第２実施例においては、色信号毎のＤ−Ａ色信号変換部１５１〜１５３のそれぞれにリファレンス電圧を設けることが容易にできるため、画素間の輝度のバラツキを抑えることができる。
なお、本実施例においても、フレームメモリ２６内には、同一ライン上の全ての画素のデジタル画像信号が連続したアドレスに格納されている。このため、フレームメモリ２６からデジタル画像信号を読み出す際には、任意の位置のデジタル画像信号を読み出すことができる。従って、Ａ−Ｄ変換器の使用個数Ｎｗと、Ｄ−Ａ変換器の使用個数Ｎｒは、互いに独立に設定することが可能である。また、実装するＡ−Ｄ変換器の個数と、実装するＤ−Ａ変換器の個数も、互いに独立に決定することができる。
Ｃ．第３実施例：
図８は、この発明の第３実施例としての画像処理装置の全体構成を示すブロック図である。この画像処理装置の構成は、図１に示す画像処理装置の構成とほぼ同じであるが、本実施例においては、Ａ−Ｄ変換部２２４は４個のＡ−Ｄ変換器を備え、Ｄ−Ａ変換部３３２は４個のＤ−Ａ変換器を備えている。本実施例においては、書込サンプリングクロック生成部２２２とＡ−Ｄ変換部２２４とビデオプロセッサ２２８以外については、図１に示す画像処理装置とほぼ同じ動作をするので詳細な説明は省略する。
図９は、第３実施例における書込サンプリングクロック生成部２２２とＡ−Ｄ変換部２２４の内部構成を示すブロック図である。書込サンプリングクロック生成部２２２の内部構成は、第１実施例の内部構成（図２）とほぼ同じである。Ａ−Ｄ変換部２２４は、上述のように４つのＡ−Ｄ変換器７１〜７４と、４つのラッチ８１〜８４とを含んでいる。なお、本実施例のＰＬＬ回路６２が本発明における第１の原サンプリングクロック生成回路に相当する。ＰＬＬ回路６４とサンプリングクロック選択回路２６６とは第１のサンプリングクロック生成回路に相当する。また、ＰＬＬ回路６４が本発明における第１のＰＬＬ回路に相当し、サンプリングクロック選択回路２６６が第１のサンプリングクロック抽出回路に相当する。
本実施例のサンプリングクロック選択回路２６６は、Ａ−Ｄ変換器７１〜７４に供給するためのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４を出力するとともに、ラッチ８１〜８４に供給するためのラッチクロック信号ＳＬＣ１〜ＳＬＣ４を出力する。また、サンプリングクロック選択回路２６６には、ドットクロック信号ＤＣＬＫ１に加えて、書込サンプリングクロック信号Ｓｗと水平同期信号ＨＳＹＮＣ１とが入力されている。
図１０は、サンプリングクロック選択回路２６６の一例を示す回路図である。サンプリングクロック選択回路２６６は４つのＤフリップフロップ２２６ａ〜２２６ｄから構成されたシフトレジスタと、遅延回路２２６ｅとを備えている。書込サンプリングクロック信号Ｓｗは第１のＤフリップフロップ２２６ａのデータ入力端子に入力されている。ドットクロック信号ＤＣＬＫ１は遅延回路２２６ｅに入力されている。遅延回路２２６ｅから出力されたドットクロック信号ＤＣＬＫ１’は４つのＤフリップフロップ２２６ａ〜２２６ｄのクロック端子に共通に入力されている。また、水平同期信号ＨＳＹＮＣ１は、４つのＤフリップフロップ２２６ａ〜２２６ｄのリセット端子に共通に入力されている。
図１１は、サンプリングクロック選択回路２６６の動作を示すタイミングチャートである。以下、図１１のタイミングチャートに則してサンプリングクロック選択回路２６６の動作を説明する。第１のＤフリップフロップ２２６ａ（図１０）は、データ入力端子から入力された書込サンプリングクロック信号Ｓｗを、ドットクロック信号ＤＣＬＫ１’の立ち上がりエッジでサンプリングし、サンプリングクロック信号ＳＡＤ１を出力する。図１１（ａ）〜（ｃ）には、書込サンプリングクロック信号Ｓｗ、ドットクロック信号ＤＣＬＫ１’、サンプリングクロック信号ＳＡＤ１の波形が示されている。第２のＤフリップフロップ２２６ｂは、Ｄフリップフロップ２２６ａから出力されたサンプリングクロック信号ＳＡＤ１（図１１（ｃ））をドットクロック信号ＤＣＬＫ１’でサンプリングし、サンプリングクロック信号ＳＡＤ２を出力する。同様に、Ｄフリップフロップ２２６ｃ、２２６ｄは、それぞれサンプリングクロック信号ＳＡＤ３およびサンプリングクロック信号ＳＡＤ４を出力する。図１１（ｄ）〜（ｆ）には、サンプリングクロック信号ＳＡＤ２〜ＳＡＤ４の波形が示されている。このようにしてサンプリングクロック選択回路２６６は、順次位相が９０度ずつ異なる４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４（図１１（ｃ）〜（ｆ））を出力する。
Ｄフリップフロップ２２６ａ〜２２６ｄは、そのリセット端子にＬレベルが入力されると、それぞれの出力信号ＳＡＤ１〜ＳＡＤ４をＬレベルに変化させる。一方、リセット端子にＨレベルが入力されると、リセット状態が解除され、再び上述の動作を開始してサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４を出力する。したがって、Ｄフリップフロップのリセット信号として図１１（ｇ）に示すような水平同期信号ＨＳＹＮＣ１を用いれば、水平同期信号ＨＳＹＮＣ１と４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４との位相関係を常に同じ位相関係に保つことが可能となる。
このサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４をＡ−Ｄ変換器７１〜７４（図９）に供給すれば、各水平ラインの先頭の画素の画素信号を常に第１のＡ−Ｄ変換器７１でＡ−Ｄ変換することができる。一方、上述したような水平同期信号ＨＳＹＮＣ１によるリセット動作を行わない場合には、１水平ライン上に存在する第１番目の画素の画像信号を変換するＡ−Ｄ変換器は固定されておらず、いずれのＡ−Ｄ変換器が用いられるかが各水平ライン毎に変動する可能性がある。これに対し、本実施例においては、第１番目の画素信号は、常に第１番目のＡ−Ｄ変換器７１で変換できる。なお、リセット信号としては、図１１（ｇ）に示す水平同期信号ＨＳＹＮＣ１に限られず、例えば、水平同期信号ＨＳＹＮＣ１のパルスと常に一定の位相関係で発生するようなパルスを有する他の信号を用いてもよい。
Ｄフリップフロップ２２６ａ〜２２６ｄから出力されるサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４は、図１０に示すように反転出力端子から出力すればラッチクロック信号ＳＬＣ１〜ＳＬＣ４としても利用できる。本実施例においては、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれと１８０度異なる位相関係を有するラッチクロック信号ＳＬＣ１〜ＳＬＣ４が出力されている。すなわち、本実施例においては、ＰＬＬ回路６４とサンプリングクロック選択回路２６６とが本発明の第２のサンプリングクロック生成回路に相当する。なお、本実施例においては、第１のサンプリングクロック生成回路が第２のサンプリングクロック生成回路も兼ねているが、もちろん第２のサンプリングクロック生成回路を独立に設けてもよい。
図１２は、本実施例におけるデジタル画像信号Ｄ１〜Ｄ４の出力を示すタイミングチャートである。図１２（ａ）〜（ｃ）は、上記の水平同期信号ＨＳＹＮＣ１と、書込サンプリングクロック信号Ｓｗと、ドットクロック信号ＤＣＬＫ１の波形を示している。また、図１２（ｄ）〜（ｇ）には、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４の波形が示されている。Ａ−Ｄ変換器７１〜７４（図９）に入力されたアナログ画像信号ＡＶ１は、順次位相の異なる４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４（図１２（ｄ）〜（ｇ））のそれぞれの立ち上がりエッジでＡ−Ｄ変換される。図中、信号名と共に記されている括弧書き、例えば、図１２（ｄ）の「ＳＡＤ１」と共に記されている「（７１）」は、Ａ−Ｄ変換器「７１」に入力されるクロック信号がサンプリングクロック信号「ＳＡＤ１」であることを示している。Ａ−Ｄ変換器７１〜７４でＡ−Ｄ変換されたアナログ画像信号ＡＶ１は、それぞれデジタル画像信号Ｄ１’〜Ｄ４’として出力される。図１２（ｈ）〜（ｋ）は、デジタル画像信号Ｄ１’〜Ｄ４’を示している。この信号Ｄ１’〜Ｄ４’はラッチ８１〜８４（図９）に入力され、ラッチクロック信号ＳＬＣ１〜ＳＬＣ４に従い保持される。ラッチ８１〜８４で保持された４つのデジタル画像信号Ｄ１〜Ｄ４は、順次９０度ずつ位相の異なるデータとなって出力される。図１２（ｌ）〜（ｏ）は、ラッチクロック信号ＳＬＣ１〜ＳＬＣ４の波形を示しており、図１２（ｐ）〜（ｓ）は、ラッチクロック信号ＳＬＣ１〜ＳＬＣ４に従い出力されたデジタル画像信号Ｄ１〜Ｄ４を示している。
図１２は、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれをＡ−Ｄ変換器７１〜７４に供給し、Ａ−Ｄ変換器を７１、７２、７３、７４の順に動作させてＡ−Ｄ変換を行った場合について示しているが、４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれを供給するＡ−Ｄ変換器を変えることにより、Ａ−Ｄ変換器の動作順序を変えてもよい。
図１３は、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれを供給するＡ−Ｄ変換器を変更するためのサンプリングクロック切換回路２６８の一例を示す説明図である。この切換回路は、本実施例においてはサンプリングクロック選択回路２６６内部に設けられており、２つのスイッチ２６８ａ，ｂを備えている。２つのスイッチ２６８ａ，ｂを同時に切り替えることにより、サンプリングクロック信号ＳＡＤ２、ＳＡＤ３のそれぞれをＡ−Ｄ変換器７２、７３のどちらにも供給することができる。なお、この場合には、４つのラッチクロック信号ＳＬＣ１〜ＳＬＣ４のそれぞれを供給するラッチを変更するラッチクロック切換回路も必要であるが、サンプリングクロック切換回路２６８と同様であるため図示は省略する。本実施例のサンプリングクロック切換回路２６８が本発明の第１の切換回路に相当し、ラッチクロック切換回路が本発明の第２の切換回路に相当する。なお、Ａ−Ｄ変換器７１〜７４に供給されているスリープ信号ＳＬＰ１については後述する。
図１４は、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれを供給するＡ−Ｄ変換器を変更した場合のデジタル画像信号Ｄ１〜Ｄ４の出力を示すタイミングチャートである。図１４（ａ）〜（ｃ）は、水平同期信号ＨＳＹＮＣ１と、書込サンプリングクロック信号Ｓｗと、ドットクロック信号ＤＣＬＫ１の波形を示している。図１４（ｄ）〜（ｇ）に示す波形は、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４のそれぞれが、Ａ−Ｄ変換器７１、７３、７２、７４に変更して供給されている場合を示している。また、図１４（ｌ）〜（ｏ）に示すように、ラッチクロック信号ＳＬＣ１〜ＳＬＣ４についてもサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４と同様に供給先のラッチが変更されている。このようにサンプリングクロック信号の供給先のＡ−Ｄ変換器を変更する際には、上記の２つの切換回路は、対応するＡ−Ｄ変換器とラッチ（例えば、Ａ−Ｄ変換器７１とラッチ８１）に供給するサンプリングクロック信号とラッチクロック信号との関係が一定の位相関係となるように設定される。このように変更した場合には、順次位相の異なるデジタル画像信号Ｄ１〜Ｄ４が図１４（ｐ）〜（ｓ）に示すように出力される。こうすれば、デジタル画像信号Ｄ１〜Ｄ４を受け取る側の仕様に応じて出力することが可能となる。
図１３に示すスリープ信号ＳＬＰ１は、４個のＡ−Ｄ変換器７１〜７４のうちのいくつかを休止させるために用いられる。例えば、４個のＡ−Ｄ変換器７１〜７４のうち２個のＡ−Ｄ変換器を休止させる場合には、２個のＡ−Ｄ変換器にスリープ信号ＳＬＰ１が供給される。
図１５は、４個のＡ−Ｄ変換器７１〜７４のうち２個のＡ−Ｄ変換器を休止させた場合のタイミングチャートである。このタイミングチャートは、図１３のスイッチ２６８ａ，ｂによりサンプリングクロック信号ＳＡＤ２がＡ−Ｄ変換器７３に供給されている場合を示している。書込サンプリングクロック信号Ｓｗおよびドットクロック信号ＤＣＬＫ１は、第１実施例において説明したように２つのＰＬＬ回路６２，６４（図９）のＮ０，Ｎｗの値を変更することによって調整されている。図１５（ａ）〜（ｃ）は、水平同期信号ＨＳＹＮＣ１と、書込サンプリングクロック信号Ｓｗと、ドットクロック信号ＤＣＬＫ１の波形を示している。図１０に示すサンプリングクロック選択回路２６６において、サンプリングクロック信号Ｓｗとドットクロック信号ＤＣＬＫ１とから互いに１８０度位相の異なる２つのサンプリングクロック信号ＳＡＤ１，ＳＡＤ２が生成され、Ａ−Ｄ変換器７１，７３に供給される。図１５（ｄ），（ｆ）は、サンプリングクロック信号ＳＡＤ１，ＳＡＤ２の波形を示している。このとき、サンプリングクロック選択回路２６６においては、サンプリングクロック信号ＳＡＤ１、ＳＡＤ２のそれぞれと同位相になる不要な信号ＳＡＤ３、ＳＡＤ４（図１５（ｅ），（ｇ））が生成され、Ａ−Ｄ変換器７２，７４に供給される。しかし、Ａ−Ｄ変換器７２，７４にはスリープ信号ＳＬＰ１が供給されているため変換処理は行われない（図１５（ｉ），（ｋ））。なお、不要な信号ＳＡＤ３，ＳＡＤ４については、サンプリングクロック選択回路２６６（図９）内で処理してもよく、この場合にはスリープ信号ＳＬＰ１をサンプリングクロック選択回路２６６に供給すればよい。
図１５（ｄ），（ｆ）に示す２つのサンプリングクロック信号ＳＡＤ１，ＳＡＤ２の位相関係は、４個のＡ−Ｄ変換器を動作させた場合の図１２（ｄ），（ｆ）のサンプリングクロック信号ＳＡＤ１，ＳＡＤ３の位相関係と同じであり、１８０度位相が異なっている。このようにスイッチ２６８ａ，ｂを切り替えれば、Ａ−Ｄ変換器の使用個数が変わった場合にも、サンプリングクロック信号ＳＡＤ１に対し１８０度位相の異なるサンプリングクロック信号を常にＡ−Ｄ変換器７３に供給することが可能である。
サンプリングクロック信号ＳＡＤ１，ＳＡＤ２と同様に、ラッチクロック信号ＳＬＣ１，ＳＬＣ２（図１５（ｌ），（ｍ））をラッチ８１，８３に供給すれば、デジタル画像信号Ｄ１，Ｄ２（図１５（ｐ），（ｒ））を図１２（ｐ），（ｒ）と同じ位相関係で出力できる。この場合にも、デジタル画像信号Ｄ１〜Ｄ４を受け取る側の仕様に応じて出力することが可能となる。
Ａ−Ｄ変換器２２４（図９）から出力されるデジタル画像信号Ｄ１〜Ｄ４は、前述のように順次位相の異なる信号となっている。この４つのデジタル画像信号Ｄ１〜Ｄ４は、図８に示すビデオプロセッサ２２８に取り込まれる。
図１６は、ビデオプロセッサ２２８内部のインタフェース部分に備えられたデジタル画像信号位相調整回路群を示すブロック図である。複数段のデジタル画像信号位相調整回路で構成されたデジタル画像信号位相調整回路群は、各段に含まれる回路数が最終段に向けて次第に減少する階層構造を有している。最終段以外の各段に含まれる複数のデジタル画像信号位相調整回路のそれぞれは、入力された複数のデジタル画像信号を当該段の他のデジタル画像信号位相調整回路とは異なる一定の位相で保持して次段のデジタル画像信号位相調整回路に供給する機能を有している。最終段のデジタル画像信号位相調整回路は、前段から供給されたＮｗ個のデジタル画像信号を同じ位相で保持する機能を有している。
各段のデジタル画像信号位相調整回路はラッチで構成されている。各ラッチには、図９のサンプリングクロック選択回路２６６で生成されたラッチクロック信号ＳＬＣ１〜ＳＬＣ４のいずれかが入力されている。
第１段目の４つのラッチ２３０ａ〜２３０ｄは、Ａ−Ｄ変換部２２４から出力された順次位相の異なるデジタル画像信号Ｄ１〜Ｄ４をビデオプロセッサ２２８内部に取り込むためのラッチである。第２段目の２つのラッチ２３２ａ，２３２ｂは、第１段目の４つのラッチから出力された順次位相の異なる４つのデジタル画像信号Ｄ１〜Ｄ４を１つおきに２つずつまとめて、それぞれ出力するためのラッチである。第３段目のラッチ２３４は、第２段目の２つのラッチ２３２ａ，２３２ｂでそれぞれまとめられた位相の異なる２組のデジタル画像信号をさらに１つにまとめて、同位相のデジタル画像信号Ｄcomとして出力するための回路である。
図１７は、図１６のデジタル画像信号位相調整回路群を用いた場合のデジタル画像信号Ｄ１〜Ｄ４のタイミングチャートである。図１７（ａ）〜（ｄ）は、図１２，図１４に示すＡ−Ｄ変換部２２４から出力された順次位相の異なる４つのデジタル画像信号Ｄ１〜Ｄ４を示している。図１７（ｅ）〜（ｈ）は、ビデオプロセッサ２２８に入力されるラッチクロック信号ＳＬＣ１〜ＳＬＣ４の波形を示している。
図１６の第１段目のラッチ２３０ａ〜２３０ｄには、それぞれデジタル画像信号Ｄ１、Ｄ３、Ｄ２、Ｄ４が入力されている。ラッチ２３０ａは、デジタル画像信号Ｄ１を、ラッチクロック信号ＳＬＣ３でサンプリングして、デジタル画像信号Ｄ１と１８０度位相が異なるデジタル画像信号ＬＤ１を出力する。同様にして、ラッチ２３０ｂ〜２３０ｄからはそれぞれラッチクロック信号ＳＬＣ１、ＳＬＣ４、ＳＬＣ２に従いデジタル画像信号ＬＤ３、ＬＤ２、ＬＤ４が出力される。図１７（ｉ）〜（ｌ）は、ラッチ２３０ａ〜ｄから出力されるデジタル画像信号ＬＤ１、ＬＤ３、ＬＤ２、ＬＤ４を示している。
第２段目のラッチ２３２ａには、順次位相の異なる４つのデジタル画像信号ＬＤ１〜ＬＤ４のうち１つおきのデジタル画像信号ＬＤ１とＬＤ３とが入力されている。ラッチ２３２ａは、デジタル画像信号ＬＤ１、ＬＤ３をラッチクロック信号ＳＬＣ２の立ち上がりエッジでサンプリングして、デジタル画像信号ＬＤ１、ＬＤ３のデータを含むデジタル画像信号ＬＤ５を出力する。同様に、ラッチ２３２ｂはデジタル画像信号ＬＤ２、ＬＤ４をラッチクロック信号ＳＬＣ３でサンプリングして、デジタル画像信号ＬＤ２、ＬＤ４のデータを含むデジタル画像信号ＬＤ６を出力する。図１７（ｍ），（ｎ）は、ラッチ２３２ａ，ｂから出力されるデジタル画像信号ＬＤ５、ＬＤ６を示している。
第３段目のラッチ２３４には、位相の異なる２つのデジタル画像信号ＬＤ５，ＬＤ６が入力されている。ラッチ２３４は、デジタル画像信号ＬＤ５、ＬＤ６をラッチクロック信号ＳＬＣ４でサンプリングして、デジタル画像信号ＬＤ１〜ＬＤ４のデータを含むデジタル画像信号Ｄcom（図１７（ｏ））を出力する。このように、複数段のラッチを用いることによりデジタル画像信号Ｄ１〜Ｄ４を同位相のデジタル画像信号Ｄcomとして出力することができる。
このように、複数段のラッチを用いて、順次位相の異なるいくつかおきの信号をまとめながら同位相の信号としてゆけば、安定したサンプリングを実現することが可能となる。すなわち、この場合には、各ラッチにおいて、まとめる対象となる各デジタル画像信号のデータ変化点とまとめるためのサンプリング点（ラッチクロック信号の立ち上がりエッジ）との間隔を比較的大きく確保することができるため、各デジタル画像信号のデータ変化点でサンプリングしてしまう可能性を低減できる。例えば、図１７に示すように４つの順次位相の異なるデジタル画像信号Ｄ１〜Ｄ４（図１７（ａ）〜（ｄ））が入力されている場合には、ラッチクロック信号ＳＬＣ４から９０度位相を遅らせた信号ＳＬＣ４’（図１７（ｐ））により一度にすべての信号Ｄ１〜Ｄ４をサンプリングして、同位相として出力することも可能である。しかし、この場合にはサンプリング点（ラッチクロック信号ＳＬＣ４’の立ち上がりエッジ）とデジタル画像信号Ｄ１およびＤ４のデータ変化点との間隔がそれぞれ１周期の１／８と小さくなってしまう。これに対し、図１６に示すような複数段のラッチを用いて順次位相の異なる信号を１つおきにサンプリングする場合には、例えば、デジタル画像信号ＬＤ１、ＬＤ３（図１７（ｉ），（ｊ））をラッチクロック信号ＳＬＣ２でサンプリングする場合には、サンプリング点（ラッチクロック信号ＳＬＣ２の立ち上がりエッジ）と２つの信号ＬＤ１、ＬＤ３の変化点との間隔を各信号の１周期の１／４と比較的大きくすることができる。
また、本実施例においては、上述のようにラッチクロック信号ＳＬＣ１〜ＳＬＣ４をＡ−Ｄ変換部２２４に供給するとともにビデオプロセッサ２２８にも供給しているので、Ａ−Ｄ変換部２２４から出力されるデジタル画像信号Ｄ１〜Ｄ４に適したタイミングでサンプリングすることが可能となっている。このようにすれば、動作温度によって各クロック信号の遅延等にバラツキが生じる場合にも、バラツキによる誤動作を回避することができる。
なお、このデジタル画像信号位相調整回路は、本実施例においてはビデオプロセッサ２２８内部に設けられているが、Ａ−Ｄ変換部２２４内部に設けてもよい。この場合には、デジタル画像信号Ｄ１〜Ｄ４を同位相のデジタル画像信号ＤcomとしてＡ−Ｄ変換部２２４から出力することができるので、ビデオプロセッサ２２８にラッチクロック信号ＳＬＣ１〜ＳＬＣ４のすべてを供給しなくて済むという利点がある。この場合にも、ビデオプロセッサ２２８内でデジタル画像信号Ｄcomをサンプリングするためにラッチクロック信号ＳＬＣ１〜ＳＬＣ４の少なくとも１個を供給することが好ましい。
このようにビデオプロセッサ２２８内部に取り込まれたデジタル画像信号Ｄcomは、第１実施例で説明したようにフレームメモリ２６に格納される。
上記第１〜第３実施例においては、水平同期信号ＨＳＹＮＣ１から生成されるドットクロック信号ＤＣＬＫ１を利用してアナログ画像信号ＡＶ１の各画素をサンプリングするのに適したクロック信号を生成している。しかし、ドットクロック信号ＤＣＬＫ１は比較的周波数が高く、プリント基板上に形成された配線を伝送させる場合には、無視できない波形の乱れや遅延等が生じる場合がある。したがって、ドットクロック信号ＤＣＬＫ１は、集積化された１チップ内部で生成および利用して、チップの外部に出力しないことが好ましい。
第３実施例においては、サンプリングクロック生成部２２２とＡ−Ｄ変換部２２４とが１チップに集積化されている場合を想定しているので上記の問題を回避できる。なお、サンプリングクロック生成部２２２とＡ−Ｄ変換部２２４との全てを１チップ化しない場合でも、ドットクロック信号ＤＣＬＫ１をチップの外部に出力しなくて済むように、少なくともＰＬＬ回路６４とサンプリングクロック選択回路２６６とは１チップ内に集積化されていることが好ましい。
フレームメモリ２６に格納されたデジタル画像信号は、ビデオプロセッサ２２８によって読み出され、Ｄ−Ａ変換されたのちアナログ画像信号ＡＶ２として出力される。この動作は、Ａ−Ｄ変換の動作と逆であり、類似しているので、その詳細な説明は省略する。
本実施例において説明した書込サンプリングクロック生成部２２２の内部構成は、読出サンプリングクロック生成部２３０にも同様に適用可能である。
また、図８に示すように、Ｄ−Ａ変換に使用されるサンプリングクロック信号ＳＤＡ１〜ＳＤＡ４は、読出サンプリングクロック生成部２３０において生成され、Ｄ−Ａ変換部３３２に入力されるとともにビデオプロセッサ２２８にも入力されている。したがって、ラッチクロック信号ＳＬＣ１〜ＳＬＣ４がビデオプロセッサ２２８に入力されている場合と同様に、ビデオプロセッサから出力されるＮｒ個のデジタル画像信号に適したタイミングでＤ−Ａ変換することが可能となる。
Ｄ−Ａ変換部３３２でＤ−Ａ変換された部分アナログ画像信号は、ビデオスイッチ３４で順次切り換えられて、１つのアナログ画像信号ＡＶ２に合成される。本実施例においては、図８に示すようにビデオスイッチ３４にはドットクロック信号ＤＣＬＫ２に代えて、サンプリングクロック信号ＳＤＡ１〜ＳＤＡ４が供給されている。この場合には、ビデオスイッチ３４は、各クロック信号毎に位相が順次ずれていることを利用して切換動作を行えばよい。
Ｄ−Ａ変換する場合にも、Ａ−Ｄ変換する場合と同様に、サンプリングクロック生成部２３０とＤ−Ａ変換部３３２とが１チップに集積化されていることが好ましい。また、ビデオスイッチ３４をドットクロック信号ＤＣＬＫ２で動作させる場合には、ビデオスイッチ３４も一緒に集積化することが好ましい。なお、図８では、比較的周波数の高いドットクロック信号ＤＣＬＫ２を読出サンプリングクロック生成部２３０の外部に出力しなくて済むため、集積化しなくてもビデオスイッチ３４において安定した切換動作を実現することができる。
Ｄ．第４実施例：
図１８は、第４実施例における書込サンプリングクロック生成部３２２とＡ−Ｄ変換部３２４の内部構成を示すブロック図である。なお、画像処理装置の全体構成は第３実施例の図８に示す構成とほぼ同じである。本実施例においては、図９に示すＰＬＬ回路６４およびサンプリングクロック選択回路２６６に代えて遅延クロック生成回路３６６が用いられている。したがって、本実施例のＰＬＬ回路６２が本発明における第１の原サンプリングクロック生成回路に相当し、遅延クロック生成回路３６６が第１のサンプリングクロック生成回路に相当する。図１９は、遅延クロック生成回路３６６の内部構成を示すブロック図である。遅延クロック生成回路は、位相比較器３６７と、４つの遅延回路３６８ａ〜３６８ｄを備えている。遅延回路３６８ａ〜３６８ｄのそれぞれは、内部に図示しないＵｐ／Ｄｏｗｎカウンタと遅延調整回路とを備えている。遅延調整回路としては、例えば、複数個の遅延調整用バッファを直列に配置したものを用いることができる。
位相比較器３６７は、入力される２つの信号の位相を比較して、その位相差に応じたＵｐ／Ｄｏｗｎ信号を出力する回路である。位相比較器３６７には、ＰＬＬ回路６２から出力された書込サンプリングクロック信号Ｓｗと遅延回路３６８ｄから出力された帰還信号ＦＢが入力されている。
遅延回路３６８ａ〜３６８ｄの内部に備えられたＵｐ／Ｄｏｗｎカウンタは、位相比較器３６７から出力されたＵｐ／Ｄｏｗｎ信号に応じてカウンタの出力値を変化させる。カウンタの出力値は、遅延調整回路による遅延量の調整に用いられる。例えば、Ｕｐ信号によりカウンタ出力値が大きくなった場合には、遅延調整用バッファの使用個数を増加させて遅延量を大きくし、Ｄｏｗｎ信号によりカウンタ出力値が小さくなった場合には、遅延調整用バッファの使用個数を減少させて遅延量を小さくする。このようにして、４つの遅延回路３６８ａ〜３６８ｄにおける遅延量が調整される。
遅延回路３６８ａに入力した書込サンプリングクロック信号Ｓｗは、４つの遅延回路３６８ａ〜３６８ｄを通過することにより、書込サンプリングクロック信号Ｓｗからほぼ１周期遅れた帰還信号ＦＢとなって、位相比較器３６７に入力される。位相比較器３６７は、再び２つの信号Ｓｗ，ＦＢの位相差に応じたＵｐ／Ｄｏｗｎ信号を出力する。このようにして２つの信号Ｓｗ，ＦＢの位相が調整され、書込サンプリングクロック信号Ｓｗと遅延回路３６８ａ〜３６８ｃから出力される３つの信号とが、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４として遅延クロック生成回路３６６から出力される。このサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４は、それぞれ９０度ずつ位相がずれた信号となっている。また、サンプリングクロック信号ＳＡＤ１〜ＳＡＤ４は、インバータ３６９ａ〜３６９ｄでそれぞれ反転されてラッチクロック信号ＳＬＣ１〜ＳＬＣ４として出力される。
なお、図１９においては、書込サンプリングクロック信号Ｓｗをそのままサンプリングクロック信号ＳＡＤ１として利用しているが、４つの遅延回路３６８ａ〜３６８ｄから出力される信号をサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４として用いてもよい。
また、本実施例においては、Ｕｐ／Ｄｏｗｎカウンタは遅延回路３６８ａ〜３６８ｄのそれぞれに設けられているが、位相比較器３６７の内部に設けてもよい。この場合には、Ｕｐ／Ｄｏｗｎカウンタが１つで済むという利点がある。
このように生成されたサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４およびラッチクロック信号ＳＬＣ１〜ＳＬＣ４を用いても、第３実施例と同様の処理を行うことができる。本実施例においては、第１〜第３実施例と異なり、周波数の高いドットクロック信号ＤＣＬＫ１を生成しなくてもよいため、回路の消費電力を比較的小さくすることができる。また、周波数の高いドットクロック信号ＤＣＬＫ１をプリント基板上の配線を介して伝送する場合の問題（例えば、波形の乱れや遅延）を回避できるため、各回路を実装するためのプリント基板設計が容易となる。
なお、本実施例においては、書込サンプリングクロック生成部３２２の内部構成について説明したが、上記の構成は読出サンプリングクロック生成部２３０においても同様に適用できる。
Ｅ．第５実施例：
図２０は、第５実施例における書込サンプリングクロック生成部４２２とＡ−Ｄ変換部４２４の内部構成を示すブロック図である。なお、画像処理装置の全体構成は図８に示す構成とほぼ同じである。本実施例においては、図９に示すＰＬＬ回路６２に代えて、９０度位相の異なる２つの書込サンプリングクロック信号Ｓｗ１，Ｓｗ２を生成する位相差信号生成回路４６２が用いられている。また、ＰＬＬ回路６４とサンプリングクロック選択回路２６６の代わりにサンプリングクロック反転回路４６６が用いられている。したがって、本実施例においては、位相差信号生成回路４６２が本発明における第１の原サンプリングクロック生成回路に相当し、サンプリングクロック反転回路４６６が第１のサンプリングクロック生成回路に相当する。
位相差信号生成回路４６２は、内部にＰＬＬ回路を備えており、水平同期信号ＨＳＹＮＣ１から書込サンプリングクロック信号Ｓｗ１を出力するとともに、書込サンプリングクロック信号Ｓｗ１と９０度位相の異なるクロック信号Ｓｗ２を出力することができる。この位相差信号生成回路４６２としては、例えば、ＩＣＳ社のＩＣＳ１５２２を用いることができる。
サンプリングクロック反転回路４６６は、入力された書込サンプリングクロック信号Ｓｗ１，Ｓｗ２からサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４を生成する。サンプリングクロック反転回路４６６に入力される信号は９０度位相のずれた信号であるため、反転回路４６６内部で２つの信号Ｓｗ１，Ｓｗ２を反転させた信号を生成すれば、９０度ずつ位相の異なる４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４を容易に生成することができる。なお、４つのサンプリングクロック信号ＳＡＤ１〜ＳＡＤ４は、本実施例においてもラッチクロック信号ＳＬＣ１〜ＳＬＣ４として用いることができる。
この回路構成を用いる場合には、周波数の高いドットクロック信号は、１チップ化された位相差信号生成回路４６２の内部で生成および利用されており、チップの外部に出力されない。したがって、本実施例の位相差信号生成回路４６２を用いた場合にも、第４実施例と同様にプリント基板設計を容易に行うことが可能となる。
本実施例においては、書込サンプリングクロック生成部４２４の内部構成について説明したが、上記の構成は読出サンプリングクロック生成部２３０においても同様に適用できる。
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
第１ないし第３実施例における書込サンプリングクロック生成部２２、１１２、２２２（図２，図６，図９）では、水平同期信号ＨＳＹＮＣ１を第１のＰＬＬ回路６２でＮ０倍に逓倍することによって、書込サンプリングクロック信号Ｓｗを生成しているが、この代わりに、ドットクロック信号ＤＣＬＫ１を１／Ｎｗ（ＮｗはＡ−Ｄ変換器の使用個数）に分周することによって書込サンプリングクロック信号Ｓｗを生成してもよい。この場合には、水平同期信号ＨＳＹＮＣ１を１つのＰＬＬ回路で逓倍することによって、ドットクロック信号ＤＣＬＫ１を生成することができる。換言すれば、書込サンプリングクロック信号Ｓｗを生成するための回路としては、ＰＬＬ回路や分周器などの種々の回路構成を採用することができる。
上述の変形は、第１ないし第３実施例における読出サンプリングクロック生成部３０（図４，図７）における読出サンプリングクロック信号Ｓｒとドットクロック信号ＤＣＬＫ２の生成に係わる回路に関しても適用可能である。
上記第１ないし第３実施例において、ＰＬＬ回路６４（図２，図６，図９）は、アナログ画像信号ＡＶ１の全画素をサンプリングするのに適したドットクロック信号ＤＣＬＫ１を生成するが、ドットクロック信号ＤＣＬＫ１は全画素のサンプリングに適した周波数以外の周波数を有していてもよい。例えば、画素を１／２に間引くのに適したドットクロック信号ＤＣＬＫ１を生成してもよい。すなわち、ドットクロック信号ＤＣＬＫ１は、アナログ画像信号ＡＶ１の画素を、サンプリングするための周波数を有するクロック信号であればよい。これは、読出サンプリングクロック生成部３０（図４，図７）におけるドットクロック信号ＤＣＬＫ２についても同様である。
また、上記第１ないし第５実施例の画像処理装置においては、アナログ画像信号の入力からフレームメモリ２６（図１，図５，図８）へのデジタル画像信号の書き込みまで（Ａ−Ｄ側）と、フレームメモリ２６に書き込まれたデジタル画像信号の読み出しからアナログ画像信号までの出力まで（Ｄ−Ａ側）との双方に本発明の構成を用いているが、どちらか一方についてのみ本発明の構成を用いてもよい。例えば、Ａ−Ｄ側の画像信号の周波数が高く、Ｄ−Ａ側の画像信号の周波数が低い場合には、Ａ−Ｄ側にのみ本発明の構成を用いて、Ｄ−Ａ側については本発明の構成を用いなくてもよい。
上記実施例において、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよく、逆に、ソフトウェアによって実現されていた構成の一部をハードウェアに置き換えるようにしてもよい。
産業上の利用可能性
この発明は、Ａ−Ｄ変換やＤ−Ａ変換の機能を有する種々の画像処理装置に適用可能であり、例えば、液晶プロジェクタなどの投射型表示装置に適用できる。また、液晶パネルを用いた画像表示装置に限らず、ＣＲＴやプラズマディスプレイパネル等の表示手段を用いた画像表示装置や、それらを含む種々の電子機器に適用できる。
Claims (42)
- 画像処理装置であって、
入力される第１のアナログ画像信号の第１の同期信号に同期した第１の周波数をそれぞれ有し、順次位相の異なるＮｗ個の第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成部と、
前記第１のアナログ画像信号のＮｗ個の画素に対するＮｗ個のデジタル画像信号を生成するアナログデジタル変換部と、
を備え、
前記アナログデジタル変換部は、
前記第１のアナログ画像信号が共通に入力され、前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号のそれぞれに応じて前記第１のアナログ画像信号を順次アナログデジタル変換することによって、Ｎｗ個の画素に対する順次位相の異なる前記Ｎｗ個のデジタル画像信号を生成するＮｗ個のアナログデジタル変換器と、
を備え、
前記第１のサンプリングクロック生成部は、
前記第１の同期信号に応じて、前記第１の周波数を有する第１の原サンプリングクロック信号を生成するための第１の原サンプリングクロック生成回路と、
前記第１の原サンプリングクロック信号に応じて、前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成回路と、
を備え、
前記第１のサンプリングクロック生成回路は、前記第１の同期信号と前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号のそれぞれとが一定の位相関係を有するように、前記第１の同期信号のパルスに応じて前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号を初期化することを特徴とする画像処理装置。 - 請求項１記載の画像処理装置であって、
前記第１のサンプリングクロック生成回路は、
前記第１の原サンプリングクロック信号に応じて、前記第１の周波数のＮｗ倍の第２の周波数を有し、前記第１のアナログ画像信号をサンプリングするために適した第１のドットクロック信号を生成する第１のＰＬＬ回路と、
前記第１のドットクロック信号に応じて、前記第１の周波数を有し、前記第１のドットクロック信号の１周期ずつ位相が異なる前記Ｎｗ個の第１のサンプリングクロック信号を抽出する第１のサンプリングクロック抽出回路と、
を備える、画像処理装置。 - 請求項１記載の画像処理装置であって、
前記第１のサンプリングクロック生成回路は、
前記第１の原サンプリングクロック信号を順次遅延させることにより順次位相の異なる前記Ｎｗ個の第１のサンプリングクロック信号を生成する第１の遅延クロック生成回路を備える、画像処理装置。 - 請求項１ないし３のいずれかに記載の画像処理装置であって、さらに、
デジタル画像信号を記憶するための画像メモリと、
前記アナログデジタル変換部から出力された前記Ｎｗ個のデジタル画像信号を前記画像メモリの連続した記憶領域に書き込む書込制御手段と、
を備える、画像処理装置。 - 請求項１ないし４のいずれかに記載の画像処理装置であって、
前記第１のサンプリングクロック生成部は、さらに、
前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号のそれぞれと一定の位相関係を有し、順次位相の異なるＮｗ個の第２のサンプリングクロック信号を生成するための第２のサンプリングクロック生成回路を備え、
前記アナログデジタル変換部は、さらに、
前記Ｎｗ個のアナログデジタル変換器から出力された前記順次位相の異なる前記Ｎｗ個のデジタル画像信号を、前記順次位相の異なるＮｗ個の第２のサンプリングクロック信号に従って保持して出力するＮｗ個の保持回路を備える、画像処理装置。 - 請求項４記載の画像処理装置であって、
前記第１のサンプリングクロック生成部は、さらに、
前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号のそれぞれと一定の位相関係を有し、順次位相の異なるＮｗ個の第２のサンプリングクロック信号を生成するための第２のサンプリングクロック生成回路を備え、
前記アナログデジタル変換部は、さらに、
前記Ｎｗ個のアナログデジタル変換器から出力された前記順次位相の異なる前記Ｎｗ個のデジタル画像信号を、前記順次位相の異なるＮｗ個の第２のサンプリングクロック信号に従って保持して出力するＮｗ個の保持回路を備え、
前記書込制御手段は、前記アナログデジタル変換部から前記Ｎｗ個のデジタル画像信号を供給されるとともに、前記第１のサンプリングクロック生成部から前記順次位相の異なるＮｗ個の第２のサンプリングクロック信号のうち少なくとも１個を供給される、画像処理装置。 - 請求項４または６記載の画像処理装置であって、
前記書込制御手段は、
前記アナログデジタル変換部から供給された前記順次位相の異なるＮｗ個のデジタル画像信号を同位相として出力するための複数段のデジタル画像信号位相調整回路群を備え、
前記複数段のデジタル画像信号位相調整回路群は、各段に含まれる回路数が最終段に向けて次第に減少する階層構造を有しており、
最終段以外の各段に含まれる複数のデジタル画像信号位相調整回路のそれぞれは、入力された複数のデジタル画像信号を当該段の他のデジタル画像信号位相調整回路とは異なる一定の位相で保持して次段のデジタル画像信号位相調整回路に供給し、
前記最終段のデジタル画像信号位相調整回路は、前段から供給された前記Ｎｗ個のデジタル画像信号を同じ位相で保持する、画像処理装置。 - 請求項５または６記載の画像処理装置であって、さらに、
前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号の少なくとも一部を、前記Ｎｗ個のアナログデジタル変換器のうちの任意のアナログデジタル変換器にそれぞれ供給するための第１の切換回路と、
前記順次位相の異なるＮｗ個の第２のサンプリングクロック信号の少なくとも一部を、前記Ｎｗ個の保持回路のうちで前記第１の切換回路によって前記第１のサンプリングクロック信号が供給されたアナログデジタル変換器に対応した保持回路にそれぞれ供給するための第２の切換回路と、
を備える、画像処理装置。 - 請求項１ないし８のいずれかに記載の画像処理装置であって、
前記第１のサンプリングクロック生成部と、前記アナログデジタル変換部とが１チップ内に集積化されている、画像処理装置。 - 画像処理装置であって、
出力される第２のアナログ画像信号の第２の同期信号に同期した第３の周波数をそれぞれ有し、順次位相の異なるＮｒ個の第３のサンプリングクロック信号を生成する第２のサンプリングクロック生成部と、
Ｎｒ個の画素のデジタル画像信号が並列に入力され、前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号にそれぞれ応じて、前記Ｎｒ個の画素のデジタル画像信号をそれぞれデジタルアナログ変換することによって、互いに位相が異なるＮｒ個の部分アナログ画像信号を生成するＮｒ個のデジタルアナログ変換器と、
前記Ｎｒ個のデジタルアナログ変換器から出力された前記Ｎｒ個の部分アナログ画像信号を、順次切り換えることによって、前記第２のアナログ画像信号を生成するビデオスイッチと、
を備え、
前記第２のサンプリングクロック生成部は、
前記第２の同期信号に応じて、前記第３の周波数を有する第２の原サンプリングクロック信号を生成するための第２の原サンプリングクロック生成回路と、
前記第２の原サンプリングクロック信号に応じて、前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号を生成する第３のサンプリングクロック生成回路と、
を備え、
前記第３のサンプリングクロック生成回路は、前記第２の同期信号と前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号のそれぞれとが一定の位相関係を有するように、前記第２の同期信号のパルスに応じて前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号を初期化することを特徴とする画像処理装置。 - 請求項１０記載の画像処理装置であって、
前記第３のサンプリングクロック生成回路は、
前記第２の原サンプリングクロック信号に応じて、前記第３の周波数のＮｒ倍の第４の周波数を有し、前記第２のアナログ画像信号をサンプリングするために適した第２のドットクロック信号を生成する第２のＰＬＬ回路と、
前記第２のドットクロック信号に応じて、前記第３の周波数を有し、前記第２のドットクロック信号の１周期ずつ位相が異なる前記Ｎｒ個の第３のサンプリングクロック信号を抽出する第２のサンプリングクロック抽出回路と、
を備える、画像処理装置。 - 請求項１０記載の画像処理装置であって、
前記第３のサンプリングクロック生成回路は、
前記第２の原サンプリングクロック信号を順次遅延させることにより順次位相の異なる前記Ｎｒ個の第３のサンプリングクロック信号を生成する第２の遅延クロック生成回路を備える、画像処理装置。 - 請求項１０ないし１２のいずれかに記載の画像処理装置であって、さらに、
デジタル画像信号を記憶するための画像メモリと、
前記画像メモリからＮｒ個の画素のデジタル画像信号を読み出す読出制御手段と、
を備える、画像処理装置。 - 請求項１３記載の画像処理装置であって、
前記読出制御手段は、前記第２のサンプリングクロック生成部から前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号のうち少なくとも１個を供給される、画像処理装置。 - 請求項１０ないし１４のいずれかに記載の画像処理装置であって、さらに、
前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号の少なくとも一部を、前記Ｎｒ個のデジタルアナログ変換器のうちの任意のデジタルアナログ変換器にそれぞれ供給するための第３の切換回路を備える、画像処理装置。 - 請求項１０ないし１４のいずれかに記載の画像処理装置であって、
前記第２のサンプリングクロック生成部と、前記Ｎｒ個のデジタルアナログ変換器とが１チップ内に集積化されている、画像処理装置。 - 画像処理装置であって、
入力された第１のアナログ画像信号が共通に入力されるＭｗ（Ｍｗは２以上の整数）個のアナログデジタル変換器を備えるアナログデジタル変換部と、
前記第１のアナログ画像信号の第１の同期信号に同期した第１の周波数をそれぞれ有し、順次位相の異なるＮｗ（Ｎｗは１以上Ｍｗ以下の整数であり、使用されるアナログデジタル変換器の個数を示す）個の第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成部と、
前記アナログデジタル変換器の使用個数Ｎｗに応じて、使用されない（Ｍｗ−Ｎｗ）個のアナログデジタル変換器の動作を停止させるとともに、前記第１のサンプリングクロック生成部の動作を前記使用個数Ｎｗの値に従って制御し、前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号にそれぞれ応じて前記第１のアナログ画像信号を前記Ｎｗ個のアナログデジタル変換器で順次アナログデジタル変換させることによって、前記Ｎｗ個の画素のデジタル画像信号を生成させる書込制御信号調整手段と、
を備えることを特徴とする画像処理装置。 - 請求項１７記載の画像処理装置であって、
前記第１のサンプリングクロック生成部は、
前記第１の同期信号に応じて、前記第１の周波数を有する第１の原サンプリングクロック信号を生成するための第１の原サンプリングクロック生成回路と、
前記第１の原サンプリングクロック信号に応じて、前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成回路と、
を備える、画像処理装置。 - 請求項１８記載の画像処理装置であって、
前記第１のサンプリングクロック生成回路は、前記第１の同期信号と前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号のそれぞれとが一定の位相関係を有するように、前記第１の同期信号のパルスに応じて前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号を初期化する、画像処理装置。 - 請求項１８または１９記載の画像処理装置であって、
前記第１のサンプリングクロック生成回路は、
前記第１の原サンプリングクロック信号に応じて、前記第１の周波数のＮｗ倍の第２の周波数を有し、前記第１のアナログ画像信号をサンプリングするために適した第１のドットクロック信号を生成する第１のＰＬＬ回路と、
前記第１のドットクロック信号に応じて、前記第１の周波数を有し、前記第１のドットクロック信号の１周期ずつ位相が異なる前記Ｎｗ個の第１のサンプリングクロック信号を抽出する第１のサンプリングクロック抽出回路と、
を備える、画像処理装置。 - 請求項１８または１９記載の画像処理装置であって、
前記第１のサンプリングクロック生成回路は、
前記第１の原サンプリングクロック信号を順次遅延させることにより順次位相の異なる前記Ｎｗ個の第１のサンプリングクロック信号を生成する第１の遅延クロック生成回路を備える、画像処理装置。 - 請求項１７ないし２１のいずれかに記載の画像処理装置であって、さらに、
デジタル画像信号を記憶するための画像メモリと、
前記アナログデジタル変換部から出力された前記Ｎｗ個のデジタル画像信号を前記画像メモリの連続した記憶領域に書き込む書込制御手段と、
を備える、画像処理装置。 - 請求項１７ないし２１のいずれかに記載の画像処理装置であって、
前記第１のサンプリングクロック生成部は、さらに、
前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号のそれぞれと一定の位相関係を有し、順次位相の異なるＮｗ個の第２のサンプリングクロック信号を生成するための第２のサンプリングクロック生成回路を備え、
前記アナログデジタル変換部は、さらに、
前記Ｎｗ個のアナログデジタル変換器から出力された前記順次位相の異なる前記Ｎｗ個のデジタル画像信号を、前記順次位相の異なるＮｗ個の第２のサンプリングクロック信号に従って保持して出力するＮｗ個の保持回路を備える、画像処理装置。 - 請求項２２記載の画像処理装置であって、
前記第１のサンプリングクロック生成部は、さらに、
前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号のそれぞれと一定の位相関係を有し、順次位相の異なるＮｗ個の第２のサンプリングクロック信号を生成するための第２のサンプリングクロック生成回路を備え、
前記アナログデジタル変換部は、さらに、
前記Ｎｗ個のアナログデジタル変換器から出力された前記順次位相の異なる前記Ｎｗ個のデジタル画像信号を、前記順次位相の異なるＮｗ個の第２のサンプリングクロック信号に従って保持して出力するＮｗ個の保持回路を備え、
前記書込制御手段は、前記アナログデジタル変換部から前記Ｎｗ個のデジタル画像信号を供給されるとともに、前記第１のサンプリングクロック生成部から前記順次位相の異なるＮｗ個の第２のサンプリングクロック信号のうち少なくとも１個を供給される、画像処理装置。 - 請求項２２または２４記載の画像処理装置であって、
前記書込制御手段は、
前記アナログデジタル変換部から供給された前記順次位相の異なるＮｗ個のデジタル画像信号を同位相として出力するための複数段のデジタル画像信号位相調整回路群を備え、
前記複数段のデジタル画像信号位相調整回路群は、各段に含まれる回路数が最終段に向けて次第に減少する階層構造を有しており、
最終段以外の各段に含まれる複数のデジタル画像信号位相調整回路のそれぞれは、入力された複数のデジタル画像信号を当該段の他のデジタル画像信号位相調整回路とは異なる一定の位相で保持して次段のデジタル画像信号位相調整回路に供給し、
前記最終段のデジタル画像信号位相調整回路は、前段から供給された前記Ｎｗ個のデジタル画像信号を同じ位相で保持する、画像処理装置。 - 請求項２３または２４記載の画像処理装置であって、さらに、
前記順次位相の異なるＮｗ個の第１のサンプリングクロック信号の少なくとも一部を、前記Ｎｗ個のアナログデジタル変換器のうちの任意のアナログデジタル変換器にそれぞれ供給するための第１の切換回路と、
前記順次位相の異なるＮｗ個の第２のサンプリングクロック信号の少なくとも一部を、前記Ｎｗ個の保持回路のうちで前記第１の切換回路によって前記第１のサンプリングクロック信号が供給されたアナログデジタル変換器に対応した保持回路にそれぞれ供給するための第２の切換回路と、
を備える、画像処理装置。 - 請求項１７ないし２６のいずれかに記載の画像処理装置であって、
前記第１のサンプリングクロック生成部と、前記アナログデジタル変換部とが１チップ内に集積化されている、画像処理装置。 - 画像処理装置であって、
Ｍｒ（Ｍｒは２以上の整数）個のデジタルアナログ変換器と、
出力される第２のアナログ画像信号の第２の同期信号に同期した第３の周波数をそれぞれ有し、順次位相の異なるＮｒ（Ｎｒは１以上Ｍｒ以下の整数であり、使用されるデジタルアナログ変換器の個数を示す）個の第３のサンプリングクロック信号を生成する第２のサンプリングクロック生成部と、
前記デジタルアナログ変換器の使用個数Ｎｒに応じて、使用されない（Ｍｒ−Ｎｒ）個のデジタルアナログ変換器の動作を停止させるとともに、前記第２のサンプリングクロック生成部の動作を前記使用個数Ｎｒの値に従って制御し、前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号にそれぞれ応じて前記Ｎｒ個の画素のデジタル画像信号を前記Ｎｒ個のデジタルアナログ変換器で順次デジタルアナログ変換させることによって、互いに位相が異なるＮｒ個の部分アナログ画像信号を生成させる読出制御信号調整手段と、
前記Ｎｒ個のデジタルアナログ変換器から出力された前記Ｎｒ個の部分アナログ画像信号を、順次切り換えることによって、前記第２のアナログ画像信号を生成するビデオスイッチと、
を備えることを特徴とする画像処理装置。 - 請求項２８記載の画像処理装置であって、
前記第２のサンプリングクロック生成部は、
前記第２の同期信号に応じて、前記第３の周波数を有する第２の原サンプリングクロック信号を生成するための第２の原サンプリングクロック生成回路と、
前記第２の原サンプリングクロック信号に応じて、前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号を生成する第３のサンプリングクロック生成回路と、
を備える、画像処理装置。 - 請求項２９記載の画像処理装置であって、
前記第３のサンプリングクロック生成回路は、前記第２の同期信号と前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号のそれぞれとが一定の位相関係を有するように、前記第２の同期信号のパルスに応じて前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号を初期化する、画像処理装置。 - 請求項２９または３０記載の画像処理装置であって、
前記第３のサンプリングクロック生成回路は、
前記第２の原サンプリングクロック信号に応じて、前記第３の周波数のＮｒ倍の第４の周波数を有し、前記第２のアナログ画像信号をサンプリングするために適した第２のドットクロック信号を生成する第２のＰＬＬ回路と、
前記第２のドットクロック信号に応じて、前記第３の周波数を有し、前記第２のドットクロック信号の１周期ずつ位相が異なる前記Ｎｒ個の第３のサンプリングクロック信号を抽出する第２のサンプリングクロック抽出回路と、
を備える、画像処理装置。 - 請求項２９または３０記載の画像処理装置であって、
前記第３のサンプリングクロック生成回路は、
前記第２の原サンプリングクロック信号を順次遅延させることにより順次位相の異なる前記Ｎｒ個の第３のサンプリングクロック信号を生成する第２の遅延クロック生成回路を備える、画像処理装置。 - 請求項２８ないし３２のいずれかに記載の画像処理装置であって、さらに、
デジタル画像信号を記憶するための画像メモリと、
前記画像メモリからＮｒ個の画素のデジタル画像信号を読み出す読出制御手段と、
を備える、画像処理装置。 - 請求項３３記載の画像処理装置であって、
前記読出制御手段は、前記第２のサンプリングクロック生成部から前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号のうち少なくとも１個を供給される、画像処理装置。 - 請求項２８ないし３４のいずれかに記載の画像処理装置であって、さらに、
前記順次位相の異なるＮｒ個の第３のサンプリングクロック信号の少なくとも一部を、前記Ｎｒ個のデジタルアナログ変換器のうちの任意のデジタルアナログ変換器にそれぞれ供給するための第３の切換回路を備える、画像処理装置。 - 請求項２８ないし３５のいずれかに記載の画像処理装置であって、
前記第２のサンプリングクロック生成部と、前記Ｍｒ個のデジタルアナログ変換器とが１チップ内に集積化されている、画像処理装置。 - 請求項１ないし９、１８ないし２７のいずれかに記載の画像処理装置であって、さらに、
前記第１の原サンプリングクロック信号から、前記第１の原サンプリングクロック信号と同周期であり、Ｎｗ個の前記デジタル画像信号を処理するのに適した位相を有する外部サンプリングクロック信号を生成する位相調整回路を備える、画像処理装置。 - 請求項１ないし９、３７のいずれかに記載の画像処理装置であって、
カラー画像を表すための複数の色信号のそれぞれに関して前記Ｎｗ個のアナログデジタル変換器をそれぞれ備えており、各色信号のための前記Ｎｗ個のアナログデジタル変換器がそれぞれ別個の集積回路に集積化されている、画像処理装置。 - 請求項１０ないし１６のいずれかに記載の画像処理装置であって、
カラー画像を表すための複数の色信号のそれぞれに関して前記Ｎｒ個のデジタルアナログ変換器をそれぞれ備えており、各色信号のための前記Ｎｒ個のデジタルアナログ変換器がそれぞれ別個の集積回路に集積化されている、画像処理装置。 - 請求項１７ないし２７、３７のいずれかに記載の画像処理装置であって、
カラー画像を表すための複数の色信号のそれぞれに関して前記Ｍｗ個のアナログデジタル変換器をそれぞれ備えており、各色信号のための前記Ｍｗ個のアナログデジタル変換器がそれぞれ別個の集積回路に集積化されている、画像処理装置。 - 請求項２８ないし３６のいずれかに記載の画像処理装置であって、
カラー画像を表すための複数の色信号のそれぞれに関して前記Ｍｒ個のデジタルアナログ変換器をそれぞれ備えており、各色信号のための前記Ｍｒ個のデジタルアナログ変換器がそれぞれ別個の集積回路に集積化されている、画像処理装置。 - 請求項１，１０，１７，２８のいずれかに記載の画像処理装置と、
前記画像処理装置により処理された画像を表示する表示手段と、
を備える、画像表示装置。
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