JP2007522550A - Dmaデバイス用リアルタイムデバッグサポート及びその方法 - Google Patents
Dmaデバイス用リアルタイムデバッグサポート及びその方法 Download PDFInfo
- Publication number
- JP2007522550A JP2007522550A JP2006551090A JP2006551090A JP2007522550A JP 2007522550 A JP2007522550 A JP 2007522550A JP 2006551090 A JP2006551090 A JP 2006551090A JP 2006551090 A JP2006551090 A JP 2006551090A JP 2007522550 A JP2007522550 A JP 2007522550A
- Authority
- JP
- Japan
- Prior art keywords
- debug
- channel
- information
- transfer
- memory access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/349—Performance evaluation by tracing or monitoring for interfaces, buses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/3485—Performance evaluation by tracing or monitoring for I/O devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3636—Software debugging by tracing the execution of the program
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Hardware Design (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
図中の構成要素は、当業者にとって、簡潔明瞭を期して示されており、必ずしも実寸に基づいて図示されていないことは明らかである。例えば、本発明の実施形態の理解をより深めるため、図中の構成要素の一部の寸法が他の構成要素よりも誇張されている。
Claims (48)
- 通信バスと、
前記通信バスに接続され、ダイレクトメモリアクセス装置が情報チャンネルを制御し、各情報チャンネルがチャンネル転送を介してシステム内のソースから送り先に情報を転送するダイレクトメモリアクセス装置と、
前記ダイレクトメモリアクセス装置に接続され、少なくとも一つの所定チャンネルについてDMAチャンネル転送境界の存在を確認するデバッグメッセージを提供するデバッグ制御回路網と
を備えるシステム。 - 請求項1記載のシステムにおいて、
前記デバッグ制御回路網は、更に、前記デバッグメッセージがチャンネル転送境界の存在を確認する前記ダイレクトメモリアクセス装置によって制御される情報チャンネルがどれであるかを選択するためのプログラマブル制御手段を備えるシステム。 - 請求項1記載のシステムにおいて、
前記デバッグ制御回路網によって提供される前記デバッグメッセージのうちの一つは、少なくとも一つの所定チャンネルについてチャンネル転送が開始したことを示すシステム。 - 請求項3記載のシステムにおいて、
前記デバッグメッセージのうちの一つは、更に、少なくとも一つの所定チャンネルの状態パラメータを示すシステム。 - 請求項4記載のシステムにおいて、
前記状態パラメータは、少なくとも一つの所定チャンネルのチャンネル優先度、少なくとも一つの所定チャンネルの利用係数、及び少なくとも一つの所定チャンネルに関連して転送エラーが以前に生じたか否か、のうちの一つを含むシステム。 - 請求項3記載のシステムにおいて、
前記デバッグメッセージのうちの一つは、更に、情報を転送し始めるための前記ダイレクトメモリアクセス装置によるリクエスト受信と、その情報の実際の転送との間のシステムディレイを表す前記チャンネル転送に関する待機時間を示すシステム。 - 請求項1記載のシステムにおいて、
前記デバッグ制御回路網によって提供される前記デバッグメッセージのうちの一つは、少なくとも一つの所定チャンネルについてチャンネル転送が終了したことを示すシステム。 - 請求項1記載のシステムにおいて、
前記デバッグ制御回路網によって提供される前記デバッグメッセージのうちの一つは、少なくとも一つの所定チャンネルの複数のマイナーループ反復がそれぞれ開始したことを示すシステム。 - 請求項1記載のシステムにおいて、
前記デバッグ制御回路網によって提供される前記デバッグメッセージのうちの一つは、少なくとも一つの所定チャンネルの複数のマイナーループ反復がそれぞれ終了したことを示すシステム。 - 請求項1記載のシステムにおいて、
前記デバッグ制御回路網によって提供される前記デバッグメッセージのうちの一つは、少なくとも一つの所定チャンネルの定期的状態を示すシステム。 - 請求項1記載のシステムは、更に
各システムユニットが前記通信バスに接続され、前記デバッグ制御回路網が更に前記デバッグメッセージを提供するための複数のデバッグモジュールを有し、各デバッグモジュールが複数のシステムユニットのうちの所定の一つに接続された複数のシステムユニットと、
前記デバッグメッセージをデバッグポートに提供するため複数のデバッグモジュールに接続されたデバッグポートロジックと
を備えるシステム。 - 通信バスと、
前記通信バスに接続され、前記ダイレクトメモリアクセス装置が情報チャンネルを制御し、各情報チャンネルがチャンネル転送を介してシステム内のソースから送り先に情報を転送するダイレクトメモリアクセス装置と、
前記ダイレクトメモリアクセス装置に接続され、デバッグ制御回路網が少なくとも一つの所定チャンネルについて少なくとも一つの状態パラメータを定期的に規定するデバッグメッセージを提供するデバッグ制御回路網と
を備えるシステム。 - 請求項12記載のシステムにおいて、
少なくとも一つの状態パラメータは、更に、少なくとも一つの所定チャンネルのチャンネル優先度、少なくとも一つの所定チャンネルの利用係数、及び少なくとも一つの所定チャンネルに関連して転送エラーが以前に生じたか否か、のうちの一つを含むシステム。 - 請求項12記載のシステムにおいて、
前記デバッグ制御回路網は、更に、デバッグメッセージを提供し、各デバッグメッセージは、チャンネル転送が開始したことを示すシステム。 - 請求項12記載のシステムにおいて、
前記デバッグ制御回路網は、更に、デバッグメッセージを提供し、各デバッグメッセージは、チャンネル転送が終了したことを示すシステム。 - 請求項12記載のシステムにおいて、
前記デバッグ制御回路網は、各情報チャンネルについて前記デバッグメッセージの選択的な生成を有効にするようにプログラム化されているシステム。 - 請求項12記載のシステムにおいて、
前記デバッグ制御回路網は、更に、少なくとも一つの所定チャンネルの所定の監視ポイント条件である監視ポイントインジケータを生成し、前記所定の監視ポイント条件が前記ダイレクトメモリアクセス装置の活動に基づく監視ポイント条件であるシステム。 - 請求項17記載のシステムにおいて、
前記デバッグ制御回路網は、更に、複数の監視ポイントインジケータを生成し、各監視ポイントインジケータは、前記情報チャンネルのうち異なるチャンネルの監視ポイント条件を示すシステム。 - 請求項12記載のシステム、更に
少なくとも一つの所定チャンネルについて少なくとも一つの状態パラメータを定期的に規定するデバッグメッセージの提供を有効及び無効にする制御シグナルを保存するための制御レジスタを備えるシステム。 - 請求項12記載のシステムにおいて、
前記ダイレクトメモリアクセス装置は、メジャーループ反復を形成する複数のマイナーループ反復を含む同じチャンネル内のネスト化された情報の転送を実行するシステム。 - 請求項12記載のシステムにおいて、
前記各デバッグメッセージは、メッセージタイプフィールド、チャンネル確認フィールド、及び状態情報フィールドを含む所定のビットフィールドからなる複数のビットメッセージを含むシステム。 - 通信バスと、
前記通信バスに接続され、ダイレクトメモリアクセス装置が複数の情報チャンネルを制御し、各情報チャンネルがチャンネル転送を介してシステム内のソースから送り先に情報を転送するダイレクトメモリアクセス装置と、
前記ダイレクトメモリアクセス装置に接続され、デバッグ制御回路網がチャンネル毎にプログラム化されることにより、前記ダイレクトメモリアクセス装置の操作パラメータに関するデバッグメッセージを選択的に提供するデバッグ制御回路網と
を備えるシステム。 - 請求項22記載のシステムにおいて、
前記ダイレクトメモリアクセス装置の操作パラメータは、転送境界が生じたか否かと定期的状態情報とのうちの少なくとも一つに関する情報を含むシステム。 - 請求項22記載のシステムにおいて、
前記デバッグ制御回路網は、更に、前記ダイレクトメモリアクセス装置がチャンネル転送リクエストを受信した後にチャンネル転送を開始する前記ダイレクトメモリアクセス装置のシステムディレイに関する待機時間情報を含む少なくとも一つのデバッグメッセージを提供するシステム。 - システムのリアルタイムデバッグサポート方法であって、
通信バスを提供するステップと、
ダイレクトメモリアクセス(DMA)装置を前記通信バスに接続するステップであって、前記ダイレクトメモリアクセス装置が情報チャンネルを制御し、各情報チャンネルがチャンネル転送を介してシステム内のソースから送り先に情報を転送するステップと、
デバッグ制御回路網を前記ダイレクトメモリアクセス装置に接続するステップと、
前記情報チャンネルのうちの少なくとも一つの所定チャンネルについてDMAチャンネル転送境界の存在を確認するデバッグメッセージを提供するステップと
を備える方法。 - 請求項25記載の方法は、更に
前記デバッグメッセージがチャンネル転送境界の存在を確認する前記ダイレクトメモリアクセス装置によって制御される前記情報チャンネルをどれにするかをプログラミング及び選択するステップを備える方法。 - 請求項25記載の方法は、更に
前記デバッグ制御回路網によって提供される前記デバッグメッセージのうちの一つを用いるステップであって、少なくとも一つの所定チャンネルについてチャンネル転送が開始したことを示すステップを備える方法。 - 請求項27記載の方法は、更に
前記デバッグメッセージのうちの一つを用いるステップであって、少なくとも一つの所定チャンネルの状態パラメータを示すステップを備える方法。 - 請求項28記載の方法は、更に
前記状態パラメータを用いるステップであって、少なくとも一つの所定チャンネルのチャンネル優先度、少なくとも一つの所定チャンネルの利用率及び少なくとも一つの所定チャンネルとの関連で転送エラーが以前に生じたか否か、のうちの一つを示すステップを備える方法。 - 請求項27記載の方法は、更に
前記デバッグメッセージのうちの一つを用いるステップであって、情報を転送し始めるための前記ダイレクトメモリアクセス装置によるリクエスト受信と、その情報の実際の転送との間のシステムディレイを表す前記チャンネル転送に関する待機時間を更に示すステップを備える方法。 - 請求項25記載の方法は、更に
前記デバッグ制御回路網が提供する前記デバッグメッセージのうちの一つを用いるステップであって、少なくとも一つの所定チャンネルについてチャンネル転送が終了したことを示すステップを備える方法。 - 請求項25記載の方法は、更に
前記デバッグ制御回路網が提供する前記デバッグメッセージのうちの一つを用いるステップであって、少なくとも一つの所定チャンネルの複数のマイナーループ反復がそれぞれ開始したことを示すステップを備える方法。 - 請求項25記載の方法は、更に
前記デバッグ制御回路網が提供する前記デバッグメッセージのうちの一つを用いるステップであって、少なくとも一つの所定チャンネルの複数のマイナーループ反復がそれぞれ終了したことを示すステップを備える方法。 - 請求項25記載の方法は、更に
前記デバッグ制御回路網が提供する前記デバッグメッセージのうちの一つを用いるステップであって、少なくとも一つの所定チャンネルの所定の状態パラメータを定期的に示すステップを備える方法。 - 請求項25記載の方法は、更に
複数のシステムユニットを提供するステップであって、各システムユニットは前記通信バスに接続されているステップと、
前記デバッグメッセージを提供するため複数のデバッグモジュールを提供するステップであって、各デバッグモジュールが複数のシステムユニットのうちの所定の一つに接続されているステップと、
前記デバッグメッセージをデバッグポートに提供するためデバッグポートロジックを複数のデバッグモジュールに接続するステップと
を備える方法。 - システムのリアルタイムデバッグサポート方法であって、
通信バスを提供するステップと、
ダイレクトメモリアクセス(DMA)装置を前記通信バスに接続するステップであって、前記ダイレクトメモリアクセス装置が情報チャンネルを制御し、各情報チャンネルがチャンネル転送を介して前記システム内のソースから送り先に情報を転送するステップと、
少なくとも一つの所定チャンネルについて少なくとも一つの状態パラメータを定期的に規定するデバッグメッセージを提供するための前記ダイレクトメモリアクセス装置にデバッグ制御回路網を接続するステップと
を備える方法。 - 請求項36記載の方法は、更に
少なくとも一つの所定チャンネルのチャンネル優先度、少なくとも一つの所定チャンネルの利用係数、及び少なくとも一つの所定チャンネルに関連して転送エラーが以前に生じたか否か、のうちの一つとして少なくとも一つの状態パラメータを実行するステップを備える方法。 - 請求項36記載の方法は、更に
チャンネル転送が開始したことを示すデバッグメッセージを提供するステップを備える方法。 - 請求項36記載の方法は、更に
チャンネル転送が終了したことを示すデバッグメッセージを提供するステップを備える方法。 - 請求項36記載の方法は、更に
各情報チャンネルについて前記デバッグメッセージの選択的な生成を有効とするステップを備える方法。 - 請求項36記載の方法は、更に
少なくとも一つの所定チャンネルの所定の監視ポイント条件である監視ポイントインジケータを生成するステップであって、前記所定の監視ポイント条件が前記ダイレクトメモリアクセス装置の活動に基づく監視ポイント条件であるステップを備える方法。 - 請求項41記載の方法は、更に
複数の監視ポイントインジケータを生成するステップであって、前記各インジケータが前記情報チャンネルのうち異なるチャンネルの監視ポイント条件を示すステップを備える方法。 - 請求項36記載の方法は、更に
制御レジスタを用いるステップであって、少なくとも一つの所定チャンネルについて少なくとも一つの状態パラメータを定期的に規定するデバッグメッセージの提供を有効及び無効とする制御シグナルを保存するステップを備える方法。 - 請求項36記載の方法は、更に
同じチャンネル内のネスト化された情報の転送を実行するステップであって、ネスト化された情報の転送がそれぞれメジャーループ反復を形成する複数のマイナーループ反復を含むステップを備える方法。 - 請求項36記載の方法は、更に
メッセージタイプフィールド、チャンネル確認フィールド及び状態情報フィールドを含む所定のビットフィールドを備える複数のビットメッセージとして、各デバッグメッセージを実行するステップを備える方法。 - システムのリアルタイムデバッグサポート方法であって、
通信バスを提供するステップと、
ダイレクトメモリアクセス(DMA)装置を前記通信バスに接続するステップであって、前記ダイレクトメモリアクセス装置が複数の情報チャンネルを制御し、各情報チャンネルがチャンネル転送を介して前記システム内のソースから送り先に情報を転送するステップと、
デバッグ制御回路網を前記ダイレクトメモリアクセス装置に接続するステップであって、前記デバッグ制御回路網がチャンネル毎にプログラム化されることにより前記ダイレクトメモリアクセス装置の操作パラメータに関するデバッグメッセージを選択的に提供するステップと
を備える方法。 - 請求項46記載の方法は、更に
転送境界が生じたか否かと定期的状態情報とのうちの少なくとも一つに関する情報として前記ダイレクトメモリアクセス装置の前記操作パラメータを実行するステップを備える方法。 - 請求項46記載の方法は、更に
前記ダイレクトメモリアクセス装置がチャンネル転送リクエストを受信した後にチャンネル転送を開始する前記ダイレクトメモリアクセス装置のシステムディレイに関する待機時間情報を含む少なくとも一つのデバッグメッセージを提供するステップを備える方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/764,110 US6920586B1 (en) | 2004-01-23 | 2004-01-23 | Real-time debug support for a DMA device and method thereof |
PCT/US2004/043491 WO2005073855A1 (en) | 2004-01-23 | 2004-12-21 | Real-time debug support for a dma device and method thereof |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007522550A true JP2007522550A (ja) | 2007-08-09 |
JP2007522550A5 JP2007522550A5 (ja) | 2007-12-20 |
JP4531773B2 JP4531773B2 (ja) | 2010-08-25 |
Family
ID=34740159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006551090A Expired - Fee Related JP4531773B2 (ja) | 2004-01-23 | 2004-12-21 | Dmaデバイス用リアルタイムデバッグサポート及びその方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US6920586B1 (ja) |
JP (1) | JP4531773B2 (ja) |
KR (1) | KR101045475B1 (ja) |
CN (1) | CN100440154C (ja) |
TW (1) | TWI354885B (ja) |
WO (1) | WO2005073855A1 (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6920586B1 (en) * | 2004-01-23 | 2005-07-19 | Freescale Semiconductor, Inc. | Real-time debug support for a DMA device and method thereof |
EP1899827B1 (en) * | 2005-06-30 | 2010-09-08 | Freescale Semiconductor, Inc. | Device and method for executing a dma task |
DE602005027003D1 (de) * | 2005-06-30 | 2011-04-28 | Freescale Semiconductor Inc | Einrichtung und verfahren zur steuerung einer ausführung einer dma-task |
EP1899825B1 (en) * | 2005-06-30 | 2009-07-22 | Freescale Semiconductor, Inc. | Device and method for controlling multiple dma tasks |
CN101218570B (zh) * | 2005-06-30 | 2010-05-26 | 飞思卡尔半导体公司 | 在直接存储器存取任务请求之间进行仲裁的装置和方法 |
US7757028B2 (en) * | 2005-12-22 | 2010-07-13 | Intuitive Surgical Operations, Inc. | Multi-priority messaging |
US8054752B2 (en) | 2005-12-22 | 2011-11-08 | Intuitive Surgical Operations, Inc. | Synchronous data communication |
US7756036B2 (en) * | 2005-12-22 | 2010-07-13 | Intuitive Surgical Operations, Inc. | Synchronous data communication |
US7865704B2 (en) | 2006-03-29 | 2011-01-04 | Freescale Semiconductor, Inc. | Selective instruction breakpoint generation based on a count of instruction source events |
US8160084B2 (en) * | 2006-09-22 | 2012-04-17 | Nokia Corporation | Method for time-stamping messages |
US7958401B2 (en) * | 2008-07-25 | 2011-06-07 | Freescale Semiconductor, Inc. | Debug trace messaging with one or more characteristic indicators |
US8024620B2 (en) * | 2008-07-25 | 2011-09-20 | Freescale Semiconductor, Inc. | Dynamic address-type selection control in a data processing system |
US8402258B2 (en) | 2008-07-25 | 2013-03-19 | Freescale Semiconductor, Inc. | Debug message generation using a selected address type |
US8250250B2 (en) * | 2009-10-28 | 2012-08-21 | Apple Inc. | Using central direct memory access (CDMA) controller to test integrated circuit |
US8638792B2 (en) * | 2010-01-22 | 2014-01-28 | Synopsys, Inc. | Packet switch based logic replication |
US8397195B2 (en) * | 2010-01-22 | 2013-03-12 | Synopsys, Inc. | Method and system for packet switch based logic replication |
JP5528939B2 (ja) * | 2010-07-29 | 2014-06-25 | ルネサスエレクトロニクス株式会社 | マイクロコンピュータ |
US8713370B2 (en) * | 2011-08-11 | 2014-04-29 | Apple Inc. | Non-intrusive processor tracing |
US9256399B2 (en) * | 2013-06-27 | 2016-02-09 | Atmel Corporation | Breaking program execution on events |
US9830245B2 (en) | 2013-06-27 | 2017-11-28 | Atmel Corporation | Tracing events in an autonomous event system |
US9645870B2 (en) | 2013-06-27 | 2017-05-09 | Atmel Corporation | System for debugging DMA system data transfer |
US9552279B2 (en) * | 2013-08-16 | 2017-01-24 | Nxp Usa, Inc. | Data bus network interface module and method therefor |
WO2015075505A1 (en) * | 2013-11-22 | 2015-05-28 | Freescale Semiconductor, Inc. | Apparatus and method for external access to core resources of a processor, semiconductor systems development tool comprising the apparatus, and computer program product and non-transitory computer-readable storage medium associated with the method |
US9419621B1 (en) | 2015-09-18 | 2016-08-16 | Freescale Semiconductor, Inc. | System on chip and method of operating a system on chip |
US11231987B1 (en) * | 2019-06-28 | 2022-01-25 | Amazon Technologies, Inc. | Debugging of memory operations |
US11099966B2 (en) * | 2020-01-09 | 2021-08-24 | International Business Machines Corporation | Efficient generation of instrumentation data for direct memory access operations |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02308345A (ja) * | 1989-05-24 | 1990-12-21 | Hitachi Ltd | 端末装置のデータ収集システム |
JP2003006003A (ja) * | 2001-06-18 | 2003-01-10 | Mitsubishi Electric Corp | Dmaコントローラおよび半導体集積回路 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4688166A (en) | 1984-08-03 | 1987-08-18 | Motorola Computer Systems, Inc. | Direct memory access controller supporting multiple input/output controllers and memory units |
AU651321B2 (en) * | 1989-09-08 | 1994-07-21 | Network Appliance, Inc. | Multiple facility operating system architecture |
KR960016648B1 (ko) * | 1993-12-29 | 1996-12-19 | 현대전자산업 주식회사 | 커먼 컨트롤 중복 스위치 방법 |
US6085037A (en) * | 1996-09-13 | 2000-07-04 | Concord Camera Corp. | APS camera structure for film preloading |
US6145007A (en) * | 1997-11-14 | 2000-11-07 | Cirrus Logic, Inc. | Interprocessor communication circuitry and methods |
US6145122A (en) | 1998-04-27 | 2000-11-07 | Motorola, Inc. | Development interface for a data processor |
US6032269A (en) * | 1998-06-30 | 2000-02-29 | Digi-Data Corporation | Firmware recovery from hanging channels by buffer analysis |
EP1157324A4 (en) * | 1998-12-18 | 2009-06-17 | Triconex Corp | PROCESS AND DEVICE FOR PROCESSING CONTROL USING A MULTIPLE REDUNDANT PROCESS CONTROL SYSTEM |
US6654801B2 (en) * | 1999-01-04 | 2003-11-25 | Cisco Technology, Inc. | Remote system administration and seamless service integration of a data communication network management system |
US6567933B1 (en) * | 1999-02-19 | 2003-05-20 | Texas Instruments Incorporated | Emulation suspension mode with stop mode extension |
US6615370B1 (en) * | 1999-10-01 | 2003-09-02 | Hitachi, Ltd. | Circuit for storing trace information |
US6816924B2 (en) * | 2000-08-10 | 2004-11-09 | Infineon Technologies North America Corp. | System and method for tracing ATM cells and deriving trigger signals |
US6470071B1 (en) | 2001-01-31 | 2002-10-22 | General Electric Company | Real time data acquisition system including decoupled host computer |
US20020174207A1 (en) * | 2001-02-28 | 2002-11-21 | Abdella Battou | Self-healing hierarchical network management system, and methods and apparatus therefor |
US7058858B2 (en) * | 2001-04-23 | 2006-06-06 | Hewlett-Packard Development Company, L.P. | Systems and methods for providing automated diagnostic services for a cluster computer system |
US20030172189A1 (en) * | 2001-07-02 | 2003-09-11 | Globespanvirata Incorporated | Communications system using rings architecture |
WO2003034225A2 (en) | 2001-10-12 | 2003-04-24 | Pts Corporation | Debugging of processors |
US6877114B2 (en) | 2002-02-14 | 2005-04-05 | Delphi Technologies, Inc. | On-chip instrumentation |
US6920586B1 (en) * | 2004-01-23 | 2005-07-19 | Freescale Semiconductor, Inc. | Real-time debug support for a DMA device and method thereof |
-
2004
- 2004-01-23 US US10/764,110 patent/US6920586B1/en not_active Expired - Fee Related
- 2004-12-21 JP JP2006551090A patent/JP4531773B2/ja not_active Expired - Fee Related
- 2004-12-21 CN CNB2004800407262A patent/CN100440154C/zh not_active Expired - Fee Related
- 2004-12-21 WO PCT/US2004/043491 patent/WO2005073855A1/en active Application Filing
- 2004-12-21 KR KR1020067014758A patent/KR101045475B1/ko not_active IP Right Cessation
-
2005
- 2005-01-04 TW TW094100177A patent/TWI354885B/zh not_active IP Right Cessation
- 2005-04-06 US US11/099,889 patent/US7287194B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02308345A (ja) * | 1989-05-24 | 1990-12-21 | Hitachi Ltd | 端末装置のデータ収集システム |
JP2003006003A (ja) * | 2001-06-18 | 2003-01-10 | Mitsubishi Electric Corp | Dmaコントローラおよび半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
CN1906589A (zh) | 2007-01-31 |
US6920586B1 (en) | 2005-07-19 |
TW200602852A (en) | 2006-01-16 |
KR20060126734A (ko) | 2006-12-08 |
CN100440154C (zh) | 2008-12-03 |
KR101045475B1 (ko) | 2011-06-30 |
US7287194B2 (en) | 2007-10-23 |
JP4531773B2 (ja) | 2010-08-25 |
US20050193256A1 (en) | 2005-09-01 |
WO2005073855A1 (en) | 2005-08-11 |
TWI354885B (en) | 2011-12-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4531773B2 (ja) | Dmaデバイス用リアルタイムデバッグサポート及びその方法 | |
JP4987182B2 (ja) | コンピュータシステム | |
JP4805163B2 (ja) | 多数の時間領域群を有するシステムでイベント群を時間順序付けする装置及び方法 | |
EP0849669B1 (en) | Diagnostic system and procedure in an integrated circuit device | |
JP2021531530A (ja) | デバッグコントローラ回路 | |
JP4652394B2 (ja) | マルチバーストプロトコルデバイスコントローラ | |
JP2000222254A (ja) | 性能評価のためのヒストグラム計数を行うシステムと方法 | |
JP2003006003A (ja) | Dmaコントローラおよび半導体集積回路 | |
JP4865943B2 (ja) | コンピュータシステム | |
JP2006195867A (ja) | バス調停方法及び半導体装置 | |
JP2004326462A (ja) | マルチプロセサシステム | |
JP2001154876A (ja) | マイクロコンピュータデバッグアーキテクチャ及び方法 | |
TW201643684A (zh) | 用於配置具有軟錯誤檢測和低佈線複雜度的多個寄存器的系統和方法 | |
US9208008B2 (en) | Method and apparatus for multi-chip reduced pin cross triggering to enhance debug experience | |
US7231568B2 (en) | System debugging device and system debugging method | |
US20040054843A1 (en) | Configuration and method having a first device and a second device connected to the first device through a cross bar | |
US8468394B2 (en) | Method of tracing selected activities within a data processing system by tagging selected items and tracing the tagged items | |
JP2009163531A (ja) | 割り込み管理機構およびマイクロコンピュータ | |
JP2011170691A (ja) | 周辺デバイス部のオンラインテスト機能を備えたcpuボード、及びそのオンラインテスト方法 | |
JP6188895B1 (ja) | 車載制御プログラムの実行時データ取得方法および車載制御装置 | |
JP2020140380A (ja) | 半導体装置及びデバッグシステム | |
Medardoni et al. | Capturing the interaction of the communication, memory and I/O subsystems in memory-centric industrial MPSoC platforms | |
US20230418472A1 (en) | Methods and apparatus to schedule memory operations | |
JPH0399337A (ja) | データ処理ユニットの診断方法、データ処理ユニット、データ処理システム | |
JP2003281087A (ja) | メモリターゲット装置及びデータ転送システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071026 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071026 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100506 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100511 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100609 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |