JP2009163531A

JP2009163531A - 割り込み管理機構およびマイクロコンピュータ

Info

Publication number: JP2009163531A
Application number: JP2008000990A
Authority: JP
Inventors: Hideaki Tomatsuri; 英明戸祭; Masanori Akashi; 昌訓明石; Atsushi Fujita; 藤田　　淳
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-01-08
Filing date: 2008-01-08
Publication date: 2009-07-23

Abstract

【課題】ＣＰＵの割り込み処理の実施回数を低減してＣＰＵの処理効率を向上させる。
【解決手段】ＣＰＵ（２０）およびメモリ（６０）間のデータ転送がシリアルインタフェース（５０）を介して実施されるマイクロコンピュータ（１０）においてシリアルインタフェース（５０）の割り込み要求を管理する割り込み管理機構（４０）は、状態遷移回路（４２ｆ、４２ｇ）と、割り込み要求発行回路（４２）とを備える。状態遷移回路（４２ｆ、４２ｇ）は、シリアルインタフェース（５０）が割り込み要求を発行するのに伴って、その割り込み要求の種類および発行回数に応じて状態が遷移する。割り込み要求発行回路（４２）は、状態遷移回路（４２ｆ、４２ｇ）が所定の状態に遷移するのに伴って、ＣＰＵ（２０）に割り込み要求を発行する。
【選択図】図１

Description

本発明は、割り込み管理機構およびマイクロコンピュータに関する。

シリアルインタフェース対応型メモリ（１ビットのデータ入出力部を有するメモリ）を搭載したマイクロコンピュータにおいては、メモリに対してライトアクセス／リードアクセスを実施するための回路としてシリアル通信回路（シリアルインタフェース）が搭載されており、シリアル通信回路を介してＣＰＵ（Central Processing Unit）およびメモリ間のデータ転送が実施される。シリアル通信回路は、メモリに対するアクセスの際に、「コマンド送信動作」、「アドレス送信動作」、「データ送信動作／データ受信動作」の順序で動作状態を遷移させるシーケンス動作を実施し、動作状態を遷移させる度にＣＰＵに対して割り込み要求を発行する。従って、シリアルインタフェース対応型メモリを搭載したマイクロコンピュータにおいては、ＣＰＵおよびメモリ間のデータ転送の際に、ＣＰＵにより割り込み処理が何度も実行されることになる。

なお、本発明に関連する先行技術文献としては、例えば、特許文献１、２が挙げられる。特許文献１には、マイクロコンピュータに関して、マイクロコンピュータ間のデータ転送を高速に且つ効率よく実施するための技術が開示されている。また、特許文献２には、ＤＭＡ（Direct Memory Access）コントローラに関して、転送情報の設定回数を低減し、ＤＭＡ転送を効率よく実施するための技術が開示されている。
特開平４−１６９９５５号公報特開２００３−２５６３５６号公報

シリアルインタフェース対応型メモリを搭載したマイクロコンピュータでは、ＣＰＵおよびメモリ間のデータ転送の際に、シリアル通信回路により割り込み要求が発行される度にＣＰＵが割り込み処理を実施する必要があるため、ＣＰＵが本来実行すべき処理に専念できずにＣＰＵの処理効率が低下するという問題があった。

本発明は、このような問題点に鑑みてなされたものであり、ＣＰＵおよびメモリ間のデータ転送がシリアルインタフェースを介して実施されるマイクロコンピュータにおいてＣＰＵの割り込み処理の実施回数を低減してＣＰＵの処理効率を向上させることを目的とする。

割り込み管理機構は、ＣＰＵおよびメモリ間のデータ転送がシリアルインタフェースを介して実施されるマイクロコンピュータにおいてシリアルインタフェースの割り込み要求を管理する割り込み管理機構であって、状態遷移回路と、割り込み要求発行回路とを備える。状態遷移回路は、シリアルインタフェースが割り込み要求を発行するのに伴って、その割り込み要求の種類および発行回数に応じて状態が遷移する。割り込み要求発行回路は、状態遷移回路が所定の状態に遷移するのに伴って、ＣＰＵに割り込み要求を発行する。

例えば、状態遷移回路は、第１および第２レジスタと、第１および第２カウンタとを備える。第１レジスタは、シリアルインタフェースにおけるメモリへのアクセス時の状態遷移回数を示す情報を保持する。第２レジスタは、シリアルインタフェースにおけるメモリへのアクセス時のデータ転送回数を示す情報を保持する。第１カウンタは、シリアルインタフェースの状態遷移に伴う割り込み要求の発行回数をカウントする。第２カウンタは、第１カウンタのカウント動作が第１レジスタの情報に対応する回数実施された後、シリアルインタフェースのデータ転送に伴う割り込み要求の発行回数をカウントする。割り込み要求発行回路は、第２カウンタのカウント動作が第２レジスタの情報に対応する回数実施されるのに伴って、ＣＰＵに割り込み要求を発行する。

ＣＰＵおよびメモリ間のデータ転送がシリアルインタフェースを介して実施されるマイクロコンピュータにおいて、ＣＰＵの割り込み処理の実施回数を低減することができ、ＣＰＵの処理効率の向上を実現できる。

以下、本発明の実施形態について図面を用いて説明する。

図１は、本発明の一実施形態を示している。マイクロコンピュータ１０は、ＣＰＵ２０、割り込みコントローラ３０、ＩＳＵ（Interrupt Scheduling Unit）４０、ＳＰＩ（Serial Peripheral Interface）５０およびＳＰＩ対応型メモリ６０を備えて構成されている。

ＣＰＵ２０は、プログラムメモリ（図示せず）に格納されたプログラムに従って各種処理を実行する。割り込みコントローラ３０は、割り込み信号ＩＲＱＴ、ＩＲＱＲを含む複数の割り込み信号のいずれかが活性化されると、活性化された割り込み信号に対して予め割り当てられた割り込み番号をＣＰＵ２０に通知するとともに、割り込み処理の実行をＣＰＵ２０に要求する。これにより、ＣＰＵ２０において、割り込みコントローラ３０から通知された割り込み番号に対応する割り込み処理が実行される。

ＩＳＵ４０は、送受信部４１および制御部４２を備えて構成されている。送受信部４１は、送信バッファ４１ａおよび受信バッファ４１ｂを備えて構成されている。送受信部４１は、ＣＰＵ２０による送信バッファ４１ａへのライトアクセスに伴って、ＣＰＵ２０からシステムバスＢＵＳを介して供給されるデータを送信バッファ４１ａに格納する。送受信部４１は、ＣＰＵ２０による受信バッファ４１ｂへのリードアクセスに伴って、受信バッファ４１ｂに格納されているデータをＣＰＵ２０にシステムバスＢＵＳを介して供給する。また、送受信部４１は、制御部４２の指示に従って、ＳＰＩ５０内のレジスタに対してライトアクセス／リードアクセスを実施する。送受信部４１は、ＳＰＩ５０内のレジスタに対するライトアクセスの際に、送信バッファ４１ａに格納されているデータをライトデータとしてＳＰＩ５０に供給する。送受信部４１は、ＳＰＩ５０内のレジスタに対するリードアクセスの際に、ＳＰＩ５０から供給されるリードデータを受信バッファ４１ｂに格納する。なお、送受信部４１は、送信バッファ４１ａに格納されているデータがＳＰＩ５０内のレジスタ（モード設定レジスタ５２ａなど）を設定するためのデータであることを認識すると、ＳＰＩ５０内のレジスタを設定すべくライトアクセスを実施する。

制御部４２は、転送設定レジスタ４２ａ、ステート管理カウンタ４２ｆおよび転送回数カウンタ４２ｇを備えて構成されている。転送設定レジスタ３２ａは、ＣＰＵ２０によりアクセス可能なレジスタであり、転送開始ビット４２ｂ、割り込み設定ビット４２ｃ、転送シーケンス設定ビット４２ｄおよび転送データ長設定ビット４２ｅを有している。転送開始ビット４２ｂは、ＩＳＵ４０の動作開始を指示するためのビットである。例えば、転送開始ビット４２ｂは、ＩＳＵ４０の動作を開始させる場合に“１”に設定される。割り込み設定ビット４２ｃは、転送回数カウンタ４２ｇのカウント要因として割り込み信号ＩＲＱＴＳ、ＩＲＱＲＳのいずれかを設定するためのビットである。例えば、割り込み設定ビット４２ｃは、転送回数カウンタ４２ｇのカウント要因として割り込み信号ＩＲＱＴＳを設定する場合に“０”に設定され、転送回数カウンタ４２ｇのカウント要因として割り込み信号ＩＲＱＲＳを設定する場合に“１”に設定される。転送シーケンス設定ビット４２ｄは、ＳＰＩ５０におけるメモリ６０へのアクセス時の状態遷移回数を設定するためのビットである。例えば、転送シーケンス設定ビット４２ｄは、ＳＰＩ５０においてメモリ６０に対するアクセスの際に「コマンド送信動作」、「上位アドレス送信動作」、「データ送信動作／データ受信動作」の順序で動作状態を遷移させるシーケンス動作が実施される場合に（ＳＰＩ５０におけるメモリ６０へのアクセス時の状態遷移回数が２である場合に）“０”に設定される。また、転送シーケンス設定ビット４２ｄは、ＳＰＩ５０においてメモリ６０に対するアクセスの際に「コマンド送信動作」、「上位アドレス送信動作」、「下位アドレス送信動作」、「データ送信動作／データ受信動作」の順序で動作状態を遷移させるシーケンス動作が実施される場合に（ＳＰＩ５０におけるメモリ６０へのアクセス時の状態遷移回数が３である場合に）“１”に設定される。転送データ長設定ビット４２ｅは、ＳＰＩ５０のデータ送信動作／データ受信動作におけるＳＰＩ５０およびメモリ６０間の転送データ長（ＳＰＩ５０およびメモリ６０間のデータ転送回数に相当）を設定するためのビットである。例えば、転送データ長設定ビット４２ｅは、ＳＰＩ５０のデータ送信動作／データ受信動作におけるＳＰＩ５０およびメモリ６０間の転送データ長が１バイトである場合に“０”に設定され、ＳＰＩ５０のデータ送信動作／データ受信動作におけるＳＰＩ５０およびメモリ６０間の転送データ長が２バイトである場合に“１”に設定される。

ステート管理カウンタ４２ｆは、転送開始ビット４２ｂが“１”に設定されるのに伴って転送シーケンス設定ビット４２ｄの設定値に対応するＳＰＩ５０の状態遷移回数をカウンタ値として設定する。具体的には、ステート管理カウンタ４２ｆは、転送シーケンス設定ビット４２ｄが“０”に設定されている場合には、転送開始ビット４２ｂが“１”に設定されるのに伴ってカウンタ値を２に設定し、転送シーケンス設定ビット４２ｄが“１”に設定されている場合には、転送開始ビット４２ｂが“１”に設定されるのに伴ってカウンタ値を３に設定する。そして、ステート管理カウンタ４２ｆは、割り込み信号ＩＲＱＴＳが活性化される度にダウンカウント動作を実施し、カウンタ値が０になった時点でダウンカウント動作を停止する。

転送回数カウンタ４２ｇは、転送開始ビット４２ｂが“１”に設定されるのに伴って転送データ長設定ビット３２ｅの設定値に対応するＳＰＩ５０およびメモリ間６０間の転送データ長（バイト数）をカウンタ値として設定する。具体的には、転送回数カウンタ４２ｇは、転送データ長設定ビット４２ｅが“０”に設定されている場合には、転送開始ビット４２ｂが“１”に設定されるのに伴ってカウント値を１に設定し、転送データ長設定ビット４２ｅが“１”に設定されている場合には、転送開始ビット４２ｂが“１”に設定されるのに伴ってカウント値を２に設定する。そして、転送回数カウンタ４２ｇは、ステート管理カウンタ４２ｆがダウンカウント動作を停止した後、割り込み信号ＩＲＱＴＳ、ＩＲＱＲＳの中で割り込み設定ビット４２ｃにより設定されている方が活性化される度にダウンカウント動作を実施し、カウンタ値が０になった時点でダウンカウント動作を停止する。

制御部４２は、転送開始ビット４２ｂが“１”に設定されるのに伴って、ＳＰＩ５０内の送信レジスタ５１ａに対するライトアクセスを送受信部４１に指示する。制御部４２は、割り込み設定ビット４２ｃにより転送回数カウンタ４２ｇのカウント要因として割り込み信号ＩＲＱＴＳが設定されている場合、ステート管理カウンタ４２ｆあるいは転送回数カウンタ４２ｇがダウンカウント動作を実施するのに伴って、ＳＰＩ５０内の送信レジスタ５１ａに対するライトアクセスを送受信部４１に指示する。また、制御部４２は、割り込み設定ビット４２ｃにより転送回数カウンタ４２ｇのカウント要因として割り込み信号ＩＲＱＲＳが設定されている場合、ステート管理カウンタ４２ｆがダウンカウント動作を実施するのに伴って、ステート管理カウンタ４２ｆのカウンタ値が０でなければＳＰＩ５０内の送信レジスタ５１ａに対するライトアクセスを送受信部４１に指示し、ステート管理カウンタ４２ｆのカウンタ値が０であればＳＰＩ５０の動作モードを切り替えるべくＳＰＩ５０内のモード設定レジスタ５２ａに対するライトアクセスを指示する。制御部４２は、割り込み設定ビット４２ｃにより転送回数カウンタ４２ｇのカウント要因として割り込み信号ＩＲＱＲＳが設定されている場合、転送回数カウンタ４２ｇがダウンカウント動作を実施するのに伴って、ＳＰＩ５０内の受信レジスタ５１ｂに対するリードアクセスを送受信部４１に指示する。更に、制御部４２は、転送回数カウンタ４２ｇがダウンカウント動作を停止するのに伴って（転送回数カウンタ４２ｇのカウンタ値が０になるのに伴って）、割り込み設定ビット４２ｃにより転送回数カウンタ４２ｇのカウント要因として割り込み信号ＩＲＱＴＳが設定されていれば割り込み信号ＩＲＱＴを活性化させ、割り込み設定ビット４２ｃにより転送回数カウンタ４２ｇのカウント要因として割り込み信号ＩＲＱＲＳが設定されていれば割り込み信号ＩＲＱＲを活性化させる。

ＳＰＩ５０は、送受信部５１および制御部５２を備えて構成されている。送受信部５１は、送信レジスタ５１ａ、受信レジスタ５１ｂおよびシフトレジスタ５１ｃを備えて構成されている。ここでは、送信レジスタ５１ａ、受信レジスタ５１ｂおよびシフトレジスタ５１ｃが８ビットレジスタとして構成されているものとする。送受信部５１は、ＩＳＵ４０による送信レジスタ５１ａへのライトアクセスに伴って、ＩＳＵ４０から供給されるデータを送信レジスタ５１ａに格納する。送受信部５１は、制御部５２の指示に従って、送信レジスタ５１ａに格納されているデータをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次供給する。また、送受信部５１は、制御部５２の指示に従って、シフトレジスタ５１ｃのシフト動作によりシリアルデータＳＩを順次取り込み、シフトレジスタ５１に８ビット分のデータを取り込んだ時点でシフトレジスタ５１ｃに格納されているデータを受信レジスタ５１ｂに転送する。送受信部５１は、ＩＳＵ４０による受信レジスタ５１ｂへのリードアクセスに伴って、受信レジスタ５１ｂに格納されているデータをＩＳＵ４０に供給する。

制御部５２は、モード設定レジスタ５２ａ、クロック発生部５２ｂおよび割り込み発生部５２ｃを備えて構成されている。モード設定レジスタ５２ａは、ＩＳＵ４０によりアクセス可能であり、ＳＰＩ５０の動作モード（送信モード／受信モード）を設定するためのレジスタである。例えば、モード設定レジスタ５２ａは、ＳＰＩ５０を送信モードに設定する場合に“０”に設定され、ＳＰＩ５０を受信モードに設定する場合に“１”に設定される。クロック発生部５２ｂは、シリアルデータＳＯ、ＳＩの遷移タイミングを規定するクロックＳＣＫを発生させる。割り込み発生部５２ｃは、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃにデータが転送されるのに伴って割り込み信号ＩＲＱＴＳを活性化させ、送受信部５１においてシフトレジスタ５１ｃから受信レジスタ５１ｂにデータが転送されるのに伴って割り込み信号ＩＲＱＲＳを活性化させる。なお、制御部５２は、モード設定レジスタ５２ａによりＳＰＩ５０が送信モードに設定されている場合に送信レジスタ５１ａからシフトレジスタ５１ｃへのデータ転送を送受信部５１に指示し、モード設定レジスタ５２ａによりＳＰＩ５０が受信モードに設定されている場合にシフトレジスタ５１ｃから受信レジスタ５１ｂへのデータ転送を送受信部５１に指示する。

メモリ６０は、シリアルデータＳＯにおける先頭の８ビットコマンドがライトコマンドであると判断すると、後続の１６ビットアドレスに対応する１６個のメモリセルに後続の１６ビットデータを順次ライトする。また、メモリ６０は、シリアルデータＳＯにおける先頭の８ビットコマンドがリードコマンドであると判断すると、後続の１６ビットアドレスに対応する１６個のメモリセルの保持データをリードしてシリアルデータＳＩとしてＳＰＩ５０に順次供給する。

図２は、図１のマイクロコンピュータにおけるＣＰＵからメモリへのデータ転送動作を示している。なお、図２の動作では、ＳＰＩ５０におけるメモリ６０へのアクセス時の状態遷移回数が３であり、ＳＰＩ５０のデータ送信動作におけるＳＰＩ５０およびメモリ６０間の転送データ長が２バイトであるものとする。

まず、ＣＰＵ２０は、システムバスＢＵＳを介したライトアクセスにより、ＩＳＵ４０内のレジスタ（転送設定レジスタ４２ａなど）を設定する（ステップ１０１）。このとき、ＩＳＵ４０の制御部４２において、割り込み設定ビット４２ｃが“０”に設定され、転送シーケンス設定ビット４２ｄが“１”に設定され、転送データ長設定ビット４２ｅが“１”に設定される。

次に、ＣＰＵ２０は、システムバスＢＵＳを介したライトアクセスにより、ＳＰＩ５０内のレジスタ（モード設定レジスタ５２ａなど）を設定するためのデータをＩＳＵ４０内の送信バッファ４１ａに格納する（ステップ１０２）。ＩＳＵ４０の送受信部４１は、送信バッファ４１ａに格納されたデータがＳＰＩ５０内のレジスタを設定するためのデータであることを認識すると、そのデータを用いたライトアクセスにより、ＳＰＩ５０内のレジスタを設定する（ステップ１１１）。このとき、ＳＰＩ５０内のモード設定レジスタ５２ａが“０”に設定される。

続いて、ＣＰＵ２０は、システムバスＢＵＳを介したライトアクセスにより、コマンド（ライトコマンド）、上位アドレス、下位アドレス、１番目のデータおよび２番目のデータをＩＳＵ４０内の送信バッファ４１ａに順次格納する（ステップ１０３）。

そして、ＣＰＵ２０は、システムバスＢＵＳを介したライトアクセスにより、ＩＳＵ４０内の転送開始ビット４２ｂを“１”に設定する（ステップ１０４）。これにより、ＩＳＵ４０の制御部４２は、ステート管理カウンタ４２ｆのカウンタ値ＣＮＴＡを３に設定するとともに、転送回数カウンタ４２ｇのカウンタ値ＣＮＴＢを２に設定し、ＩＳＵ４０の送受信部４１は、ライトアクセスにより、送信バッファ４１ａに格納されたコマンドをＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ１１２）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納されたコマンドをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃにコマンドが転送されるのに伴って割り込み信号ＩＲＱＴＳを活性化させる（ステップ１２１）。

割り込み信号ＩＲＱＴＳが活性化されると、ＩＳＵ４０内のステート管理カウンタ４２ｆは、ダウンカウント動作を実施し、ＩＳＵ４０の送受信部４１は、ライトアクセスにより、送信バッファ４１ａに格納された上位アドレスをＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ１１３）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納された上位アドレスをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃに上位アドレスが転送されるのに伴って割り込み信号ＩＲＱＴＳを再度活性化させる（ステップ１２２）。

割り込み信号ＩＲＱＴＳが再度活性化されると、ＩＳＵ４０内のステート管理カウンタ４２ｆは、ダウンカウント動作を実施し、ＩＳＵ４０の送受信部４１は、ライトアクセスにより、送信バッファ４１ａに格納された下位アドレスをＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ１１４）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納された下位アドレスをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃに下位アドレスが転送されるのに伴って割り込み信号ＩＲＱＴＳを再度活性化させる（ステップ１２３）。

割り込み信号ＩＲＱＴＳが再度活性化されると、ＩＳＵ４０内のステート管理カウンタ４２ｆは、ダウンカウント動作を実施し、ＩＳＵ４０の送受信部４１は、ライトアクセスにより、送信バッファ４１ａに格納された１番目のデータをＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ１１５）。このとき、ＩＳＵ４０内のステート管理カウンタ４２ｆは、カウンタ値ＣＮＴＡが０であるため、ダウンカウント動作を停止する。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納された１番目のデータをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃに１番目のデータが転送されるのに伴って割り込み信号ＩＲＱＴＳを再度活性化させる（ステップ１２４）。

割り込み信号ＩＲＱＴＳが再度活性化されると、ＩＳＵ４０内のステート管理カウンタ４２ｆがダウンカウント動作を停止しているため、ＩＳＵ４０内の転送回数カウンタ４２ｇがダウンカウント動作を実施し、ＩＳＵ４０の送受信部４１は、ライトアクセスにより、送信バッファ４１ａに格納された２番目のデータをＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ１１６）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納されている２番目のデータをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃに２番目のデータが転送されるのに伴って割り込み信号ＩＲＱＴＳを再度活性化させる（ステップ１２５）。

割り込み信号ＩＲＱＴＳが再度活性化されると、ＩＳＵ４０内の転送回数カウンタ４２ｇは、ダウンカウント動作を実施する（ステップ１１７）。このとき、ＩＳＵ４０内の転送回数カウンタ４２ｇは、カウンタ値ＣＮＴＢが０であるため、ダウンカウント動作を停止する。ＩＳＵ４０の制御部４２は、転送回数カウンタ４２ｇがダウンカウント動作を停止するのに伴って割り込み信号ＩＲＱＴを活性化させる（ステップ１１７）。割り込み信号ＩＲＱＴが活性化されると、ＣＰＵ２０は、割り込み処理において、割り込みフラグをリセットする処理などを実行する（ステップ１０５）。これにより、ＣＰＵ２０からメモリ６０へのデータ転送が完了する。

図３は、図１のマイクロコンピュータにおけるメモリからＣＰＵへのデータ転送動作を示している。なお、図３の動作では、ＳＰＩ５０におけるメモリ６０へのアクセス時の状態遷移回数が３であり、ＳＰＩ５０のデータ受信動作におけるＳＰＩ５０およびメモリ６０間の転送データ長が２バイトであるものとする。

まず、ＣＰＵ２０は、システムバスＢＵＳを介したライトアクセスにより、ＩＳＵ４０内のレジスタ（転送設定レジスタ４２ａなど）を設定する（ステップ２０１）。このとき、ＩＳＵ４０の制御部４２において、割り込み設定ビット４２ｃが“１”に設定され、転送シーケンス設定ビット４２ｄが“１”に設定され、転送データ長設定ビット４２ｅが“１”に設定される。

次に、ＣＰＵ２０は、システムバスＢＵＳを介したライトアクセスにより、ＳＰＩ５０内のレジスタ（モード設定レジスタ５２ａなど）を設定するためのデータをＩＳＵ４０内の送信バッファ４１ａに格納する（ステップ２０２）。ＩＳＵ４０の送受信部４１は、送信バッファ４１ａに格納されたデータがＳＰＩ５０内のレジスタを設定するためのデータであることを認識すると、そのデータを用いたライトアクセスにより、ＳＰＩ５０内のレジスタを設定する（ステップ２１１）。このとき、ＳＰＩ５０内のモード設定レジスタ５２ａが“０”に設定される。

続いて、ＣＰＵ２０は、システムバスＢＵＳを介したライトアクセスにより、コマンド（リードコマンド）、上位アドレスおよび下位アドレスをＩＳＵ４０内の送信バッファ４１ａに順次格納する（ステップ２０３）。

そして、ＣＰＵ２０は、システムバスＢＵＳを介したライトアクセスにより、ＩＳＵ４０内の転送開始ビット４２ｂを“１”に設定する（ステップ２０４）。これにより、ＩＳＵ４０の制御部４２は、ステート管理カウンタ４２ｆのカウンタ値ＣＮＴＡを３に設定するとともに、転送回数カウンタ４２ｇのカウンタ値ＣＮＴＢを２に設定し、ＩＳＵ４０の送受信部４１は、ライトアクセスにより、送信バッファ４１ａに格納されたコマンドをＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ２１２）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納されたコマンドをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃにコマンドが転送されるのに伴って割り込み信号ＩＲＱＴＳを活性化させる（ステップ２２１）。

割り込み信号ＩＲＱＴＳが活性化されると、ＩＳＵ４０内のステート管理カウンタ４２ｆは、ダウンカウント動作を実施し、ＩＳＵ４０の送受信部４１は、ライトアクセスにより、送信バッファ４１ａに格納された上位アドレスをＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ２１３）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納された上位アドレスをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃに上位アドレスが転送されるのに伴って割り込み信号ＩＲＱＴＳを再度活性化させる（ステップ２２２）。

割り込み信号ＩＲＱＴＳが再度活性化されると、ＩＳＵ４０内のステート管理カウンタ４２ｆは、ダウンカウント動作を実施し、ＩＳＵ４０の送受信部４１は、ライトアクセスにより、送信バッファ４１ａに格納された下位アドレスをＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ２１４）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納された下位アドレスをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃに下位アドレスが転送されるのに伴って割り込み信号ＩＲＱＴＳを再度活性化させる（ステップ２２３）。

割り込み信号ＩＲＱＴＳが再度活性化されると、ＩＳＵ４０内のステート管理カウンタ４２ｆは、ダウンカウント動作を実施する（ステップ２１５）。このとき、ＩＳＵ４０内のステート管理カウンタ４２ｆは、カウンタ値ＣＮＴＡが０であるため、ダウンカウント動作を停止する。ＩＳＵ４０の送受信部４１は、ステート管理カウンタ４２ｆのカウンタ値ＣＮＴＡが０であるため、ＳＰＩ５０の動作モードを送信モードから受信モードに切り替えるために、ライトアクセスにより、ＳＰＩ５０内のモード設定レジスタ５２ａを“１”に設定する（ステップ２１５）。

この後、ＳＰＩ５０の送受信部５１は、シフトレジスタ５１ｃのシフト動作によりメモリ６０から供給されるシリアルデータＳＩを順次取り込み、シフトレジスタ５１ｃに８ビット分のデータを取り込んだ時点で送信レジスタ５１ａに格納されている受信データを１番目のデータとして受信レジスタ５１ｂに転送し、ＳＰＩ５０の制御部５２は、送受信部５１においてシフトレジスタ５１ｃから受信レジスタ５１ｂに１番目のデータが転送されるのに伴って割り込み信号ＩＲＱＲＳを活性化させる（ステップ２２４）。

割り込み信号ＩＲＱＲＳが活性化されると、ＩＳＵ４０内の転送回数カウンタ４２ｇは、ダウンカウント動作を実施し、ＩＳＵ４０の送受信部４１は、リードアクセスにより、ＳＰＩ５０内の受信レジスタ５１ｂに格納された１番目のデータを受信バッファ４１ｂに格納する（ステップ２１６）。

そして、ＳＰＩ５０の送受信部５１は、シフトレジスタ５１ｃのシフト動作によりメモリ６０から供給されるシリアルデータＳＩを順次取り込み、シフトレジスタ５１ｃに８ビット分のデータを取り込んだ時点で送信レジスタ５１ａに格納されている受信データを２番目のデータとして受信レジスタ５１ｂに転送し、ＳＰＩ５０の制御部５２は、送受信部５１においてシフトレジスタ５１ｃから受信レジスタ５１ｂに２番目のデータが転送されるのに伴って割り込み信号ＩＲＱＲＳを再度活性化させる（ステップ２２５）。

割り込み信号ＩＲＱＲＳが再度活性化されると、ＩＳＵ４０内の転送回数カウンタ４２ｇは、ダウンカウント動作を実施し、ＩＳＵ４０の送受信部４１は、リードアクセスにより、ＳＰＩ５０内の受信レジスタ５１ｂに格納された２番目のデータを受信バッファ４１ｂに格納する（ステップ２１７）。このとき、ＩＳＵ４０内の転送回数カウンタ４２ｇは、カウンタ値ＣＮＴＢが０であるため、ダウンカウント動作を停止する。ＩＳＵ４０の制御部４２は、転送回数カウンタ４２ｇがダウンカウント動作を停止するのに伴って割り込み信号ＩＲＱＲを活性化させる（ステップ２１７）。

割り込み信号ＩＲＱＲが活性化されると、ＣＰＵ２０は、割り込み処理において、割り込みフラグをリセットする処理などを実行した後、システムバスＢＵＳを介したリードアクセスにより、ＩＳＵ４０内の受信バッファ４１ｂに格納された１番目のデータおよび２番目のデータを順次取得する（ステップ２０５）。これにより、メモリ６０からＣＰＵ２０へのデータ転送が完了する。

図４は、従来のマイクロコンピュータにおけるＣＰＵからメモリのデータ転送動作を示している。なお、従来のマイクロコンピュータとは、図１のマイクロコンピュータ１０において、ＩＳＵ４０を取り除き、割り込み信号ＩＲＱＴ、ＩＲＱＲに代えて割り込み信号ＩＲＱＴＳ、ＩＲＱＲＳを割り込みコントローラ３０に供給するとともに、ＳＰＩ５０をシステムバスＢＵＳに接続して構成されたものである。また、図４の動作では、ＳＰＩ５０におけるメモリ６０へのアクセス時の状態遷移回数が３であり、ＳＰＩ５０のデータ送信動作におけるＳＰＩ５０およびメモリ６０間の転送データ長が２バイトであるものとする。

まず、ＣＰＵ２０は、システムバスＢＵＳを介したライトアクセスにより、ＳＰＩ５０内のレジスタ（モード設定レジスタ５２ａなど）を設定する（ステップ３０１）。このとき、ＳＰＩ５０内のモード設定レジスタ５２ａが“０”に設定される。

そして、ＣＰＵ２０は、システムバスＢＵＳを介したライトアクセスにより、コマンド（ライトコマンド）をＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ３０２）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納されたコマンドをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃにコマンドが転送されるのに伴って割り込み信号ＩＲＱＴＳを活性化させる（ステップ３２１）。

割り込み信号ＩＲＱＴＳが活性化されると、ＣＰＵ２０は、割り込み処理において、割り込みフラグをリセットする処理などを実行した後、システムバスＢＵＳを介したライトアクセスにより、上位アドレスをＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ３０３）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納された上位アドレスをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃに上位アドレスが転送されるのに伴って割り込み信号ＩＲＱＴＳを再度活性化させる（ステップ３２２）。

割り込み信号ＩＲＱＴＳが再度活性化されると、ＣＰＵ２０は、割り込み処理において、割り込みフラグをリセットする処理などを実行した後、システムバスＢＵＳを介したライトアクセスにより、下位アドレスをＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ３０４）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納された下位アドレスをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃに下位アドレスが転送されるのに伴って割り込み信号ＩＲＱＴＳを再度活性化させる（ステップ３２３）。

割り込み信号ＩＲＱＴＳが再度活性化されると、ＣＰＵ２０は、割り込み処理において、割り込みフラグをリセットする処理などを実行した後、システムバスＢＵＳを介したライトアクセスにより、１番目のデータをＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ３０５）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納された１番目のデータをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃに１番目のデータが転送されるのに伴って割り込み信号ＩＲＱＴＳを再度活性化させる（ステップ３２４）。

割り込み信号ＩＲＱＴＳが再度活性化されると、ＣＰＵ２０は、割り込み処理において、割り込みフラグをリセットする処理などを実行した後、システムバスＢＵＳを介したライトアクセスにより、２番目のデータをＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ３０６）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納された２番目のデータをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃに２番目のデータが転送されるのに伴って割り込み信号ＩＲＱＴＳを再度活性化させる（ステップ３２５）。

割り込み信号ＩＲＱＴＳが再度活性化されると、ＣＰＵ２０は、割り込み処理において、割り込みフラグをリセットする処理などを実行する（ステップ３０７）。これにより、ＣＰＵ２０からメモリ６０へのデータ転送が完了する。

図５は、従来のマイクロコンピュータにおけるＣＰＵからメモリのデータ転送動作を示している。なお、図５の動作では、ＳＰＩ５０におけるメモリ６０へのアクセス時の状態遷移回数が３であり、ＳＰＩ５０のデータ受信動作におけるＳＰＩ５０およびメモリ６０間の転送データ長が２バイトであるものとする。

まず、ＣＰＵ２０は、システムバスＢＵＳを介したライトアクセスにより、ＳＰＩ５０内のレジスタ（モード設定レジスタ５２ａなど）を設定する（ステップ４０１）。このとき、ＳＰＩ５０内のモード設定レジスタ５２ａが“０”に設定される。

そして、ＣＰＵ２０は、システムバスＢＵＳを介したライトアクセスにより、コマンド（リードコマンド）をＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ４０２）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納されたコマンドをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃにコマンドが転送されるのに伴って割り込み信号ＩＲＱＴＳを活性化させる（ステップ４２１）。

割り込み信号ＩＲＱＴＳが活性化されると、ＣＰＵ２０は、割り込み処理において、割り込みフラグをリセットする処理などを実行した後、システムバスＢＵＳを介したライトアクセスにより、上位アドレスをＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ４０３）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納された上位アドレスをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃに上位アドレスが転送されるのに伴って割り込み信号ＩＲＱＴＳを再度活性化させる（ステップ４２２）。

割り込み信号ＩＲＱＴＳが再度活性化されると、ＣＰＵ２０は、割り込み処理において、割り込みフラグをリセットする処理などを実行した後、システムバスＢＵＳを介したライトアクセスにより、下位アドレスをＳＰＩ５０内の送信レジスタ５１ａに格納する（ステップ４０４）。ＳＰＩ５０の送受信部５１は、送信レジスタ５１ａに格納された下位アドレスをシフトレジスタ５１ｃに転送してシフトレジスタ５１ｃのシフト動作によりシリアルデータＳＯとしてメモリ６０に順次送信し、ＳＰＩ５０の制御部５２は、送受信部５１において送信レジスタ５１ａからシフトレジスタ５１ｃに下位アドレスが転送されるのに伴って割り込み信号ＩＲＱＴＳを再度活性化させる（ステップ４２３）。

割り込み信号ＩＲＱＴＳが再度活性化されると、ＣＰＵ２０は、割り込み処理において、割り込みフラグをリセットする処理などを実行した後、ＳＰＩ５０の動作モードを送信モードから受信モードに切り替えるために、システムバスＢＵＳを介したライトアクセスにより、ＳＰＩ５０内のモード設定レジスタ５２ａを“１”に設定する（ステップ４０５）。

この後、ＳＰＩ５０の送受信部５１は、シフトレジスタ５１ｃのシフト動作によりメモリ６０から供給されるシリアルデータＳＩを順次取り込み、シフトレジスタ５１ｃに８ビット分のデータを取り込んだ時点で送信レジスタ５１ａに格納されている受信データを１番目のデータとして受信レジスタ５１ｂに転送し、ＳＰＩ５０の制御部５２は、送受信部５１においてシフトレジスタ５１ｃから受信レジスタ５１ｂに１番目のデータが転送されるのに伴って割り込み信号ＩＲＱＲＳを活性化させる（ステップ４２４）。

割り込み信号ＩＲＱＲＳが活性化されると、ＣＰＵ２０は、割り込み処理において、割り込みフラグをリセットする処理などを実行した後、システムバスＢＵＳを介したリードアクセスにより、ＳＰＩ５０内の受信レジスタ５１ｂに格納された１番目のデータを取得する（ステップ４０６）。

そして、ＳＰＩ５０の送受信部５１は、シフトレジスタ５１ｃのシフト動作によりメモリ６０から供給されるシリアルデータＳＩを順次取り込み、シフトレジスタ５１ｃに８ビット分のデータを取り込んだ時点で送信レジスタ５１ａに格納されている受信データを２番目のデータとして受信レジスタ５１ｂに転送し、ＳＰＩ５０の制御部５２は、送受信部５１においてシフトレジスタ５１ｃから受信レジスタ５１ｂに２番目のデータが転送されるのに伴って割り込み信号ＩＲＱＲＳを再度活性化させる（ステップ４２５）。

割り込み信号ＩＲＱＲＳが再度活性化されると、ＣＰＵ２０は、割り込み処理において、割り込みフラグをリセットする処理などを実行した後、システムバスＢＵＳを介したリードアクセスにより、ＳＰＩ５０内の受信レジスタ５１ｂに格納された２番目のデータを取得する（ステップ４０７）。これにより、メモリ６０からＣＰＵ２０へのデータ転送が完了する。

以上のように、従来のマイクロコンピュータでは、ＣＰＵ２０およびメモリ６０間のデータ転送の際に、ＳＰＩ５０により発行される全ての割り込み要求がＣＰＵ２０（割り込みコントローラ３０）に通知されるため、ＣＰＵ２０は割り込み処理を５回も実施しなければならない。このため、ＣＰＵ２０が本来実行すべき処理に専念できずにＣＰＵ２０の処理効率が著しく低下してしまう。これに対して、本発明の一実施形態におけるマイクロコンピュータ１０（図１）では、ＣＰＵ２０およびメモリ６０間のデータ転送の際に、ＳＰＩ５０により発行される割り込み要求がＩＳＵ４０にて管理され、ＳＰＩ５０により最後に発行される割り込み要求のみがＣＰＵ２０（割り込みコントローラ３０）に通知されるため、ＣＰＵ２０は割り込み処理を１回だけ実施すればよい。このため、ＣＰＵ２０を本来実行すべき処理に専念させることができ、ＣＰＵ２０の処理効率を大幅に向上させることが可能である。また、ＩＳＵ４０を設置するのに伴ってＣＰＵ２０、割り込みコントローラ３０およびＳＰＩ５０におけるインタフェース部分を変更する必要はないため、ＣＰＵ２０の処理効率の向上を容易に実現することができる。

以上、本発明について詳細に説明してきたが、前述の実施形態は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の一実施形態を示す説明図である。図１のマイクロコンピュータにおけるＣＰＵからメモリへのデータ転送動作を示す説明図である。図１のマイクロコンピュータにおけるメモリからＣＰＵへのデータ転送動作を示す説明図である。従来のマイクロコンピュータにおけるＣＰＵからメモリへのデータ転送動作を示す説明図である。従来のマイクロコンピュータにおけるメモリからＣＰＵへのデータ転送動作を示す説明図である。

符号の説明

１０‥マイクロコンピュータ；２０‥ＣＰＵ；３０‥割り込みコントローラ；４０‥ＩＳＵ；４１‥送受信部；４１ａ‥送信バッファ；４１ｂ‥受信バッファ；４２‥制御部；４２ａ‥転送設定レジスタ；４２ｂ‥転送開始ビット；４２ｃ‥割り込み設定ビット；４２ｄ‥転送シーケンス設定ビット；４２ｅ‥転送データ長設定ビット；４２ｆ‥ステート管理カウンタ；４２ｇ‥転送回数カウンタ；５０‥ＳＰＩ；５１‥送受信部；５１ａ‥送信レジスタ；５１ｂ‥受信レジスタ；５１ｃ‥シフトレジスタ；５２‥制御部；５２ａ‥モード設定レジスタ；５２ｂ‥クロック発生部；５２ｃ‥割り込み発生部；６０‥メモリ；ＢＵＳ‥システムバス；ＩＲＱＲ、ＩＲＱＲＳ、ＩＲＱＴ、ＩＲＱＴＳ‥割り込み信号；ＳＣＫ‥クロック；ＳＩ、ＳＯ‥シリアルデータ

Claims

ＣＰＵおよびメモリ間のデータ転送がシリアルインタフェースを介して実施されるマイクロコンピュータにおいて前記シリアルインタフェースの割り込み要求を管理する割り込み管理機構であって、
前記シリアルインタフェースが割り込み要求を発行するのに伴って、その割り込み要求の種類および発行回数に応じて状態が遷移する状態遷移回路と、
前記状態遷移回路が所定の状態に遷移するのに伴って、前記ＣＰＵに割り込み要求を発行する割り込み要求発行回路とを備えることを特徴とする割り込み管理機構。
請求項１に記載の割り込み管理機構において、
前記状態遷移回路は、
前記シリアルインタフェースにおける前記メモリへのアクセス時の状態遷移回数を示す情報を保持する第１レジスタと、
前記シリアルインタフェースにおける前記メモリへのアクセス時のデータ転送回数を示す情報を保持する第２レジスタと、
前記シリアルインタフェースの状態遷移に伴う割り込み要求の発行回数をカウントする第１カウンタと、
前記第１カウンタのカウント動作が前記第１レジスタの情報に対応する回数実施された後、前記シリアルインタフェースのデータ転送に伴う割り込み要求の発行回数をカウントする第２カウンタとを備え、
前記割り込み要求発行回路は、前記第２カウンタのカウント動作が前記第２レジスタの情報に対応する回数実施されるのに伴って、前記ＣＰＵに割り込み要求を発行することを特徴とする割り込み管理機構。
請求項２に記載の割り込み管理機構において、
前記シリアルインタフェースのデータ転送に伴う割り込み要求は、前記シリアルインタフェースから前記メモリへのデータ転送に伴う第１割り込み要求と、前記メモリから前記シリアルインタフェースへのデータ転送に伴う第２割り込み要求とを含み、
前記状態遷移回路は、前記第１割り込み要求および前記第２割り込み要求のいずれかを示す情報を保持する第３レジスタを備え、
前記第２カウンタは、前記第１割り込み要求および前記第２割り込み要求の中で前記第３レジスタの情報に対応する割り込み要求の発行回数をカウントすることを特徴とする割り込み管理機構。
請求項１に記載の割り込み管理機構において、
前記ＣＰＵの書き込み要求に応答して前記ＣＰＵの出力データを格納し、前記状態遷移回路の状態に応じて格納データを前記シリアルインタフェースに出力する第１バッファと、
前記状態遷移回路の状態に応じて前記シリアルインタフェースの出力データを格納し、前記ＣＰＵの読み出し要求に応答して格納データを前記ＣＰＵに出力する第２バッファとを備えることを特徴とする割り込み管理機構。
ＣＰＵおよびメモリ間のデータ転送がシリアルインタフェースを介して実施されるマイクロコンピュータであって、
請求項１〜請求項４のいずれかに記載の割り込み管理機構を備えることを特徴とするマイクロコンピュータ。