JP2007324517A - 半導体装置 - Google Patents
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Abstract
【課題】 薄膜抵抗体の抵抗値の精度を所定の誤差範囲内に確保しつつ、半導体装置のチップサイズを小型化することができる半導体装置を実現する。
【解決手段】 1stAl配線14の表面に形成された抵抗膜22をフォトレジスト30が覆った状態において、フォトレジスト30の厚さが略均一に形成された第2の領域Nに、抵抗値が所定の誤差範囲内である薄膜抵抗体16を形成し、1stAl配線14とBPSG膜13との段差Hにより、フォトレジスト30の厚さが不均一に形成された第1の領域Mに、抵抗値が所定の誤差範囲外であることが許容される抵抗を形成することができる。これにより、デッドスペースになっていた第1の領域Mに、プルアップ抵抗17や電流制限抵抗18など抵抗値が所定の誤差範囲外であることが許容される抵抗を配置することができるので、チップサイズを小さくすることができる。
【選択図】 図1
【解決手段】 1stAl配線14の表面に形成された抵抗膜22をフォトレジスト30が覆った状態において、フォトレジスト30の厚さが略均一に形成された第2の領域Nに、抵抗値が所定の誤差範囲内である薄膜抵抗体16を形成し、1stAl配線14とBPSG膜13との段差Hにより、フォトレジスト30の厚さが不均一に形成された第1の領域Mに、抵抗値が所定の誤差範囲外であることが許容される抵抗を形成することができる。これにより、デッドスペースになっていた第1の領域Mに、プルアップ抵抗17や電流制限抵抗18など抵抗値が所定の誤差範囲外であることが許容される抵抗を配置することができるので、チップサイズを小さくすることができる。
【選択図】 図1
Description
この発明は、フォトリソグラフィ法により薄膜抵抗体が形成された半導体装置に関する。
従来、半導体基板に抵抗素子を形成した半導体装置として、半導体基板の基板面に形成された絶縁膜の表面に薄膜抵抗材料を形成し、フォトリソグラフィ法を用いてエッチングにより所定の形状の薄膜抵抗体を複数配列して形成し、必要な配線を行なって半導体集積回路を構成した半導体装置が用いられている。
例えば、特許文献1には、図4に示す工程により薄膜抵抗体が形成される半導体装置が開示されている。
まず、図4(A)に示すように、半導体基板111上に、絶縁膜113を形成し、この絶縁膜113上に配線114をパターニング形成する。次に、配線114及び絶縁膜113上に絶縁膜115を形成し、この絶縁膜115上に抵抗膜122を形成する。
次に、図4(B)に示すように、抵抗膜122にフォトレジスト130を塗布した後に、露光、現像を経て、パターニングする。続いて、図4(C)に示すように、パターニングされたフォトレジスト130a〜130eをマスクとしてエッチングすることにより、図4(D)に示すように、絶縁膜115上に薄膜抵抗体116a〜116eを形成する。
特開2005−259802号公報
例えば、特許文献1には、図4に示す工程により薄膜抵抗体が形成される半導体装置が開示されている。
まず、図4(A)に示すように、半導体基板111上に、絶縁膜113を形成し、この絶縁膜113上に配線114をパターニング形成する。次に、配線114及び絶縁膜113上に絶縁膜115を形成し、この絶縁膜115上に抵抗膜122を形成する。
次に、図4(B)に示すように、抵抗膜122にフォトレジスト130を塗布した後に、露光、現像を経て、パターニングする。続いて、図4(C)に示すように、パターニングされたフォトレジスト130a〜130eをマスクとしてエッチングすることにより、図4(D)に示すように、絶縁膜115上に薄膜抵抗体116a〜116eを形成する。
ここで、配線114近傍では、配線114と絶縁膜115との段差H1に起因して、フォトレジスト130の厚さが不均一に形成される。具体的には、フォトレジスト130は、配線114に向かうにつれて厚く形成され、フォトレジスト130aは、フォトレジスト130b〜130eに比べて厚く形成されている。
このように、フォトレジスト130の厚さが変化すると、レジストテーパー角に応じて薄膜抵抗体の線幅が変化してしまうため、配線114側の薄膜抵抗体116aの線幅Waは、所定の寸法に対して所定の誤差範囲内に形成された薄膜抵抗体116bの線幅Wbよりも大きく形成されてしまう。
つまり、配線114側の薄膜抵抗体116aでは所定の寸法精度が得られないため、抵抗値の所定の誤差範囲内に形成することができない、という問題が生じる。
このような問題を回避するためには、薄膜抵抗体116aをフォトレジスト130の膜厚がほぼ一定となる領域に形成すればよいが、そのためには、配線114と薄膜抵抗体116aとの間隔L1を100μm程度設ける必要があり、この間隔を確保することによりチップサイズが大きくなるという問題があった。
更に、これらの薄膜抵抗体とは別に、プルアップ抵抗なども同一基板上に形成されていることがあり、各種抵抗素子が半導体装置上で占める面積が大きくなっており、チップサイズの小型化の阻害要因となっている。
このように、フォトレジスト130の厚さが変化すると、レジストテーパー角に応じて薄膜抵抗体の線幅が変化してしまうため、配線114側の薄膜抵抗体116aの線幅Waは、所定の寸法に対して所定の誤差範囲内に形成された薄膜抵抗体116bの線幅Wbよりも大きく形成されてしまう。
つまり、配線114側の薄膜抵抗体116aでは所定の寸法精度が得られないため、抵抗値の所定の誤差範囲内に形成することができない、という問題が生じる。
このような問題を回避するためには、薄膜抵抗体116aをフォトレジスト130の膜厚がほぼ一定となる領域に形成すればよいが、そのためには、配線114と薄膜抵抗体116aとの間隔L1を100μm程度設ける必要があり、この間隔を確保することによりチップサイズが大きくなるという問題があった。
更に、これらの薄膜抵抗体とは別に、プルアップ抵抗なども同一基板上に形成されていることがあり、各種抵抗素子が半導体装置上で占める面積が大きくなっており、チップサイズの小型化の阻害要因となっている。
そこで、本発明は、薄膜抵抗体の抵抗値の精度を所定の誤差範囲内に確保しつつ、半導体装置のチップサイズを小型化することができる半導体装置を実現することを目的とする。
この発明は、上記目的を達成するため、請求項1に記載の発明では、半導体基板と、前記半導体基板の基板面に形成された配線と、前記半導体基板及び前記配線の上に形成された絶縁膜と、を備え、前記絶縁膜の表面に形成された薄膜抵抗材料をフォトレジストが覆った状態において、前記配線と前記半導体基板の基板面との段差Hにより前記配線の近傍に前記フォトレジストの厚さが不均一に形成された第1の領域と、前記フォトレジストの厚さが略均一に形成された第2の領域とが、形成されており、前記薄膜抵抗材料をフォトリソグラフィ法によってエッチングすることにより、薄膜抵抗体が形成された半導体装置において、前記第2の領域には、抵抗値が所定の誤差範囲内である第1の薄膜抵抗体が形成され、前記第1の領域には、抵抗値が前記所定の誤差範囲外であることが許容される第2の薄膜抵抗体が形成された、という技術的手段を用いる。
請求項1に記載の発明によれば、絶縁膜の表面に形成された薄膜抵抗材料をフォトレジストが覆った状態において、フォトレジストの厚さが略均一に形成された第2の領域に、抵抗値が所定の誤差範囲内である第1の薄膜抵抗体を形成し、配線の近傍であって、配線と半導体基板の基板面との段差により、フォトレジストの厚さが不均一に形成された第1の領域に、抵抗値が所定の誤差範囲外であることが許容される第2の薄膜抵抗体を形成することができる。
これにより、従来、抵抗を形成しておらず、デッドスペースになっていた第1の領域に、プルアップ抵抗や電流制限抵抗など、抵抗値が所定の誤差範囲外であることが許容される抵抗を配置することができるので、従来、プルアップ抵抗や電流制限抵抗などが配置されていたスペースが不要となり、チップサイズを小さくすることができる。
つまり、薄膜抵抗体の抵抗値の精度を所定の誤差範囲内に確保しつつ、半導体装置のチップサイズを小型化することができる半導体装置を実現することができる。
これにより、従来、抵抗を形成しておらず、デッドスペースになっていた第1の領域に、プルアップ抵抗や電流制限抵抗など、抵抗値が所定の誤差範囲外であることが許容される抵抗を配置することができるので、従来、プルアップ抵抗や電流制限抵抗などが配置されていたスペースが不要となり、チップサイズを小さくすることができる。
つまり、薄膜抵抗体の抵抗値の精度を所定の誤差範囲内に確保しつつ、半導体装置のチップサイズを小型化することができる半導体装置を実現することができる。
本発明の実施形態に係る半導体装置について、図を参照して説明する。
図1は、半導体装置の構造を示す説明図である。図1(A)は、半導体装置を基板面上方から見た平面図であり、図1(B)は、図1(A)のA−A矢視断面図である。図2は、半導体装置の製造工程を示す説明図である。図3は、抵抗体の配置の変更例を示す説明図である。
図1は、半導体装置の構造を示す説明図である。図1(A)は、半導体装置を基板面上方から見た平面図であり、図1(B)は、図1(A)のA−A矢視断面図である。図2は、半導体装置の製造工程を示す説明図である。図3は、抵抗体の配置の変更例を示す説明図である。
(半導体装置の構造)
まず、本実施形態の半導体装置の構造を図1を参照して説明する。ここで、図1(A)では、配線及び抵抗体のみを示す。
図1(A)及び(B)に示すように、本実施形態の半導体装置1では、半導体素子(図示せず)が形成された半導体基板11の上に、素子間を電気的に分離するためのフィールド酸化膜12及び平坦化層間膜材料であるBPSG(Boron Phosphorous Silicate Glass)膜13が順に積層されている。BPSG膜13の表面には、下層の金属配線である1stAl配線14が帯状に形成されている。
まず、本実施形態の半導体装置の構造を図1を参照して説明する。ここで、図1(A)では、配線及び抵抗体のみを示す。
図1(A)及び(B)に示すように、本実施形態の半導体装置1では、半導体素子(図示せず)が形成された半導体基板11の上に、素子間を電気的に分離するためのフィールド酸化膜12及び平坦化層間膜材料であるBPSG(Boron Phosphorous Silicate Glass)膜13が順に積層されている。BPSG膜13の表面には、下層の金属配線である1stAl配線14が帯状に形成されている。
1stAl配線14を覆うように、層間絶縁膜である1stTEOS(テトラエトキシシラン)膜15が形成されている。
ここで、1stTEOS膜15の表面は、図2(B)及び(C)に示すように、1stTEOS膜15の表面に形成された薄膜抵抗材料22をフォトレジスト30が覆った状態において、1stAl配線14とBPSG膜13との段差Hに起因して、1stAl配線14近傍にフォトレジスト30の厚さが不均一に形成される第1の領域Mと、厚さが略均一に形成される第2の領域Nとの2つの領域に分けられている。
ここで、1stTEOS膜15の表面は、図2(B)及び(C)に示すように、1stTEOS膜15の表面に形成された薄膜抵抗材料22をフォトレジスト30が覆った状態において、1stAl配線14とBPSG膜13との段差Hに起因して、1stAl配線14近傍にフォトレジスト30の厚さが不均一に形成される第1の領域Mと、厚さが略均一に形成される第2の領域Nとの2つの領域に分けられている。
1stTEOS膜15の表面には、複数本のラインを有する帯状の薄膜抵抗体16が、1stAl配線14から所定の距離Lだけ離れて、第2の領域Nに形成されている。
薄膜抵抗体16は、1stAl配線14と平行に、等間隔に並列して配置されている。例えば、高抵抗で温度特性が良好なCrSi膜により、それぞれが線幅8μm、長さ160μmに形成された8本の薄膜抵抗体16a〜16hが7μm間隔で並んで配置されている。
第2の領域Nでは、フォトレジスト30の厚さが略均一に形成されているので、薄膜抵抗体16の寸法精度を高くすることができるので、抵抗値が所定の誤差範囲内である薄膜抵抗体16を形成することができる。
薄膜抵抗体16は、1stAl配線14と平行に、等間隔に並列して配置されている。例えば、高抵抗で温度特性が良好なCrSi膜により、それぞれが線幅8μm、長さ160μmに形成された8本の薄膜抵抗体16a〜16hが7μm間隔で並んで配置されている。
第2の領域Nでは、フォトレジスト30の厚さが略均一に形成されているので、薄膜抵抗体16の寸法精度を高くすることができるので、抵抗値が所定の誤差範囲内である薄膜抵抗体16を形成することができる。
第1の領域Mには、薄膜抵抗体16に比べて抵抗値に高い精度が要求されない抵抗素子、例えば、プルアップ抵抗17やLEDに供給される電流を制限するための電流制限抵抗18などが配置されている。
ここで、第1の領域Mでは、フォトレジスト30の厚さが不均一になることの影響により、抵抗値が所定の誤差範囲内の抵抗を形成することが困難であるが、プルアップ抵抗17やLEDに供給される電流を制限するための電流制限抵抗18などは、薄膜抵抗体116に比べて高い精度が要求されず、所定の誤差範囲外であることが許容されるので、第1の領域Mに形成することができる。
そして、薄膜抵抗体16、プルアップ抵抗17及び電流制限抵抗18などを覆うように、層間絶縁膜である2ndTEOS膜19が形成されている。
ここで、第1の領域Mでは、フォトレジスト30の厚さが不均一になることの影響により、抵抗値が所定の誤差範囲内の抵抗を形成することが困難であるが、プルアップ抵抗17やLEDに供給される電流を制限するための電流制限抵抗18などは、薄膜抵抗体116に比べて高い精度が要求されず、所定の誤差範囲外であることが許容されるので、第1の領域Mに形成することができる。
そして、薄膜抵抗体16、プルアップ抵抗17及び電流制限抵抗18などを覆うように、層間絶縁膜である2ndTEOS膜19が形成されている。
2ndTEOS膜19の表面には、上層の金属配線である2ndAl配線20が形成され、例えば、薄膜抵抗体16a〜16hのうち、2つの薄膜抵抗体を1組として接続する。2ndAl配線20により接続された薄膜抵抗体16は、半導体素子と共に集積回路を構成する抵抗として用いられ、例えば、接続された薄膜抵抗体16の組の中から選ばれた一対の薄膜抵抗体16の組が、バイポーラトランジスタ差動増幅回路の負荷抵抗として使用される。この場合、一対の薄膜抵抗体16の組の抵抗比率が、所定の抵抗比率に正確に設定される必要がある。
本実施形態では、2ndAl配線20により、薄膜抵抗体16aと薄膜抵抗体16cとを接続し、薄膜抵抗体16bと薄膜抵抗体16dとを接続する、というように、1stAl配線14からの距離が異なる薄膜抵抗体16を互い違いに組み合わせて接続し、この接続された薄膜抵抗体16の組の中から一対の抵抗を構成する。例えば、薄膜抵抗体16aと薄膜抵抗体16cとの組と、薄膜抵抗体16bと薄膜抵抗体16dとの組とにより、一対の抵抗を構成する。
これにより、各組を構成する薄膜抵抗体16a〜16hの配置が、1stAl配線14の形成位置に対して偏ることがないため、一対の薄膜抵抗体16の組の抵抗値のばらつきを小さくすることができるので、抵抗比率を所定の値に正確に設定することができる。
そして、保護膜21により、2ndAl配線20及び2ndTEOS膜19の表面が覆われた構成となっている。
これにより、各組を構成する薄膜抵抗体16a〜16hの配置が、1stAl配線14の形成位置に対して偏ることがないため、一対の薄膜抵抗体16の組の抵抗値のばらつきを小さくすることができるので、抵抗比率を所定の値に正確に設定することができる。
そして、保護膜21により、2ndAl配線20及び2ndTEOS膜19の表面が覆われた構成となっている。
このように、本実施形態の半導体装置1では、1stAl配線14よりも上層の1stTEOS膜15の表面に、1stAl配線14近傍にフォトレジスト30の厚さが不均一に形成される第1の領域Mと、厚さが略均一に形成される第2の領域Nとの2つの領域が設けられており、第2の領域Nに、抵抗値が所定の誤差範囲内である薄膜抵抗体116が形成されている。
第1の領域Mには、別のスペースに配置されていたプルアップ抵抗17や電流制限抵抗18など、抵抗値が所定の誤差範囲外であることが許容される抵抗を配置することができるので、従来、プルアップ抵抗17や電流制限抵抗18などが配置されていたスペースが不要となり、チップサイズを小さくすることができる。
第1の領域Mには、別のスペースに配置されていたプルアップ抵抗17や電流制限抵抗18など、抵抗値が所定の誤差範囲外であることが許容される抵抗を配置することができるので、従来、プルアップ抵抗17や電流制限抵抗18などが配置されていたスペースが不要となり、チップサイズを小さくすることができる。
薄膜抵抗体16を構成する膜材料は、CrSiに限定されるものではなく、例えば、PolySi、MoSi、TiNなどの抵抗材料を用いることができる。
また、薄膜抵抗体16の形状、数などは、本実施形態に限定されるものではなく、例えば、幅広の四角形状の領域として形成してもよい。
また、薄膜抵抗体16の形状、数などは、本実施形態に限定されるものではなく、例えば、幅広の四角形状の領域として形成してもよい。
(半導体装置の製造方法)
上述した半導体装置1の製造方法について、図2を参照して説明する。 なお、図2では、薄膜抵抗体16のうち、薄膜抵抗体16a〜16dに対応する領域について拡大して示す。
まず、図2(A)に示すように、公知のプロセスにより図示しない半導体素子及びフィールド酸化膜12が形成された半導体基板11を用意し、フィールド酸化膜12の表面にBPSG膜13を成膜した後、BPSG膜13の表面に帯状の1stAl配線14をパターニングする。
次に、BPSG膜13及び1stAl配線14の表面に、1stTEOS膜15を成膜した後、1stTEOS膜15の表面にCrSiなどの抵抗膜22をスパッタリング等によって成膜する。
上述した半導体装置1の製造方法について、図2を参照して説明する。 なお、図2では、薄膜抵抗体16のうち、薄膜抵抗体16a〜16dに対応する領域について拡大して示す。
まず、図2(A)に示すように、公知のプロセスにより図示しない半導体素子及びフィールド酸化膜12が形成された半導体基板11を用意し、フィールド酸化膜12の表面にBPSG膜13を成膜した後、BPSG膜13の表面に帯状の1stAl配線14をパターニングする。
次に、BPSG膜13及び1stAl配線14の表面に、1stTEOS膜15を成膜した後、1stTEOS膜15の表面にCrSiなどの抵抗膜22をスパッタリング等によって成膜する。
続いて、図2(B)に示すように、抵抗膜22の表面にフォトレジスト30を塗布すると、1stAl配線14とBPSG膜13との段差Hに起因して、1stAl配線14近傍にフォトレジスト30の厚さが不均一に形成される第1の領域Mと、厚さが略均一に形成される第2の領域Nとの2つの領域が形成される。
続いて、図2(C)に示すように、第1の領域Mにプルアップ抵抗17及び電流制限抵抗18が形成され、第2の領域Mに薄膜抵抗体16(16a〜16d)が形成されるように、所定のマスクパターンにパターニングする。
続いて、図2(D)に示すように、フォトレジスト30をマスクとして抵抗膜22をエッチングすることにより、1stTEOS膜15の表面に、薄膜抵抗体16(16a〜16d)、プルアップ抵抗17及び電流制限抵抗18を形成する。
続いて、図2(E)に示すように、フォトレジスト30を除去した後に、薄膜抵抗体16、プルアップ抵抗17及び電流制限抵抗18などを覆うように、2ndTEOS膜19を成膜する。
そして、2ndTEOS膜19の表面に、2ndAl配線20をパターニング形成し、2ndAl配線20を覆って、2ndTEOS膜19の表面に保護膜21を成膜することにより、半導体装置1が製造される。
続いて、図2(E)に示すように、フォトレジスト30を除去した後に、薄膜抵抗体16、プルアップ抵抗17及び電流制限抵抗18などを覆うように、2ndTEOS膜19を成膜する。
そして、2ndTEOS膜19の表面に、2ndAl配線20をパターニング形成し、2ndAl配線20を覆って、2ndTEOS膜19の表面に保護膜21を成膜することにより、半導体装置1が製造される。
(変更例)
プルアップ抵抗17、電流制限抵抗18などの高い抵抗精度が要求されない抵抗は、1stAl配線と薄膜抵抗体16との間に加えて、更に、薄膜抵抗体16の近傍に配置してもよい。例えば、図3(A)に示すように、薄膜抵抗体16の長手方向に隣接して配置したり、薄膜抵抗体16の間に配置することができる。これにより、プルアップ抵抗17、電流制限抵抗18などを、更に効率的に配置することができる。
プルアップ抵抗17、電流制限抵抗18などの高い抵抗精度が要求されない抵抗は、1stAl配線と薄膜抵抗体16との間に加えて、更に、薄膜抵抗体16の近傍に配置してもよい。例えば、図3(A)に示すように、薄膜抵抗体16の長手方向に隣接して配置したり、薄膜抵抗体16の間に配置することができる。これにより、プルアップ抵抗17、電流制限抵抗18などを、更に効率的に配置することができる。
また、薄膜抵抗体16は、1stAl配線14と平行な配置に限定されるものではなく、例えば、図3(B)に示すように、1stAl配線14に直交する方向にそれぞれ平行、かつ、1stAl配線14から等しい距離に形成してもよい。この構成を使用した場合でも、プルアップ抵抗17、電流制限抵抗18などをギャップ部15aに配置することができるため、半導体装置1のチップ面積を小さくすることができる。
[最良の形態による効果]
本発明の半導体装置1によれば、1stAl配線14の表面に形成された抵抗膜22をフォトレジスト30が覆った状態において、フォトレジスト30の厚さが略均一に形成された第2の領域Nに、抵抗値が所定の誤差範囲内である薄膜抵抗体16を形成し、1stAl配線14の近傍であって、1stAl配線14とBPSG膜13との段差Hにより、フォトレジスト30の厚さが不均一に形成された第1の領域Mに、抵抗値が所定の誤差範囲外であることが許容される抵抗を形成することができる。
これにより、従来、抵抗を形成しておらず、デッドスペースになっていた第1の領域Mに、プルアップ抵抗17や電流制限抵抗18など、抵抗値が所定の誤差範囲外であることが許容される抵抗を配置することができるので、従来、プルアップ抵抗17や電流制限抵抗18などが配置されていたスペースが不要となり、チップサイズを小さくすることができる。
つまり、薄膜抵抗体16の抵抗値の精度を所定の誤差範囲内に確保しつつ、半導体装置1のチップサイズを小型化することができる半導体装置1を実現することができる。
本発明の半導体装置1によれば、1stAl配線14の表面に形成された抵抗膜22をフォトレジスト30が覆った状態において、フォトレジスト30の厚さが略均一に形成された第2の領域Nに、抵抗値が所定の誤差範囲内である薄膜抵抗体16を形成し、1stAl配線14の近傍であって、1stAl配線14とBPSG膜13との段差Hにより、フォトレジスト30の厚さが不均一に形成された第1の領域Mに、抵抗値が所定の誤差範囲外であることが許容される抵抗を形成することができる。
これにより、従来、抵抗を形成しておらず、デッドスペースになっていた第1の領域Mに、プルアップ抵抗17や電流制限抵抗18など、抵抗値が所定の誤差範囲外であることが許容される抵抗を配置することができるので、従来、プルアップ抵抗17や電流制限抵抗18などが配置されていたスペースが不要となり、チップサイズを小さくすることができる。
つまり、薄膜抵抗体16の抵抗値の精度を所定の誤差範囲内に確保しつつ、半導体装置1のチップサイズを小型化することができる半導体装置1を実現することができる。
[各請求項と実施形態との対応関係]
1stAl配線14が請求項1に記載の配線に、1stTEOS膜15が絶縁膜に、薄膜抵抗体16が第1の薄膜抵抗体に、プルアップ抵抗17及び電流制限抵抗18が第2の薄膜抵抗体に、抵抗膜22が薄膜抵抗材料に、それぞれ対応する。
1stAl配線14が請求項1に記載の配線に、1stTEOS膜15が絶縁膜に、薄膜抵抗体16が第1の薄膜抵抗体に、プルアップ抵抗17及び電流制限抵抗18が第2の薄膜抵抗体に、抵抗膜22が薄膜抵抗材料に、それぞれ対応する。
1 半導体装置
11 半導体基板
14 1stAl配線(配線)
15 1stTEOS膜(絶縁膜)
16 薄膜抵抗体(第1の薄膜抵抗体)
17 プルアップ抵抗(第2の薄膜抵抗体)
18 電流制限抵抗(第2の薄膜抵抗体)
22 抵抗膜(薄膜抵抗材料)
30 フォトレジスト
H 段差
M 第1の領域
N 第2の領域
11 半導体基板
14 1stAl配線(配線)
15 1stTEOS膜(絶縁膜)
16 薄膜抵抗体(第1の薄膜抵抗体)
17 プルアップ抵抗(第2の薄膜抵抗体)
18 電流制限抵抗(第2の薄膜抵抗体)
22 抵抗膜(薄膜抵抗材料)
30 フォトレジスト
H 段差
M 第1の領域
N 第2の領域
Claims (1)
- 半導体基板と、
前記半導体基板の基板面に形成された配線と、
前記半導体基板及び前記配線の上に形成された絶縁膜と、を備え、
前記絶縁膜の表面に形成された薄膜抵抗材料をフォトレジストが覆った状態において、前記配線と前記半導体基板の基板面との段差により前記配線の近傍に前記フォトレジストの厚さが不均一に形成された第1の領域と、前記フォトレジストの厚さが略均一に形成された第2の領域とが、形成されており、
前記薄膜抵抗材料をフォトリソグラフィ法によってエッチングすることにより、薄膜抵抗体が形成された半導体装置において、
前記第2の領域には、抵抗値が所定の誤差範囲内である第1の薄膜抵抗体が形成され、
前記第1の領域には、抵抗値が前記所定の誤差範囲外であることが許容される第2の薄膜抵抗体が形成されたことを特徴とする半導体装置。
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