KR20090000882A - 반도체소자의 미세 패턴 형성방법 - Google Patents

Abstract

정해진 피치(pitch) 내에 보다 많은 패턴을 형성함으로써 소자의 고집적화를 이룰 수 있는 반도체소자의 미세 패턴 형성방법은, 반도체기판 상에 패터닝할 대상막을 형성하는 단계와, 대상막 상에 제1 물질막 패턴을 형성하는 단계와, 제1 물질막 패턴을 식각하여 그 폭을 축소시키는 단계와, 제1 물질막 패턴의 측벽에 스페이서를 형성하는 단계와, 제1 물질막 패턴을 제거하는 단계와, 스페이서를 식각 마스크로 사용하여 대상막을 패터닝하는 단계, 및 스페이서를 제거하는 단계를 포함한다.

포토리소그래피, 해상력, 디자인 룰, 패터닝

Description

반도체소자의 미세 패턴 형성방법{Method for forming fine pattern in semiconductor device}

도 1 내지 도 6은 본 발명에 따른 반도체소자의 미세 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고집적화에 유리한 반도체소자의 미세 패턴 형성방법에 관한 것이다.

반도체 소자를 제조하기 위한 각종 패턴들은 포토리소그래피(photolithography) 기술에 의해 형성되고 있다. 최근에는, 반도체 소자의 고집적화에 따라 포토리소그래피(photolithography) 장비를 이용하여 분해가능한 최소 해상력보다 반도체 소자에서 요구되는 해상력은 더욱 작아지고 있다. 예를 들어, 포토리소그래피 장비를 사용한 단일 노광을 통해 분해가능한 최소 해상력이 45㎚라 할 때, 반도체 소자에서 요구되는 해상력은 40㎚보다 작은 분해능을 요구하고 있다.

이러한 포토리소그래피 장비의 한계를 극복하여 초미세 패턴을 형성하기 위 한 다양한 기술들이 제안되었다. 그러나, 현재까지는 마스크상의 패턴 크기에 의해 정해지는 피치, 즉 라인패턴의 폭과 그 패턴 사이의 간격을 합친 크기보다 더 작게 형성하기는 어려으므로 보다 미세한 패턴을 형성할 수 있는 기술에 대한 연구가 필요한 실정이다.

본 발명이 이루고자 하는 기술적 과제는 정해진 피치(pitch) 내에 보다 많은 패턴을 형성함으로써 소자의 고집적화를 이룰 수 있는 반도체소자의 미세 패턴 형성방법을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체소자의 미세 패턴 형성방법은, 반도체기판 상에 패터닝할 대상막을 형성하는 단계와, 상기 대상막 상에, 제1 물질막 패턴을 형성하는 단계와, 상기 제1 물질막 패턴을 식각하여 그 폭을 축소시키는 단계와, 상기 제1 물질막 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 제1 물질막 패턴을 제거하는 단계와, 상기 스페이서를 식각 마스크로 사용하여 상기 대상막을 패터닝하는 단계, 및 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.

상기 제1 물질막 패턴은 상기 대상막에 대해 식각 선택비를 갖는 물질로 형성할 수 있다.

상기 제1 물질막 패턴을 식각하는 단계는, 등방성식각 방법으로 이루어질 수 있다.

상기 제1 물질막 패턴을 식각하는 단계는, 플라즈마를 이용한 건식식각 또는 식각용액을 사용한 습식식각 방법으로 이루어질 수 있다.

상기 제1 물질막 패턴을 식각하는 단계에서, 최종적으로 형성할 대상막 패턴 사이의 간격이 상기 제1 물질막 패턴의 폭이 되도록 할 수 있다.

상기 스페이서는 상기 제1 물질막 패턴을 구성하는 물질에 대해 식각 선택비를 갖는 물질로 형성할 수 있다.

상기 스페이서를 형성하는 단계에서, 상기 스페이서의 두께가 최종적으로 형성될 대상막 패턴의 폭과 같도록 할 수 있다.

상기 제1 물질막 패턴을 제거하는 단계는, 플라즈마를 이용한 건식식각 또는 식각용액을 사용한 습식식각 방법으로 이루어질 수 있다.

상기 스페이서를 제거하는 단계는, 패터닝된 상기 대상막 사이를 절연막으로 매립하는 단계, 및 상기 스페이서를 화학기계적연마(CMP) 공정으로 제거하는 단계를 포함할 수 있다.

상기 대상막은 단층 또는 두 층 이상의 다층막으로 형성할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.

본 발명에서는 포토마스크에서 형성되는 패턴 사이즈는 그대로 유지하면서 최종 공정을 마친 후에는 동일한 피치 내에 더 많은 라인/스페이스 패턴이 들어갈 수 있도록 하는 방법을 제시한다.

도 1 내지 도 6은 본 발명에 따른 반도체소자의 미세 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.

도 1을 참조하면, 반도체기판(100) 상에 패터닝할 식각 대상막(110)을 형성한다. 상기 식각 대상막(110)은 단층 또는 다층으로 형성할 수 있다. 예를 들어, 상기 식각 대상막(110)이 트랜지스터의 게이트를 형성하기 위한 도전층인 경우, 도핑된 폴리실리콘막으로 이루어진 도전층(112)과 식각 공정에서 상기 도전층을 보호하기 위한 하드 마스크층(114)의 적층막일 수 있다. 또는, 상기 도전층(112)과 하드 마스크(114) 사이에, 상기 도전층의 저항을 감소시키기 위하여 예컨대 금속 실리사이드로 이루어진 저저항층(도시되지 않음)을 더 형성할 수도 있다.

상기 식각 대상막(110) 상에, 후속 사진식각 공정에서 상기 식각 대상막을 보호하기 위한 마스크층(120)을 형성한다. 상기 마스크층(120)은 산화막, 질화막, 비정질실리콘막 또는 실리콘산화질화막(SiON) 등의 다양한 절연막으로 형성할 수 있다. 다음에, 포토마스크를 이용한 사진공정을 통해 상기 마스크층(120) 상에 포토레지스트 패턴(130)을 형성한다. 상기 포토레지스트 패턴(130)은 단층 레지스트(Single Layer Resist) 또는 다층 레지스트(Multi Layer Resist) 구조로 형성할 수 있다.

도 2를 참조하면, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 마스크층을 패터닝하여 마스크 패턴(120a)을 형성한 다음, 포토레지스트 패턴을 제거한다. 도시된 바와 같이, 마스크 패턴(120a)은 라인/스페이스 형태로 형성되며 상기 마스크 패턴(120a)의 폭과, 이웃 마스크 패턴 사이의 간격을 합친 것이 한 피치(pitch)가 된다. 상기 마스크 패턴(120a)의 크기가 그대로 식각 대상막이 패터닝될 크기가 아니기 때문에, 후속 단계의 공정을 고려하여 상기 마스크 패턴(120a)의 크기를 결정하여야 한다.

도 3을 참조하면, 상기 단계에서 형성된 마스크 패턴에 대해 소정의 식각 공정을 진행하여 그 폭이 줄어든 마스크 패턴(120b)을 형성한다. 상기 식각 공정은 플라즈마를 이용한 건식식각 또는 화학용액을 이용한 습식식각 등의 방법을 사용할 수 있는데, 마스크 패턴의 두께뿐만 아니라 폭까지 감소되도록 등방성 식각방식을 사용한다. 상기 마스크 패턴(120b)의 폭이 최종적으로 형성할 식각 대상막 패턴 사이의 간격이 된다.

상기 식각 공정은 상기 마스크 패턴(120b)을 구성하는 물질에 따라 적절한 식각 방법, 식각 가스 또는 식각용액을 선택하여 진행할 수 있다. 또한, 최종적으로 형성될 패턴의 크기를 고려하여 식각 시간 등의 식각 조건을 적절히 조절할 수 있다.

도 4를 참조하면, 마스크 패턴의 크기를 줄이는 식각 공정이 완료되면, 결과물의 전면에 스페이서용 물질층을 형성한다. 상기 스페이서용 물질층은 마스크 패턴의 측벽에 스페이서를 형성하기 위한 것으로, 상기 스페이서용 물질층을 에치백 또는 전면식각하여 스페이서가 형성될 동안 상기 마스크 패턴(120b)은 식각되지 않고 남아 있어야 한다. 또한, 후속 단계에서 스페이서만 남기고 마스크 패턴(120b)을 제거하기 위한 식각공정에서 상기 스페이서는 식각되지 않아야 한다. 따라서, 상기 스페이서용 물질층은 스페이서를 형성하기 위한 에치백 또는 전면식각 공정, 그리고 상기 마스크 패턴(120b)을 제거하기 위한 식각공정에서 상기 마스크 패턴(120b)을 구성하고 있는 물질에 대해 선택비를 갖는 물질로 형성하는 것이 바람직하다.

다음에, 증착된 스페이서용 물질층에 대해 에치백 또는 전면식각을 실시하여 상기 마스크 패턴(120b)의 측벽에 스페이서(140)를 형성한다. 상기 스페이서(140)를 형성하기 위한 식각 공정은 플라즈마를 사용하여 진행할 수 있다.

상기 스페이서(140)의 두께에 따라 최종 목표로 하는 패턴의 두께가 결정되므로, 상기 스페이서용 물질층의 증착 두께 및 스페이서의 두께를 적절히 조절하는 것이 바람직하다.

도 5를 참조하면, 플라즈마를 이용한 건식식각 또는 식각용액을 이용한 습식식각 방법으로 상기 마스크 패턴(도 4의 120b)을 제거하여 스페이서(140)만 남도록 한다. 상기 스페이서(140)는 마스크 패턴에 대해 식각 선택비를 갖는 물질로 이루어져 있기 때문에 마스크 패턴이 식각되는 동안 그대로 잔류하게 된다. 또한, 마스크 패턴이 식각되는 동안 식각 대상막(110)이 식각되는 것을 방지하기 위하여 상기 식각 대상막 또는 식각 대상막의 최상층을 상기 마스크 패턴을 제거하기 위한 식각 공정에 대해 식각 선택비를 갖는 물질로 형성할 수 있음은 물론이다. 이렇게 형성된 스페이서(140)은 최종적으로 식각 대상막을 패터닝하기 위한 마스크가 되며, 상기 스페이서(140)의 크기가 최종 패턴의 크기가 된다.

도 6을 참조하면, 상기 스페이서(도 5의 140)를 식각 마스크로 사용하여 식 각 대상막(110)을 패터닝한 다음 남은 스페이서를 제거한다. 상기 스페이서는 플라즈마를 이용한 건식식각 또는 식각용액을 사용한 습식식각 방식으로 제거할 수 있다. 또는, 상기 식각 대상막을 패터닝한 다음 스페이서가 잔류한 상태에서, 전면에 절연막을 증착하여 식각 대상막 패턴 사이를 매립한 다음 화학기계적연마(CMP) 공정을 실시하여 제거할 수 있다. 이렇게 하여 최종적으로 형성된 식각 대상막 패턴(110)을 도 2의 패턴(120a)와 비교하면, 도 2의 패턴의 경우 한 피치(pitch)에 하나의 라인(line)과 하나의 스페이스(sapce)가 들어갔지만, 최종 패턴(110)의 경우 한 피치 내에 두 개의 라인(line)과 두 개의 스페이스(space)가 들어갈 수 있게 된다. 따라서, 디자인 룰에 따라 정해진 피치 내에 보다 많은 수의 패턴들을 형성할 수 있으므로 소자의 고집적화에 더욱 유리한 이점이 있다.

지금까지 설명한 바와 같이 본 발명에 의한 반도체소자의 미세 패턴 형성방법에 따르면, 최종 패터닝될 대상막 위에 마스크 패턴을 형성한 다음 식각공정을 통해 크기를 축소시키고, 마스크 패턴의 측벽에 스페이서를 형성한 다음 스페이서를 최종 마스크로 이용하여 대상막을 패터닝한다. 따라서, 포토마스크 상의 패턴 크기는 그대로 유지하면서 정해진 피치(pitch) 내에 보다 많은 수의 패턴들을 형성할 수 있으므로, 사진공정의 한계를 극복하고 보다 미세한 패턴을 형성할 수 있으며 소자의 고집적화를 이룰 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하 다.

Claims (10)

1. 반도체기판 상에 패터닝할 대상막을 형성하는 단계;

   상기 대상막 상에, 제1 물질막 패턴을 형성하는 단계;

   상기 제1 물질막 패턴을 식각하여 그 폭을 축소시키는 단계;

   상기 제1 물질막 패턴의 측벽에 스페이서를 형성하는 단계;

   상기 제1 물질막 패턴을 제거하는 단계;

   상기 스페이서를 식각 마스크로 사용하여 상기 대상막을 패터닝하는 단계; 및

   상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
2. 제1항에 있어서,

   상기 제1 물질막 패턴은 상기 대상막에 대해 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
3. 제1항에 있어서,

   상기 제1 물질막 패턴을 식각하는 단계는, 등방성식각 방법으로 이루어지는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
4. 제3항에 있어서,

   상기 제1 물질막 패턴을 식각하는 단계는, 플라즈마를 이용한 건식식각 또는 식각용액을 사용한 습식식각 방법으로 이루어지는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
5. 제1항에 있어서,

   상기 제1 물질막 패턴을 식각하는 단계에서,

   상기 제1 물질막 패턴의 폭이 최종적으로 형성할 대상막 패턴 사이의 간격이 되도록 하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
6. 제1항에 있어서,

   상기 스페이서는 상기 제1 물질막 패턴을 구성하는 물질에 대해 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
7. 제1항에 있어서,

   상기 스페이서를 형성하는 단계에서,

   상기 스페이서의 두께가 최종적으로 형성될 대상막 패턴의 폭과 같도록 하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
8. 제1항에 있어서,

   상기 제1 물질막 패턴을 제거하는 단계는, 플라즈마를 이용한 건식식각 또는 식각용액을 사용한 습식식각 방법으로 이루어지는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
9. 제1항에 있어서,

   상기 스페이서를 제거하는 단계는,

   패터닝된 상기 대상막 사이를 절연막으로 매립하는 단계, 및

   상기 스페이서를 화학기계적연마(CMP) 공정으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
10. 제1항에 있어서,

    상기 대상막은 단층 또는 두 층 이상의 다층막으로 형성하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.

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