TWI584443B - 接觸墊結構 - Google Patents
接觸墊結構 Download PDFInfo
- Publication number
- TWI584443B TWI584443B TW105111410A TW105111410A TWI584443B TW I584443 B TWI584443 B TW I584443B TW 105111410 A TW105111410 A TW 105111410A TW 105111410 A TW105111410 A TW 105111410A TW I584443 B TWI584443 B TW I584443B
- Authority
- TW
- Taiwan
- Prior art keywords
- region
- conductive layer
- regions
- layers
- layer
- Prior art date
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本發明是有關於一種適用於積體電路的結構,特別是有關於一種用於多層導電層之電性連接的接觸墊結構。
三維(3D)元件陣列,例如3D記憶體的各層元件的導線皆需要電性連接,所以接觸區中各層導電層皆需露出以供電性連接,從而形成階梯狀的接觸墊結構。
為了形成N層元件的階梯狀接觸墊結構,先前技術使用N-1個光罩進行N-1次微影蝕刻製程,以分別去除接觸區中的N-1個區域中的不同層數的導電層。然而,這種方式非常繁瑣,而且因為間距(pitch)小而需要很精確的製程控制,從而提高了製造成本及製程難度。
本發明提供一種接觸墊結構,其在元件有N層的情況下可使用遠少於N-1次的微影蝕刻製程來形成。
本發明的接觸墊結構包括交替堆疊的N層(N6)絕緣
層及N層導電層,且具有N個區域暴露出各個導電層。該些區域排列成P×Q的二維陣列(P3、Q2)。當該些導電層由下至上編號為第1至第N導電層且區域(i,j)(i=1~P,j=1~Q)暴露出之導電層為第Lni,j導電層時,在第i列的Q個區域中,Lni,j隨j值增加而遞減,即Lni,1>Lni,2>...>Lni,Q,第i列的Q個區域及第i+1列的Q個區域之間的Ln值差異固定,即Lni,1-Lni+1,1=Lni,2-Lni+1,2=...=Lni,Q-Lni+1,Q,在第j行的P個區域中,Lni,j由兩端向中央漸減,即Ln1,j,LnP,j>Ln2,j,LnP-1,j>...,並且第j行的P個區域及第j+1行的P個區域之間的Ln值差異固定,即Ln1,j-Ln1,j+1=Ln2,j-Ln2,j+1=...=LnP,j-LnP,j+1。
在第一實施例中,在各該區域(i,j)中不存在高於第Lni,j導電層的絕緣層或導電層。
在第二實施例中,在暴露出第N導電層之區域以外的各該區域(i,j)中,第Lni,j導電層暴露於形成在上層之絕緣層及導電層中的接觸窗開口中。各接觸窗開口的側壁可配置有間隙壁。
在一實施例中,P3且Q2。
在一實施例中,上述接觸墊結構配置於3D記憶體中。
由於本發明之N層導電層的接觸墊結構可使用遠少於N-1次的微影蝕刻製程來形成,故其製程可大幅簡化,製程控制也比較容易。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
100、300、500‧‧‧接觸墊
102‧‧‧絕緣層
104‧‧‧導電層
106‧‧‧接觸窗開口
108‧‧‧間隙壁
21、22、23、24、31、32、33、34‧‧‧光罩圖案
212、222、232、242、312、322、332、342‧‧‧對應導電層去除區的區域
214、224、234、244、314、324、334、344‧‧‧對應非去除區的
區域
Ani.j,k‧‧‧區域(i,j)於第k次微影蝕刻製程中的導電層去除層數
Enk‧‧‧第k次微影蝕刻製程中導電層去除區的去除層數
Lni,j/Ln3,2‧‧‧區域(i,j)/(3,2)暴露出之導電層的編號
Tni,j/Tn2,3‧‧‧區域(i,j)/(2,3)須去除之導電層的層數
圖1A為本發明第一實施方式之一例之接觸墊結構的立體圖。
圖1B為圖1A之接觸墊結構的上視圖,其中標示各區域暴露出之導電層的編號Lni,j及須去除之導電層層數Tni,j。
圖2繪示可達成圖1B之導電層去除層數分佈的光罩圖案/蝕刻層數組合的一個例子。
圖3A為本發明第一實施方式之另一例之接觸墊結構的立體圖。
圖3B為圖3A之接觸墊結構的上視圖,其中標示各區域暴露出之導電層的編號Lni,j及須去除之導電層層數Tni,j。
圖4繪示可達成圖3B之導電層去除層數分佈的光罩圖案/蝕刻層數組合的一個例子。
圖5A為本發明第二實施方式之一例之接觸墊結構的上視圖,其中標示各區域中須部分去除之導電層的層數Tni,j。
圖5B為圖5A之接觸墊結構的B-B’剖面圖。
以下將藉由實施方式對本發明作進一步說明,但該等實
施方式僅為例示說明之用,而非用以限制本發明之範圍。
圖1A為本發明第一實施方式之一例之接觸墊結構的立體圖。圖1B為圖1A之接觸墊結構的上視圖,其中標示各區域暴露出之導電層的編號Lni,j及須去除之導電層層數Tni,j。在本發明的第一實施例中,在各該區域(i,j)中不存在高於第Lni,j導電層的絕緣層或導電層。
請參照圖1A及圖1B,此例之接觸墊結構100中有12層絕緣層102及12層導電層104交替堆疊,且暴露出各導電層104的12個區域排成4×3的二維陣列。此即對應N=12、P=4且Q=3之情況。圖中行方向標為i方向、列方向標為j方向,但此i、j方向不一定表示晶圓的x、y方向或y、x方向。該些導電層104由下至上編號為第1至第12(=N)導電層。各區域(i,j)(i=1~4,j=1~3)暴露出之導電層的編號Lni,j如圖1B左半所示,例如,區域(3,2)暴露出之導電層的編號Ln3,2=6。在第i列的3(=Q)個區域中,Lni,j隨j值增加而遞減,即Lni,1>Lni,2>Lni,3。第i列的3(=Q)個區域及第i+1列的3(=Q)個區域之間的Ln值差異固定,即Lni,1-Lni+1,1=Lni,2-Lni+1,2=Lni,3-Lni+1,3。在第j行的4(=P)個區域中,Lni,j由兩端向中央漸減,即Ln1,j,Ln4,j>Ln2,j,Ln3,j。並且,第j行的4(=P)個區域及第j+1行的4(=P)個區域之間的Ln值差異固定,即Ln1,j-Lni,j+1=Ln2,j-Ln2,j+1=Ln3,j-Ln3,j+1=Ln4,j-Ln4,j+1。
為達成此Lni,j分佈及各該區域(i,j)中不存在高於第Lni,j導電層的絕緣層或導電層的狀態,須自各區域(i,j)完全去除特定
層數Tni,j(=N-Lni,j=12-Lni,j)的導電層,其值如圖1B右半所示,例如,區域(2,3)須去除其全區11層導電層而露出第1層導電層,即Tn2,3=11。此Tn值分佈可藉由使用數目遠小於N-1(11)個的光罩進行同數目的微影蝕刻製程,以特定的光罩圖案/蝕刻層數組合來達成,其一例如圖2所示。
請參照圖2,此例使用4個光罩(M=4的情況),其分別在對應區域具有光罩圖案21、22、23、24,且其使用順序可以任意選擇。
光罩圖案21包含以圖示方式分佈之對應導電層去除區的區域212及對應非去除區的區域214,且在使用光罩圖案21的微影蝕刻製程中,導電層蝕刻去除層數Enk=1為1層,對應區域212之導電層去除區的去除層數Ani,j,k=1為Enk=1(1),且對應區域214之非去除區的去除層數Ani,j,k=1為0。
光罩圖案22包含以圖示方式分佈之對應導電層去除區的區域222及對應非去除區的區域224,且在使用光罩圖案22的微影蝕刻製程中,去除層數Enk=2為2層,對應區域222之導電層去除區的去除層數Ani,j,k=2為Enk=2(2),且對應區域224之非去除區的去除層數Ani,j,k=2為0。
光罩圖案23包含以圖示方式分佈之對應導電層去除區的區域232及對應非去除區的區域234,且在使用光罩圖案23的微影蝕刻製程中,去除層數Enk=3為4層,對應區域232之導電層去除區的去除層數Ani,j,k=3為Enk=3(4),且對應區域234之非去除
區的去除層數Ani,j,k=3為0。
光罩圖案24包含以圖示方式分佈之對應導電層去除區的區域242及對應非去除區的區域244,且在使用光罩圖案24的微影蝕刻製程中,去除層數Enk=4為4層,對應區域242之導電層去除區的去除層數Ani,j,k=4為Enk=4(4),且對應區域244之非去除區的去除層數Ani,j,k=4為0。
各微影蝕刻製程之去除層數的總和為N-1(11),即Enk=1、Enk=2、Enk=3與Enk=M=4之和為N-1(11)。接觸墊之各區域(i,j)在該M次微影蝕刻製程之後累計的導電層去除層數達到前述之須去除層數Tni,j,即Ani,j,k=1、Ani,j,k=2、Ani,j,k=3與Ani,j,k=M=4之和為Tni,j。例如,區域(2,2)對應光罩圖案21中對應去除區的區域212、光罩圖案22中對應去除區的區域222、光罩圖案23中對應去除區的區域232及光罩圖案24中對應非去除區的區域244,即An2,2,k=1=Enk=1=1、An2,2,k=2=Enk=2=2、An2,2,k=3=Enk=3=4且An2,2,k=M=4=0,四者之和為Tn2,2=7(圖1B)。
另外,各層導電層104的材料例如是金屬材料、N摻雜複晶矽、P摻雜複晶矽,或其組合,各層絕緣層102的材料包含氧化矽、氮化矽、氮氧化矽等。
在各導電層104皆暴露出之接觸墊結構100形成之後,即可於其上形成絕緣層(未繪示),再於此絕緣層中形成深度不同的多個接觸插塞(未繪示)來電性連接各導電層104。
圖3A為本發明第一實施方式之另一例之接觸墊結構的
立體圖。圖3B為圖3A之接觸墊結構的上視圖,其中標示各區域暴露出之導電層的編號Lni,j及須去除之導電層層數Tni,j。
請參照圖3A、3B,此例之接觸墊結構300同樣有12層導電層,但暴露出各導電層的12個區域排成6×2的二維陣列。此即對應N=12、P=6且Q=2之情況。圖中i方向、j方向定義如前。
各區域(i,j)(i=1~6,j=1~2)暴露出之導電層的編號Lni,j如圖3B左半所示。在第i列的2(Q)個區域中,Lni,j隨j值增加而遞減,即Lni,1>Lni,2。第i列的2(Q)個區域及第i+1列的2(Q)個區域之間的Ln值差異固定,即Lni,1-Lni+1,1=Lni,2-Lni+1,2。在第j行的6(P)個區域中,Lni,j由兩端向中央漸減,即Ln1,j,Ln6,j>Ln2,j,Ln5,j>Ln3,j,Ln4,j。並且,第1行的6(P)個區域及第2行的6(P)個區域之間的Ln值差異固定,即Ln1,1-Ln1,2=Ln2,1-Ln2,2=Ln3,1-Ln3,2=Ln4,1-Ln4,2=Ln5,1-Ln5,2=Ln6,1-Ln6,2。
為達成此Lni,j分佈及各該區域(i,j)中不存在高於第Lni,j導電層的絕緣層或導電層的狀態而須自各區域(i,j)去除之導電層層數Tni,j(=N-Lni,j=12-Lni,j)如圖3B右半所示。此Tn值分佈可藉由使用數目(M)遠小於N-1(11)個的光罩進行同數目的微影蝕刻製程,以特定的光罩圖案/蝕刻層數組合來達成,其一例如圖4所示。
如圖4所示,此例使用4個光罩(M=4的情況),其分別在對應區域具有光罩圖案31、32、33、34,且其使用順序可以任
意選擇。
光罩圖案31包含以圖示方式分佈之對應導電層去除區的區域312及對應非去除區的區域314,且在使用光罩圖案31的微影蝕刻製程中,去除層數Enk=1為1層,對應區域312之去除區的去除層數Ani,j,k=1為Enk=1(1),且對應區域314之非去除區的去除層數Ani,j,k=1為0。
光罩圖案32包含以圖示方式分佈之對應導電層去除區的區域322及對應非去除區的區域324,且在使用光罩圖案32的微影蝕刻製程中,去除層數Enk=2為2層,對應區域322之去除區的去除層數Ani,j,k=2為Enk=2(2),且對應區域324之非去除區的去除層數Ani,j,k=2為0。
光罩圖案33包含以圖示方式分佈之對應導電層去除區的區域332及對應非去除區的區域334,且在使用光罩圖案33的微影蝕刻製程中,去除層數Enk=3為4層,對應區域332之去除區的去除層數Ani,j,k=3為Enk=3(4),且對應區域334之非去除區的去除層數Ani,j,k=3為0。
光罩圖案34包含以圖示方式分佈之對應導電層去除區的區域342及對應非去除區的區域344,且在使用光罩圖案34的微影蝕刻製程中,去除層數Enk=4為4層,對應區域342之去除區的去除層數Ani,j,k=4為Enk=4(4),且對應區域344之非去除區的去除層數Ani,j,k=4為0。
各微影蝕刻製程之去除層數的總和為N-1(11),即
Enk=1、Enk=2、Enk=3與Enk=M=4之和為N-1(11)。接觸墊之各區域(i,j)在該M次微影蝕刻製程之後累計的導電層去除層數達到前述之須去除層數Tni,j,即Ani,j,k=1、Ani,j,k=2、Ani,j,k=3與Ani,j,k=M=4之和為Tni,j。例如,區域(2,2)對應光罩圖案31中對應去除區的區域312、光罩圖案32中對應非去除區的區域324、光罩圖案33中對應去除區的區域332及光罩圖案34中對應非去除區的區域344,即An2,2,k=1=Enk=1=1、An2,2,k=2=0、An2,2,k=3=Enk=3=4且An2,2,k=M=4=0,四者之和為Tn2,2=5。
圖5A為本發明第二實施方式之一例之接觸墊結構的上視圖,其中標示各區域中須部分去除之導電層的層數Tni,j。圖5B為圖5A之接觸墊結構的B-B’剖面圖。
請參照圖5A、5B,此例之接觸墊結構500的須去除導電層層數Tni,j分佈與圖1B所示者相同,且光罩圖案分佈/蝕刻層數組合可以與圖2所示者相同,但在暴露出最上方之第N導電層之區域以外的各該區域(i,j)中,第Lni,j導電層上方的各絕緣層102及各導電層104在該M次微影蝕刻製程中皆僅被部分去除,從而在第Lni,j導電層上層之絕緣層102及導電層104中形成接觸窗開口106,第Lni,j導電層即暴露於此接觸窗開口106中。
在該M次微影蝕刻製程之後,可於各接觸窗開口106的側壁形成間隙壁108,以使稍後將形成於區域(i,j)中之接觸窗開口106、中的之第Lni,j導電層的接觸窗與第Lni,j導電層上方的導電層104隔離。間隙壁108的材質為絕緣材質,例如為氧化矽、氮化矽、
氮氧化矽等。
上述各實施方式之接觸墊結構100、300或500例如是配置於3D記憶體中。
由於本發明之N(例如為12)層導電層的接觸墊結構可使用遠少於N-1次的微影蝕刻製程(例如4次)來形成,故其製程可大幅簡化,製程控制也比較容易。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧接觸墊
Lni,j/Ln3,2‧‧‧區域(i,j)/(3,2)暴露出之導電層的編號
Tni,j/Tn2,3‧‧‧區域(i,j)/(2,3)須去除之導電層的層數
Claims (6)
- 一種接觸墊結構,包括交替堆疊的N層(N³6)絕緣層及N層導電層,且具有N個區域暴露出各個導電層,其中該些區域排列成P´Q的二維陣列(P³3、Q³2),當該些導電層由下至上編號為第1至第N導電層且區域(i, j)(i=1~P, j=1~Q)暴露出之導電層為第Ln i,j導電層時, 在第i列的Q個區域中,Ln i,j隨j值增加而遞減,即Ln i,1>Ln i,2>…>Ln i,Q, 第i列的Q個區域及第i+1列的Q個區域之間的Ln值差異固定,即Ln i,1-Ln i+1,1=Ln i,2-Ln i+1,2=…=Ln i,Q-Ln i+1,Q, 在第j行的P個區域中,Ln i,j由兩端向中央漸減,即Ln 1,j, Ln P,j>Ln 2,j, Ln P - 1,j>…,並且 第j行的P個區域及第j+1行的P個區域之間的Ln值差異固定,即Ln 1,j-Ln 1,j+1=Ln 2,j-Ln 2,j+1=…=Ln P,j-Ln P,j+1。
- 如申請專利範圍第1項所述的接觸墊結構,其中在各該區域(i, j)中不存在高於第Ln i,j導電層的絕緣層或導電層。
- 如申請專利範圍第1項所述的接觸墊結構,其中在暴露出第N導電層之區域以外的各該區域(i, j)中,第Ln i,j導電層暴露於形成在上層之絕緣層及導電層中的接觸窗開口中。
- 如申請專利範圍第3項所述的接觸墊結構,其中在各該接觸窗開口的側壁配置有間隙壁。
- 如申請專利範圍第1項所述的接觸墊結構,其中P³3且Q³2。
- 如申請專利範圍第1項所述的接觸墊結構,其配置於3D記憶體中。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW105111410A TWI584443B (zh) | 2016-04-12 | 2016-04-12 | 接觸墊結構 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW105111410A TWI584443B (zh) | 2016-04-12 | 2016-04-12 | 接觸墊結構 |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI584443B true TWI584443B (zh) | 2017-05-21 |
TW201737453A TW201737453A (zh) | 2017-10-16 |
Family
ID=59367689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW105111410A TWI584443B (zh) | 2016-04-12 | 2016-04-12 | 接觸墊結構 |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI584443B (zh) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201507107A (zh) * | 2013-08-02 | 2015-02-16 | Macronix Int Co Ltd | 包括載子供應的半導體陣列排列 |
TW201517250A (zh) * | 2013-10-31 | 2015-05-01 | Macronix Int Co Ltd | 堆疊3d記憶體 |
TW201543651A (zh) * | 2014-05-08 | 2015-11-16 | Macronix Int Co Ltd | 積體電路、多層裝置之結構及其製造方法 |
-
2016
- 2016-04-12 TW TW105111410A patent/TWI584443B/zh active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201507107A (zh) * | 2013-08-02 | 2015-02-16 | Macronix Int Co Ltd | 包括載子供應的半導體陣列排列 |
TW201517250A (zh) * | 2013-10-31 | 2015-05-01 | Macronix Int Co Ltd | 堆疊3d記憶體 |
TW201543651A (zh) * | 2014-05-08 | 2015-11-16 | Macronix Int Co Ltd | 積體電路、多層裝置之結構及其製造方法 |
Also Published As
Publication number | Publication date |
---|---|
TW201737453A (zh) | 2017-10-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI612637B (zh) | 接觸墊結構及其製造方法 | |
KR101618749B1 (ko) | 반도체 소자의 패턴 형성 방법 | |
US9472422B2 (en) | Semiconductor device structure and manufacturing methods | |
US10186452B2 (en) | Asymmetric stair structure and method for fabricating the same | |
US9461064B2 (en) | Multi-layer memory array and manufacturing method of the same | |
CN107104043B (zh) | 图案形成方法以及使用其的半导体器件制造方法 | |
US20190035631A1 (en) | Patterning method | |
KR20130040364A (ko) | 수직형 반도체 소자의 제조 방법 | |
TW200901278A (en) | Method of fabricating pattern in semiconductor device using spacer | |
KR102186928B1 (ko) | 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법 | |
US9418887B2 (en) | Method of manufacturing semiconductor device | |
US9941153B1 (en) | Pad structure and manufacturing method thereof | |
US9142454B1 (en) | Semiconductor structure and method for manufacturing the same | |
CN110828371B (zh) | 垂直存储器件 | |
US7816270B2 (en) | Method of forming minute patterns in semiconductor device using double patterning | |
TWI572016B (zh) | 半導體結構及其製造方法 | |
KR102248436B1 (ko) | 반도체 소자의 제조방법 | |
TWI584443B (zh) | 接觸墊結構 | |
US9508645B1 (en) | Contact pad structure | |
US20120146110A1 (en) | Semiconductor device and forming method of the same | |
KR101708606B1 (ko) | 반도체 활성 영역 및 분리 구역을 형성하는 이중 패턴화 방법 | |
JP2014236158A (ja) | 半導体装置およびその製造方法 | |
KR20140028906A (ko) | 반도체 소자 및 그 제조방법 | |
CN107331653B (zh) | 接触垫结构 | |
KR20140105940A (ko) | 절연막 구조물을 포함하는 반도체 소자 및 이의 제조 방법 |