JP2007258469A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】半導体集積回路装置における配線性向上、配線層数低減、及び電源強化を可能にすること。
【解決手段】半導体チップに配置された複数の電源パッド（４ｂ、４ｃ、４ｇ、４ｈ）と、半導体チップに配置されるとともに、電源パッドよりも幅が狭く構成された複数の信号パッド（４ａ）と、を備える。信号パッドおよび電源パッドは、複数の配線層のうち最上位配線層に配設される。ＩＯセルと信号パッドを電気的に接続する信号配線（４ｄ）は、最上位配線層に配設される。ＩＯセルと第１電源パッド（４ｂ、４ｃ）を電気的に接続する第１電源配線（４ｅ、４ｆ）は、最上位配線層に配設される。内部回路と第２電源パッド（４ｇ、４ｈ）を電気的に接続する第２電源配線（４ｉ、４ｊ）は、最上位配線層に配設される。
【選択図】図２

Description

本発明は、半導体集積回路装置に関し、特に、半導体集積回路チップに複数の電源パッド及び信号パッドが配設された半導体集積回路装置に関する。
半導体集積回路装置は、通常、半導体集積回路チップ（ＩＣチップ）上に複数の絶縁層および配線層が交互に積層され、配線層間がビア接続され、配線層のうち最上位配線層に複数の電源パッドや信号パッドが配設されている。ＩＣチップは、内部領域に配された内部回路と、その周辺又は近傍に配された複数のＩＯセル（ＩＯバッファ）とを有する。内部回路は、配線を通じて対応するＩＯセルと電気的に接続されている。ＩＯセルは、配線を通じて信号パッド及び電源パッドと電気的に接続されている。信号パッド及び電源パッドは、ＩＣチップの外部と電気的に接続される。
このような半導体集積回路装置において、従来においては、ＩＣチップに配置される１つの電源パッド（ＰＶＤＤ、ＰＧＮＤ）と複数のＩＯセルとをそれぞれ独立した複数本の同一太さの配線（Ｈ２、ＨＤ、Ｈ１）で接続し、前記複数のＩＯセルは対応する信号パッド（ＰＳＩＧ）に対してそれぞれ独立した配線（ＨＳ）で接続し、前記電源パッドと前記複数のＩＯセルの間の領域に前記信号パッド（ＰＳＩＧ）が配列されたものが開示されている（図６参照；特許文献１参照）。これにより、太い電源配線を形成することなく、高集積化に有利でしかもレイアウト設計の自由度を高くすることができるというものである。
特開２００５−９３５７５号公報（図３）
しかしながら、従来の半導体集積回路装置では、以下のような課題がある。
第１に、ＩＣチップ上の配線層数が増大してしまうおそれがある。つまり、従来の半導体集積回路装置では、信号パッド（ＰＳＩＧ）のサイズが電源パッド（ＰＶＤＤ、ＰＧＮＤ）のサイズと同様に大きいため、最上位配線層の配線可能な領域（配線リソース）が小さくなることから、信号パッド用の配線（ＨＳ）と、電源パッド用の配線（Ｈ２、ＨＤ、Ｈ１）のために配線層が２層分増えてしまうおそれがある。
第２に、配線性が低下してしまうおそれがある。つまり、従来の半導体集積回路装置では、電源パッド（ＰＶＤＤ、ＰＧＮＤ）がＩＯセルから離れて配設されているため、電源パッド用の配線（Ｈ２、ＨＤ、Ｈ１）を低抵抗にする（強化する）ためには配線の本数が増えてしまい、配線性が低下してしまうおそれがある。
第３に、信号パッド下の領域の内部回路などのマクロの配置の自由度が低下してしまうおそれがある。つまり、従来の半導体集積回路装置では、信号パッド（ＰＳＩＧ）下に、ＩＯセルと電源パッド（ＰＶＤＤ、ＰＧＮＤ）を電気的に接続する電源用配線（ＨＤ）が配設されているため、最上位配線層（第ｎ配線層）にある信号パッド（ＰＳＩＧ）下に第ｎ−１配線層を使用するマクロを配置することが困難になるおそれがある。
第４に、内部回路の電源の電圧降下が増大するおそれがある。つまり、従来の半導体集積回路装置では、信号パッド（ＰＳＩＧ）真下に、ＩＯセルと電源パッドを電気的に接続する電源用配線（ＨＤ）が配設されているため、内部回路に供給するための電源配線密度が低下し、抵抗が増加する。
本発明の主な課題は、半導体集積回路装置における配線性向上、配線層数低減、及び電源強化を可能にすることである。
本発明の視点においては、半導体集積回路装置において、半導体チップに配置された複数の電源パッドと、前記半導体チップに配置されるとともに、前記電源パッドよりも幅が狭く構成された複数の信号パッドと、を備えることを特徴とする。
本発明（請求項１−１５）によれば、通電量に応じて最適なサイズのパッドを採用しているので、それらの異なるサイズのパッド配置を最適化することにより、最上位配線層の配線性向上、配線層数の低減、及び電源強化を図ることができる。
（実施形態１）
本発明の実施形態１に係る半導体集積回路装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体集積回路装置のバンプ配設面を模式的に示した平面図である。図２は、本発明の実施形態１に係る半導体集積回路装置における図１の２点鎖線で囲まれた部位のパッド及び配線のパターンを模式的に示した部分拡大平面図である。図３は、本発明の実施形態１に係る半導体集積回路装置の最上位配線層のパターンのみを模式的に示した部分平面図である。図４は、本発明の実施形態１に係る半導体集積回路装置を模式的に示した図２のＸ−Ｘ´間の部分断面図である。図５は、本発明の実施形態１に係る半導体集積回路装置を模式的に示した図２のＹ−Ｙ´間の部分断面図である。
半導体集積回路装置１は、内部回路およびＩＯセルを有する半導体チップである。半導体集積回路装置１のバンプ配設面には、格子部分の「○」印が付された部分にバンプ２（はんだボール）が配設されている（図１参照）。バンプ２の下には、パッド（図示せず）が配設されている。バンプ配設面において、中央に配された内部回路領域１ａと、その近傍（又は周囲）に配されたＩＯセル領域１ｂと、を有する。内部回路領域１ａは、半導体集積回路装置１の内部において複数の内部回路（図示せず）が配される領域である。ＩＯセル領域１ｂは、半導体集積回路装置１の内部において複数のＩＯセル（図示せず）が配される領域である。半導体集積回路装置１においては、半導体基板（図４、５の１０）上に複数の絶縁層（同図の３、５、８）および配線層（同図の４、７）が交互に積層され、配線層（図示せず）間がビア接続された多層配線層が配されている。なお、図１に示した内部回路領域１ａ及びＩＯセル領域１ｂのパターンは一例であり、内部回路領域及びＩＯセル領域のセットが複数配されたものであってもよい。図１の２点鎖線で囲まれた部位のパッド及び配線のパターンを図２に示す。
半導体集積回路装置１の多層配線層においては、最上位配線層４と配線層７を有する（図２参照）。
最上位配線層４は、多層配線層のうち最上位（バンプ寄り）に配された配線層であり、絶縁層３と絶縁層５の間に配されている（図４、５参照）。最上位配線層４では、信号パッド４ａと、第１ＶＤＤパッド４ｂと、第１ＧＮＤパッド４ｃと、信号配線４ｄと、第１ＶＤＤ配線４ｅと、第１ＧＮＤ配線４ｆと、第２ＶＤＤパッド４ｇと、第２ＧＮＤパッド４ｈと、第２ＶＤＤ配線４ｉと、第２ＧＮＤ配線４ｊと、を有する。
信号パッド４ａは、ＩＯセル１ｃ用の信号パッドである。信号パッド４ａは、内部回路領域１ａおよびＩＯセル領域１ｂにあって、図１の格子部分の「○」印が付された部位のうち所定の部位のバンプ（図１の２）の下に配されている。信号パッド４ａは、第１ＶＤＤパッド４ｂおよび第１ＧＮＤパッド４ｃを避けながら半導体集積回路装置１の外周側から順に配置される。信号パッド４ａは、同一層の対応する信号配線４ｄと一体に構成されている（図３参照）。信号パッド４ａは、信号配線４ｄ、ビア６ａ、信号配線７ａ、及びビア９ａを通じて、対応するＩＯセル１ｃの信号端子となる拡散層１０ａに電気的に接続されている（図４参照）。信号パッド４ａ（信号パッド４ａの短手方向）は、電源パッド（第１ＶＤＤパッド４ｂ、第１ＧＮＤパッド４ｃ、第２ＶＤＤパッド４ｇ、及び第２ＧＮＤパッド４ｈ）よりも幅が狭く構成されており、例えば、長方形、八角形等の多角形とすることができる。これは、信号パッド４ａでは電源パッドよりも小さな電流しか流れないからである。信号パッド４ａの長手方向の向きは、電源パッド（第１ＶＤＤパッド４ｂ、第１ＧＮＤパッド４ｃ、第２ＶＤＤパッド４ｇ、及び第２ＧＮＤパッド４ｈ）、及びその配線（第１ＶＤＤ配線４ｅ、第１ＧＮＤ配線４ｆ、第２ＶＤＤ配線４ｉ、及び第２ＧＮＤ配線４ｊ）パターンに応じて、例えば、ＩＯセル領域１ｂの信号パッド４ａについては半導体集積回路装置１の外周辺と平行方向にし、内部回路領域１ａの信号パッド４ａについては半導体集積回路装置１の外周辺の直交方向にすることができる。信号パッド４ａの真下には、電源配線（第１ＶＤＤ配線４ｅ、第１ＧＮＤ配線４ｆ、第２ＶＤＤ配線４ｉ、第２ＧＮＤ配線４ｊ）が配されていない。
なお、信号パッド４ａは、幅の狭いパッドであるが、ＩＯセルの許容電流を満たすことができるサイズとしているため、問題は生じない。また、信号パッド４ａ上に配設されるバンプ２は、電源パッド（第１ＶＤＤパッド４ｂ、第１ＧＮＤパッド４ｃ、第２ＶＤＤパッド４ｇ、及び第２ＧＮＤパッド４ｈ）上に配設されるバンプ２の大きさと略同一である。また、大電流の流れる電源パッドに信号パッド４ａよりも幅の広い大きな面積のパッドを用いることにより、バンプとの接触面積を大きくすることができ、接続抵抗が高くならないようにしている。
第１ＶＤＤパッド４ｂは、ＩＯセル１ｃ用のＶＤＤ側の電源パッドである。第１ＶＤＤパッド４ｂは、内部回路領域１ａにあって、図１の格子部分の「○」印が付された部位のうち所定の部位のバンプ（図１の２）の下に配されている。なお、第１ＶＤＤパッド４ｂは、ＩＯセル領域１ｂ近傍又はＩＯセル領域１ｂ内の部位にあることが好ましい。第１ＶＤＤパッド４ｂは、同一層の第１ＶＤＤ配線４ｅ（ＶＤＤバス）と一体に構成されている。第１ＶＤＤパッド４ｂは、第１ＶＤＤ配線４ｅ、ビア（図示せず；ビア６ａと同層で抵触しない領域のもの）、第１ＶＤＤ配線（図示せず；信号配線７ａと同層で抵触しない領域のもの）、ビア（図示せず；ビア９ａと同層で抵触しない領域のもの）を通じて、各ＩＯセルの第１ＶＤＤ端子１０ｂに電気的に接続されている。第１ＶＤＤパッド４ｂは、大電流が流れることを考慮して、信号パッド４ａよりも幅が広く構成されており、例えば、正方形、八角形等の多角形とすることができる。
第１ＧＮＤパッド４ｃは、ＩＯセル１ｃ用のＧＮＤ側の電源パッドである。第１ＧＮＤパッド４ｃは、ＩＯセル領域１ｂであって、図１の格子部分の「○」印が付された部位のうち所定の部位のバンプ（図１の２）の下に配されている。なお、第１ＧＮＤパッド４ｃは、半導体集積回路装置１の外周辺の近傍に配されることが好ましい。第１ＧＮＤパッド４ｃは、同一層の第１ＧＮＤ配線４ｆ（ＧＮＤバス）と一体に構成されている。第１ＧＮＤパッド４ｃは、第１ＧＮＤ配線４ｆ、ビア６ｂ、第１ＧＮＤ配線７ｂ、ビア９ｂを通じて、各ＩＯセルの第１ＧＮＤ端子となる拡散層１０ｃに電気的に接続されている（図５参照）。第１ＧＮＤパッド４ｃは、大電流が流れることを考慮して、信号パッド４ａよりも幅が広く構成されており、例えば、正方形、八角形等の多角形とすることができる。
信号配線４ｄは、同一層の対応する信号パッド４ａと一体に構成され、主に内部回路領域１ａに配されている。第１ＶＤＤ配線４ｅ（ＶＤＤバス）は、同一層の第１ＶＤＤパッド４ｂと一体に構成され、主にＩＯセル領域１ｂに配されている。第１ＧＮＤ配線４ｆ（ＧＮＤバス）は、同一層の第１ＧＮＤパッド４ｃと一体に構成され、ＩＯセル領域１ｂに配されている。信号配線４ｄ、第１ＶＤＤ配線４ｅ、及び第１ＧＮＤ配線４ｆは、電源パッド（第１ＶＤＤパッド４ｂ、第１ＧＮＤパッド４ｃ、第２ＶＤＤパッド４ｇ、及び第２ＧＮＤパッド４ｈ）やバンプ（図１の２）との抵触を避けて、できる限り最上位配線層４に配されることが好ましい。信号配線４ｄは、自動配線でレイアウトされることが好ましい。また、第１ＶＤＤ配線４ｅおよび第１ＧＮＤ配線４ｆは、専用パターンでレイアウトされるが、可能であれば自動配線でレイアウトしてもよい。
第２ＶＤＤパッド４ｇは、内部回路用のＶＤＤ側の電源パッドである。第２ＶＤＤパッド４ｇは、内部回路領域１ａにあって、図１の格子部分の「○」印が付された部位のうち所定の部位のバンプ（図１の２）の下に配されている。第２ＶＤＤパッド４ｇは、同一層の第２ＶＤＤ配線４ｉ（ＶＤＤバス）と一体に構成されている。第２ＶＤＤパッド４ｇは、第２ＶＤＤ配線４ｉ、ビア（図示せず；ビア６ｂと同層で抵触しない領域のもの）、ＶＤＤ配線（図示せず；ＧＮＤ配線７ｂと同層で抵触しない領域のもの）、ビア（図示せず；ビア９ｂと同層で抵触しない領域のもの）を通じて、内部回路の第２ＶＤＤ端子１０ｄに電気的に接続されている。なお、第２ＶＤＤ端子１０ｄは、第２ＶＤＤ配線４ｉの真下又はその周辺に配される。第２ＶＤＤパッド４ｇは、大電流が流れることを考慮して、信号パッド４ａよりも幅が広く構成されており、例えば、正方形、八角形等の多角形とすることができる。
第２ＧＮＤパッド４ｈは、内部回路用のＧＮＤ側の電源パッドである。第２ＧＮＤパッド４ｈは、内部回路領域１ａであって、図１の格子部分の「○」印が付された部位のうち所定の部位のバンプ（図１の２）の下に配されている。第２ＧＮＤパッド４ｈは、同一層の第２ＧＮＤ配線４ｊ（ＧＮＤバス）と一体に構成されている。第２ＧＮＤパッド４ｈは、第２ＧＮＤ配線４ｊ、ビア（図示せず；ビア６ｂと同層で抵触しない領域のもの）、ＧＮＤ配線（図示せず；ＧＮＤ配線７ｂと同層で抵触しない領域のもの）、ビア（図示せず；ビア９ｂと同層で抵触しない領域のもの）を通じて、内部回路の第２ＧＮＤ端子１０ｅに電気的に接続されている。なお、第２ＧＮＤ端子１０ｅは、第２ＧＮＤ配線４ｊの真下又はその周辺に配される。第２ＧＮＤパッド４ｈは、大電流が流れることを考慮して、信号パッド４ａよりも幅が広く構成されており、例えば、正方形、八角形等の多角形とすることができる。
第２ＶＤＤ配線４ｉ（ＶＤＤバス）は、同一層の第２ＶＤＤパッド４ｇと一体に構成され、内部回路領域１ａに配されている。第２ＧＮＤ配線４ｊ（ＧＮＤバス）は、同一層の第２ＧＮＤパッド４ｈと一体に構成され、内部回路領域１ａに配されている。第２ＶＤＤ配線４ｉおよび第２ＧＮＤ配線４ｊは、電源の補強を行うため、最上位配線層４を用いて、パッドからＩＯセル領域１ｂの近傍まで延在している。
配線層７は、多層配線層のうち最上位配線層４の１段下に配された配線層であり、絶縁層５と絶縁層８の間に配されている（図４、５参照）。配線層７では、第１信号配線７ａと、第１ＶＤＤ配線（図示せず）と、第１ＧＮＤ配線７ｂと、第２ＶＤＤ配線（図示せず）と、第２ＧＮＤ配線（図示せず）と、を有する。各配線は、対応する最上位配線層４の配線と端子の間を電気的に接続するための配線である。
なお、図２、３に示す実施形態１では、電源配線に信号配線より太幅の配線を用いている。特許文献１が出願された当時においては、幅寸法が異なる配線が混在していると、設計フローが複雑になり、特に自動設計を進める上で障害になっていた。しかし、本願発明者らが、特願２００４−３５０９４６号において開示したような太幅配線と細幅配線が混在する場合における自動レイアウトの技術を用いれば、電源配線に信号配線より太い配線を用いて自動設計を行うことも可能である。特に、図２、３に示すように内部回路領域１ａに配置する信号パット４ａを細幅にすることにより、レイアウト面積を大きくせずに、内部回路用電源配線４ｉ、４ｊの配線幅を太くすることが可能であり、内部回路の電位変動を低減させることができる。
また、ＩＯセル領域１ｂに配置する信号パッド４ａも細幅の信号パッドを用いることにより、ＩＯセル用電源配線４ｅ、４ｆ、ＩＯセル−パッド間信号配線４ｄ、内部回路用電源配線４ｉ、内部回路用信号配線（図示せず）を強化することで、ＩＯセル及び内部回路の電位変動を低減させることができる。さらには、電源配線の強化によりＥＭ等の信頼性を向上させる効果もある。
また、内部回路領域１ａでは、電源配線４ｉ、４ｊを半導体チップの外周辺と直角な方向に配線しているので、内部回路領域１ａに配置される信号パッド４ａは、電源配線４ｉ、４ｊが配線しやすくなるように、半導体チップ外周辺に平行な方向の幅が狭くなる向きに配置されている。一方、ＩＯセル領域１ｂでは、電源配線４ｅ、４ｆを半導体チップの外周辺に沿って配線しているので、ＩＯセル領域１ｂに配置される信号パッド４ａは、電源配線４ｅ、４ｆの配線の妨げとならないよう、半導体チップ外周辺に直角な方向の幅が狭くなる向きに配置されている。
また、図４、５では、多層配線層の最上位配線層４下の配線層が配線層７のみとなっているが、さらに多層配線化されたものであってもよい。さらに、図２、３において、最上位配線層の空き領域を電源配線の強化に使用することも可能である。また、実施形態１では、バンプをはんだボールで形成したものを示したが、バンプの材質は適宜好適な材料を選択できることは言うまでもない。
また、図２、３では、許容電流量に応じて、パッドの大きさを２種類としているが、さらに多くの種類の大きさのパッドを用いてもよい。
実施形態１によれば、以下のような効果を奏する。
第１に、配線性が向上する。つまり、信号パッド４ａに電源パッド（第１ＶＤＤパッド４ｂ、第１ＧＮＤパッド４ｃ、第２ＶＤＤパッド４ｇ、及び第２ＧＮＤパッド４ｈ）よりも幅の狭いパッドを用いることにより、最上位配線層４の信号パッド４ａ間の配線可能な領域が広がり、配線性が向上する。また、ＩＯセル１ｃ用の電源パッド（第１ＶＤＤパッド４ｂ、第１ＧＮＤパッド４ｃ）をＩＯセル領域１ｂ近傍又はＩＯセル領域１ｂ内の部位に配置することにより、信号パッド４ａ間の配線可能な領域を圧迫しなくなるので、配線性が向上する。
第２に、配線層数を低減することができる。つまり、信号パッド４ａに電源パッド（第１ＶＤＤパッド４ｂ、第１ＧＮＤパッド４ｃ、第２ＶＤＤパッド４ｇ、及び第２ＧＮＤパッド４ｈ）よりも幅の狭いパッドを用いることにより、内部回路領域１ａにおいては主に最上位配線層４を用いて信号配線４ｄを配設することが可能となり、内部回路領域１ａにおいては信号配線７ａを最上位配線層４の１段下の配線層７にて使用する頻度が減少し（使用してもＩＯセル領域１ｂおよびその近傍のみ）、低層化が実現できる。また、最上位配線層より一段下の配線層は、電源強化の役割の強い配線層であるので、他の配線層で電源が供給できれば、最上位配線層より一段下の配線層をなくすこともできる。
第３に、ＩＯセル１ｃの電源強化と電源ノイズ低減を実現することができる。ＩＯセル１ｃ上又は近傍に電源パッド（第１ＶＤＤパッド４ｂ、第１ＧＮＤパッド４ｃ）を配置することにより、電源パッド間の配線抵抗を最小にできるからである。
第４に、内部回路の電源強化と電源ノイズ低減を実現することができる。信号パッド４ａに電源パッド（第１ＶＤＤパッド４ｂ、第１ＧＮＤパッド４ｃ、第２ＶＤＤパッド４ｇ、及び第２ＧＮＤパッド４ｈ）よりも幅の狭いパッドを用いることにより、内部回路の電源用の配線領域も確保することができるからである。
第５に、内部回路領域１ａにおける信号パッド４ａ下のマクロ配置の自由度が向上する。内部回路領域１ａにおいて、主に最上位配線層４を用いて信号配線４ｄが形成され、信号配線７ａが配線層７にて使用する頻度が減少するので、内部回路領域１ａにおける信号パッド４ａ下のマクロ配置が可能な領域が広がるからである。
本発明の実施形態１に係る半導体集積回路装置のバンプ配設面を模式的に示した平面図である。 本発明の実施形態１に係る半導体集積回路装置における図１の２点鎖線で囲まれた部位のパッド及び配線のパターンを模式的に示した部分拡大平面図である。 本発明の実施形態１に係る半導体集積回路装置の最上位配線層のパターンのみを模式的に示した部分平面図である。 本発明の実施形態１に係る半導体集積回路装置を模式的に示した図２のＸ−Ｘ´間の部分断面図である。 本発明の実施形態１に係る半導体集積回路装置を模式的に示した図２のＹ−Ｙ´間の部分断面図である。 従来例に係る半導体集積回路装置のＩＯセルとパッドとの接続状態を示した配線レイアウト図である。
符号の説明
１ 半導体集積回路装置
１ａ 内部回路領域
１ｂ ＩＯセル領域
１ｃ ＩＯセル
２ バンプ
３ 絶縁層
４ 最上位配線層
４ａ 信号パッド
４ｂ 第１ＶＤＤパッド（電源パッド、第１電源パッド）
４ｃ 第１ＧＮＤパッド（電源パッド、第１電源パッド）
４ｄ 信号配線
４ｅ 第１ＶＤＤ配線（第１電源配線）
４ｆ 第１ＧＮＤ配線（第１電源配線）
４ｇ 第２ＶＤＤパッド（電源パッド、第２電源パッド）
４ｈ 第２ＧＮＤパッド（電源パッド、第２電源パッド）
４ｉ 第２ＶＤＤ配線（第２電源配線）
４ｊ 第２ＧＮＤ配線（第２電源配線）
５ 絶縁層
６ａ ビア
６ｂ ビア
７ 配線層
７ａ 第１信号配線（信号配線）
７ｂ 第１ＧＮＤ配線（第１電源配線）
８ 絶縁層
９ａ ビア
９ｂ ビア
１０ 半導体基板
１０ａ 信号端子（拡散層）
１０ｂ 第１ＶＤＤ端子
１０ｃ 第１ＧＮＤ端子（拡散層）
１０ｄ 第２ＶＤＤ端子
１０ｅ 第２ＧＮＤ端子

Claims (15)

  1. 半導体チップに配置された複数の電源パッドと、
    前記半導体チップに配置されるとともに、前記電源パッドよりも幅が狭く構成された複数の信号パッドと、
    を備えることを特徴とする半導体集積回路装置。
  2. 前記電源パッドは、正方形のパッドであり、
    前記信号パッドは、長方形のパッドであることを特徴とする請求項１記載の半導体集積回路装置。
  3. 前記半導体チップは、ＩＯセルと内部回路を有し、
    前記電源パッドは、前記ＩＯセル用の第１電源パッドと、前記内部回路用の第２電源パッドを有し、
    前記第１電源パッドは、前記ＩＯセル上ないしその近傍に配置され、
    前記第２電源パッドは、前記内部回路上に配置されることを特徴とする請求項１又は２記載の半導体集積回路装置。
  4. 前記内部回路は、前記半導体チップの中央に配置され、
    前記ＩＯセルは、前記半導体チップの外周辺の近傍に配置されることを特徴とする請求項３記載の半導体集積回路装置。
  5. 前記信号パッドおよび前記電源パッドは、複数の配線層のうち最上位配線層に配設されることを特徴とする請求項１乃至４のいずれか一に記載の半導体集積回路装置。
  6. 前記ＩＯセルと前記信号パッドを電気的に接続する信号配線の少なくとも一部は、前記最上位配線層に配設されることを特徴とする請求項５記載の半導体集積回路装置。
  7. 前記ＩＯセルと前記第１電源パッドを電気的に接続する第１電源配線の少なくとも一部は、前記最上位配線層に配設されることを特徴とする請求項５又は６記載の半導体集積回路装置。
  8. 前記内部回路と前記第２電源パッドを電気的に接続する第２電源配線の少なくとも一部は、前記最上位配線層に配設されることを特徴とする請求項５乃至７のいずれか一に記載の半導体集積回路装置。
  9. 前記信号パッドは、前記第１電源パッドを避けながら前記半導体チップの外周近傍から順に配置されることを特徴とする請求項４乃至８のいずれか一に記載の半導体集積回路装置。
  10. 前記電源パッドおよび前記信号パッドのそれぞれの上に配設される複数のバンプを備え、
    各前記バンプは、大きさが略同一であることを特徴とする請求項１乃至９のいずれか一に記載の半導体集積回路装置。
  11. 前記第１電源配線のうち前記最上位配線層に配設された部分は、前記半導体チップの外周に沿って配線され、
    前記信号パッドの少なくとも一部は、前記ＩＯセル上に配置され、かつ、前記半導体チップの外周辺に直角な方向の幅が狭いパッドであることを特徴とする請求項７乃至１０のいずれか一に記載の半導体集積回路装置。
  12. 前記第２電源配線のうち前記最上位配線層に配設された少なくとも一部は、前記半導体チップの外周辺に対して直角な方向に配線され、
    前記信号パッドの少なくとも一部は、前記内部回路上であって前記第２電源配線の間に配置され、かつ、前記半導体チップの外周辺と平行な方向の幅が狭いパッドであることを特徴とする請求項８乃至１１のいずれか一に記載の半導体集積回路装置。
  13. 前記複数の電源パッドのうち、一の電源パッドの対向する２辺の両端から同一方向に平行に配線された一対の電源配線をさらに備え、
    前記複数の信号パッドは、前記一対の電源配線に挟まれて配置された第１信号パッドを含み、
    前記第１信号パッドの幅は、前記一対の電源配線の間隔より狭いことを特徴とする請求項１乃至１２のいずれか一に記載の半導体集積回路装置。
  14. 前記複数の信号パッドは、前記一対の電源配線に挟まれて配置されるとともに前記第１信号パッドと抵触しない領域に配置された第２信号パッドを含み、
    前記第２信号パッドは、第２信号配線と接続され、
    前記複数の電源パッド、前記第１及び第２信号パッド、前記一対の電源配線、並びに前記第２信号配線は、同一配線層を用いて配置され、
    前記第２信号配線は、前記第１信号パッドと前記一対の電源配線との間を通過する配線であることを特徴とする請求項１３記載の半導体集積回路装置。
  15. 前記一対の電源配線の間隔は、前記電源パッドの前記対向する２辺の間隔より狭いことを特徴とする請求項１３又は１４記載の半導体集積回路装置。
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